CN116471831A - 一种半导体结构制作方法、半导体结构和存储器 - Google Patents

Abstract

本公开提供了一种半导体结构制作方法、半导体结构和存储器，半导体结构制作方法包括：提供基底，所述基底中形成有有源区以及与所述有源区相邻的浅沟槽隔离结构；在所述基底上形成接触孔，所述接触孔的底部暴露至少部分所述有源区和至少部分所述浅沟槽隔离结构；于所述接触孔中形成导电插塞，所述导电插塞的底部与所述有源区电性连接；形成第一隔离结构，所述第一隔离结构填充所述接触孔并与所述导电插塞直接接触；其中，所述第一隔离结构包括第一叠层结构。本公开能够减少漏电的形成。

Description

一种半导体结构制作方法、半导体结构和存储器

技术领域

本公开涉及半导体制造技术领域，特别涉及一种半导体结构制作方法、半导体结构和存储器。

背景技术

动态随机存取存储器(Dynamic Random Access Memory,简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，由多个存储单元组构成，每个存储单元包括晶体管和电容器。随着半导体集成电路器件的特征尺寸不断缩小，半导体结构与接触导体间易存在寄生电容。半导体结构中，BL(Bit Line位线)与SNC(Storage Node Contact存储节点接触)之间的寄生电容占BL寄生电容的很大一部分，且容易发生GIDL(Gated-InduceDrain Leakage栅诱导漏极泄漏电流)漏电。

因此，如何解决上述问题，成为本领域技术人员亟待解决的问题。

发明内容

根据本公开实施例的第一个方面,提供了一种半导体结构制作方法，包括：提供基底，所述基底中形成有有源区以及与所述有源区相邻的浅沟槽隔离结构；在所述基底上形成接触孔，所述接触孔的底部暴露至少部分所述有源区和至少部分所述浅沟槽隔离结构；于所述接触孔中形成导电插塞，所述导电插塞的底部与所述有源区电性连接；形成第一隔离结构，所述第一隔离结构填充所述接触孔并与所述导电插塞直接接触；其中，所述第一隔离结构包括第一叠层结构。

在一些实施例中，所述于所述接触孔中形成导电插塞的步骤中，还包括：形成位线结构，所述位线结构位于所述导电插塞上。

在一些实施例中，所述形成第一隔离结构的步骤，包括以下步骤：形成初始第一氧化物层，所述初始第一氧化物层覆盖所述位线结构的表面、所述导电插塞的侧壁、所述接触孔的内壁以及所述基底的表面；形成初始绝缘层，所述初始绝缘层覆盖所述初始第一氧化物层的表面，并填充所述接触孔；去除部分所述初始绝缘层，保留的初始绝缘层构成绝缘层，所述绝缘层和与所述绝缘层接触的初始第一氧化物层构成第一隔离结构。

在一些实施例中，在形成所述第一隔离结构之后，还在所述位线结构的侧壁上形成第二隔离结构，所述第二隔离结构包括第二叠层结构。

在一些实施例中，形成第二叠层结构的步骤，包括：形成初始第二氧化物层，所述第二氧化物层覆盖部分暴露的所述初始第一氧物层和绝缘层的表面；去除部分所述初始第二氧化物层和部分所述初始第一氧化物层，得到氧化物层，所述氧化物层包括位于所述位线结构侧壁的第一氧化物层和第二氧化物层，其中所述第二氧化物层的厚度大于所述第一氧化物层的厚度；形成氮化物层，得到包括所述氧化物层和氮化物层的第二叠层结构。

在一些实施例中，在去除部分所述初始绝缘层之前，还包括：进行退火处理。

在一些实施例中，去除部分所述初始绝缘层，包括：利用热磷酸刻蚀去除部分所述初始绝缘层，以形成所述绝缘层。

在一些实施例中，所述退火处理的持续时间为1h-2h，退火处理的温度为400℃-550℃。

在一些实施例中，所述第一叠层结构包括绝缘层，所述绝缘层的顶部高于所述基底的顶部且小于所述导电插塞的顶部。

本公开实施例的第二个方面,还提供了一种半导体结构，包括：基底，以及位于基底中的有源区和与所述有源区邻近的浅沟槽隔离结构；接触孔，位于所述基底中且所述接触孔的底部暴露至少部分所述有源区和至少部分所述浅沟槽隔离结构；导电插塞，位于所述接触孔中且所述导电插塞的底部与所述有源区电性连接；第一隔离结构，所述第一隔离结构填充所述接触孔并与所述导电插塞直接接触；其中，所述第一隔离结构包括第一叠层结构。

在一些实施例中，所述半导体结构还包括：位线结构，位于所述导电插塞上；第二隔离结构，所述第二隔离结构位于所述位线结构的侧壁上；且所述第二隔离结构包括第二叠层结构。

在一些实施例中，所述第二叠层结构包括氧化物层-氮化物层结构。

在一些实施例中，所述氧化物层包括第一氧化物层和第二氧化物层，其中第二氧化物层的厚度大于第一氧化物层的厚度。

在一些实施例中，所述导电插塞的顶部高于所述基底的顶部。

在一些实施例中，所述第一叠层结构包括绝缘层，所述绝缘层的顶部高于所述基底的顶部且小于所述导电插塞的顶部。

在一些实施例中，所述绝缘层的顶部宽度大于所述第二氧化物层的底部宽度。

根据本公开实施例的第三个方面,提供了一种存储器，包括上述所述的半导体结构。

本公开的上述技术方案至少具有如下有益的技术效果：

本公开实施例中，通过在接触孔内形成第一隔离结构，其中，第一隔离结构包括第一叠层结构，使接触孔内的第一叠层结构仅存在一个Nitride/Oxide的界面，相应的，Nitride/Oxide的界面的减少，会减少界面电荷的存在对基底有源区中电场分布的影响，进而减小GIDL漏电现象。

附图说明

为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是根据一示例性实施例示出的半导体结构制作方法的流程图；

图2-图8是根据一示例性实施例示出半导体结构制作方法流程图中各步骤所呈现的结构示意图。

附图标记：

10、基底；20、位线结构；21、阻挡层；22、导电层；23、介质层；30、初始第一氧化物层；31、第一氧化物层；40、初始绝缘层；41、绝缘层；50、初始第二氧化物层；51、第二氧化物层；60、氮化物层；11、接触孔；12、有源区；13、浅沟槽隔离结构；70、导电插塞。

具体实施方式

为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。

BL的寄生电容直接关系着读出容限(Sensing margin)的大小，而BL与SNC之间的寄生电容占BL寄生电容的很大一部分。相关技术中，通常在SNC与BL之间填充介电材料，以降低BL的寄生电容，其中，降低BL寄生电容的方法之一为降低SNC与BL之间材料的介电常数，因为氧化物(Oxide)具有比氮化物(Nitride)更小的介电常数，采用NON(Nitride-Oxide-Nitride)结构替代先前的Nitride结构能明显降低BL寄生电容。

但是，当前的NON结构中产生了几个Nitride/Oxide的界面，这些界面通常会存在一些界面电荷。特别是在BLC(Bitline contact位线接触)孔洞中的NON结构的界面，由于其距离基底有源区很近，界面电荷会影响基底有源区中的电场分布，并增加GIDL漏电。

因此，如何解决上述问题，成为本领域技术人员亟待解决的问题。

本公开实施例提供了一种半导体结构制作方法，包括：

S101、提供基底，所述基底中形成有有源区以及与所述有源区相邻的浅沟槽隔离结构。

S103、在所述基底上形成接触孔，所述接触孔的底部暴露至少部分所述有源区和至少部分所述浅沟槽隔离结构。

参考图2，本公开实施例中，基底10包括有源区12和浅沟槽隔离(Shallow TrenchIsolation,STI)结构13，浅沟槽隔离结构13在基底10内隔离出间隔排布的有源区12。具体的，在基底10内形成隔离沟槽，并在隔离沟槽内形成浅沟槽隔离结构13，可防止相邻半导体器件组件之间的电流泄漏。浅沟槽隔离结构13的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅或碳氮化硅中的任一种或其任意组合。有源区12的材料为半导体材料，半导体材料可以是硅材料，半导体材料也可以包括其他半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其他半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)或磷砷化铟镓(GaInAsP)中的一种或其任意组合。

其中，采用干法刻蚀工艺刻蚀去除有源区12的部分结构及浅沟槽隔离结构13的部分结构，以在所述基底10上形成接触孔11，所述接触孔11的底部暴露至少部分所述有源区12和至少部分所述浅沟槽隔离结构13。

S105、于所述接触孔中形成导电插塞，所述导电插塞的底部与所述有源区电性连接。

继续参阅图2，所述导电插塞70形成于所述接触孔11内，且所述导电插塞70的底部与所述有源区12电性连接。

在形成导电插塞70的步骤中，还形成了位线结构20，如图2所示，位线结构20位于所述导电插塞70上。其中，位线20包括阻挡层21、导电层22和介质层23。具体的，在形成有接触孔11的基底10上形成层叠设置的阻挡材料层、导电材料层、介质材料层和掩膜层(图中未示出)，对掩膜层进行图案化处理，并以图案化后的掩膜层为掩膜依次刻蚀阻挡材料层、导电材料层和介质材料层，形成阻挡层21、导电层22和介质层23，得到位线20，如图2所示。位线20通过导电插塞70实现其与相应有源区12之间的电性连接。

一些实施例中，导电插塞70的材料包括掺杂的多晶硅，阻挡层21的材料包括氮化钛(TiN)、氮化钛硅(SiTiN)、钽(Ta)、氮化钽(TaN)或氮化钨(WN)中的任一种或其组合，导电层22的材料包括钨(W)、铝(Al)、铜(Cu)、镍(Ni)或钴(Co)中的任一种或其组合，介质层23的材料包括氮化硅(SiN)或氮氧化硅(SiON)中的任一种或其组合。示例性的，导电插塞70包括多晶硅，阻挡层21包括氮化钛，导电层22包括钨，介质层23包括氮化硅。

S107、形成第一隔离结构，所述第一隔离结构填充所述接触孔并与所述导电插塞直接接触；其中，所述第一隔离结构包括第一叠层结构。

具体的，所述第一隔离结构填充接触孔11并与所述导电插塞70直接接触，而且，第一隔离结构包括第一叠层结构，第一叠层结构仅存在一个Nitride/Oxide界面，界面的减少，也会减少界面电荷的存在对有源区12中电场分布的影响。第一隔离结构作为保护层，隔离接触插塞70与临近的有源区12，有效减少接触插塞70与后续形成的节点接触插塞之间的漏电流的产生。

在一些实施例中，形成第一隔离结构的步骤还包括：

S117、形成初始第一氧化物层，所述初始第一氧化物层覆盖所述位线结构的表面、所述导电插塞的侧壁、所述接触孔的内壁以及所述基底的表面。

参考图3，形成初始第一氧化物层30，初始第一氧化物层30覆盖位线结构20的表面、导电插塞70的侧壁、接触孔11的内壁及基底10的表面。初始第一氧化物层30覆盖位线结构20的表面，即初始第一氧化物层30覆盖暴露出的阻挡层21、导电层22和介质层23的表面。结合图2所示，接触孔11还暴露出与暴露的部分有源区12相邻的部分隔离结构13，在形成初始第一氧化物层30覆盖接触孔11的内壁时，使得初始第一氧化物层30也与暴露的部分隔离结构13接触。示例性的，初始第一氧化物层30的材质包括氧化硅。

在一些实施例中，初始第一氧化物层30的形成工艺包括原子层沉积工艺。利用原子层沉积工艺的较大阶梯覆盖率、快速沉积速率和较低的沉积时间，获得高质量的薄膜层的特点，以获得高质量的初始第一氧化物层30。

S127、形成初始绝缘层，所述初始绝缘层覆盖所述初始第一氧化物层的表面，并填充所述接触孔。

S137、去除部分所述初始绝缘层，保留的初始绝缘层构成绝缘层，所述绝缘层和与所述绝缘层接触的初始第一氧化物层构成第一隔离结构。

参考图4-图5，在所述初始第一氧化物层30的表面沉积初始绝缘层40，初始绝缘层40的沉积工艺包括原子层沉积(Atomic Layer Deposition,ALD)工艺、等离子增强化学气相沉积(Plasma Enhance Chemical Vapor Deposition,PECVD)工艺或物理气相沉积(Physical Vapor Deposition,PVD)工艺中的一种。所述初始绝缘层40填充所述接触孔11。

继续参阅图4-图5，通过去除部分所述初始绝缘层40，即去除接触孔11外的初始第一氧化物层30上的初始绝缘层40后，保留于接触孔11中的初始绝缘层40构成绝缘层41。所述绝缘层41和与所述绝缘层41接触的初始第一氧化物层30构成第一隔离结构。第一隔离结构包括第一叠层结构，第一叠层结构仅存在一个Nitride/Oxide界面，相比于传统的NON(Nitride-Oxide-Nitride)结构，界面减少，从而减少界面电荷对基底有源区中的电场分布，进而减少GIDL漏电。

示例性的，绝缘层41的材质与初始第一氧化物层30的材质不同，例如，绝缘层41的材质包括氮化硅，初始第一氧化物层30的材质包括氧化硅，当然，绝缘层41与初始第一氧化物层30的材质也可以选用其他不同的材质形成，本公开在此不作限定。

一些实施例中，在形成所述第一隔离结构之后，还在所述位线结构20的侧壁上形成第二隔离结构，所述第二隔离结构包括第二叠层结构。

第二隔离结构形成于所述位线结构20的侧壁上，对位线结构20起到保护作用，使得临近的位线结构20之间隔绝开来，同时，也可降低位线结构20与后续形成的节点接触插塞之间的寄生电容。

参考图6-图8，形成第二叠层结构的步骤，包括：

形成初始第二氧化物层50，所述初始第二氧化物层50覆盖部分暴露的所述初始第一氧物层30和绝缘层41的表面；

去除部分所述初始第二氧化物层50和部分所述初始第一氧化物层30，得到氧化物层，所述氧化物层包括位于所述位线结构侧壁的第一氧化物层31和第二氧化物层51，其中所述第二氧化物层51的厚度大于所述第一氧化物层31的厚度；

形成氮化物层60，得到包括所述氧化物层和氮化物层60的第二叠层结构。

其中，形成初始第二氧化物层50的沉积工艺包括原子层沉积工艺、等离子增强化学气相沉积工艺或物理气相沉积工艺中的一种。并且通过刻蚀去除部分所述初始第二氧化物层50和部分所述初始第一氧化物层30，得到氧化物层，且所述第二氧化物层51的厚度大于所述第一氧化物层31的厚度。示例性的，氧化物层的材料包括氧化硅，氮化物层60的材料包括氮化硅，使得氧化物层的介电常数小于氮化物层60的介电常数，可以在达到保护位线结构20的同时，降低寄生电容，保护半导体结构的性能。一些实施例中，在去除部分所述初始绝缘层之前，进行退火处理。

由上述描述可知，通过上述半导体结构制作方法获得的半导体结构中存在一个Nitride/Oxide界面，这些界面会存在一些缺陷或悬挂键，缺陷包括空位、间隙原子、位错、晶界、相界。这些缺陷或者悬挂键通常会俘获一些电荷，在后续形成节点接触插塞(图中未示出)时，这些电荷会改变节点接触插塞附近的电场，进而增加节点接触插塞的GIDL漏电。所以在形成初始第一氧化物层30和初始绝缘层40之后，进行退火处理，将界面处的电荷中和掉，减少对节点接触插塞附近的电场的影响，也会减少对基底有源区中电场分布的影响，进而减小GIDL漏电的形成。

一些实施例中，进行退火处理，包括：

退火处理的持续时间为1h-2h，退火处理的温度为400℃-550℃。

在400℃-550℃条件下，对制程中的半导体结构进行退火处理。可以理解的是，一些实施例中，退火温度可以设置为400℃。一些实施例中，退火温度可以设置为500℃。再一些实施例中，退火温度可以设置为550℃。需要理解的是，本公开实施例的半导体制作过程中，可按需配置退火温度值，包括但不限于为上述列举的温度值。退火处理的持续时间为1h-2h。可以理解的是，一些实施例中，退火处理的持续时间为1h。一些实施例中，退火处理的持续时间为1.5h。再一些实施例中，退火处理的持续时间为2h。需要理解的是，本公开实施例的半导体制作过程中，可按需配置退火处理的持续时间，包括但不限于为上述的列举时间值。

本公开实施例中，对制作中的半导体结构进行退火处理的退火温度控制在400℃-550℃范围内，且退火处理持续时间在1h-2h范围内，对上述半导体结构的制作方法获得的半导体结构中界面处存在的电荷中和掉，减少对后续形成的节点接触插塞(图中未示出)附近的电场的影响，也会减少对基底有源区中电场分布的影响，进而减小GIDL漏电的形成。

一些实施例中，去除部分所述初始绝缘层40，包括：

利用热磷酸清洗液进行清洗，以去除部分所述初始绝缘层40，形成所述绝缘层41。

本公开实施例中，利用热磷酸刻蚀去除部分所述初始绝缘层40，即利用热磷酸刻蚀去除接触孔11外的初始第一氧化物层30上的初始绝缘层40，利用热磷酸清洗液对初始绝缘层40的刻蚀速率大于对初始第一氧化物层30的刻蚀速率。示例性的，初始绝缘层40为氮化硅，初始第一氧化物层30为氧化硅，热磷酸清洗液只跟氮化硅反应，而不跟氧化硅反应，使得去除位线接触孔11外的初始第一氧化物层30上的初始绝缘层40时，初始第一氧化物层30起到对位线结构20和基底10的保护作用。

本公开实施例中，第一叠层结构包括绝缘层41，所述绝缘层41的顶部高于所述基底10的顶部且小于所述导电插塞70的顶部。

参阅图5，利用热磷酸刻蚀去除部分所述初始绝缘层40，形成的所述绝缘层41的顶部高于所述基底10的顶部且小于所述导电插塞70的顶部，其中，绝缘层41的顶部高于所述基底10的顶部，使得位于导电插塞70侧壁的第一隔离结构仅具有一个Nitride/Oxide界面，并且通过退火处理，将界面处的电荷中和掉，减少对节点接触插塞(图中未示出)附近的电场的影响，同时也减少对导电插塞70附近的电场的影响。而且，绝缘层41的顶部低于导电插塞70的顶部，即绝缘层41的顶部低于导电层22的底部，使得导电层22的侧壁形成第二隔离结构，并且第二隔离结构中的氧化物层的厚度增大，减少导电层22与后续形成的节点接触插塞之间的寄生电容。从而保证半导体结构的性能。

根据本公开实施例的第二个方面,提供了一种半导体结构，参考图8，半导体结构包括基底10，以及位于基底10中的有源区12和与所述有源区12邻近的浅沟槽隔离结构13；接触孔11，位于所述基底10中且所述接触孔11的底部暴露至少部分所述有源区12和至少部分所述浅沟槽隔离结构13；导电插塞70，位于所述接触孔11中且所述导电插塞70的底部与所述有源区12电性连接；第一隔离结构，所述第一隔离结构填充所述接触孔11并与所述导电插塞70直接接触；其中，所述第一隔离结构包括第一叠层结构。

本公开实施例中，形成于接触孔11内的第一叠层结构仅存在一个Nitride/Oxide的界面，相应的，Nitride/Oxide的界面的减少，以及借助退火处理的工艺，会减少Nitride/Oxide的界面处的缺陷，将界面处的电荷中和掉，从而减小对基底有源区中电场分布的影响，进而减小GIDL漏电现象。

一些实施例中，有源区12的材料为半导体材料，半导体材料可以是硅材料，半导体材料也可以包括其他半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其他半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或磷砷化铟镓(GaInAsP)或其组合。

继续参考图8，所述半导体结构还包括位线结构20，位于所述导电插塞70上；第二隔离结构，所述第二隔离结构位于所述位线结构20的侧壁上；且所述第二隔离结构包括第二叠层结构。

位线结构20包括阻挡层21、导电层22和介质层23。阻挡层21的材料包括氮化钛(TiN)、氮化钛硅(SiTiN)、钽(Ta)、氮化钽(TaN)或氮化钨(WN)中的任一种或其组合，导电层22的材料包括钨(W)、铝(Al)、铜(Cu)、镍(Ni)或钴(Co)中的任一种或其组合，介质层23的材料包括氮化硅(SiN)或氮氧化硅(SiON)中的任一种或其组合。示例性的，阻挡层21包括氮化钛，导电层22包括钨，介质层23包括氮化硅。

在一些实施例中，所述第二叠层结构包括氧化物层-氮化物层结构。氧化物层-氮化物层结构的第二隔离结构，其存在一个Nitride/Oxide的界面，对位线结构20保护的同时，也有效减少位线结构20与临近的后续形成的节点接触插塞之间的寄生电容。

继续参阅图8，所述氧化物层包括第一氧化物层31和第二氧化物层51，其中所述第二氧化物层51的厚度大于所述第一氧化物层31的厚度。本公开实施例中，第二氧化物层51和第一氧化物层31共同位于导电层22与后续形成的介电接触插塞(图中未示出)之间，且由于第二氧化物层51和第一氧化物层31的介电常数小于氮化物层60的介电常数，通过使第二氧化物层51的厚度大于第一氧化物层31的厚度，有效减少或防止导电层22与介电接触插塞之间的漏电流的发生，从而提高半导体结构的性能。

在本公开的一些实施例中，所述导电插塞70的顶部高于所述基底10的顶部。参阅图8，位线结构20位于所述导电插塞70上，其中位线结构20包括导电层22，导电插塞70的顶部高于所述基底10的顶部，使得导电层22的底部高于基底10的顶部，使得导电层22远离有源区12中的器件，有效减少导电层22与有源区12中的器件之间的漏电流的产生，保证半导体结构的性能。

在本公开的一些实施例中，所述第一叠层结构包括绝缘层41，所述绝缘层41的顶部高于所述基底10的顶部且小于所述导电插塞70的顶部。

参阅图8，第一叠层结构包括绝缘层41，绝缘层41和与所述绝缘层41接触的初始第一氧化物层30构成第一隔离结构。其中，绝缘层41的顶部高于所述基底10的顶部，使得位于导电插塞70侧壁的第一隔离结构仅具有一个Nitride/Oxide界面，并且通过退火处理，将界面处的电荷中和掉，减少对节点接触插塞(图中未示出)附近的电场的影响，同时也减少对导电插塞70附近的电场的影响。而且，绝缘层41的顶部低于导电插塞70的顶部，即绝缘层41的顶部低于导电层22的底部，使得导电层22的侧壁形成第二隔离结构，并且第二隔离结构中的氧化物层的厚度增大，减少导电层22与后续形成的节点接触插塞之间的寄生电容。从而保证半导体结构的性能。

在本公开的一些实施例中，所述绝缘层41的顶部宽度大于所述第二氧化物层51的底部宽度。

可参阅图8，位线结构20的侧壁形成有第二隔离结构，第二隔离结构又包括结构为氧化物层-氮化物层的第二叠层结构。其中，绝缘层41的顶部宽度大于所述第二氧化物层51的底部宽度，通过控制第二氧化物层51的厚度，使得第二隔离结构的整体厚度不会过大，保留足够的空间，用于后续形成节点接触插塞。

根据如上所述的实施例制造的半导体结构可应用于多种集成电路(IntergratedCircuit IC)制作中。根据本公开的集成电路例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本公开的集成电路还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频电路或任意其他电路器件。根据本公开的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中。

根据本公开实施例的第三个方面,提供了一种存储器，包括上述的半导体结构。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本公开的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (17)

1.一种半导体结构的制作方法，其特征在于，包括：

提供基底，所述基底中形成有有源区以及与所述有源区相邻的浅沟槽隔离结构；

在所述基底上形成接触孔，所述接触孔的底部暴露至少部分所述有源区和至少部分所述浅沟槽隔离结构；

于所述接触孔中形成导电插塞，所述导电插塞的底部与所述有源区电性连接；

形成第一隔离结构，所述第一隔离结构填充所述接触孔并与所述导电插塞直接接触；

其中，所述第一隔离结构包括第一叠层结构。

2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述于所述接触孔中形成导电插塞的步骤中，还包括：

形成位线结构，所述位线结构位于所述导电插塞上。

3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述形成第一隔离结构的步骤，包括：

形成初始第一氧化物层，所述初始第一氧化物层覆盖所述位线结构的表面、所述导电插塞的侧壁、所述接触孔的内壁以及所述基底的表面；

形成初始绝缘层，所述初始绝缘层覆盖所述初始第一氧化物层的表面，并填充所述接触孔；

去除部分所述初始绝缘层，保留的初始绝缘层构成绝缘层，所述绝缘层和与所述绝缘层接触的初始第一氧化物层构成第一隔离结构。

4.根据权利要求3所述的半导体结构的制作方法，其特征在于，在形成所述第一隔离结构之后，还在所述位线结构的侧壁上形成第二隔离结构，所述第二隔离结构包括第二叠层结构。

5.根据权利要求4所述的半导体结构的制作方法，其特征在于，所所述形成第二叠层结构的步骤，包括：

形成初始第二氧化物层，所述初始第二氧化物层覆盖部分暴露的所述初始第一氧物层和绝缘层的表面；

去除部分所述初始第二氧化物层和部分所述初始第一氧化物层，得到氧化物层，所述氧化物层包括位于所述位线结构侧壁的第一氧化物层和第二氧化物层，其中所述第二氧化物层的厚度大于所述第一氧化物层的厚度；

形成氮化物层，得到包括所述氧化物层和氮化物层的第二叠层结构。

6.根据权利要求3所述的半导体结构的制作方法，其特征在于，在去除部分所述初始绝缘层之前，还包括：

进行退火处理。

7.根据权利要求3所述的半导体结构的制作方法，其特征在于，去除部分所述初始绝缘层，包括：

利用热磷酸刻蚀去除部分所述初始绝缘层，以形成所述绝缘层。

8.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述退火处理的持续时间为1h-2h，退火处理的温度为400℃-550℃。

9.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一叠层结构包括绝缘层，所述绝缘层的顶部高于所述基底的顶部且小于所述导电插塞的顶部。

10.一种半导体结构，其特征在于，包括：

基底，以及位于基底中的有源区和与所述有源区邻近的浅沟槽隔离结构；

接触孔，位于所述基底中且所述接触孔的底部暴露至少部分所述有源区和至少部分所述浅沟槽隔离结构；

导电插塞，位于所述接触孔中且所述导电插塞的底部与所述有源区电性连接；

第一隔离结构，所述第一隔离结构填充所述接触孔并与所述导电插塞直接接触；

其中，所述第一隔离结构包括第一叠层结构。

11.根据权利要求10所述半导体结构，其特征在于，所述半导体结构还包括：

位线结构，位于所述导电插塞上；

第二隔离结构，所述第二隔离结构位于所述位线结构的侧壁上；

且所述第二隔离结构包括第二叠层结构。

12.根据权利要求11所述半导体结构，其特征在于，所述第二叠层结构包括氧化物层-氮化物层结构。

13.根据权利要求12所述半导体结构，其特征在于，所述氧化物层包括第一氧化物层和第二氧化物层，其中所述第二氧化物层的厚度大于所述第一氧化物层的厚度。

14.根据权利要求10所述半导体结构，其特征在于，所述导电插塞的顶部高于所述基底的顶部。

15.根据权利要求13所述的半导体结构，其特征在于，所述第一叠层结构包括绝缘层，所述绝缘层的顶部高于所述基底的顶部且小于所述导电插塞的顶部。

16.根据权利要求15所述的半导体结构，其特征在于，所述绝缘层的顶部宽度大于所述第二氧化物层的底部宽度。

17.一种存储器，其特征在于，包括权利要求10-16任一项所述的半导体结构。