CN111128954B - 半导体器件 - Google Patents

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Abstract

本发明公开了一种半导体器件，该半导体器件包括：在基板上的第一电极；在第一电极上的第二电极；在第一电极和第二电极之间的第一电介质层；在第二电极上的第三电极；在第二电极和第三电极之间的第二电介质层；以及穿透第三电极并接触第一电极的第一接触插塞，第一接触插塞接触第三电极的顶表面和第三电极的侧表面。

Description

半导体器件
技术领域
本发明构思涉及半导体器件，更具体地，涉及包括金属-绝缘体-金属(MIM)电容器的半导体器件。
背景技术
通常，随着诸如随机存取存储器(DRAM)装置的半导体器件的集成(例如，密度)提高，单位单元(例如DRAM存储单元)的物理面积(例如尺寸)减小，进而由单位单元的电容器占据的面积也减小。希望电容器保持类似的电容，尽管电容器的面积的这种减小。因此，为了支持半导体器件的更大的集成，增大电容的结构和/或增大电容的制造方法会是期望的。
关于金属-绝缘体-半导体电容器，当减小电介质层的厚度以增大电容时，泄漏电流特性会变差。因此，期望采用高k电介质层或介电常数高的电介质层。然而，当在金属-绝缘体-半导体电容器中使用高k电介质层时，低k电介质层形成在高k电介质层和用作电容器的顶电极的多晶硅层之间，结果不能获得期望的电容。因此，已经引入金属-绝缘体-金属(MIM)电容器来代替金属-绝缘体-半导体电容器。
发明内容
本发明构思的一些示例实施方式提供具有改善的电特性的半导体器件。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：在基板上的第一电极；在第一电极上的第二电极；在第一电极和第二电极之间的第一电介质层；在第二电极上的第三电极；在第二电极和第三电极之间的第二电介质层；以及第一接触插塞，穿透第三电极并接触第一电极。第一接触插塞可以接触第三电极的顶表面和第三电极的侧表面。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：在基板上的第一电极，第一电极具有第一穿透部分；第一电介质层，在第一电极的顶表面上以及在第一穿透部分中；在第一电介质层上的第二电极，第二电极具有不与第一穿透部分交叠的第二穿透部分；第二电介质层，在第二电极的顶表面上以及在第二穿透部分中；在第二电介质层上的第三电极，第三电极具有第三穿透部分和第四穿透部分，第三穿透部分与第二穿透部分交叠，第四穿透部分与第一穿透部分交叠；以及第一接触插塞，在第二穿透部分和第三穿透部分中，第一接触插塞将第一电极连接到第三电极。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：在基板上的第一电极；在第一电极上的第二电极；在第二电极上的第三电极；电介质层，在第一电极、第二电极和第三电极之间；第一接触插塞，将第一电极连接到第三电极；以及第二接触插塞，穿透电介质层的一部分并接触第二电极，其中第一接触插塞的底表面定位得高于第一电极的底表面。
附图说明
图1示出剖视图，其显示了根据本发明构思的一些示例实施方式的半导体器件。
图2A示出放大图，其显示了图1的部分A，其中接触插塞的表面与第三电极的顶表面共面。
图2B示出放大图，其显示了图1的部分A，其中接触插塞的表面处于比第三电极的被第二缓冲电介质层覆盖的顶表面低的水平。
图3示出剖视图，其显示了根据本发明构思的一些示例实施方式的在第三层间电介质层中包括第一接触插塞结构和第二接触插塞结构的半导体器件。
图4示出剖视图，其显示了根据本发明构思的一些示例实施方式的包括T形接触插塞的半导体器件。
图5A示出放大图，其显示了图4的部分B，其中T形接触插塞的表面与第三电极的顶表面共面。
图5B示出放大图，其显示了图4的部分B，其中T形接触插塞的表面处于比第三电极的被第二缓冲电介质层覆盖的顶表面低的水平。
图6示出剖视图，其显示了根据本发明构思的一些示例实施方式的包括T形接触插塞以及在第三层间电介质层中的第一接触插塞结构和第二接触插塞结构的半导体器件。
图7A至图7G示出剖视图，其显示了根据本发明构思的一些示例实施方式的制造半导体器件的方法。
图8示出剖视图，其显示了根据本发明构思的一些示例实施方式的制造半导体器件的方法，该半导体器件包括在第三层间电介质层中的第一接触插塞结构和第二接触插塞结构。
具体实施方式
图1示出剖视图，其显示了根据本发明构思的一些示例实施方式的半导体器件。图2A示出放大图，其显示了图1的部分A，其中接触插塞的表面与第三电极的顶表面共面。图2B示出放大图，其显示了图1的部分A，其中接触插塞的表面处于比第三电极的被第二缓冲电介质层覆盖的顶表面低的水平。
参照图1，第一层间电介质层102可以设置在基板100上。基板100可以是半导体基板。例如，基板100可以是单晶硅晶片和/或绝缘体上硅(SOI)基板。基板100可以包括第一区域10和第二区域20。例如，第一区域10可以是器件区域，第二区域20可以是接触区域。第一层间电介质层102可以设置在基板100的顶表面上。第一层间电介质层102可以包括电介质材料(例如硅氧化物层和/或硅氮化物层)。下连接线104可以设置在第一层间电介质层102中。下连接线104可以埋入(例如至少部分地嵌入)第一层间电介质层102中。下连接线104的顶表面可以与第一层间电介质层102的顶表面共面。下连接线104可以包括金属材料(例如铜、铝和/或钨)。第一缓冲电介质层106可以设置在第一层间电介质层102上。第一缓冲电介质层106可以覆盖第一层间电介质层102的顶表面和下连接线104的顶表面。第一缓冲电介质层106可以是例如硅碳氮化物(SiCN)层。第二层间电介质层108可以设置在第一缓冲电介质层106上。第二层间电介质层108可以覆盖第一缓冲电介质层106的顶表面。第二层间电介质层108可以包括电介质材料(例如硅氧化物层和/或硅氮化物层)。
第一电极110可以设置在第二层间电介质层108上。第一电极110可以具有第一穿透部分PE1。第一穿透部分PE1可以设置在基板100的第一区域10上(例如基板100的第一区域10内)。第一穿透部分PE1可以部分地暴露第二层间电介质层108的顶表面。在基板100的第二区域20上，第一电极110可以暴露第二层间电介质层108的顶表面。第一电极110可以包括例如TaN、Ta、Al、Ti、TiN、TaSiN、WN和/或WSiN中的一种或更多种。第一电介质层112可以设置在第一电极110上。第一电介质层112可以覆盖第一电极110的顶表面1和侧表面。第一电介质层112可以位于第一电极110的第一穿透部分PE1中，并可以覆盖第二层间电介质层108的顶表面(例如在第二层间电介质层108的顶表面被第一穿透部分PE1暴露的区域中)。在基板100的第二区域20上，第一电介质层112可以覆盖第二层间电介质层108的顶表面。第一电介质层112可以具有均一或几乎均一的厚度。第一电介质层112可以包括例如Si3N4、Ta2O5、Al2O3和/或ZrO2中的一种或更多种。
第二电极114可以设置在第一电介质层112上。第二电极114可以设置在基板100的第一区域10上。第二电极114可以暴露在基板100的第二区域20上的第一电介质层112。第二电极114可以具有第二穿透部分PE2。第二穿透部分PE2可以部分地暴露第一电介质层112的顶表面。第一电极110的第一穿透部分PE1可以与第二电极114的第二穿透部分PE2水平地间隔开。例如，第一电极110的第一穿透部分PE1可以不与第二电极114的第二穿透部分PE2垂直地交叠。如所描绘的，如在这里讨论的垂直方向垂直于基板100的顶表面，使得第一层间电介质层102在垂直方向上比基板100更远。如在这里讨论的，水平方向垂直于或几乎垂直于垂直方向。第二电极114可以包括例如TaN、Ta、Al、Ti、TiN、TaSiN、WN和/或WSiN中的一种或更多种。
第二电介质层116可以设置在第二电极114上。第二电介质层116可以覆盖第二电极114的顶表面和侧表面。第二电介质层116可以覆盖基板100的第二区域20上(例如在基板100的第二区域20内)的第一电介质层112。第二电介质层116可以覆盖第一电介质层112的顶表面的一部分(例如，在第一电介质层112的顶表面的被第二电极114的第二穿透部分PE2暴露的区域中)。第二电介质层116可以具有均一或几乎均一的厚度。第二电极114的第二穿透部分PE2中的第二电介质层116可以直接接触第一电介质层112的顶表面的部分(例如在第一电介质层112的顶表面的暴露于第二电极114的第二穿透部分PE2的区域中)。在示例实施方式中，第二电极114可以被第一电介质层112和第二电介质层116围绕。例如，第二电介质层116可以围绕(例如覆盖)第二电极114的顶表面和侧表面。第一电介质层112可以围绕第二电极114的底表面(例如可以被第二电极114的底表面覆盖)。第二电介质层116可以包括例如Si3N4、Ta2O5、Al2O3和/或ZrO2中的一种或更多种。
第三电极118可以设置在第二电介质层116上。第三电极118可以设置在基板100的第一区域10上。第三电极118可以包括第三穿透部分PE3和第四穿透部分PE4。第三穿透部分PE3可以与第二电极114的第二穿透部分PE2垂直地交叠，第四穿透部分PE4可以与第一电极110的第一穿透部分PE1垂直地交叠。第二电介质层116的顶表面的一部分可以暴露于第三穿透部分PE3。第二电介质层116可以设置在第二电极114和第三电极118之间。第四穿透部分PE4可以部分地暴露第二电介质层116的顶表面和侧表面。第三电极118可以暴露在基板100的第二区域20上的第二电介质层116。第三电极118可以包括例如TaN、Ta、Al、Ti、TiN、TaSiN、WN和/或WSiN中的一种或更多种。
第二缓冲电介质层120可以设置在第三电极118上。第二缓冲电介质层120可以覆盖第三电极118的顶表面和侧表面。第二缓冲电介质层120可以覆盖基板100的第二区域20上的第二电介质层116的顶表面。第二缓冲电介质层120可以覆盖第二电介质层116的顶表面的一部分(例如，在第二电介质层116的顶表面的暴露于第三电极118的第三穿透部分PE3的区域中)，并且还覆盖第二电介质层116的顶表面的另一部分(例如，在第二电介质层116的顶表面的暴露于第三电极118的第四穿透部分PE4的区域中)。如图2A和图2B所示，第二缓冲电介质层120可以部分地暴露第三电极118的顶表面2，并且还暴露第三电极118的第一侧表面4。第三电极118的顶表面2可以设置为与第二电极114的第二穿透部分PE2垂直地交叠。第三电极118的第一侧表面4可以对应于第三电极118的第三穿透部分PE3的侧壁。第二缓冲电介质层120可以包括例如硅氮化物层。
第三层间电介质层122可以设置在第二缓冲电介质层120上。第三层间电介质层122可以覆盖第二缓冲电介质层120的顶表面。第三层间电介质层122可以包括电介质层(例如，硅氧化物层和/或硅氮化物层)。第三缓冲电介质层123可以设置在第三层间电介质层122上。第三缓冲电介质层123可以包括例如硅氮化物层。
一起参照图1、图2A和图2B，第一接触插塞124可以设置在基板100的第一区域10上。第一接触插塞124可以穿透第三缓冲电介质层123、第三层间电介质层122、第二缓冲电介质层120、第二电介质层116和第一电介质层112。第一接触插塞124可以设置在第三电极118的第三穿透部分PE3和第二电极114的第二穿透部分PE2中。第一接触插塞124可以接触第一电极110和第三电极118。第一接触插塞124可以具有与第一电极110和第三电极118的电连接。第一接触插塞124可以接触第三电极118的顶表面2的一部分，并且还接触第三电极118的第一侧表面4(例如，顶表面2和第一侧表面4的由第二缓冲电介质层120暴露的部分)。第三电极118的第一侧表面4可以与第二电极114的第二穿透部分PE2垂直地交叠。第二缓冲电介质层120可以覆盖第三电极118的第二侧表面(例如，第三电极118的第二侧表面，其与第二电极114的第二穿透部分PE2交叠并面对第三电极118的第一侧表面4)。第一接触插塞124可以接触第一电极110的顶表面1的一部分。第一接触插塞124可以具有在比第一电极110的底表面3的水平高的水平处的底表面8。例如，第一接触插塞124的底表面8可以设置在第一电极110的顶表面1和底表面3之间。
第一接触插塞124可以包括分别在第三电极118的顶表面2之上和之下的与第二电极114的第二穿透部分PE2交叠的第一区段PA1和第二区段PA2。第一区段PA1可以包括由第二区段PA2暴露的表面5，第二区段PA2可以从第一区段PA1的表面5朝向第一电极110延伸。第一区段PA1可以具有比第二区段PA2的宽度W2大的宽度W1(W1>W2)。第一接触插塞124可以包括第一侧表面S1和第二侧表面S2。第一侧表面S1和第二侧表面S2可以彼此面对。在示例实施方式中，第一接触插塞124的第一区段PA1的第一侧表面S1可以不与第一接触插塞124的第二区段PA2的第一侧表面S1对准(例如，可以水平地变化)。第一区段PA1的表面5可以将第一区段PA1的第一侧表面S1连接到第二区段PA2的第一侧表面S1。在示例实施方式中，第一接触插塞124的第一区段PA1的第二侧表面S2可以与第一接触插塞124的第二区段PA2的第二侧表面S2对准。第一接触插塞124可以具有例如L形。如图2A所示，第一区段PA1的表面5可以与第三电极118的顶表面2的其它部分共面，其中该其它部分与第三穿透部分PE3交叠并被覆盖有第二缓冲电介质层120。如图2B所示，第一区段PA1的表面5可以位于比第三电极118的顶表面2的其它部分的水平低的水平，其中该其它部分被覆盖有第二缓冲电介质层120。
根据本发明构思的一些示例实施方式，可以提供包括三个电极的金属-绝缘体-金属(MIM)电容器。因此，电容器的电容可以增大。
根据本发明构思的一些示例实施方式，第一接触插塞124可以接触两个电极，例如第一电极110和第三电极118，并可以在接触第三电极118的第一侧表面4和一部分顶表面2的同时穿透第三电极118。在这个配置中，可以在第一接触插塞124和第三电极118之间提供增大的接触面积，这会导致电阻的减小。总之，电容器可以具有增大的电容(例如，由于电阻的减小)。
第二接触插塞134可以设置在基板100的第一区域10上。第二接触插塞134可以穿透第三缓冲电介质层123、第三层间电介质层122、第二缓冲电介质层120和第二电介质层116，与第二电极114接触。第二接触插塞134可以电连接到第二电极114。第二接触插塞134可以设置在第三电极118的第四穿透部分PE4中。第二接触插塞134可以使在第一电介质层112上的第二电极114的顶表面7(例如，第二电极114的与第一电极110的第一穿透部分PE1交叠的顶表面7)凹陷。第一接触插塞124和第二接触插塞134可以包括金属材料(例如铜、钨和/或铝)。
第一上连接线140和第二上连接线142可以设置在第三缓冲电介质层123上。第一上连接线140可以设置在第一接触插塞124上，第二上连接线142可以设置在第二接触插塞134上。第一上连接线140可以电连接到第一接触插塞124，第二上连接线142可以电连接到第二接触插塞134。第一上连接线140和第二上连接线142可以包括金属材料(例如铜、钨和/或铝)。贯穿插塞146可以设置在基板100的第二区域20上。贯穿插塞146可以穿透第一缓冲电介质层106、第二层间电介质层108、第一电介质层112、第二电介质层116、第二缓冲电介质层120、第三层间电介质层122和第三缓冲电介质层123，将下连接线104中的至少一条连接到第二上连接线142。贯穿插塞146可以包括金属材料(例如铜、钨和/或铝)。在示例实施方式中，第一接触插塞124可以被供应有第一电压V1，第二接触插塞134可以电接地。第一电压V1可以通过第三上连接线(未示出)被施加到第一接触插塞124，第三上连接线提供在第四缓冲电介质层150上并且连接到第一上连接线140。第二接触插塞134可以电连接到下连接线104中的一条，其中下连接线104中的所述一条通过贯穿插塞146连接到第二上连接线142。
第四层间电介质层148可以设置在第一上连接线140的侧表面和第二上连接线142的侧表面上。第四层间电介质层148可以包括电介质材料(例如硅氧化物层和/或硅氮化物层)。第四缓冲电介质层150可以设置在第四层间电介质层148上。第四缓冲电介质层150可以覆盖第四层间电介质层148的顶表面和/或第一上连接线140的顶表面和第二上连接线142的顶表面。第四缓冲电介质层150可以包括例如硅氮化物层。
图3示出剖视图，其显示了根据本发明构思的一些示例实施方式的在第三层间电介质层中包括第一接触插塞结构和第二接触插塞结构的半导体器件。为了简化描述，与以上讨论的半导体器件的部件相似或相同的部件被分配相同的附图标记，并且将省略其详细说明。
参照图3，第一接触插塞结构CPS1可以设置在第三层间电介质层122中。第一接触插塞结构CPS1可以包括与第一电极110和第三电极118接触的第一接触插塞124、以及在第一接触插塞124上的第一上连接线140。在示例实施方式中，第一接触插塞124和第一上连接线140可以被提供为一体。第二接触插塞结构CPS2可以设置在第三层间电介质层122中。第二接触插塞结构CPS2可以包括第二接触插塞134、第二上连接线142和贯穿插塞146。第二接触插塞134可以设置在基板100的第一区域10上，并可以与第二电极114接触。第二上连接线142可以设置在第二接触插塞134上。贯穿插塞146可以设置在基板100的第二区域20上。贯穿插塞146可以将第二上连接线142连接到下连接线104中的至少一条。在示例实施方式中，第二接触插塞134、第二上连接线142和贯穿插塞146可以被提供为一体。
第三缓冲电介质层123可以设置在第三层间电介质层122上。第三缓冲电介质层123可以覆盖第一接触插塞结构CPS1的顶表面、第二接触插塞结构CPS2的顶表面和第三层间电介质层122的顶表面。例如，示例实施方式可以既不包括图1所示的第四层间电介质层148，也不包括图1所示的第四缓冲电介质层150。
图4示出剖视图，其显示了根据本发明构思的一些示例实施方式的包括T形接触插塞的半导体器件。图5A示出放大图，其显示了图4的部分B，其中T形接触插塞的表面与第三电极的顶表面共面。图5B示出放大图，其显示了图4的部分B，其中T形接触插塞的表面处于比第三电极的被第二缓冲电介质层覆盖的顶表面低的水平。为了简化描述，与以上讨论的半导体器件的部件相似或相同的部件被分配相同的附图标记，并且将省略其详细说明。
参照图4、图5A和图5B，第一电极110、第二电极114和第三电极118可以延伸到基板100的第二区域20上。在示例实施方式中，基板100的第一区域10和第二区域20可以都是半导体器件区域。尽管没有示出，但是第一上连接线140可以电连接到第四缓冲电介质层150上的第三上连接线(未示出)。第二上连接线142可以连接到第四缓冲电介质层150上的第四上连接线(未示出)，并且下连接线104的其中之一和第四上连接线(未示出)可以通过贯穿插塞(未示出)彼此连接。例如，下连接线104中的其中之一可以通过第二上连接线142、第四上连接线(未示出)和贯穿插塞(未示出)连接到第二接触插塞134。
第一接触插塞124'可以包括具有第一表面5a和第二表面5b的第一区段PA1。第一表面5a和第二表面5b可以与基板100的顶表面平行或几乎平行。第一表面5a和第二表面5b可以跨第一接触插塞124'的第二区段PA2横向地设置(例如从第一接触插塞124'的第二区段PA2横向地延伸)。第一接触插塞124'的第二区段PA2可以从第一区段PA1的在第一表面5a和第二表面5b之间的表面朝向第一电极110延伸。第一表面5a和第二表面5b可以接触由第二缓冲电介质层120暴露的第三电极118。
第一接触插塞124'的第一区段PA1的第一侧表面S1可以不与第一接触插塞124'的第二区段PA2的第一侧表面S1对准。第一区段PA1的第一表面5a可以将第一区段PA1的第一侧表面S1连接到第二区段PA2的第一侧表面S1。第一接触插塞124'的第一区段PA1的第二侧表面S2可以不与第一接触插塞124'的第二区段PA2的第二侧表面S2对准。第一区段PA1的第二表面5b可以将第一区段PA1的第二侧表面S2连接到第二区段PA2的第二侧表面S2。例如，第一接触插塞124'可以具有T形。第一接触插塞124'可以接触第三电极118的第一侧表面4a和第二侧表面4b。第三电极118的第一侧表面4a和第二侧表面4b可以彼此面对。第一侧表面4a和第二侧表面4b可以通过第二缓冲电介质层120暴露。第一侧表面4a和第二侧表面4b可以与第二电极114的第二穿透部分PE2垂直地交叠。
如图5A所示，第一接触插塞124'的第一表面5a可以与第三电极118的顶表面2的一部分接触，并可以与第三电极118的顶表面2的覆盖有第二缓冲电介质层120的另一部分共面。第一接触插塞124'的第二表面5b可以与第三电极118的顶表面2的一部分接触，并可以与第三电极118的顶表面2的覆盖有第二缓冲电介质层120的另一部分共面。如图5B所示，第一接触插塞124'的第一表面5a可以与第三电极118的顶表面2的一部分接触，并可以位于比第三电极118的顶表面2的覆盖有第二缓冲电介质层120的另一部分的水平低的水平。第一接触插塞124'的第二表面5b可以与第三电极118的顶表面2的一部分接触，并可以位于比第三电极118的顶表面2的覆盖有第二缓冲电介质层120的另一部分的水平低的水平。
图6示出剖视图，其显示了根据本发明构思的一些示例实施方式的半导体器件。为了简化描述，与以上讨论的半导体器件的部件相似或相同的部件被分配相同的附图标记，并且将省略其详细说明。
参照图6，第一接触插塞结构CPS1可以设置在第三层间电介质层122中。第一接触插塞结构CPS1可以包括与第一电极110和第三电极118接触的第一接触插塞124'、以及在第一接触插塞124'上的第一上连接线140。在示例实施方式中，第一接触插塞124'和第一上连接线140可以被提供为一体。第二接触插塞结构CSP2可以设置在第三层间电介质层122中。第二接触插塞CPS2可以包括第二接触插塞134'和第二上连接线142。在示例实施方式中，第二接触插塞134'和第二上连接线142可以被提供为一体。
图7A至图7G示出剖视图，其显示了根据本发明构思的一些示例实施方式的制造半导体器件的方法。
参照图7A，可以在基板100上形成第一层间电介质层102。基板100可以包括第一区域10和第二区域20。第一层间电介质层102可以形成在基板100的顶表面上。下连接线104可以形成在第一层间电介质层102中。下连接线104可以埋入第一层间电介质层102中。下连接线104可以具有与第一层间电介质层102的顶表面共面的顶表面。
可以在第一层间电介质层102上形成第一缓冲电介质层106。第一缓冲电介质层106可以覆盖第一层间电介质层102的顶表面和下连接线104的顶表面。第一缓冲电介质层106可以包括相对于第一层间电介质层102具有蚀刻选择性的材料。可以在第一缓冲电介质层106上形成第二层间电介质层108。第二层间电介质层108可以包括相对于第一缓冲电介质层106具有蚀刻选择性的材料。可以在第二层间电介质层108上形成第一电极层110a。第一电极层110a可以形成在基板100的第一区域10和第二区域20上。第一电极层110a可以包括例如TaN、Ta、Al、Ti、TiN、TaSiN、WN和/或WSiN中的一种或更多种。
参照图7B，可以图案化第一电极层110a以形成第一电极110。第一电极110的形成可以包括：在第一电极层110a上形成第一掩模图案201以及执行其中第一掩模图案201用作蚀刻掩模的图案化工艺以图案化第一电极层110a。图案化工艺可以在第一电极110中形成第一穿透部分PE1。第一穿透部分PE1可以形成在基板100的第一区域10上。第一穿透部分PE1可以部分地暴露第二层间电介质层108的顶表面。由于图案化工艺，第一电极层110a可以在基板100的第二区域20上被蚀刻。因此，第二层间电介质层108的顶表面可以在基板100的第二区域20上暴露。该图案化工艺可以是例如干蚀刻工艺。第一掩模图案201可以是例如光致抗蚀剂图案。在图案化工艺之后，第一掩模图案201可以通过灰化工艺和/或剥离工艺被去除。
参照图7C，可以在第一电极110上形成第一电介质层112。第一电介质层112可以覆盖第一电极110的顶表面和侧表面、在基板100的第二区域20上的第二层间电介质层108的顶表面、以及第二层间电介质层108的暴露于第一电极110的第一穿透部分PE1(例如由第一电极110的第一穿透部分PE1暴露)的部分。第一电介质层112可以共形地形成在第一电极110上和部分第二层间电介质层108上。例如，第一电介质层112可以相对于第一电极110和第二层间电介质层108两者的被暴露的顶部分和侧部分形成，使得第一电介质层112覆盖第一电极110和第二层间电介质层108两者的被暴露的顶部分和侧部分。第二电极层114a可以形成在第一电介质层112上。第二电极层114a可以共形地覆盖第一电介质层112的顶表面和侧表面。第二电极层114a可以包括例如TaN、Ta、Al、Ti、TiN、TaSiN、WN和/或WSiN中的一种或更多种。
参照图7D，可以图案化第二电极层114a以形成第二电极114。第二电极114的形成可以包括：在第二电极层114a上形成第二掩模图案203以及执行其中第二掩模图案203用作蚀刻掩模的图案化工艺以图案化第二电极层114a。图案化工艺可以在第二电极114中形成第二穿透部分PE2。第二穿透部分PE2可以形成在基板100的第一区域10上。第二穿透部分PE2可以暴露第一电介质层112的顶表面的一部分。第二电极114的第二穿透部分PE2可以与第一电极110的第一穿透部分PE1水平地间隔开。例如，第二电极114的第二穿透部分PE2可以形成为不与第一电极110的第一穿透部分PE1垂直地交叠。图案化工艺可以去除形成在基板100的第二区域20上的第二电极层114a，因此可以部分地暴露第一电介质层112的顶表面。图案化工艺可以是例如干蚀刻工艺。第二掩模图案203可以是例如光致抗蚀剂图案。在图案化工艺之后，第二掩模图案203可以通过灰化工艺和/或剥离工艺被去除。
参照图7E，可以在第二电极114上形成第二电介质层116。第二电介质层116可以覆盖第二电极114的顶表面和侧表面。第二电介质层116可以覆盖第一电介质层112的顶表面的一部分(例如，第一电介质层112的顶表面的暴露于第二电极114的第二穿透部分PE2的部分)，并且还覆盖第一电介质层112的顶表面的另一部分(第一电介质层112的顶表面的形成在基板100的第二区域20上的部分)。第二电介质层116可以共形地形成在第二电极114上以及第一电介质层112的部分顶表面上。第三电极层118a可以形成在第二电介质层116上。第三电极层118a可以共形地形成在第二电介质层116上。第三电极层118a可以包括例如TaN、Ta、Al、Ti、TiN、TaSiN、WN和/或WSiN中的一种或更多种。
可以在第三电极层118a上形成第三掩模图案205。第三掩模图案205可以包括第一开口211a和第二开口211b。第一开口211a和第二开口211b可以设置在基板100的第一区域10上。第一开口211a可以设置为与第二电极114的第二穿透部分PE2垂直地交叠，第二开口211b可以设置为与第一电极110的第一穿透部分PE1垂直地交叠。第一开口211a和第二开口211b可以部分地暴露第三电极层118a的顶表面。第三掩模图案205可以部分地暴露形成在基板100的第二区域20上的第三电极层118a的顶表面。第三掩模图案205可以是例如光致抗蚀剂图案。
参照图7F，可以执行其中第三掩模图案205用作蚀刻掩模的图案化工艺以图案化第三电极层118a，从而形成第三电极118。该图案化工艺可以在第三电极118中形成第三穿透部分PE3和第四穿透部分PE4。第三穿透部分PE3和第四穿透部分PE4可以暴露第二电介质层116的部分顶表面。第三穿透部分PE3可以形成为与第二电极114的第二穿透部分PE2垂直地交叠，第四穿透部分PE4可以形成为与第一电极110的第一穿透部分PE1垂直地交叠。该图案化工艺可以至少部分地暴露形成在基板100的第二区域20上的第二电介质层116的顶表面。在图案化工艺之后，第三掩模图案205可以通过灰化工艺和/或剥离工艺被去除。
参照图7G，可以在第三电极118上形成第二缓冲电介质层120。第二缓冲电介质层120可以共形地覆盖第三电极118的顶表面和侧表面。第二缓冲电介质层120可以共形地覆盖第二电介质层116的顶表面的一部分(例如第二电介质层116的顶表面的暴露于第三电极118的第三穿透部分PE3的部分)，并且还共形地覆盖第二电介质层116的顶表面的另一部分(例如，第二电介质层116的顶表面的暴露于第三电极118的第四穿透部分PE4的部分)。第二缓冲电介质层120可以共形地覆盖形成在基板100的第二区域20上的第二电介质层116的顶表面的一部分。第二缓冲电介质层120可以包括相对于第一电极110、第二电极114和第三电极118具有蚀刻选择性的材料。第二缓冲电介质层120可以包括例如硅氮化物层。
可以在第二缓冲电介质层120上形成第三层间电介质层122。第三层间电介质层122可以覆盖第二缓冲电介质层120的顶表面。可以在第三层间电介质层122上形成第三缓冲电介质层123。第三缓冲电介质层123可以覆盖第三层间电介质层122的顶表面。可以在第三缓冲电介质层123上形成第四掩模图案207。第四掩模图案207可以包括第一开口213a、第二开口213b和第三开口213c。第一开口213a和第二开口213b可以形成在基板100的第一区域10上，第三开口213c可以形成在基板100的第二区域20上。第一开口213a可以与第二电极114的第二穿透部分PE2和第三电极118的第三穿透部分PE3垂直地交叠，第二开口213b可以与第一电极110的第一穿透部分PE1和第三电极118的第四穿透部分PE4垂直地交叠。第三开口213c可以与下连接线104中的一条垂直地交叠。第四掩模图案207可以是例如光致抗蚀剂图案。
可以执行其中第四掩模图案207用作蚀刻掩模的蚀刻工艺，以蚀刻第三缓冲电介质层123、第三层间电介质层122、第二缓冲电介质层120、第二电介质层116和第一电介质层112。该蚀刻工艺可以在第三层间电介质层122中形成第一通孔H1、第二通孔H2和第三通孔H3。关于第三通孔H3，蚀刻工艺还可以蚀刻第二层间电介质层108和第一缓冲电介质层106。第一通孔H1可以暴露第一电极110的顶表面的与第二电极114的第二穿透部分PE2垂直交叠的部分，并且还暴露第三电极118的第一侧表面4和第三电极118的顶表面的与第二电极114的第二穿透部分PE2垂直地交叠的部分。第二通孔H2可以暴露第二电极114的顶表面的与第一电极110的第一穿透部分PE1垂直交叠的部分。第三通孔H3可以部分地暴露下连接线104之一的顶表面。该蚀刻工艺可以使用可蚀刻第三层间电介质层122、第二缓冲电介质层120和第三缓冲电介质层123以及第一电介质层112和第二电介质层116的蚀刻配方，该蚀刻配方可以相对于第一电极110、第二电极114和第三电极118具有蚀刻选择性。在一些示例实施方式中，该蚀刻工艺可以使用也可蚀刻第二层间电介质层108和第一缓冲电介质层106并相对于第一电极110、第二电极114和第三电极118具有蚀刻选择性的蚀刻配方。因此，当形成第一通孔H1直到第一电极110的顶表面的一部分暴露时，第三电极118可以不在其暴露于第一通孔H1的部分上被蚀刻。此外，当形成第三通孔H3直到下连接线104之一在其顶表面上暴露时，可以不对第一电极110的顶表面的暴露于第一通孔H1的部分以及第二电极114的顶表面的暴露于第二通孔H2的部分执行蚀刻。该蚀刻工艺可以使第一电极110的顶表面的暴露于第一开口213a的部分凹陷，并且还使第二电极114的顶表面的暴露于第二通孔H2的部分凹陷。该蚀刻工艺可以是例如干蚀刻工艺。在示例实施方式中，该蚀刻工艺可以使第三电极118的顶表面2的暴露于第一开口213a的部分凹陷。
在形成第一通孔H1、第二通孔H2和第三通孔H3之后，可以去除第四掩模图案207。例如，第四掩模图案207可以通过灰化工艺和/或剥离工艺被去除。
返回参照图1，可以形成第一接触插塞124、第二接触插塞134和贯穿插塞146。第一接触插塞124可以形成在第一通孔H1中，第二接触插塞134可以形成在第二通孔H2中，贯穿插塞146可以形成在第三通孔H3中。第一接触插塞124、第二接触插塞134和贯穿插塞146的形成可以包括：形成金属层(未示出)以覆盖第三缓冲电介质层123的顶表面并至少部分地填充第一接触孔H1、第二接触孔H2和第三接触孔H3，然后执行平坦化工艺直到暴露第三缓冲电介质层123的顶表面。
可以在第三缓冲电介质层123上形成第四层间电介质层148、第一上连接线140和第二上连接线142。第一上连接线140可以形成在第一接触插塞124上，第二上连接线142可以形成在第二接触插塞134和贯穿插塞146上。第二上连接线142可以形成在第二接触插塞134和贯穿插塞146之间。第四层间电介质层148可以形成在第三缓冲电介质层123上，并可以覆盖第一上连接线140的侧表面和第二上连接线142的侧表面。可以在第四层间电介质层148上形成第四缓冲电介质层150。第四缓冲电介质层150可以覆盖第一上连接线140的顶表面和第二上连接线142的顶表面。
图8示出剖视图，其显示了根据本发明构思的一些示例实施方式的制造半导体器件的方法，该半导体器件包括在第三层间电介质层中的第一接触插塞结构和第二接触插塞结构。
参照图8，可以在第三层间电介质层122中形成第一凹槽结构RS1和第二凹槽结构RS2。第一凹槽结构RS1和第二凹槽结构RS2可以形成在基板100的第一区域10上，第二凹槽结构RS2可以形成在基板100的第二区域20上。第一凹槽结构RS1可以穿透第二缓冲电介质层120的一部分，并且还穿透第一电介质层112和第二电介质层116。第一凹槽结构RS1可以暴露第一电极110的顶表面的与第二电极114的第二穿透部分PE2垂直地交叠的部分，并且还暴露第三电极118的第一侧表面4和第三电极118的一部分顶表面2，其中第三电极118的第一侧表面4和第三电极118的所述一部分顶表面2与第二电极114的第二穿透部分PE2垂直地交叠。第二凹槽结构RS2可以穿透第二缓冲电介质层120的一部分和第二电介质层116的一部分，并可以暴露第二电极114的顶表面的与第一电极110的第一穿透部分PE1垂直地交叠的部分。
第一凹槽结构RS1可以包括第一孔P1和第一凹槽R1。第一凹槽R1可以形成在第一孔P1上。第一孔P1可以形成为具有比第一凹槽R1的宽度小的宽度。第一孔P1和第一凹槽R1可以在空间上彼此连接。第二凹槽结构RS2可以包括第二孔P2、第三孔P3和第二凹槽R2。第二凹槽R2可以形成在第二孔P2和第三孔P3上。第二孔P2可以形成在基板100的第一区域10上，第三孔P3可以形成在基板100的第二区域20上，第二凹槽R2可以形成在基板100的第一区域10和第二区域10上。第二孔P2、第三孔P3和第二凹槽R2可以在空间上彼此连接。第二凹槽结构RS2的第三孔P3还可以穿透第二层间电介质层108和第一缓冲电介质层106。
在示例实施方式中，可以执行双镶嵌工艺以形成第一凹槽结构RS1和第二凹槽结构RS2。例如，第一凹槽结构RS1和第二凹槽结构RS2的形成可以包括：在第三层间电介质层122上形成第一光致抗蚀剂图案(未示出)；使用第一光致抗蚀剂图案作为蚀刻掩模来蚀刻第三层间电介质层122(以及第一电介质层112和第二电介质层116、第二层间电介质层108和第一缓冲电介质层106，如上所讨论的)以形成第一孔P1、第二孔P2和第三孔P3；去除第一光致抗蚀剂图案；在第三层间电介质层122上形成第二光致抗蚀剂图案(未示出)，第二光致抗蚀剂图案具有比第一光致抗蚀剂图案的开口宽度大的开口宽度；使用第二光致抗蚀剂图案作为蚀刻掩模来蚀刻第三层间电介质层122，以在第一孔P1上形成第一凹槽R1并且在第二孔P2和第三孔P3上形成第二凹槽R2；然后去除第二光致抗蚀剂图案。
作为另一示例，第一凹槽结构RS1和第二凹槽结构RS2的形成可以包括：在第三层间电介质层122上形成第一光致抗蚀剂图案(未示出)；使用第一光致抗蚀剂图案作为蚀刻掩模来蚀刻第三层间电介质层122以形成第一凹槽R1和第二凹槽R2；去除第一光致抗蚀剂图案；在第三层间电介质层122上形成具有比第一光致抗蚀剂图案的开口宽度小的开口宽度的第二光致抗蚀剂图案(未示出)；使用第二光致抗蚀剂图案作为蚀刻掩模来蚀刻第三层间电介质层122、第二缓冲电介质层120、第二电介质层116和第一电介质层112，以在第一凹槽R1下面形成第一孔P1并在第二凹槽R2下面形成第二孔P2和第三孔P3(还包括蚀刻第二层间电介质层108和第一缓冲电介质层106以形成第三孔P3)；然后去除第二光致抗蚀剂图案。
返回参照图3，可以在第三层间电介质层122中形成第一接触插塞结构CPS1和第二接触插塞结构CPS2。第一接触插塞结构CPS1可以形成在第一凹槽结构RS1中，第二接触插塞结构CPS2可以形成在第二凹槽结构RS2中。可以在第三层间电介质层122上形成第三缓冲电介质层123。第三缓冲电介质层123可以覆盖第一接触插塞结构CPS1的顶表面、第二接触插塞结构CPS2的顶表面和第三层间电介质层122的顶表面。
根据本发明构思的一些示例实施方式，可以提供包括三个电极的金属-绝缘体-金属(MIM)电容器。因此，电容器的电容可以增大。
根据本发明构思的一些示例实施方式，第一接触插塞可以接触两个电极，例如第一电极和第三电极，并可以在接触第三电极的侧表面和一部分顶表面的同时穿透第三电极。这样，可以在第一接触插塞和第三电极之间提供增大的接触面积，这会导致电阻的减小。总之，电容器可以具有增大的电容(例如由于电阻的减小)。
为了便于描述，这里可以使用空间关系术语，诸如“在……下面”、“下”、“在……之上”、“上”、“更高”、“顶”、“侧”、“在……上”、“垂直”、“水平”、“横向”等来描述一个元件或特征与另一个(些)元件或特征的如附图所示的关系。例如，如这里使用的，术语“上”、“更高”、“在……上”和/或“顶”可以指相对于另一元件或特征的在垂直方向上更远(如图1中描绘的)的元件或特征，术语“水平”、“横向”和/或“侧”可以指相对于垂直或几乎垂直于该垂直方向的方向的元件或特征，术语“下”和/或“在……下面”可以指相对于另一元件或特征的在与该垂直方向相反的方向上更远的元件或特征。将理解，除了附图所描绘的取向之外，空间关系术语旨在还涵盖器件在使用或操作中的其它不同取向。例如，如果附图中的器件被翻转，则被描述为“在”其它元件或特征“下面”或“之下”的元件将会取向“在”其它元件或特征“之上”。因此，术语“在……下面”可以涵盖之上和之下两种取向。器件可以另外地取向(旋转90度或在其它取向)，这里使用的空间关系描述符被相应地解释。
将理解，当一元件被称为“连接”或“联接”到另一元件时，它可以直接连接、接触和/或联接到所述另一元件，或者可以存在居间的元件。如这里所用的，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。
这里参照剖视图描述了示例实施方式，这些剖视图是示例实施方式的理想化的示例实施方式(和中间结构)的示意图。因此，由于例如制造技术和/或公差导致的图示形状的变化是可预期的。因此，示例实施方式不应被解释为限于这里示出的区域的特定形状，而是包括例如由制造导致的形状偏差。
尽管已经结合附图中示出的本发明构思的一些示例实施方式描述了本发明构思，但是本领域技术人员将理解，在不脱离本发明构思的技术精神和实质特征的情况下，可以进行各种改变和修改。对于本领域技术人员将明显的是，在不脱离本发明构思的范围和精神的情况下，可以对其进行各种替换、修改和改变。
本申请要求于2018年10月30日在韩国知识产权局提交的韩国专利申请第10-2018-0131069号的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体器件，包括：
在基板上的第一电极；
在所述第一电极上的第二电极；
在所述第一电极和所述第二电极之间的第一电介质层；
在所述第二电极上的第三电极；
在所述第二电极和所述第三电极之间的第二电介质层；
第一接触插塞，穿透所述第三电极并接触所述第一电极；以及
缓冲电介质层，共形地形成在所述第三电极的顶表面和所述第二电介质层的顶表面上并与所述第一接触插塞的侧表面接触，
其中所述缓冲电介质层不覆盖所述第三电极的所述顶表面的第一部分，所述第三电极的所述顶表面的所述第一部分与所述第一接触插塞接触，
其中所述第一接触插塞接触所述第三电极的顶表面和所述第三电极的侧表面。
2.根据权利要求1所述的半导体器件，其中所述第一接触插塞穿透所述第一电介质层和所述第二电介质层。
3.根据权利要求1所述的半导体器件，其中所述第一接触插塞的底表面在所述第一电极的顶表面和所述第一电极的底表面之间。
4.根据权利要求1所述的半导体器件，其中
所述第一接触插塞包括：
第一区段，其至少一部分在所述第三电极的所述顶表面之上，和
第二区段，在所述第三电极的所述顶表面和所述第一电极的底表面之间，以及
所述第一区段的宽度大于所述第二区段的宽度。
5.根据权利要求4所述的半导体器件，其中
所述第一区段的第一表面没有被所述第二区段覆盖，以及
所述第二区段与所述第一区段的所述第一表面相邻并从所述第一区段的所述第一表面朝向所述基板的顶表面延伸，
所述第一区段的所述第一表面平行于所述基板的所述顶表面。
6.根据权利要求5所述的半导体器件，其中所述缓冲电介质层覆盖所述第三电极的所述顶表面的第二部分，所述第三电极的所述顶表面的所述第二部分与所述第一区段的所述第一表面共面。
7.根据权利要求5所述的半导体器件，其中所述缓冲电介质层覆盖所述第三电极的所述顶表面的第二部分，所述第三电极的所述顶表面的所述第二部分处于比所述第一区段的所述第一表面的水平高的水平。
8.根据权利要求5所述的半导体器件，其中
所述第一接触插塞包括彼此面对的第一侧表面和第二侧表面，
所述第一区段的所述第一侧表面和所述第二区段的所述第一侧表面彼此不对准，
所述第一区段的所述第二侧表面和所述第二区段的所述第二侧表面彼此对准，以及
所述第一区段的所述第一表面将所述第一区段的所述第一侧表面连接到所述第二区段的所述第一侧表面。
9.根据权利要求4所述的半导体器件，其中
所述第一区段的第一表面和所述第一区段的第二表面没有被所述第二区段覆盖，
所述第一区段的所述第一表面和所述第一区段的所述第二表面平行于所述基板的顶表面，
所述第二区段在所述第一区段的所述第一表面和所述第一区段的所述第二表面之间，并从所述第一区段的所述第一表面和所述第一区段的所述第二表面之间的所述第一区段的表面朝向所述基板的顶表面延伸，
所述第一接触插塞还包括彼此面对的第一侧表面和第二侧表面，
所述第一区段的所述第一侧表面和所述第二区段的所述第一侧表面彼此不对准，
所述第一区段的所述第二侧表面和所述第二区段的所述第二侧表面彼此不对准，
所述第一区段的所述第一表面将所述第一区段的所述第一侧表面连接到所述第二区段的所述第一侧表面，以及
所述第一区段的所述第二表面将所述第一区段的所述第二侧表面连接到所述第二区段的所述第二侧表面。
10.根据权利要求1所述的半导体器件，还包括：
下连接线，在所述基板和所述第一电极之间；
第二接触插塞，与所述第二电极接触；
上连接线，在所述第二接触插塞的顶表面上；以及
贯穿插塞，将所述下连接线连接到所述上连接线。
11.根据权利要求10所述的半导体器件，还包括：
在所述第三电极上的第一层间电介质层；
在所述第一层间电介质层上的缓冲电介质层；和
在所述缓冲电介质层上的第二层间电介质层，
其中所述第二接触插塞穿透所述第一层间电介质层和所述缓冲电介质层，所述上连接线在所述第二层间电介质层中。
12.一种半导体器件，包括：
在基板上的第一电极，所述第一电极具有从其穿过的第一穿透部分；
第一电介质层，在所述第一电极的顶表面上和在所述第一穿透部分中；
在所述第一电介质层上的第二电极，所述第二电极具有不与所述第一穿透部分交叠的从其穿过的第二穿透部分；
第二电介质层，在所述第二电极的顶表面上以及在所述第二穿透部分中；
在所述第二电介质层上的第三电极，所述第三电极具有从其穿过的第三穿透部分和第四穿透部分，所述第三穿透部分与所述第二穿透部分交叠，所述第四穿透部分与所述第一穿透部分交叠；以及
在所述第二穿透部分和所述第三穿透部分中的第一接触插塞，所述第一接触插塞将所述第一电极连接到所述第三电极。
13.根据权利要求12所述的半导体器件，其中所述第一电介质层和所述第二电介质层在所述第二穿透部分中彼此接触。
14.根据权利要求12所述的半导体器件，其中所述第一接触插塞的底表面在所述第一电极的所述顶表面和所述第一电极的底表面之间。
15.根据权利要求12所述的半导体器件，其中所述第一接触插塞与所述第三电极的侧表面和所述第三电极的顶表面的一部分接触，所述第三电极的所述侧表面和所述第三电极的所述顶表面的所述一部分与所述第二穿透部分交叠。
16.根据权利要求15所述的半导体器件，还包括：
在所述第三电极的所述顶表面上的缓冲电介质层，
其中所述缓冲电介质层不覆盖所述第三电极的所述侧表面和所述第三电极的所述顶表面的所述一部分，所述第三电极的所述侧表面和所述第三电极的所述顶表面的所述一部分与所述第一接触插塞接触。
17.根据权利要求12所述的半导体器件，还包括：
第二接触插塞，在所述第一穿透部分上且连接到所述第二电极；
在所述第一接触插塞上的第一上连接线；和
在所述第二接触插塞上的第二上连接线。
18.一种半导体器件，包括：
在基板上的第一电极；
在所述第一电极上的第二电极；
在所述第二电极上的第三电极；
电介质层，在所述第一电极、所述第二电极和所述第三电极之间；
第一接触插塞，将所述第一电极连接到所述第三电极；
第二接触插塞，穿透所述电介质层的一部分并接触所述第二电极；
下连接线，在所述基板和所述第一电极之间的第一层间电介质层中；
上连接线，在所述第二接触插塞的顶表面上；以及
贯穿插塞，设置在所述基板的第二区域上并穿过所述电介质层以将所述下连接线连接到所述上连接线，其中所述第一电极、所述第二电极和所述第三电极不形成在所述基板的所述第二区域上，
其中所述第一接触插塞的底表面高于所述第一电极的底表面。
19.根据权利要求18所述的半导体器件，还包括：
在所述第三电极的顶表面上的缓冲电介质层，
其中所述第一接触插塞穿透所述第三电极，所述第一接触插塞接触所述第三电极的所述顶表面和所述第三电极的侧表面，所述第三电极的所述顶表面和所述第三电极的所述侧表面没有被所述缓冲电介质层覆盖。
20.根据权利要求18所述的半导体器件，其中
所述第一接触插塞包括：
第一区段，在所述第三电极的顶表面之上，和
第二区段，在所述第三电极的所述顶表面之下，
所述第一区段的宽度大于所述第二区段的宽度，并且所述第一区段具有与所述第三电极的所述顶表面共面的表面。
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