CN111316440B - 包含键合的存储器管芯和外围逻辑管芯的三维存储器器件及其制作方法 - Google Patents

包含键合的存储器管芯和外围逻辑管芯的三维存储器器件及其制作方法 Download PDF

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Abstract

第一管芯包括三维存储器器件和第一铜焊盘。第二管芯包括外围逻辑电路和第二铜焊盘，该外围逻辑电路包含位于半导体衬底上的CMOS器件。通过铜互扩散将第一铜焊盘与第二铜焊盘键合以在第一管芯与第二管芯之间的接口处提供相应的第一铜焊盘和相应的第二铜焊盘的多个键合对，从而形成键合组件。

Description

包含键合的存储器管芯和外围逻辑管芯的三维存储器器件及 其制作方法
相关申请
本申请要求于2018年1月17日提交的美国非临时申请序列号15/873,101的优先权的权益，其全部内容通过引用并入本文。
技术领域
本公开一般涉及半导体器件领域，具体地说，涉及包含与外围逻辑管芯键合的存储器管芯的三维存储器器件及制造该器件的方法。
背景技术
近年来，提出了采用三维存储器堆叠结构的超高密度存储器器件。例如，3D NAND堆叠的存储器器件可以由绝缘材料和间隔材料层的交替堆叠阵列形成，绝缘材料和间隔材料层形成为导电层或被包含外围器件(例如，驱动器/逻辑电路)的衬底上方的导电层替换。存储器开口通过交替堆叠形成，并且填充有存储器堆叠结构，每个存储器堆叠结构包括存储器元件的垂直堆叠和垂直半导体沟道。
发明内容
根据本公开的一个方面，提供一种半导体结构，其包括：第一管芯，其包括三维存储器器件，该三维存储器器件包括存储器元件的三维阵列、上覆或下覆在存储器元件的三维阵列的第一电介质材料层和嵌入在第一电介质材料层中并对三维存储器器件内的相应节点电短路的第一铜焊盘；以及第二管芯，其包括半导体衬底、包括位于半导体衬底上的互补金属氧化物半导体(CMOS)器件的外围逻辑电路、上覆或下覆CMOS器件的第二电介质材料层和嵌入在第二电介质材料层中并对CMOS器件内的相应节点电短路的第二铜焊盘，其中，第一铜焊盘通过铜互扩散与第二铜焊盘键合，以在第一管芯和第二管芯之间的接口处提供相应的第一铜焊盘和相应的第二铜焊盘的多个键合对。
根据本公开的另一方面，半导体结构包括第一管芯和第二管芯，第一管芯包括三维存储器器件，该三维存储器器件包括NAND存储器元件的三维阵列，第二管芯包括半导体衬底、外围逻辑电路，外围逻辑电路包括位于半导体衬底上的互补金属氧化物半导体(CMOS)器件。第一管芯与第二管芯键合。第二管芯的CMOS器件的栅极结构位于第一管芯的NAND存储器元件的三维阵列和包含由CMOS器件的沟道分离的有源区的第二管芯的半导体衬底之间。
根据本公开的另一方面，形成半导体结构的方法包括提供第一管芯，第一管芯包括三维存储器器件，三维存储器器件包括NAND存储器元件的三维阵列；提供第二管芯，第二管芯包括半导体衬底和外围逻辑电路，外围逻辑电路包括位于半导体衬底上的互补金属氧化物半导体(CMOS)器件；以及通过将第一管芯与第二管芯键合而形成键合组件。
附图说明
图1是根据本公开的第一个实施例的在形成半导体器件、包括氮化硅层的下层级电介质层、下金属互连结构和半导体衬底上的平面半导体材料层后的第一示例性结构的垂直横截面图。
图2是根据本公开的一个实施例的在形成第一绝缘层和第一间隔材料层的第一层交替堆叠后的第一示例性结构的垂直横截面图。
图3是根据本公开的一个实施例的在第一层交替堆叠上对第一层楼梯形区域进行图案化并形成第一层反阶梯式(retro-stepped)电介质材料部分后的第一示例性结构的垂直横截面图。
图4A是根据本公开的一个实施例的在形成第一层存储器开口和第一层支撑开口后的第一示例性结构的垂直横截面图。
图4B是沿着图4A中的水平面B–B’的第一示例性结构的水平横截面图。锯齿形垂直面A-A’对应于图4A的垂直横截面图的平面。
图5是根据本公开的一个实施例的在形成牺牲存储器开口填充部分和牺牲支撑开口填充部分之后的第一示例性结构的垂直横截面图。
图6是根据本公开的一个实施例的在形成第二绝缘层和第二间隔材料层的第二层交替堆叠、第二层反阶梯式电介质材料部分和第二绝缘帽层后的第一示例性结构的垂直横截面图。
图7A是根据本公开的一个实施例的在形成层间存储器开口和层间支撑开口之后的第一示例性结构的垂直横截面图。
图7B是沿图7A中的水平面B–B’的第一示例性结构的水平横截面图。锯齿形垂直面A-A’对应于图7A的垂直横截面图的平面。
图8是根据本公开的一个实施例的在形成存储器堆叠结构之后的第一示例性结构的垂直横截面图。
图9A–图9H是根据本公开的一个实施例的在形成柱状沟道部分、存储器堆叠结构、电介质核心(core)和漏极区期间层间存储器开口的连续垂直横截面图。
图10A是根据本公开的一个实施例的在形成第一贯穿堆叠通孔空腔后的第一示例性结构的垂直横截面图。
图10B是沿图10A中的水平面B–B’的第一示例性结构的水平横截面图。锯齿形垂直面A-A’对应于图10A的垂直横截面图的平面。
图11是根据本公开的一个实施例的在形成贯穿堆叠绝缘材料部分之后的第一示例性结构的垂直横截面图。
图12A是根据本公开的一个实施例的在形成背面接触沟槽之后的第一示例性结构的垂直横截面图。
图12B是沿图12A中的水平面B–B’的第一示例性结构的水平横截面图。锯齿形垂直面A-A’对应于图12A的垂直横截面图的平面。
图13A是根据本公开的一个实施例的在用导电层替换牺牲材料层并形成绝缘间隔体和背面接触通孔结构之后的第一示例性结构的垂直横截面图。
图13B是沿图13A中的水平面B–B’的第一示例性结构的水平横截面图。锯齿形垂直面A-A’对应于图13A的垂直横截面图的平面。
图14A是根据本公开的一个实施例的在形成漏极接触通孔结构和形成字线接触通孔结构之后的第一示例性结构的垂直横截面图。
图14B是沿着图14A中的水平面B–B’的第一示例性结构的水平横截面图。锯齿形垂直面A-A’对应于图14A的垂直横截面图的平面。
图15是根据本公开的一个实施例的在形成第二贯穿轨道通孔空腔和形成贯穿电介质通孔空腔后的第一示例性结构的垂直截面图。
图16A是根据本公开的一个实施例的在形成贯穿堆叠接触通孔结构和形成贯穿电介质接触通孔结构后的第一示例性结构的垂直横截面图。
图16B是沿图16A中的水平面B–B’的第一示例性结构的水平横截面图。锯齿形垂直面A-A’对应于图16A的垂直横截面图的平面。
图17是根据本公开的一个实施例的在第一管芯的制造期间形成上金属线结构之后的第一示例性结构的垂直横截面图。
图18是根据本公开的一个实施例的在制造第一管芯期间第一示例性结构的替代实施例的垂直横截面图。
图19是根据本公开的一个实施例的可用于提供第二管芯的第二示例性结构的垂直横截面图。
图20是根据本公开的一个实施例的在减薄半导体衬底的背面之后的第二示例性结构的垂直横截面图。
图21是根据本公开的一个实施例的在形成第一铜焊盘之后第一示例性结构的替代实施例的垂直截面图。
图22是根据本公开的一个实施例，通过键合图21的第一示例性结构的替代实施例和图20的第二示例性结构而形成的第一示例性键合组件的垂直横截面图。
图23是根据本公开的一个实施例的在形成贯穿衬底通孔结构和键合焊盘后的第一示例性键合组件的垂直横截面图。
图24是根据本公开的一个实施例，通过键合通过形成第一铜焊盘而修改的图17的第一示例性结构与图20的第二示例性结构而形成的第一示例性键合组件的替代实施例的垂直横截面图。
图25是根据本公开的一个实施例的在形成贯穿衬底通孔结构和键合焊盘之后第一示例性键合组件的替代实施例的垂直横截面图。
图26是根据本公开的一个实施例的在键合前的第一管芯和第二管芯的垂直横截面图。
图27是根据本公开的一个实施例的第二示例性键合组件的垂直横截面图。
图28是根据本公开的一个实施例的第二示例性键合组件的替代实施例的垂直横截面图。
图29是根据本公开的一个实施例的第一管芯、第二管芯和第三管芯的第三示例性键合组件的垂直横截面图。
图30A–图30F是根据本公开的一个实施例的在两个管芯键合期间的示例性结构的连续垂直横截面图。
图31A–图31D示出根据本公开的各种实施例的第一管芯和第二管芯的键合组件中的区域重叠的各种配置。
具体实施方式
随着三维存储器器件扩展到更小的器件尺寸，外围器件(可以互换地称为驱动器件、驱动器电路、逻辑电路、逻辑器件、外围电路等)的器件区域可以占据整个管芯区域的很大一部分。外围逻辑电路提供对存储器器件的各个节点的控制。三维存储器阵列的制造通常涉及许多高温处理步骤，诸如激活退火和高温层沉积步骤。这种高温处理步骤对形成在与三维存储器阵列同一衬底上的逻辑器件有不利影响。然而，高性能外围器件是为三维存储器器件提供高性能所必需的。本公开的实施例提供了一种包含逻辑器件(诸如CMOS器件)的外围电路管芯，该外围电路管芯与包含三维存储器器件的存储管芯键合。这种配置避免或减少了高温处理步骤对逻辑器件的负面影响。
本公开的实施例可用于形成各种半导体器件，诸如包括多个NAND存储器串的三维单片存储器阵列器件。这些图不是按比例绘制的。一个元件的多个实例可以在元件的单独实例被说明的地方被复制，除非明确地描述或以其他方式明确地指示没有重复的元件。
诸如“第一”、“第二”和“第三”等序数仅用于识别相似的元件，并且在本公开的说明书和权利要求中可以采用不同的序数。如本文所使用的，位于第二元件上的第一元件可以位于第二元件表面的外侧上或第二元件的内侧。如本文所使用的，如果第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件上。如本文所使用的，“处理中”结构或“瞬态”结构指代随后被修改的结构。
如本文所使用的，“层”指代包括具有厚度的区域的材料部分。层可延伸至下覆结构或上覆结构的整体，或其范围小于下覆结构或上覆结构的范围。此外，层可以是厚度小于连续结构的厚度的均匀或非均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或连续结构的顶表面和底表面处的任意一对水平面之间。层可以水平、垂直和/或沿锥形表面延伸。衬底可以是层，可以包括其中的一个或更多个层，和/或可以在其上、其上方和/或其下方具有一个或更多个层。
如本文所用，“存储器级”或“存储器阵列级”指代与第一水平面(即，平行于衬底顶表面的平面)和第二水平面之间的一般区域相对应的级或层级，第一水平面包括存储元件阵列的最顶部表面，第二水平面包括存储元件阵列的最下面表面。如本文中所使用的，“贯穿堆叠”元件指代垂直延伸通过存储器级的元件。
如本文所用的，“半导材料”指代具有1.0x10-6S/cm到1.0x105S/cm范围内的导电性的材料。如本文所使用的，“半导体材料”指代在其中不存在电掺杂物的情况下具有1.0x10- 6S/cm到1.0x105S/cm范围内的导电性的材料，并且能够通过用电掺杂剂进行适当的掺杂来制造具有在1.0S/cm至1.0×105S/cm范围内的导电性的掺杂材料。如本文所使用的，“电掺杂剂”指代在带结构内向价带添加空穴的p型掺杂剂，或在带结构内向导带添加电子的n型掺杂剂。如本文所使用的，“导电材料”指代具有大于1.0×105S/cm的导电性的材料。如本文所使用的，“绝缘材料”或“电介质材料”指代导电性小于1.0×10-6S/cm的材料。如本文所使用的，“重掺杂半导体材料”指代在足够高的原子浓度下掺杂电掺杂剂以成为导电材料的半导体材料，即具有大于1.0×105S/cm的导电性。“掺杂半导体材料”可以是重掺杂半导体材料，或者可以是包括电掺杂剂(即p型掺杂剂和/或n型掺杂剂)的半导体材料，其浓度提供1.0×10-6S/cm到1.0×105S/cm范围内的导电性。“本征半导体材料”指代未掺杂电掺杂剂的半导体材料。因此，半导体材料可以是半导或传导的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导或传导的，这取决于其中电掺杂剂的原子浓度。如本文所使用的，“金属材料”指代导电材料，其中包括至少一种金属元件。所有导电性的测量都是在标准条件下进行的。
单片三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器级而没有中间衬底的阵列。术语“单片”指代阵列的每一级的层直接沉积在阵列的每一下级的层上。相反，二维阵列可以单独形成，然后封装在一起形成非单片存储器器件。例如，如美国专利号5,915,167，题为“三维结构存储器(Three-dimensional Structure Memory)”所述，通过在单独的衬底上形成存储器级并垂直堆叠存储器级来构造非单片堆叠存储器。在键合之前，可以将衬底减薄或从存储器级移除衬底，但是，由于存储器级最初是在单独的衬底上方形成的，因此这种存储器不是真正的单片三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器器件的驱动器电路
本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以采用本文描述的各种实施例来制造。单片三维NAND串位于位于衬底上方的NAND串的单片三维阵列中。NAND串的三维阵列的第一器件级中的至少一个存储器单元位于NAND串的三维阵列的第二器件级中的另一个存储器单元之上。
参考图1，图解说明了根据本公开的一个实施例的第一示例性结构。第一示例性结构包括半导体衬底8和在其上形成的半导体器件710。半导体衬底8包括至少在其上部分的衬底半导体层9。浅沟槽隔离结构720可以形成在衬底半导体层9的上部分，以在半导体器件之间提供电隔离。半导体器件710可以包括例如场效应晶体管，其包括相应晶体管有源区742(即源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅电极754、电介质栅极间隔体756和栅极盖电介质758。半导体器件可以包括任何半导体电路，以支持随后形成的存储器结构的操作，该存储器结构通常被称为驱动器电路，也被称为外围电路。如本文所使用的，外围电路指代任何、每个或全部字线解码器电路、字线开关电路、位线解码器电路、位线感测和/或开关电路、电源/分配电路、数据缓冲器和/或锁存器，或可在存储器器件的存储器阵列结构之外实现的任何其它半导体电路。例如，半导体器件可以包括字线开关器件，用于对随后形成的三维存储器结构的字线进行电偏置。
在半导体器件上方形成电介质材料层，其在本文称为下级电介质层760。下级电介质层760构成其中每个下级电介质层760上覆或下覆于其他下级电介质层760的电介质层堆叠。下级电介质层760可以包括，例如，诸如阻挡移动离子扩散和/或对下覆结构施加适当应力的氮化硅衬层的电介质衬层762、上覆在电介质衬层762上的至少一第一电介质材料层764、上覆电介质材料层764的氮化硅层(例如，氢扩散阻挡层)766和至少一个第二电介质层768。
包括下级电介质层760的电介质层堆叠用作下金属互连结构780的母体，下金属互连结构780在半导体器件的各个节点和着陆焊盘之间提供电线路，用于随后形成的贯穿堆叠接触通孔结构。下金属互连结构780嵌入在低级电介质层760的电介质层堆叠内，并且包括位于氮化硅层766的底表面之下并且可选地接触该底表面的下金属线结构。
例如，下金属互连结构780可以嵌入在至少一个第一电介质材料层764内。至少一个第一电介质材料层764可以是多个电介质材料层，其中依次嵌入下金属互连结构780的各种元件。在至少一个第一电介质材料层764之中的每个电介质材料层可以包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和电介质金属氧化物(诸如氧化铝)中的任何一个。在一个实施例中，至少一个第一电介质材料层764可以包括或基本上有以下内容组成：具有电介质常数的电介质材料层，该电介质常数不超过3.9的未掺杂硅酸盐玻璃(氧化硅)的电介质常数。
下金属互连结构780可以包括各种器件接触通孔结构782(例如，接触器件的相应源极和漏极节点或栅电极接触的源电极和漏电极)、中间下金属线结构784、下金属通孔结构786，以及最顶部下金属线结构788，最顶部下金属线结构788被配置为用作随后形成的贯穿堆叠接触通孔结构的着陆焊盘。在这种情况下，至少一个第一电介质材料层764可以是多个逐级形成的电介质材料层，同时在每个相应级内合并下金属互连结构780的部件。例如，可以采用单镶嵌处理(single damascene processes)来形成下金属互连结构780，并且下金属通孔结构786的每一级可以嵌入在相应通孔级电介质材料层内和下金属线结构(784，788)的每一级可嵌入在相应线级电介质材料层内。替代性地，可以采用双镶嵌处理来形成集成线和通孔结构，每个集成线和通孔结构包括下金属线结构和至少一个下金属通孔结构。
可以在至少一个第一电介质材料层764(可以是多个电介质材料层)的最顶部电介质材料层内形成最顶部下金属线结构788。下金属互连结构780中的每个可包括金属氮化物衬层78A和金属填充部分78B。每一金属氮化物衬层78A可包括导电金属氮化物材料，诸如TiN、TaN和/或WN。每个金属填充部分78B可包括元件金属(诸如Cu、W、Al、Co、Ru)或至少两种金属的金属间合金。最顶部下金属线结构788的顶部表面和至少一个第一电介质材料层764的最顶部表面可以通过平面化处理(诸如化学机械平面化)进行平面化。在这种情况下，最顶部下金属线结构788的顶表面和至少一个第一电介质材料层764的最顶部表面可以在与衬底8的顶表面平行的水平面内。
氮化硅层766可以直接形成在最顶部下金属线结构788的顶表面和至少一个第一电介质材料层764的最顶部表面。替代性地，第一电介质材料层764的一部分可以位于氮化硅层766下面的最顶部下金属线结构788的顶表面上。在一个实施例中，氮化硅层766是具有Si3N4化合物的基本化学计量的氮化硅层。为了阻挡氢扩散，优选由氮化硅前驱体热分解形成的氮化硅材料。在一个实施例中，氮化硅层766可以通过采用二氯硅烷(SiH2Cl2)和氨(NH3)作为前驱体气体的低压化学气相沉积(LPCVD)来沉积。LPCVD处理的温度可在750摄氏度到825摄氏度之间，尽管也可以采用较小和较高的沉积温度。二氯硅烷和氨的分压之和可以在50mTorr(毫托)到500mTorr的范围内，尽管也可以采用较小和较大的压力。选择氮化硅层766的厚度，使得氮化硅层766在随后的热处理中起到足够稳健的氢扩散阻挡层的作用。例如，氮化硅层766的厚度可以在6nm到100nm的范围内，尽管也可以采用较小和较大的厚度。
至少一个第二电介质材料层768可以包括单个电介质材料层或多个电介质材料层。在至少一个第二电介质材料层768之中的每个电介质材料层可以包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任何一个。在一个实施例中，至少一个第一第二材料层768可以包括或基本上由以下内容组成：具有不超过3.9的未掺杂硅酸盐玻璃(氧化硅)的电介质常数的电介质常数的电介质材料层。
金属材料的可选层和半导体材料的层可以沉积在至少一个第二电介质材料层768的上方或至少一个第二电介质材料层768的图案化凹陷内，并经光刻图案化以提供可选的平面导电材料层6和平面半导体材料层10。可选的平面导电材料层6(如果存在)为流入或流出平面半导体材料层10的电流提供高导电性传导路径。可选的平面导电材料层6包括导电材料，诸如金属或重掺杂半导体材料。例如，可选的平面导电材料层6可以包括厚度在3nm到100nm范围内的钨层，尽管也可以采用较小和较大的厚度。金属氮化物层(未示出)可设置为平面导电材料层6的顶部上的扩散阻挡层。层6可以作为完成器件中的特殊源极线。替代性地，层6可以包括蚀刻停止层，并且可以包括任何合适的导电、半导体或绝缘层。
平面半导体材料层10可以包括用于随后形成的存储器器件的三维阵列的水平半导体沟道和/或源极区。可选的平面导电材料层6可以包括金属化合物材料，诸如导电金属氮化物(例如TiN)和/或金属(例如W)。可选的平面导电材料层6的厚度可以在5nm到100nm的范围内，尽管也可以采用较小和较大的厚度。平面半导体材料层10包括诸如多晶硅或多晶硅锗合金等多晶半导体材料。平面半导体材料层10的厚度可以在30nm到300nm的范围内，尽管也可以采用较小和较大的厚度。
平面半导体材料层10包括半导体材料，其可包括至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料和/或本领域公知的其他半导体材料。在一个实施例中，平面半导体材料层10可以包括在随后的处理步骤(诸如退火步骤)中转换为多晶半导体材料的多晶半导体材料(诸如多晶硅)或非晶半导体材料(诸如非晶硅)。平面半导体材料层10可以直接形成在半导体衬底8(例如硅晶圆)上的半导体器件的子集的正上方。如本文所使用的，如果第一元件位于水平面上方并且第一元件的区域以及第二元件的区域在平面图中具有区域重叠(即沿着垂直于衬底8的顶表面的垂直平面或方向)，水平面包括第二元件的最顶部表面，则第一元件位于第二元件的正上方。在一个实施例中，平面半导体材料层10或其部分可掺杂电掺杂剂，其可为p型掺杂剂或n型掺杂剂。本文将平面半导体材料层10中的掺杂剂的导电类型称为第一导电类型。
可选的平面导电材料层6和平面半导体材料层10可被图案化以在其中随后将形成贯穿堆叠接触通孔结构和贯穿电介质接触通孔结构的区域中提供开口。在一个实施例中，可选的平面导电材料层6和平面半导体材料层10中的开口可以形成在存储器阵列区域100的区域内，其中随后将形成包括存储器堆叠结构的三维存储器阵列。此外，可选的平面导电材料层6和平面半导体材料层10中的附加开口可以形成在接触区域200的区域内，在接触区域200中随后将形成接触通孔结构接触字线导电层。
半导体器件710的区域以及下级电介质层760和下金属互连结构780的组合在本文中被称为下覆外围器件区域700，其位于随后将形成的存储器级组件的下面，并且包括用于存储器级组件的外围器件。下金属互连结构780嵌入在下级电介质层760中。
下金属互连结构780可以对半导体器件710(例如，CMOS器件)的有源节点(例如，晶体管有源区742或栅电极754)电短路，并且位于下级电介质层760的层级。为了清楚起见，图1中仅图解说明了有源节点的子集。贯穿堆叠接触通孔结构(图1中未示出)随后可以直接形成在下金属互连结构780上，以提供到随后将形成的存储器器件的电连接。在一个实施例中，可以选择下金属互连结构780的图案，使得最顶部的下金属线结构788(其是位于下金属互连结构780的最顶部部分处的下金属互连结构780的子集)能够提供用于随后将形成的贯穿堆叠接触通孔结构的着陆焊盘结构。
参考图2，随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可以包括第一材料，并且每个第二材料层可以包括不同于第一材料的第二材料。如果随后在第一材料层和第二材料层的交替堆叠之上形成至少另一交替堆叠的材料层，则在本文中将交替堆叠称为第一层交替堆叠。本文中，第一层交替堆叠的级被称为第一层级，随后在第一层级正上方形成的交替堆叠的级被称为第二层级等。
第一层交替堆叠可以包括第一绝缘层132作为第一材料层，以及第一间隔材料层作为第二材料层。在一个实施例中，第一间隔材料层可以是随后被导电层替换的牺牲材料层。在另一个实施例中，第一间隔材料层可以是随后不被其它层替换的导电层。虽然采用牺牲材料层被导电层替换的实施例来描述本公开，但在本文中明确设想了间隔材料层形成为导电层(从而避免执行替换处理的需要)的实施例。
在一个实施例中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施例中，每个第一绝缘层132可以包括第一绝缘材料，并且每个第一牺牲材料层142可以包括第一牺牲材料。在平面半导体材料层10上形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所使用的，“牺牲材料”指代在随后的处理步骤中被移除的材料。如本文所使用的，第一元件和第二元件的交替堆叠指代其中第一元件的实例和第二元件的实例交替的结构。不是交替多个的末端元件的第一元件的每个实例由两侧的第二元件的两个实例联接，并且不是交替多个的末端元件的第二元件的每个实例由两端的第一元件的两个实例联接。第一元件可以具有相同的厚度，也可以具有不同的厚度。第二元件可以具有相同的厚度，也可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施例中，第一元件的实例和第二元件的实例可以形成在交替多个内周期性重复的单元。
第一层交替堆叠(132、142)可以包括由第一材料构成的第一绝缘层132和由第二材料构成的第一牺牲材料层142，第二材料不同于第一材料。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、自旋电介质材料、通常称为高电介质常数(high-k)电介质氧化物的电介质金属氧化物(例如氧化铝、氧化铪等)及其硅酸盐、电介质金属氧氮化物及其硅酸盐以及有机绝缘材料。在一个实施例中，第一绝缘层132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料是相对于第一绝缘层132的第一材料选择性地被移除的牺牲材料。如本文中所使用的，如果移除处理以至少是第二材料移除速率的两倍的速率移除第一材料，则第一材料的移除是相对于第二材料“选择的”。第一材料的移除速率与第二材料的移除速率之比在本文中被称为第一材料相对于第二材料的移除处理的“选择性”。
第一牺牲材料层142可包括绝缘材料、半导体材料或导电材料。随后，第一牺牲材料层142的第二材料可替换为导电电极，该导电电极可例如用作垂直NAND器件的控制栅电极。在一个实施例中，第一牺牲材料层142可以是包含氮化硅的材料层。
在一个实施例中，第一绝缘层132可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。第一绝缘层132的第一材料可以例如通过化学气相沉积(CVD)来沉积。例如，如果第一绝缘层132使用氧化硅，则可以采用正硅酸四乙酯(TEOS)作为CVD处理的前驱体材料。可以形成第一牺牲材料层142的第二材料，例如CVD或原子层沉积(ALD)。
第一绝缘层132和第一牺牲材料层142的厚度可以在20nm到50nm的范围内，尽管可以对每个第一绝缘层132和每个第一牺牲材料层142使用较小和较大的厚度。第一绝缘层132和第一牺牲材料层142成对的重复次数可以在2到1024的范围内，并且通常在8到256的范围内，尽管也可以采用更多的重复次数。在一个实施例中，第一层交替堆叠(132、142)中的每个第一牺牲材料层142可以具有在每个相应第一牺牲材料层142内基本不变的均匀厚度。
随后在堆叠(132、142)上形成第一绝缘帽层170。第一绝缘帽层170包括电介质材料，其可以是可用于第一绝缘层132的任何电介质材料。在一个实施例中，第一绝缘帽层170包括与第一绝缘层132相同的电介质材料。绝缘帽层170的厚度可以在20nm到300nm的范围内，尽管也可以采用较小和较大的厚度。
参考图3，第一绝缘帽层170和第一层交替堆叠(132、142)可以被图案化以在字线接触通孔区域200中形成第一阶梯式表面。字线接触通孔区域200可以包括其中形成第一阶梯式表面的相应第一楼梯形区域和随后在第二层结构(随后在第一层结构之上形成)和/或附加层结构中形成附加阶梯式表面的第二楼梯形区域。例如，通过形成其中具有开口的掩模层、在第一绝缘帽层170的层级内蚀刻空腔，以及通过蚀刻位于蚀刻区域内的蚀刻空腔底表面正下方的第一绝缘层132和第一牺牲材料层142的每对来迭代地扩展蚀刻区域并垂直地凹陷空腔，可以形成第一阶梯式表面。可沉积电介质材料以填充第一阶梯腔来形成第一层反阶梯式电介质材料部分165。如本文所使用的，“反阶梯式”元件指代具有阶梯式表面和水平横截面的元件，该横截面作为距其上存在该元件的衬底的顶表面的垂直距离的函数单调增加。第一层交替堆叠(132、142)和第一层反阶梯式电介质材料部分165共同构成第一层结构，该第一层结构是随后被修改的处理中的结构。
参考图4A和图4B，层间电介质层180可可选地沉积在第一层结构(132、142、165、170)之上。层间电介质层180包括诸如氧化硅的电介质材料。层间电介质层180的厚度可以在30nm到300nm的范围内，尽管也可以采用较小和较大的厚度。第一层交替堆叠(132、142)中的步骤S的位置图解说明为虚线。
可以形成第一层存储器开口149和第一层支撑开口119。第一层存储器开口149和第一层支撑开口119至少延伸通过第一层交替堆叠(132、142)至平面半导体材料层10的顶表面。第一层存储器开口149可以在存储器阵列区域100中形成在随后形成包括存储元件的垂直堆叠的存储器堆叠结构的位置处。第一层支撑开口119可以在字线接触通孔区域200中形成。例如，可以在第一绝缘帽层170(和可选层间电介质层180，如果存在的话)之上形成包括至少光刻胶层的光刻材料堆叠(未示出)，并且可以将其光刻图案化以在光刻材料堆叠内形成开口。光刻材料堆叠中的图案可以通过第一绝缘帽层170(和可选的层间电介质层180)和通过第一层交替堆叠(132、142)的整体由至少一个各向异性蚀刻来转移，该各向异性蚀刻使用图案化光刻材料堆叠作为蚀刻掩模。蚀刻第一绝缘帽层170(和可选的层间电介质层180)的部分以及在图案化光刻材料堆叠中的开口下方的第一层交替堆叠(132、142)，以形成第一层存储器开口149和第一层支撑开口119。换言之，通过第一绝缘帽层170和第一层交替堆叠(132、142)在图案化光刻材料堆叠中的图案的转移形成第一层存储器开口149和第一层支撑开口119。
在一个实施例中，用于蚀刻通过第一层交替堆叠(132、142)的材料的各向异性蚀刻处理的化学过程可以交替以优化第一层交替堆叠(132、142)中第一和第二材料的蚀刻。各向异性刻蚀可以是，例如，一系列反应离子刻蚀或单个刻蚀(例如，CF4/O2/Ar刻蚀)。第一层存储器开口149和支撑开口119的侧壁可以基本上垂直，或者可以是锥形的。随后，可随后例如通过灰化移除图案化光刻材料堆叠。
可选地，在层间电介质层180的层级处第一层存储器开口149和第一层支撑开口119的部分可以通过各向同性蚀刻进行横向扩展。例如，如果层间电介质层180包括比第一绝缘层132(可以包括未掺杂的硅酸盐玻璃)具有更大蚀刻速率的电介质材料(例如硼硅酸盐玻璃)，各向同性蚀刻(诸如使用HF的湿蚀刻)可用于在层间电介质层180的层级上扩展第一层存储器开口的横向尺寸。位于层间电介质层180的层级的第一层存储器开口149(和第一层支撑开口119)的部分可以可选地被加宽，以便为随后通过第二层交替堆叠形成的第二层存储器开口(随后在形成第二层存储器开口之前形成)。
参考图5，可以在第一层存储器开口149中形成牺牲存储器开口填充部分148，并且可以在第一层支撑开口119中形成牺牲支撑开口填充部分118。例如，牺牲填充材料层沉积在第一层存储器开口149和第一层支撑开口119中。牺牲填充材料层包括牺牲材料，随后可相对于第一绝缘体层132和第一牺牲材料层142的材料选择性地移除该牺牲材料。在一个实施例中，牺牲填充材料层可包括半导体材料，诸如硅(例如a-Si或多晶硅)、硅锗合金、锗、III-V化合物半导体材料或其组合。可选地，可以在沉积牺牲填充材料层之前使用薄的蚀刻停止层(诸如厚度在1nm到3nm范围内的氧化硅层)。牺牲填充材料层可由非共形沉积或共形沉积方法形成。在另一个实施例中，牺牲填充材料层可包括非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，其随后可通过灰化移除。
沉积的牺牲材料的部分可以从第一绝缘帽层170(和可选层间电介质层180，如果存在)的上方移除。例如，可以采用平面化处理将牺牲填充材料层凹陷到第一绝缘帽层170(和可选层间电介质层180)的顶表面。平面化处理可包括凹陷蚀刻、化学机械平面化(CMP)或其组合。第一绝缘层170(和可选层180，如果存在)的顶表面可以用作蚀刻停止层或平面化停止层。第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲存储器开口填充部分148。第一层支撑开口119中的牺牲材料的每个剩余部分构成牺牲支撑开口填充部分118。牺牲存储器开口填充部分148和牺牲支撑开口填充部分118的顶表面可以与层间电介质层180(或者，如果层间电介质层180不存在，则为第一绝缘帽层170)的顶表面共面。牺牲存储器开口填充部分148和牺牲支撑开口填充部分118可以或不可以在其中包括空腔。
参考图6，可以在第一层结构(132、142、170、148、118)之上形成第二层结构。第二层结构可以包括绝缘层和间隔材料层的附加交替堆叠，它们可以是牺牲材料层。例如，材料层的第二交替堆叠(232、242)随后可以形成在第一交替堆叠(132、142)的顶表面上。第二堆叠(232、242)包括交替的多个第三材料层和第四材料层。每个第三材料层可以包括第三材料，并且每个第四材料层可以包括不同于第三材料的第四材料。在一个实施例中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。
在一个实施例中，第三材料层可以是第二绝缘层232，第四材料层可以是第二间隔材料层，其在第二绝缘层232的每个垂直相邻对之间提供垂直间隔。在一个实施例中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是相对于第二绝缘层232的第三材料可选择性地移除的牺牲材料。第二牺牲材料层242可包括绝缘材料、半导体材料或导电材料。随后，第二牺牲材料层242的第四材料可以替换为导电极，导电极可以例如用作垂直NAND器件的控制栅电极。
在一个实施例中，每个第二绝缘层232可以包括第二绝缘材料，并且每个第二牺牲材料层242可以包括第二牺牲材料。在这种情况下，第二堆叠(232、242)可以包括交替的多个第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以例如通过化学气相沉积(CVD)沉积。可以形成第二牺牲材料层242的第四材料，例如CVD或原子层沉积(ALD)。
第二绝缘层232的第三材料可以是至少一种绝缘材料。可用于第二绝缘层232的绝缘材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是相对于第二绝缘层232的第三材料可选择性地移除的牺牲材料。可用于第二牺牲材料层242的牺牲材料可以是可用于第一牺牲材料层142的任何材料。在一个实施例中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可以在20nm到50nm的范围内，尽管可以对每一第二绝缘层232和每一第二牺牲材料层242使用较小和较大的厚度。第二绝缘层232和第二牺牲材料层242的成对的重复次数可以在2到1024的范围内，并且通常在8到256的范围内，尽管也可以采用更多的重复次数。在一个实施例中，第二堆叠(232、242)中的每个第二牺牲材料层242可以具有在每个相应第二牺牲材料层242内基本不变的均匀厚度。
第二楼梯形区域中的第二阶梯式表面可以在字线接触通孔区域200中形成，字线接触通孔区域200采用与用于在第一楼梯形区域中形成第一阶梯式表面的处理步骤相同的一组处理步骤，并且适当地调整至少一个掩模层的图案。可以在字线接触通孔区域200中的第二阶梯式表面之上形成第二层反阶梯式电介质材料部分265。
第二绝缘帽层270随后可在第二交替堆叠(232、242)之上形成。第二绝缘帽层270包括不同于第二牺牲材料层242的材料的电介质材料。在一个实施例中，第二绝缘帽层270可以包括氧化硅。在一个实施例中，第一和第二牺牲材料层(142、242)可以包括氮化硅。
一般来说，在平面半导体材料层10之上可以形成绝缘层(132、232)和间隔材料层(例如牺牲材料层(142、242))中的至少一个交替堆叠，并且至少一个反阶梯式电介质材料部分(165、265)可以形成在至少一个交替堆叠(132、142、232、242)上的楼梯形区域之上。
可选地，漏极选择级浅沟槽隔离结构72可以通过第二层交替堆叠(232、242)的上部分中的层的子集形成。由选择漏极级浅沟槽隔离结构72切割的第二牺牲材料层242对应于在其中随后形成漏极选择级导电层的层级。漏极选择级浅沟槽隔离结构72包括诸如氧化硅的电介质材料。
参考图7A和图7B，延伸通过第二层结构(232、242、270、265)的第二层存储器开口249和第二层支撑开口219形成在覆盖牺牲存储器开口填充部分148的区域中。光刻胶层可以被应用于第二层结构(232、242、270、265)之上，并且可以被光刻图案化以形成与牺牲存储器开口填充部分148和牺牲支撑开口填充部分118的图案相同的图案，即，第一层存储器开口149和第一层支撑开口119的图案。因此，用于对第一层存储器开口149和第一层支撑开口119进行图案化的光刻掩模可用于对第二层存储器开口249和第二层支撑开口219进行图案化。可以执行各向异性蚀刻以通过第二层结构(232、242、270、265)转移光刻图案化光刻胶层的图案。在一个实施例中，用于蚀刻通过第二层交替堆叠(232、242)的材料的各向异性蚀刻处理的化学过程可以交替地优化第二层交替堆叠(232、242)中交替材料层的蚀刻。各向异性刻蚀可以是例如一系列反应离子刻蚀。例如，可以通过在各向异性蚀刻处理后灰化来移除图案化光刻材料堆叠。
下覆牺牲存储器开口填充部分148的顶表面可以物理地暴露在每个第二层存储器开口249的底部。下覆牺牲支撑开口填充部分118的顶表面可以物理地暴露在每个第二层支撑开口219的底部。在牺牲存储器开口填充部分148和牺牲支撑开口填充部分118的顶表面被物理地暴露之后，可以执行蚀刻处理，相对于第二层交替堆叠(232、242)和第一层交替堆叠(132、142)的材料(例如，C4F8/O2/Ar蚀刻)，该蚀刻处理选择移除牺牲存储器开口填充部分148和牺牲支撑开口填充部分118的牺牲材料。
在移除牺牲存储器开口填充部分148时，第二层存储器开口249和第一层存储器开口149的每个垂直邻接对形成连续空腔，其延伸通过第一层交替堆叠(132、142)和第二层交替堆叠(232、242)。同样，在移除牺牲支撑开口填充部分118时，第二层支撑开口219和第一层支撑开口119的每个垂直邻接对形成连续空腔，其延伸通过第一层交替堆叠(132、142)和第二层交替堆叠(232、242)。连续空腔在本文中分别称为存储器开口(或层间存储器开口)和支撑开口(或层间支撑开口)。平面半导体材料层10的顶表面可以物理地暴露在每个存储器开口的底部和每个支撑开口的底部。第一层交替堆叠(132、142)和第二层交替堆叠(232、242)中的步骤S的位置示为虚线。
参考图8，在每个存储器开口内形成存储器开口填充结构58，在每个支撑开口内形成支撑柱结构20。存储器开口填充结构58和支撑柱结构20可以包括一组相同的部件，并且可以同时形成。
图9A–图9H提供在形成存储器开口填充结构58或支撑柱结构20期间，存储器开口49或支撑开口(119、219)的连续横截面图。虽然在图9A–图9H中图解说明了存储器开口49中的结构变化，但是可以理解，在相同的一组处理步骤期间，在每个存储器开口49和每个支撑开口(119、219)中发生相同的结构变化。
参考图9A，图解说明了图14的示例性器件结构中的存储器开口49。存储器开口49延伸通过第一层结构和第二层结构。同样，每个支撑开口(119、219)延伸通过第一层结构和第二层结构。
参考图9B，可选基座沟道部分(例如，外延基座)11可以例如通过选择性半导体沉积处理在每个存储器开口49和每个支撑开口(119、219)的底部形成。在一个实施例中，基座沟道部分11可以掺杂与平面半导体材料层10相同导电类型的电掺杂剂。在一个实施例中，通过将位于水平面(包括基座沟道部分11的顶表面)下方的每个牺牲材料层42替换为相应的导电材料层，可以随后形成至少一个源极选择栅电极。空腔49’存在于基座沟道部分11上方的存储器开口49(或支撑开口)的未填充部分中。在一个实施例中，基座沟道部分11可以包括单晶硅。在一个实施例中，基座沟道部分11可以具有与平面半导体材料层10的导电类型相同的掺杂。
参考图9C，包括阻挡电介质层52、电荷存储层54、隧穿电介质层56和可选的第一半导体沟道层601的层的堆叠可以顺序地沉积在存储器开口49中。
阻挡电介质层52可以包括单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可包括基本上由电介质金属氧化物构成的电介质金属氧化物层。如本文所使用的，电介质金属氧化物指代包括至少一种金属元件和至少氧的电介质材料。电介质金属氧化物可基本上由至少一种金属元件和氧组成，或可基本上由至少一种金属元件、氧和至少一种非金属元件(诸如氮)组成。在一个实施例中，阻挡电介质层52可包括电介质常数大于7.9的电介质金属氧化物，即电介质常数大于氮化硅的电介质常数。
电介质金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其掺杂氮的化合物、其合金及其堆叠。电介质金属氧化物层可通过例如化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液源雾化化学沉积或其组合来沉积。电介质金属氧化物层的厚度可以在1nm到20nm的范围内，尽管也可以采用较小和较大的厚度。电介质金属氧化物层随后可作为电介质材料部分，其阻挡存储电荷的泄漏以控制栅电极。在一个实施例中，阻挡电介质层52包括氧化铝。在一个实施例中，阻挡电介质层52可以包括具有不同材料化合物的多个电介质金属氧化物层。
替代性地或者附加地，阻挡电介质层52可以包括电介质半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施例中，阻挡电介质层52可以包括氧化硅。在这种情况下，阻挡电介质层52的电介质半导体化合物可以由保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)形成。电介质半导体化合物的厚度可以在1nm到20nm的范围内，尽管也可以采用较小和较大的厚度。替代性地，可以省略阻挡电介质层52，并且在随后要形成的存储器膜的表面上形成背面凹陷之后，可以形成背面阻挡电介质层。
随后，可以形成电荷存储层54。在一个实施例中，电荷存储层54可以是电荷捕获材料的连续层或图案化的离散部分，电荷捕获材料包括例如氮化硅的电介质电荷捕获材料。替代性地，电荷存储层54可以包括导电材料(诸如掺杂多晶硅)的连续层或图案化的离散部分或金属材料，金属材料例如，通过在横向凹陷处形成牺牲材料层(142、242)图案化为多个电隔离部分(例如浮动栅极)的。在一个实施例中，电荷存储层54包括氮化硅层。在一个实施例中，牺牲材料层(142、242)和绝缘层(132、232)可以具有垂直重合的侧壁，并且电荷存储层54可以形成为单个连续层。
在另一个实施例中，牺牲材料层(142、242)可相对于绝缘层(132、232)的侧壁横向凹陷，并且可以采用沉积处理和各向异性蚀刻处理的组合来形成电荷存储层54作为垂直间隔开的多个存储器材料部分。虽然本公开采用电荷存储层54是单个连续层的实施例来描述，但在本文中明确设想了实施例，其中电荷存储层54被垂直隔开的多个存储器材料部分(可以是电荷捕获材料部分或电隔离导电材料部分)替换。
电荷存储层54可以形成为均质化合物的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮动栅极材料层，该浮动栅极材料层包含导电材料(例如诸如钨、钼、钽、钛、铂、钌及其合金的金属，或诸如硅化钨、硅化钼、硅化钽，硅化钛、硅化镍、硅化钴或其组合的金属硅化物)和/或半导体材料(例如，多晶或非晶半导体材料，包括至少一种元素半导体元件或至少一种化合物半导体材料)。替代性地或者附加地，电荷存储层54可以包括绝缘电荷捕获材料，诸如一个或更多个氮化硅段。替代性地，电荷存储层54可以包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术形成。电荷存储层54的厚度可以在2nm到20nm的范围内，尽管也可以采用较小和较大的厚度。
隧穿电介质层56包括电介质材料，通过该电介质材料可以在适当的电偏压条件下进行电荷隧穿。电荷隧穿可通过热载体注入或由Fowler-Nordheim(福勒-诺得海姆)隧穿诱导电荷传输来执行，这取决于要形成的单片三维NAND串存储器的工作模式。隧穿电介质层56可以包括氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(诸如氧化铝和氧化铪)、电介质金属氧化物、电介质金属硅酸盐、其合金和/或其组合。在一个实施例中，隧穿电介质层56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常称为ONO堆叠。在一个实施例中，隧穿电介质层56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿电介质层56的厚度可以在2nm到20nm的范围内，尽管也可以采用较小和较大的厚度。
可选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施例中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以由诸如低压化学气相沉积(LPCVD)的共形沉积方法形成。第一半导体沟道层601的厚度可以在2nm到10nm的范围内，尽管也可以采用较小和较大的厚度。在未填充沉积材料层(52、54、56、601)的每个存储器开口49的容量中形成空腔49’。
参考图9D，可选的第一半导体沟道层601、隧穿电介质层56、电荷存储层54、阻挡电介质层52采用至少一种各向异性蚀刻处理被顺序各向异性蚀刻。第一半导体沟道层601、隧穿电介质层56、电荷存储层54和位于第二绝缘帽层270的顶表面上方的阻挡电介质层52的部分可以通过至少一个各向异性蚀刻处理移除。此外，第一半导体沟道层601、隧穿电介质层56、电荷存储层54和每个空腔49’底部的阻挡电介质层52的水平部分可以被移除以在其剩余部分中形成开口。第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52中的每个都可以通过采用相应蚀刻化学过程的相应各向异性蚀刻处理来蚀刻，对于不同的材料层，该蚀刻化学过程可以相同，也可以不同。
第一半导体沟道层601的每个剩余部分可以具有管状配置。电荷存储层54可以包括电荷捕获材料或浮栅材料。在一个实施例中，每个电荷存储层54可以包括在编程时存储电荷的电荷存储区域的垂直堆叠。在一个实施例中，电荷存储层54可以是电荷存储层，其中与牺牲材料层(142、242)相邻的每个部分构成电荷存储区域。
基座沟道部分11的表面(或在未使用基座沟道部分11的情况下，平面半导体材料层10的表面)可通过第一半导体沟道层601、隧穿电介质层56、电荷存储层54以及阻挡电介质层52在开口下方物理地暴露。可选择地，每个空腔49’底部的物理暴露的半导体表面可以垂直凹陷，使得空腔49’下方的凹陷半导体表面从基座沟道部分11(或如果未采用基座沟道部分11，则从半导体材料层10)的最顶部表面垂直偏移凹陷距离。隧穿电介质层56位于电荷存储层54之上。存储器开口49中的阻挡电介质层52、电荷存储层54和隧穿电介质层56的集合构成存储器膜50，其包括多个电荷存储区域(具体体现为电荷存储层54)，电荷存储区域通过阻挡电介质层52和隧穿电介质层56与周围材料绝缘。在一个实施例中，第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52可以具有垂直重合的侧壁。
参考图9E，如果省略基座沟道部分11，则第二半导体沟道层602可以直接沉积在基座沟道部分11的半导体表面或半导体材料层10上，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施例中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以由诸如低压化学气相沉积(LPCVD)的共形沉积方法形成。第二半导体沟道层602的厚度可以在2nm到10nm的范围内，尽管也可以采用较小和较大的厚度。第二半导体沟道层602可以部分填充每个存储器开口中的空腔49’，或者可以完全填充每个存储器开口中的空腔。
第一半导体沟道层601和第二半导体沟道层602的材料统称为半导体沟道材料。换言之，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参考图9F，在每个存储器开口中的空腔49’未被第二半导体沟道层602完全填充的情况下，可以在空腔49’中沉积电介质核心层62L以填充每个存储器开口中空腔49’的任何剩余部分。电介质核心层62L包括电介质材料，诸如氧化硅或有机硅玻璃。电介质核心层62L可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))或通过自平坦化沉积处理(诸如旋涂)沉积。
参考图9G，例如，可以通过从第二绝缘帽层270的顶表面上方的凹陷蚀刻来移除电介质核心层62L的水平部分。电介质核心层62L的每个剩余部分构成电介质核心62。此外，位于第二绝缘帽层270的顶表面上方的第二半导体沟道层602的水平部分可以通过平坦化处理来移除，该平坦化处理可以采用凹陷蚀刻或化学机械平坦化(CMP)。第二半导体沟道层602的每个剩余部分可全部位于存储器开口49内或完全位于支撑开口(119、219)内。
第一半导体沟道层601和第二半导体沟道层602的每个相邻对可共同形成垂直半导体沟道60，当包括垂直半导体沟道60的垂直NAND器件导通时，电流可通过该垂直半导体沟道60流过。隧穿电介质层56被电荷存储层54包围，并横向包围垂直半导体沟道60的一部分。阻挡电介质层52、电荷存储层54和隧穿电介质层56的每个相邻组共同构成存储器膜50，其能够以可见的保持时间存储电荷。在一些实施例中，在该步骤中，阻挡电介质层52可能不存在于存储器膜50中，并且阻挡电介质层随后可以在形成背面凹陷之后形成。如本文所使用的，可见的保持时间指代适于将存储器器件作为永久存储器器件的操作的保持时间，诸如超过24小时的保持时间。
参考图9H，每个电介质核心62的顶表面可以在每个存储器开口内进一步凹陷，例如，通过凹陷蚀刻到位于第二绝缘帽层270的顶表面和第二绝缘帽层270的底表面之间的深度。通过在电介质核心62上方的每个凹陷区域内沉积掺杂半导体材料，可以形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63中的掺杂浓度可以在5.0x1019/cm3到2.0x1021/cm3的范围内，尽管也可以采用较小和较大的掺杂浓度。掺杂半导体材料可以是例如掺杂多晶硅。沉积的半导体材料的多余部分可以从第二绝缘帽层270的顶表面上方移除，例如，通过化学机械平坦化(CMP)或凹陷蚀刻来形成漏极区63。
存储器开口49内的存储器膜50和垂直半导体沟道60(垂直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿电介质层、体现为电荷存储层54的部分的多个存储元件和可选的阻挡电介质层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、电介质核心62和存储器开口49内的漏极区63的每个组合构成存储器开口填充结构58。基座沟道部分11(如果存在)、存储器膜50、垂直半导体沟道60、电介质核心62和每个支撑开口(119、219)内的漏极区63的每个组合填充相应的支撑开口(119、219)，并构成支撑柱结构20。
第一层结构(132、142、170、165)、第二层结构(232、242、270、265)、层间电介质层180、存储器开口填充结构58和支撑柱结构20共同构成存储器级组件。存储器级组件形成在平面半导体材料层10之上，使得平面半导体材料层10包括与存储器堆叠结构55内的垂直半导体沟道60电连接的水平半导体沟道。
参考图10A和图10B，可以在存储器级组件之上形成第一接触级电介质层280。第一接触级电介质层280形成在接触级处，通过该接触级，随后形成到漏极区63和在随后的处理步骤中替换牺牲材料层(142、242)的各种导电层的各种接触通孔结构。
参考图13A和图13B，第一贯穿堆叠通孔空腔585可以与存储器阵列区域100形成，例如，通过施加和图案化光刻胶层以在其中形成开口，并且通过各向异性蚀刻第一接触级电电介质层280、交替堆叠(132、146、232、246)以及至少一个第二电介质材料层768的部分，至少一个第二电介质材料层768位于光刻胶层中的开口的下面。在一个实施例中，第一贯穿堆叠通孔空腔585中的每个可以在相应的三维存储器阵列内形成，使得每个第一贯穿堆叠通孔空腔585被存储器开口填充结构58横向包围。在一个实施例中，如图10B所示，第一贯穿堆叠通孔空腔585的一个或更多个可以通过漏极选择级浅沟槽隔离结构72形成。然而，也可以选择其他位置。在一个实施例中，可在平面半导体材料层10和可选平面导电材料层6中的开口区域内形成第一贯穿堆叠通孔空腔585。每个第一贯穿堆叠通孔空腔585的底表面可以形成在氮化硅层766处或其上方。在一个实施例中，氮化硅层766可在形成第一贯穿堆叠通孔空腔的各向异性蚀刻处理期间用作蚀刻停止层。在这种情况下，可以在氮化硅层766处形成每个第一贯穿堆叠通孔空腔585的底表面，并且可以在每个第一贯穿堆叠通孔空腔585的底部处物理地暴露氮化硅层766。
参考图11，电介质材料沉积在第一贯穿堆叠通孔空腔585中。电介质材料可以包括氧化硅基材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃或可流动的氧化物材料。电介质材料可以通过共形沉积方法沉积，诸如化学气相沉积或旋涂。可在每个第一贯穿堆叠通孔空腔585的未填充部分内形成空穴。沉积的电介质材料的多余部分可以从包括第一接触级电介质层280的顶表面的水平面上方移除，例如，通过化学机械平面化或凹陷蚀刻。填充第一贯穿堆叠通孔空腔585的相应一个的每个剩余电介质材料部分构成贯穿堆叠绝缘材料部分584。贯穿堆叠绝缘材料部分584接触交替堆叠(132、146、232、246)的侧壁，并且可以接触氮化硅层766。
参考图12A和图12B，背面接触沟槽79随后通过第一接触级电介质层280和存储器级组件形成。例如，可以在第一接触级电介质层280之上施加光刻胶层并进行光刻图案化，以形成沿第一水平方向hd1延伸的伸长的开口。执行各向异性蚀刻以将图案化光刻胶层中的图案通过第一接触级电介质层280和存储器级组件转移到平面半导体材料层10的顶表面。光刻胶层可随后通过例如灰化移除。
背面接触沟槽79沿着第一水平方向hd1延伸，因此，沿着第一水平方向hd1伸长。背面接触沟槽79可以沿第二水平方向hd2彼此横向间隔，该第二水平方向hd2可以垂直于第一水平方向hd1。背面接触沟槽79可以延伸通过存储器阵列区域(例如，存储器平面)100和字线接触通孔区域200。背面接触沟槽79的第一子集横向地划分存储器级组件(例如，划分为存储器块)。
参考图13A和图13B，一种蚀刻剂，其相对于第一和第二绝缘层(132、232)、第一和第二绝缘帽层(170、270)的材料选择性地蚀刻第一和第二牺牲材料层(142、242)的材料，以及例如，可以采用各向同性蚀刻处理将存储器膜50的最外层的材料引入到背面接触沟槽79。大量地形成第一背面凹陷，从中移除第一牺牲材料层142。大量地形成第二背面凹陷，从中移除第二牺牲材料层242。在一个实施例中，第一和第二牺牲材料层(142、242)可以包括氮化硅，并且第一和第二绝缘层(132、232)的材料可以是氧化硅。在另一个实施例中，第一和第二牺牲材料层(142、242)可以包括半导体材料，诸如锗或硅锗合金，并且第一和第二绝缘层(132、232)的材料可以从氧化硅和氮化硅中选择。
各向同性蚀刻处理可以是采用湿蚀刻溶液的湿蚀刻处理，也可以是气相(干)蚀刻处理，其中蚀刻剂以气相形式引入背面接触沟槽79。例如，如果第一和第二牺牲材料层(142、242)包括氮化硅，则蚀刻处理可以是将第一示例性结构浸入包括磷酸的湿蚀刻槽中的湿蚀刻处理，该湿蚀刻槽相对于氧化硅、硅和本领域中采用的各种其他材料选择性地蚀刻氮化硅。如果牺牲材料层(142、242)包括半导体材料，则可采用湿蚀刻处理(其可采用湿蚀刻剂，诸如KOH溶液)或干蚀刻处理(其可包括气相HCl)。
第一和第二背面凹陷中的每个都可以是横向延伸的空腔，其横向尺寸大于空腔的垂直范围。换言之，第一和第二背面凹陷中的每个的横向尺寸可以大于相应背面凹陷的高度。可以大量地形成多个第一背面凹陷，从中移除第一牺牲材料层142的材料。可以大量地形成多个第二背面凹陷，从中移除第二牺牲材料层242的材料。第一和第二背面凹陷中的每个可以基本上平行于衬底8的顶表面延伸。背面凹陷可以由下覆绝缘层(132或232)的顶表面和上覆绝缘层(132或232)的底表面垂直地限定。在一个实施例中，第一和第二背面凹陷中的每个可以始终具有均匀的高度。
在一个实施例中，在移除第一和第二牺牲材料层(142、242)之后，每个基座沟道部分11的侧壁表面可以物理地暴露在每个最底部的第一背面凹陷处。此外，平面半导体材料层10的顶表面可以物理地暴露在每个背面接触沟槽79的底部。通过氧化基座沟道部分11的物理暴露的外围部分，可以在每个基座沟道部分11周围形成环形电介质间隔体(未示出)。此外，可以从平面半导体材料层10的每个物理暴露的表面部分形成半导体氧化物部分(未示出)，同时形成环形电介质间隔体。
背面阻挡电介质层(未示出)可可选地沉积在背面凹陷和背面接触沟槽79中以及第一接触级电介质层280之上。背面阻挡电介质层可以沉积在存储器堆叠结构55的外表面的物理暴露部分上。背面阻挡电介质层包括诸如电介质金属氧化物、氧化硅或其组合的电介质材料。如果采用，背面阻挡电介质层可由共形沉积处理(诸如原子层沉积或化学气相沉积)形成。背面阻挡电介质层的厚度可以在1nm到60nm的范围内，尽管也可以采用较小和较大的厚度。
至少一种导电材料可以沉积在多个背面凹陷中、背面接触沟槽79的侧壁上以及第一接触级电介质层280之上。至少一种导电材料可以包括至少一种金属材料，即包括至少一种金属元件的导电材料。
多个第一导电层146可以形成在多个第一背面凹陷中，多个第二导电层246可以形成在多个第二背面凹陷中，并且可以在每个背面接触沟槽79的侧壁上和第一接触级电介质层280之上形成连续的金属材料层(未示出)。因此，第一和第二牺牲材料层(142、242)可以分别替换为第一和第二导电材料层(146、246)。具体地，每个第一牺牲材料层142可以替换为背面阻挡电介质层和第一导电层146的可选部分，并且每个第二牺牲材料层242可以替换为背面阻挡电介质层和第二导电层246的可选部分。在每个背面接触沟槽79的未填充连续金属材料层的部分中存在背面空腔。
金属材料可以通过保形沉积方法沉积，其可以是，例如，化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。金属材料可以是元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金(诸如金属硅化物)、其合金及其组合或堆叠。可沉积在背面凹陷中的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。在一个实施例中，金属材料可以包括金属，诸如钨和/或金属氮化物。在一个实施例中，用于填充背面凹陷的金属材料可以是氮化钛层和钨填充材料的组合。在一个实施例中，金属材料可以通过化学气相沉积或原子层沉积来沉积。
可从背面接触沟槽79内部移除残余导电材料。具体地，连续金属材料层的沉积金属材料可以通过例如各向异性或各向同性蚀刻从每个背面接触沟槽79的侧壁和第一接触级电介质层280上方回蚀。在第一背面凹陷中沉积的金属材料的每个剩余部分构成第一导电层146。第二背面凹陷中沉积的金属材料的每个剩余部分构成第二导电层246。每个导电层(146、246)可以是导电线结构。
位于漏极选择级浅沟槽隔离结构72的层级处的第二导电层246的子集构成漏极选择栅电极。位于环形电介质间隔体(未示出)的每一级的第一导电层146的子集构成源极选择栅电极。位于漏极选择栅电极和源极选择栅电极之间的导电层(146、246)的子集可以作为位于同一级的控制栅极和字线的组合。每个导电层(146、246)内的控制栅电极是用于包括存储器堆叠结构55的垂直存储器器件的控制栅电极。
存储器堆叠结构55中的每个包括位于导电层(146、246)的每一级处的存储器元件的垂直堆叠。导电层(146、246)的子集可以包括用于存储器元件的字线。下覆外围器件区域700中的半导体器件可以包括字线开关器件，字线开关器件被配置成控制到相应字线的偏置电压。存储器级组件位于衬底半导体层9之上。存储器级组件包括至少一个交替堆叠(132、146、232、246)和垂直延伸通过至少一个交替堆叠(132、146、232、246)的存储器堆叠结构55。至少一个交替堆叠(132、146、232、246)中的每个包括相应的绝缘层(132或232)和相应的导电层(146或246)的交替层。至少一个交替堆叠(132、146、232、246)包括楼梯形区域，该楼梯形区域包括平台，其中每个下覆导电层(146、246)沿着第一水平方向hd1延伸得比存储器级组件中的任何上覆导电层(146、246)更远。
与平面半导体材料层10的第一导电类型相反的第二导电类型的掺杂剂可以注入到平面半导体材料层10的表面部分中，以在每个背面接触沟槽79的底表面下面形成源极区61。包括电介质材料的绝缘间隔体74可以例如通过沉积保形绝缘材料(诸如氧化硅)和随后的各向异性蚀刻在每个背面接触沟槽79的外围形成。第一接触级电介质层280可由于在各向异性蚀刻期间的移除沉积的保形绝缘材料的水平部分的垂直部分的并行蚀刻(acollateral etch)而减薄。
保形绝缘材料层可以沉积在背面接触沟槽79中，并且可以被各向异性蚀刻以形成绝缘间隔体74。绝缘间隔体74包括绝缘材料，诸如氧化硅、氮化硅和/或电介质金属氧化物。在每个绝缘间隔体74中存在沿第一水平方向hd1横向延伸的空腔。
例如，通过沉积至少一种导电材料并且通过诸如化学机械平坦化或凹陷蚀刻的平坦化处理从水平面上方移除沉积的至少一种导电材料的多余部分，可以在每个背面接触沟槽79的剩余容量中形成背面接触通孔结构，水平面包括第一接触级电介质层280的顶表面。背面接触通孔结构在所有横向方向上电绝缘，并且沿着第一水平方向hd1横向伸长。因此，背面接触通孔结构在本文中被称为横向伸长的接触通孔结构76。如本文中所使用的，如果沿着第一水平方向的结构的最大横向尺寸比沿着垂直于第一水平方向的第二水平方向的结构的最大横向尺寸大至少5倍，则结构是“横向伸长的”。
可选地，每个横向伸长的接触通孔结构76可包括多个背面接触通孔部分，诸如下背面接触通孔部分和上背面背面接触通孔部分。在说明性示例中，下背面接触通孔部分可包括掺杂半导体材料(诸如掺杂多晶硅)，并且可以通过沉积掺杂半导体材料层以填充背面接触沟槽79并从背面接触沟槽79的上部分移除沉积的掺杂半导体材料来形成。上背面接触通孔部分可以包括至少一种金属材料(诸如TiN衬层和W填充材料的组合)，并且可以将至少一种金属材料沉积在下背面接触通孔部分上方，以及从包括第一接触级电介质层280的顶表面的水平面上方移除至少一种金属材料的多余部分而形成。第一接触级电介质层280可在平坦化处理的后面的部分期间被减薄和移除，该平坦化处理可采用化学机械平坦化(CMP)、凹陷蚀刻或其组合。每个横向伸长的接触通孔结构76可以通过存储器层组件并在相应的源极区61上形成。每个横向伸长的接触通孔结构76的顶表面可以位于包括存储器堆叠结构55的顶表面的水平面上方。
参考图14A和图14B，可以可选地在第一接触级电介质层280之上形成第二接触级电介质层282。第二接触级电介质层282包括诸如氧化硅或氮化硅的电介质材料。第二接触级电介质层282的厚度可以在30nm到300nm的范围内，尽管也可以采用较小和较大的厚度。
接触漏极区63的漏极接触通孔结构88可以延伸通过存储器阵列区域100中的接触级电介质层(280、282)和第二绝缘帽层270。源极连接通孔结构91可延伸通过接触级电介质层(280、282)以向横向伸长的接触通孔结构76提供电连接。
可以通过接触级电介质层(280、282)和反阶梯式电介质材料部分(165、265)形成各种接触通孔结构。例如，可以在字线接触区域200中形成字线接触通孔结构86。字线接触通孔结构86的子集接触第二导电层246，其延伸通过字线接触区域200中的第二层反阶梯式电介质材料部分265，并且不延伸通过第一层反阶梯式电介质材料部分165。字线接触通孔结构86的另一子集接触第一导电层146，其延伸通过字线接触区域200中的第二层反阶梯式电介质材料部分265和第一层反阶梯式电介质材料部分165。
参考图15，在第二接触级电介质层282之上施加光刻胶层，并将光刻胶层光刻图案化以形成上覆存储器阵列区域100中的贯穿堆叠绝缘材料部分584的开口，以及其中不存在交替堆叠的层(132、146、232、246)的附加存储器开口，即，交替堆叠的层在位于存储器阵列区域100和接触区域200之外的外围区域400中。例如，外围区域可以包围存储器阵列区域100和/或接触区域200，和/或可以位于存储器阵列区域100和/或接触区域200的一个或更多个侧面上。在一个实施例中，存储器阵列区域100中的开口区域可以完全在贯穿堆叠绝缘材料部分584的区域内。在一个实施例中，存储器阵列区域100和接触区域200的区域之外的开口区域(例如，外围区域400中的开口区域)可以在平面半导体材料层10和可选平面导电材料层6的开口区域内。
通孔空腔(487、587)由各向异性蚀刻处理形成，该各向异性蚀刻处理将光刻胶层中的开口图案转移到最顶部下金属线结构788的顶表面。具体地，第二贯穿堆叠通孔空腔587通过贯穿堆叠绝缘材料部分584形成，使得在形成第二贯穿堆叠通孔空腔587后的每个贯穿堆叠绝缘材料部分584的剩余部分构成贯穿堆叠绝缘间隔体586。在一个实施例中，可以采用各向异性蚀刻处理来形成第二贯穿堆叠通孔空腔587，该各向异性蚀刻处理包括相对于氮化硅选择性地蚀刻贯穿堆叠绝缘材料部分584的电介质材料的第一蚀刻步骤，以及蚀刻氮化硅层766的物理暴露部分的第二蚀刻步骤。第一蚀刻步骤采用氮化硅层766作为蚀刻停止层。因此，通孔空腔587被蚀刻通过贯穿堆叠绝缘材料部分584的绝缘材料(例如，氧化硅)，而不是通过导电层(例如，钨和/或氮化钛层)(146、246)。蚀刻部分584的氧化硅比蚀刻难熔金属和/或难熔金属氮化物层(146、246)容易。此外，在形成导电层(146、246)之前，通过诸如氧化硅的绝缘层(132、232)和诸如氮化硅的牺牲材料层(142、242)的交替堆叠蚀刻开口585比通过导电层(146、246)蚀刻开口容易。因此，通过在用导电层替换牺牲材料层之前用绝缘材料(例如，用部分584)形成和填充开口585，使得在用导电层替换牺牲材料层之后，更容易随后通过绝缘材料形成第二贯穿堆叠通孔空腔587，而不是通过导电层蚀刻空腔587。
每个贯穿堆叠绝缘间隔体586可以具有基本上圆柱形的形状。根据光刻胶层中的开口的图案和贯穿堆叠绝缘材料部分584的光刻对准，第二贯穿堆叠通孔空腔587可以具有或可以不具有与贯穿堆叠绝缘材料部分584中相应一个的几何中心的横向偏移。因此，贯穿堆叠绝缘间隔体586可以具有或可以不具有围绕穿过其几何中心的垂直轴的作为方位角的函数的均匀厚度。换言之，在完全光刻对准的情况下，贯穿堆叠绝缘间隔体586可以具有相同的厚度而不考虑方位角，或者可以具有在相应贯穿堆叠绝缘间隔体586的内侧壁和外侧壁之间测量的方位变化厚度。第二贯穿堆叠通孔空腔587通过氮化硅层766形成。下金属线结构(诸如最顶部下金属线结构788)的顶表面可物理地暴露于每个第二贯穿堆叠通孔空腔587的底部处。
此外，可通过接触级电介质层(280、282)、反阶梯式电介质材料部分(165、265)、至少一个第二电介质材料层768以及氮化硅层766到相应最顶部下金属衬层结构788的顶表面，在外围区域中形成贯穿电介质通孔空腔487。采用相同的光刻和各向异性蚀刻处理，贯穿电介质通孔空腔487可以与形成第二贯穿堆叠通孔空腔587同时形成。在一个实施例中，贯穿电介质通孔空腔487可以穿过平面半导体材料层10和可选平面导电材料层6中的开口。光刻胶层可以例如通过灰化移除。
参考图16A和图16B，至少一种导电材料可以同时沉积在第二贯穿堆叠通孔空腔587和贯穿电介质通孔空腔487中。至少一种导电材料可以包括例如金属氮化物衬层(诸如TiN衬层)和金属填充材料(诸如W、Cu、Al、Ru或Co)。至少一种导电材料的多余部分可从第二贯穿堆叠通孔空腔587和贯穿电介质通孔空腔487的外部移除。例如，至少一种导电材料的多余部分可以通过诸如化学机械平面化和/或凹陷蚀刻的平面化处理从第二接触级电介质层282的顶表面上方移除。第二贯穿堆叠通孔空腔587中的至少一种导电材料的每个剩余部分构成贯穿堆叠接触通孔结构588，该贯穿堆叠接触通孔结构588接触最顶部下金属线结构788中的相应一个的顶表面。贯穿电介质通孔空腔487中的至少一种导电材料的每一剩余部分接触最顶部下金属线结构788中的相应一个的顶表面，构成贯穿电介质接触通孔结构488。每个贯穿堆叠接触通孔结构588可以在相应第二贯穿堆叠通孔空腔587内和在相应贯穿堆叠绝缘间隔体586内侧形成。因此，贯穿堆叠接触通孔结构588通过交替堆叠(132、146、232、246)、至少一个第二电介质材料层768和氮化硅层766形成，并且直接在下金属线结构(诸如最顶部下金属线结构788)的顶表面上形成。在本实施例中，每个贯穿堆叠接触通孔结构588延伸通过第二接触层级电介质层282和氮化硅层(即氢阻挡层)766，而相应贯穿堆叠绝缘间隔体586不延伸通过第二接触级电介质层282和氮化硅层(即氢阻挡层)766。
参考图17，可以在接触级电介质层(280、282)之上形成至少一个上互连级电介质层284。在至少一个上互连级电介质层284中可以形成各种上互连级金属结构。例如，各种上互连级金属结构可以包括线级金属互连结构(96、98、99)。线级金属互连结构(96、98、99)可以包括第一上金属线结构99，其接触贯穿堆叠接触通孔结构588的相应一个的顶表面；第二上金属线结构96，其接触贯穿电介质接触通孔结构488的相应一个的顶表面；以及位线98，其接触漏极接触通孔结构88中的相应一个，并且沿着第二水平方向(例如，位线方向)hd2延伸并垂直于第一水平方向(例如，字线方向)hd1。在一个实施例中，第一上金属线结构99的子集可用于提供通过上文描述的源极连接通孔结构91到横向伸长的接触通孔结构76和源极区61的电连接。在一个实施例中，第二上金属线结构96的子集可以接触或电耦合到字线接触通孔结构86和贯穿电介质接触通孔结构488的相应对。
在三维存储器阵列之上形成上层金属互连结构(包括线级金属互连结构(96、98、99))的至少一个子集。上金属互连结构包括上金属线结构(诸如第一上金属线结构99)，其直接形成于贯穿堆叠接触通孔结构588上。包括贯穿堆叠接触通孔结构588和下金属线结构(诸如最顶部下金属线结构788)的一组导电结构提供衬底半导体层上的至少一个半导体器件710与上金属线结构之间的导电路径。可通过反阶梯式电介质材料部分(165、265)、至少一个第二电介质材料层768和氮化硅层766以及直接在下金属互连结构780的另一下金属线结构(例如，另一最顶部下金属线结构788)的顶表面上提供贯穿电介质接触通孔结构488。
在一个实施例中，半导体结构还包括：平台区域，其包括交替堆叠层(132、232、146、246)的阶梯式表面；反阶梯式电介质材料部分(165或265)，其上覆阶梯式表面并位于交替堆叠(132、232、146、146)的层级处和至少一个第二电介质材料层768上方；以及贯穿电介质接触通孔结构488，其垂直延伸通过反阶梯式电介质材料部分(165或265)、至少一个第二电介质材料层768，以及氮化硅层766，并接触下金属互连结构780的另一下金属线结构788的顶表面。在一个实施例中，贯穿堆叠接触通孔结构488通过贯穿堆叠绝缘间隔体486(如图20所图解说明的)与交替堆叠(132、232、146、246)内的每一层横向间隔开。替代性地，贯穿电介质接触通孔结构488直接接触反阶梯式电介质材料部分(165或265)和至少一个第二电介质材料层768(如图17所图解说明的)。
在一个实施例中，存储器堆叠结构55可以包括垂直NAND器件的存储器元件。导电层(146、246)可以包括或可以电连接到垂直NAND器件的相应字线。衬底8可以包括硅衬底。垂直NAND器件可以包括硅衬底之上的单片三维NAND串阵列。单片三维NAND串阵列的第一器件级中的至少一个存储器单元位于单片三维NAND串阵列的第二器件级中的另一个存储器单元之上。硅衬底可以包含集成电路，该集成电路包括用于存储器器件的字线驱动器电路和位线驱动器电路。单片三维NAND串阵列可以包括多个半导体沟道，其中多个半导体沟道(59、11、60)中的每个的至少一个端部(诸如垂直半导体沟道60)基本上垂直于半导体衬底8的顶表面延伸；多个电荷存储元件(具体体现为位于每个字线级的存储器材料层54的部分)，每个电荷存储元件邻近多个半导体沟道(59、11、60)中的相应一个；以及多个控制栅电极(具体体现为导电层(146、246)的子集，该导电层(146、246)具有基本上平行于衬底8的顶表面延伸的条形(例如，沿着第一水平方向hd1)，多个控制栅电极包括位于第一器件级中的至少一个第一控制栅电极和位于第二器件层级中的第二控制栅电极。
图17的第一示例性结构可以是存储器及逻辑管芯1000，其随后可以键合到采用铜对铜键合的逻辑管芯。一般来说，存储器及逻辑管芯1000可以包括三维存储器器件和位于用于三维存储器器件的驱动器电路器件的外围器件区域700中的外围逻辑器件710。外围逻辑器件710(即，驱动器电路器件)可以包括字线解码器电路、字线开关电路、位线解码器电路、位线感测和/或开关电路、电源/分配电路、数据缓冲器和/或锁存器，或者可以在用于存储器器件的存储器阵列结构之外实现的任何其它半导体。例如，外围逻辑器件710可以包括驱动字线(146、246)中的相应一个的字线驱动器、驱动位线98中相应一个的位线驱动器以及感测放大器电路，该感测放大器电路电连接至位线98并被配置成读取存储器元件的三维阵列内所选择的存储器元件的状态。
三维存储器器件包括存储器元件的三维阵列(诸如位于导电层(146、246)和垂直半导体沟道60的层级处的存储器膜50中的电荷存储层54的部分)。三维存储器器件可以包括字线和位线98，字线包括导电层(146、246)，用于单独访问存储器元件的三维阵列内的存储器元件。线级金属互连结构(96、98、99)可以包括附接到或集成到第一上金属线结构99、第二上金属线结构96和位线98中的一个或更多个的互连铜焊盘。如本文所使用的，“互连铜焊盘”指代当键合到匹配铜焊盘时可用于形成电信号互连路径的铜焊盘。当互连铜焊盘位于存储器器件的侧上且被配置成与连接到外围逻辑器件的另一互连铜焊盘匹配时，互连铜焊盘可以是存储器侧铜焊盘，或者当互连铜焊盘位于外围逻辑器件的侧上并配置为与另一个连接到存储器器件的互连铜焊盘相匹配时，互连铜焊盘可以是逻辑侧铜焊盘器件。这种互连铜焊盘可用于将存储器及逻辑管芯1000键合到包括匹配的互连铜焊盘组的逻辑管芯。替代性地，可以在线级互连结构(96、98、99)上方形成附加电介质层，并且互连铜焊盘可以嵌入在这种附加电介质层中，并且通过附加导电线和/或通孔结构电连接到线级互连结构(96、98、99)。
在一些实施例中，可以省略形成在衬底8上的各种半导体器件。图18图解说明了仅存储器的管芯1000’的制造期间的第一示例性结构的替代实施例，该第一示例性结构不包括衬底8的顶表面上的外围逻辑器件，并且包括包含存储器元件的三维阵列的三维存储器器件。与图17的第一示例性结构的情况一样，线级金属互连结构(96、98、99)可以包括附接到或集成到第一上金属线结构99、第二上金属线结构96和位线98中的一个或更多个的互连铜焊盘。替代性地，可以在线级互连结构(96、98、99)上方形成附加电介质层，并且互连铜焊盘可以嵌入在这种附加电介质层中，并且通过附加导电线和/或通孔结构电连接到线级互连结构(96、98、99)。这种互连铜焊盘可用于将仅存储器的管芯1000’键合到包括匹配互连铜焊盘组的逻辑管芯。在一个实施例中，互连铜焊盘可以包括存储器侧铜焊盘。嵌入存储器侧铜焊盘的电介质材料层的集合统称为存储器电介质材料层。一般来说，存储器电介质材料层可以形成在存储器元件的三维阵列之上或之下。存储器侧铜焊盘嵌入在存储器电介质材料层中，并且对三维存储器器件内的相应节点电短路。
参考图19，图解说明了包括逻辑管芯2000的第二示例性结构。逻辑管芯2000包括外围逻辑电路，其包括互补金属氧化物半导体(CMOS)器件2710，该互补金属氧化物半导体(CMOS)器件2710包含位于半导体衬底2009上的PMOS和NMOS场效应晶体管。在一个实施例中，半导体衬底2009可以是硅晶圆。CMOS器件可以包括有源区2730，有源区2730包括由嵌入在半导体衬底2009内的相应沟道区2746分离的源极区和漏极区。CMOS器件可以包括栅极结构2750，每个栅极结构包括栅极电介质和栅电极的垂直堆叠。在CMOS器件之上形成可为多个电介质材料层的至少一个电介质材料层，本文称为逻辑电介质材料层2760。金属互连结构2780(本文称为第二金属互连结构)可形成于逻辑电介质材料层2760中。金属互连结构2780可以包括金属通孔结构2784和金属线结构2786，它们中的每个都可以嵌入在逻辑电介质材料层2760中，并且与CMOS器件2710的有源区2730或栅极结构2750电接触。逻辑电介质材料层2760以竖直位置上覆CMOS器件2710，并以倒置位置下覆CMOS器件2710。
铜焊盘(2792、2794)可以形成在逻辑电介质材料层2760的表面部分中，使得每个铜焊盘(2792、2794)的顶表面物理地暴露在逻辑电介质材料层2760的顶表面。铜焊盘(2792、2794)可以包括逻辑侧铜焊盘2792和贯穿衬底通孔接触焊盘2794。每个铜焊盘(2792、2794)嵌入在逻辑电介质材料层2760中，并且可以通过金属互连结构2780对CMOS器件2710内的相应节点(例如，有源区2730或栅极结构2750)电短路。
包括存储器元件的三维阵列的三维存储器器件可以设置在存储器及逻辑管芯1000中，或者在仅存储器的管芯1000’中。存储器及逻辑管芯1000以及仅存储器的管芯1000’统称为包含存储器的管芯(1000、1000’)。在一个实施例中，CMOS器件可以包括字线驱动器，其驱动包括在包含存储器的管芯(1000、1000’)内的导电层(146、246)的相应一个字线的字线驱动器；位线驱动器，其可以在随后将逻辑管芯2000与包含存储器的管芯(1000、1000’)键合时，驱动位于包含存储器的管芯(1000、1000’)中的相应一个位线98；以及感测放大器电路，其与位线98电连接，并且其被配置成在随后将逻辑管芯2000与包含存储器的管芯(1000、1000’)键合时读取存储器元件的三维阵列内的所选择的存储器元件的状态。
参考图20，逻辑管芯2000的背面可以可选地减薄。通过研磨、蚀刻和/或抛光半导体衬底2009的背面，可以影响逻辑管芯2000背面的减薄。减薄后的半导体衬底2009的厚度可以在30微米到200微米的范围内，尽管也可以采用较小和较大的厚度。在一个实施例中，牺牲保护材料层可在减薄期间应用于逻辑电介质材料层2760的顶表面之上，并随后移除。
参考图21，可以在上述任何包含存储器的管芯(1000、1000’)上提供存储器侧铜焊盘1792。如上所述，存储器侧铜焊盘1792可以集成到线级金属互连结构(96、98、99)中，或者可以形成在不同层级的线级金属互连结构(96、98、99)上方，并且电连接到线级金属互连结构(96、98、99)。通常，存储器电介质材料层1760形成在存储器元件的三维阵列上方。存储器电介质材料层1760可以包括接触级电介质层(280、282)和至少一个上互连级电介质层284，如图17和图8所示，以及在其上形成的任何附加电介质材料层。
在存储器电介质材料层1760中形成的金属互连结构1780(本文称为第一金属互连结构)可以包括线级金属互连结构(96、98、99)和各种接触通孔结构(86、88、586、488)，并可包括附加的线级结构和/或附加的通孔级结构。存储器侧铜焊盘1792可以形成在存储器互连结构1780的最顶部元件上。存储器侧铜焊盘1792的顶表面可以与存储器电介质材料层1760的顶表面共面。
通常，可以选择存储器侧铜焊盘1792的图案和逻辑侧铜焊盘2792的图案，使得在键合时在存储器侧铜焊盘1792和逻辑侧铜焊盘2792之间进行电连接的每个位置处存储器侧铜焊盘1792的图案和逻辑侧铜焊盘2792的图案的镜像具有区域重叠。在一些实施例中，包含存储器的管芯(1000、1000’)中的存储器侧铜焊盘1792的图案可以是逻辑管芯2000中的逻辑侧铜焊盘2792的图案的镜像。
每个存储器侧铜焊盘1792的厚度可以在50nm到1000nm的范围内，诸如从100nm到500nm，尽管也可以采用较小和较大的厚度。每个逻辑侧铜焊盘2792的厚度可以在50nm到1000nm的范围内，诸如从100nm到500nm，尽管也可以采用较小和较大的厚度。存储器侧铜焊盘1792和逻辑侧铜焊盘2792可以具有圆形水平横截面形状、矩形水平横截面形状、椭圆形水平横截面形状或闭合的一般曲线二维几何形状的任何水平横截面形状。第一和第二铜焊盘(1792、2792)的最大横向尺寸可以在2微米到60微米的范围内，诸如从5微米到20微米，尽管也可以采用较小和较大的最大横向尺寸。
参考图22，图21的仅存储器的管芯1000’和图20的逻辑管芯2000可以采用铜对铜键合来键合，以提供第一示例性键合组件(1000’、2000)。仅存储器的管芯1000’和逻辑管芯2000可以被定位使得存储器侧铜焊盘1792面对逻辑侧铜焊盘2792。可选地，可以在存储器侧铜焊盘1792和逻辑侧铜焊盘2792的表面上执行氩等离子体处理，以在键合之前清洁表面。仅存储器的管芯1000’中的存储器侧铜焊盘1792可直接布置在逻辑管芯2000中的逻辑侧铜焊盘2792上。铜互扩散可以通过退火仅存储器的管芯1000’和逻辑管芯2000来引起，同时匹配的存储器侧铜焊盘1792和逻辑侧铜焊盘2792对保持物理接触。在仅存储器的管芯1000’和逻辑管芯2000之间的接口处，可以形成相应的存储器侧铜焊盘1792和相应的逻辑侧铜焊盘2792的多个键合对(1792、2792)。
可选地，衬底8的背面可以在键合步骤之后减薄。减薄后的衬底8的厚度可以在30微米到100微米的范围内，尽管也可以采用较小和较大的厚度。
第一示例性键合组件包括功能性三维存储器器件，该功能性三维存储器器件位于仅存储器的管芯1000’中，该仅存储器的管芯1000’与逻辑管芯2000中的外围逻辑器件电连接。因此，第一示例性键合组件(1000’、2000)被配置成通过多个焊盘键合对(1792、2792)将控制信号从逻辑管芯2000提供到仅存储器的管芯1000’，并通过多个焊盘键合对(1792、2792)将感测信号从仅存储器的管芯1000’提供到逻辑管芯2000。相应的存储器侧铜焊盘1792和相应的逻辑侧铜焊盘2792的多个键合对(1792、2792)可以用作控制信号和感测信号的双向信号流沟道。
在一个实施例中，存储器元件的三维阵列可以位于垂直NAND串的二维阵列内，并且垂直NAND串的阵列中的每个垂直NAND串可以包括由包括导电层(146、246)和垂直半导体沟道60的字线控制的电荷存储元件，垂直半导体沟道60的端部通过漏极区63电连接到相应的位线98。存储器侧铜焊盘1792的第一子集可以对相应的位线98电短路，并且存储器侧铜焊盘1792的第二子集可以对相应的字线电短路。
在图21所示的一个实施例中，仅存储器的管芯1000’可以包括与垂直NAND串的每个垂直半导体沟道60的端部接触的半导体材料层10，以及与半导体材料层10垂直间隔开的金属互连结构780，并且相比垂直半导体沟道60，更接近半导体材料层10。在这种情况下，金属互连结构780可以嵌入到相对于存储器电介质材料层1760位于半导体材料层10的相对侧的互连级电介质材料层760中。换言之，互连级电介质材料层760可以位于半导体材料层10的下面，存储器电介质材料层1760可以位于半导体材料层10的上面，反之亦然。因此，半导体材料层10位于互连级电介质材料层760和存储器电介质材料层1760之间。
如果场效应晶体管未形成在衬底半导体层9上，则可以用包括半导体材料、导电材料或绝缘材料的任何载体衬底替换衬底半导体层9。这种载体衬底只需要提供机械强度来支撑其上的三维存储器器件。在一个实施例中，仅存储器的管芯1000’可以包括代替衬底半导体层9的载体衬底，其可以位于互连级电介质材料层760上。在一个实施例中，载体衬底不包括其中或直接在其上的任何场效应晶体管。在仅存储器的管芯1000’内的三维存储器器件中的垂直场效应晶体管可以通过互连级电介质材料层760与载体衬底垂直间隔。
参考图23，通过半导体衬底2009和逻辑电介质材料层2760，并直接在贯穿衬底接触焊盘2794的相应一个的背面上，可以形成至少一个贯穿衬底通孔结构2796。根据需要，可以可选地在半导体衬底8的背面形成背面绝缘层(未示出)。通过采用具有适当开口的图案化蚀刻掩模层的各向异性蚀刻处理，可通过可选背面绝缘层、半导体衬底2009和逻辑电介质材料层2760形成至少一个贯穿衬底通孔腔体。绝缘衬层可以在每个贯穿衬底通孔空腔内通过绝缘衬层层的保形沉积和各向异性蚀刻形成绝缘衬层，该各向异性蚀刻移除绝缘衬层层的水平部分。至少一种导电材料可以沉积在至少一种贯穿衬底通孔空腔的剩余容量中。至少一种导电材料的多余部分可从半导体衬底2009的背面上方移除，以在相应的绝缘衬层内提供贯穿衬底通孔结构2796。可以在半导体衬底2009的背面上形成键合焊盘2799。
通常，贯穿衬底通孔接触焊盘2794可以形成在逻辑电介质材料层2760中。贯穿衬底通孔接触焊盘2794的前表面可以在第一逻辑管芯以及该逻辑管芯(1000’、2000)键合时接触仅存储器的管芯1000’(例如，存储器电介质材料层1760的顶表面)。可直接在贯穿衬底通孔接触焊盘2796背面上形成延伸通过半导体衬底2009和逻辑管芯2000的逻辑电介质材料层2760的贯穿衬底通孔结构2796。可以在半导体衬底2009的背面和在贯穿衬底通孔结构2796上形成键合焊盘2799。
在图23所图解说明的结构中，仅存储器的管芯1000’是第一管芯，包括三维存储器器件，该三维存储器器件包括存储器元件的三维阵列、上覆(竖直位置)或下覆(倒置位置)存储器元件的三维阵列的第一电介质材料层(即存储器电介质材料层1760)、以及嵌入在第一电介质材料层1760中并对三维存储器器件内的相应节点电短路的第一铜焊盘(即，存储器侧铜焊盘1792)。逻辑管芯2000是第二管芯，包括半导体衬底2009、包括位于半导体衬底2009上的互补金属氧化物半导体(CMOS)器件的外围逻辑电路、上覆(竖直位置)或下覆(倒置位置)CMOS器件的第二电介质材料层(即逻辑电介质材料层2760)，以及嵌入在第二电介质材料层2760和并对CMOS器件内的相应的节点电短路的第二铜焊盘(即，逻辑侧铜焊盘1792)。第一铜焊盘1792通过铜互扩散与第二铜焊盘2792键合，以在第一管芯1000’和第二管芯2000之间的接口处提供相应的第一铜焊盘1792和相应的第二铜焊盘2792的多个键合对(1792、2792)。控制信号通过多个键合对(1792、2792)从第二管芯2000流向第一管芯1000，感测信号通过多个键合对(1792、2792)从第一管芯1000’流向第二管芯2000。
CMOS器件2710的栅极结构1750位于包含存储器的管芯(1000、1000’)的存储器阵列区域100和包含由逻辑管芯2000的沟道2746分离的有源区2730的半导体衬底2009之间。换言之，逻辑管芯2000的CMOS器件2710的栅电极1754相对于包含存储器的管芯(1000、1000’)的衬底8的顶部倒置地位于相同CMOS器件2710的源极区、漏极区和沟道区(2730、2746)的下方。
参考图24，图解说明了第一示例性键合组件的替代实施例，其可以通过键合存储器及逻辑管芯1000来形成，包括通过形成存储器侧铜焊盘1792(例如采用图21的处理步骤形成的)修改的图17的第一示例性结构和包括图20的第二示例性结构的逻辑管芯2000。在这种情况下，金属互连结构780可以嵌入到相对于存储器电介质材料层1760位于半导体材料层10的相对侧的互连级电介质材料层760中。因此，半导体材料层10位于互连级电介质材料层760和存储器电介质材料层1760之间。逻辑管芯2000包括半导体衬底2009。存储器及逻辑管芯1000可以包括位于互连级电介质材料层760上的附加半导体衬底(其可以包括衬底半导体层9)。包括附加CMOS器件的附加外围逻辑电路可以位于附加半导体衬底8上，并且可以电耦合到位于存储器及逻辑管芯1000中的三维存储器器件的至少一个节点。
在本实施例中，逻辑管芯2000的外围逻辑电路可以包括极低电压(VLV)CMOS器件2710，而逻辑和存储器管芯1000的外围逻辑电路可以包括位于外围器件区域700中的低电压(LV)和高电压(HV)CMOS器件710。VLV CMOS器件2710被配置为在低于LV和HV CMOS器件710的电压下操作。在一个实施例中，VLV CMOS器件2710的栅极电介质1752可以比LV和/或HV CMOS器件710的栅极电介质752薄。LV和/或HV CMOS器件710的栅极结构750位于存储器阵列区域100和包含由沟道746分离的有源区742的半导体衬底8之间。VLV器件2710的栅极结构1750位于存储器阵列区域100和包含由逻辑管芯2000的沟道2746分离的有源区2730的半导体衬底2009之间。
在图24所图解说明的结构中，存储器及逻辑管芯1000是第一管芯，其包括三维存储器器件，该三维存储器器件包括存储器元件的三维阵列、上覆(竖直位置)或下覆(倒置位置)存储器元件的三维阵列的第一电介质材料层(即，存储器电介质材料层1760)、以及嵌入在第一电介质材料层1760中并对三维存储器器件内的相应的节点电短路的第一铜焊盘(即，存储器侧铜焊盘1792)。逻辑管芯2000是第二管芯，包括半导体衬底2009、包括位于半导体衬底2009上的互补金属氧化物半导体(CMOS)器件的外围逻辑电路、上覆(竖直位置)或下覆(倒置位置)CMOS器件的第二电介质材料层(即逻辑电介质材料层2760)，以及嵌入在第二电介质材料层2760中和并对CMOS器件内的相应的节点电短路的第二铜焊盘(即，逻辑侧铜焊盘2792)。第一铜焊盘1792通过铜互扩散与第二铜焊盘2792键合，以在第一管芯1000和第二管芯2000之间的接口处提供相应的第一铜焊盘1792和相应的第二铜焊盘2792的多个键合对(1792、2792)。控制信号通过多个键合对(1792、2792)从第二管芯2000流向第一管芯1000，感测信号通过多个键合对(1792、2792)从第一管芯1000流向第二管芯2000。
参考图25，通过半导体衬底2009和逻辑电介质材料层2760，并直接在贯穿衬底通孔接触焊盘2794中相应一个的背面上形成至少一个贯穿衬底通孔结构2796。根据需要，可以可选地在半导体衬底8的背面上形成背面绝缘层(未示出)。通过采用其中具有适当开口的图案化蚀刻掩模层的各向异性蚀刻处理，可通过可选背面绝缘层、半导体衬底2009和逻辑电介质材料层2760形成至少一个贯穿衬底通孔腔体。绝缘衬层可以在每个贯穿衬底通孔空腔内通过绝缘衬层层的保形沉积和各向异性蚀刻形成，该各向异性蚀刻移除绝缘衬层层的水平部分。至少一种导电材料可以沉积在至少一贯穿衬底通孔空腔的剩余容量中。至少一种导电材料的多余部分可以从半导体衬底2009的背面上方移除，以在相应的绝缘衬层内提供贯穿衬底通孔结构2796。可以在半导体衬底2009的背面形成键合焊盘2799。键合焊盘2799可用于形成封装键合结构，其可包括C4键合结构或用于将第一示例性结构放置到诸如陶瓷封装或层压封装中的线键合结构。
参考图26，在键合之前图解说明了仅存储器的管芯3000和存储器及逻辑管芯1000。通过在下金属互连结构780的层级处包括存储器侧焊盘1792，可以从图18中所图解说明的仅存储器的管芯1000’导出仅存储器的管芯3000。在这种情况下，可以采用任何载体衬底来代替图18的衬底半导体层9。随后，可以从下层级电介质层760下方移除载体衬底。例如，可以采用在顶表面附近使用薄氢注入层或牺牲键合层的硅衬底作为载体衬底，并且在形成仅存储器的管芯1000’之后的退火处理期间，可以切断硅衬底的底部。剩余的硅薄层和下级电介质层760的底部可以随后通过平坦化处理移除，平坦化处理可以采用湿蚀刻处理和/或化学机械平坦化。例如，可以通过采用KOH溶液的湿蚀刻处理来蚀刻硅薄层，并且可以通过采用热磷酸和/或氢氟酸的湿蚀刻来移除下级电介质层760的底部。可以采用补涂化学机械平面化处理(a touch-up chemical mechanical planarization process)来物理地暴露存在于下金属互连结构780的层级处的存储器侧键合焊盘1792的底表面。下级电介质层760的其余部分构成存储器电介质材料层3760，其中嵌入存储器侧焊盘1792。仅存储器的管芯3000的上部可以包括嵌入了金属互连结构1780和铜焊盘1892的互连电介质材料层1860。铜焊盘1892随后可用于将另一管芯(未示出)键合到仅存储器的管芯3000。替代性地，铜焊盘1892可用于形成封装键合结构，其可包括C4键合结构或用于将第二示例性结构放置到诸如陶瓷封装或层压封装中的线键合结构。
图26的存储器及逻辑管芯1000可以包括与图24的存储器及逻辑管芯1000相同的元件，但存储器及逻辑管芯1000的顶部的电介质材料用作逻辑电介质材料层2760，并且嵌入其中的铜焊盘用作逻辑侧铜焊盘2792(因为逻辑和存储器管芯1000包含区域700中的外围逻辑器件710)。逻辑侧铜焊盘2792可以被布置成与仅存储器的管芯3000中的存储器侧铜焊盘1792的镜像相匹配。
参考图27，仅存储器的管芯3000和存储器及逻辑管芯1000可以采用铜对铜键合来键合，以提供第二示例性键合组件(3000、1000)。仅存储器的管芯3000和存储器及逻辑管芯1000可以被定位为使得存储器侧铜焊盘1792面对逻辑侧铜焊盘2792。可选地，可以在存储器侧铜焊盘1792和逻辑侧铜焊盘2792的表面上执行氩等离子体处理，以在键合之前清洁表面。仅存储器的管芯3000中的存储器侧铜焊盘1792可直接布置在存储器及逻辑管芯1000中的逻辑侧铜焊盘2792上。铜互扩散可以通过对仅存储器的管芯3000和存储器及逻辑管芯1000进行退火，同时存储器侧铜焊盘1792和逻辑侧铜焊盘2792保持物理接触来引起。在仅存储器的管芯3000与存储器及逻辑管芯1000之间的接口处，可以形成相应的存储器侧铜焊盘1792和相应的逻辑侧铜焊盘2792的多个键合对(1792、2792)。
第二示例性键合组件包括位于仅存储器的管芯3000中的功能性三维存储器器件，该仅存储器的管芯3000与逻辑和逻辑管芯1000中的外围逻辑器件电连接。因此，第二示例性键合组件(3000、1000)被配置成通过多个键合对(1792、2792)将控制信号从存储器及逻辑管芯1000提供给仅存储器的管芯3000，并通过多个键合对(1792、2792)将感测信号从仅存储器的管芯3000提供给存储器及逻辑管芯1000。相应的存储器侧铜焊盘1792和相应的逻辑侧铜焊盘2792的多个键合对(1792、2792)可以用作控制信号和感测信号的双向信号流通道。
在一个实施例中，存储器元件的三维阵列可以位于垂直NAND串的二维阵列内，并且垂直NAND串阵列中的每个垂直NAND串可以包括由包括导电层(146、246)和垂直半导体沟道60的字线控制的电荷存储元件，垂直半导体沟道60的端部连接到相应的位线98。存储器侧铜焊盘1792的第一子集可以电短路到相应的位线98，并且存储器侧铜焊盘1792的第二子集可以电短路到相应的字线。
在第二示例性键合组件中，仅存储器的管芯3000是第一管芯，其包含三维存储器器件，该三维存储器器件包括存储器元件的三维阵列、上覆(在竖直位置中)或下覆(在倒置位置中)存储器元件的三维阵列的第一电介质材料层3760、以及嵌入在第一电介质材料层3760中并对三维存储器器件内的相应的节点电短路的第一铜焊盘(即，存储器侧铜焊盘1792)。存储器及逻辑管芯1000是包括半导体衬底8的第二管芯、包括位于半导体衬底8上的互补金属氧化物半导体(CMOS)器件710的外围逻辑电路、上覆(在竖直位置中)或下覆(在倒置位置中)CMOS器件的第二电介质材料层(即逻辑电介质材料层2760)，以及嵌入在第二电介质材料层2760和并对CMOS器件内的相应的节点电短路的第二铜焊盘(即，逻辑侧铜焊盘2792)。第一铜焊盘1792通过铜互扩散与第二铜焊盘2792键合，以在第一管芯3000和第二管芯2000之间的接口处提供相应的第一铜焊盘1792和相应的第二铜焊盘2792的多个键合对(1792、2792)。控制信号通过多个键合对(1792、2792)从第二管芯2000流向第一管芯3000，感测信号通过多个键合对(1792、2792)从第一管芯3000流向第二管芯2000。
在一个实施例中，第二管芯(即存储器及逻辑管芯1000)还包括附加三维存储器器件，该附加三维存储器器件包括附加存储器元件的三维阵列。附加存储器元件的三维阵列位于附加垂直NAND串的二维阵列内。附加的垂直NAND串包括由附加字线和附加位线控制的电荷存储元件(诸如位于导电层(146、246)的层级处的电荷存储层54的部分)。位于半导体衬底8上的CMOS器件包括用于附加字线的驱动器电路和用于存储器及逻辑管芯1000中的附加位线的驱动器电路以及用于字线的驱动器电路和用于仅存储器的芯片3000中的位线的驱动器电路。
在一些实施例中，相应的第一铜焊盘1792和相应的第二铜焊盘2792的多个键合对(1792、2792)可以包括多个键合对(1792、2792)的第一子集，该多个键合对(1792、2792)在第一管芯3000中的相应的字线和第二管芯1000中的相应的字线之间提供电连接；以及多个键合对(1792、2792)的第二子集，该多个键合对(1792、2792)在第一管芯3000中的相应的位线98和第二管芯1000中的相应的位线98之间提供电连接。
在一个实施例中，与第一管芯3000中的垂直NAND串的二维阵列相比，第一管芯3000中的半导体材料层10更接近第一管芯3000和第二管芯1000之间的接口。第一管芯中的三维存储器器件包括字线接触通孔结构86，该字线接触通孔结构86包括靠近第一管芯3000和第二管芯1000之间的接口的近端表面86P以及远离第一管芯3000和第二管芯1000之间的接口的远端表面86D。字线接触通孔结构86的远端表面86D可以位于同一水平面内，并且可以与第一管芯3000和第二管芯1000之间的接口等距。
参考图28，可以通过修改图27中所图解说明的仅存储器的管芯3000来形成第二示例性键合组件的替代实施例，以提供存储器侧铜焊盘1792和存储器电介质材料层1760来代替互连电介质材料层1860和仅存储器的管芯3000的上部分处的铜焊盘1892的组合。铜焊盘1892随后可用于将另一管芯(未图解说明)键合到仅存储器的管芯3000。如图18所图解说明的，仅存储器的管芯3000的底部可以包括嵌入在下级电介质层760中的下金属互连结构780。与仅存储器的管芯3000的情况一样，可以移除载体衬底和下级电介质层760的底部以物理地暴露下金属互连结构780的表面，其可以包括可用于形成封装键合结构(诸如C4键合结构或线键合结构)的键合焊盘，用于将第二示例性结构的替代实施例放置到诸如陶瓷封装或层压封装的封装中。
仅存储器的管芯3000可以被翻转过来面对存储器及逻辑管芯1000。仅存储器的管芯3000和存储器及逻辑管芯1000可以采用铜对铜键合来键合以提供第二示例性键合组件(3000、1000)。仅存储器的管芯3000和存储器及逻辑管芯1000可以被定位为使得存储器侧铜焊盘1792面对逻辑侧铜焊盘2792。可选地，可以在存储器侧铜焊盘1792和逻辑侧铜焊盘2792的表面上执行氩等离子体处理，以在键合之前清洁表面。仅存储器的管芯3000中的存储器侧铜焊盘1792可直接布置在存储器及逻辑管芯1000中的逻辑侧铜焊盘2792上。铜互扩散可以通过退火仅存储器管芯3000和存储器及逻辑管芯1000而诱发，同时存储器侧铜焊盘1792和逻辑侧铜焊盘2792的匹配对保持物理接触。在仅存储器的管芯3000与存储器及逻辑管芯1000之间的接口处，可以形成相应的存储器侧铜焊盘1792和相应的逻辑侧铜焊盘2792的多个键合对(1792、2792)。
第二示例性键合组件包括位于仅存储器的管芯3000中的功能性三维存储器器件，该仅存储器的管芯3000与逻辑和逻辑管芯1000中的外围逻辑器件电连接。因此，第二示例性键合组件(3000、1000)被配置成通过多个键合对(1792、2792)将控制信号从存储器及逻辑管芯1000提供给仅存储器的管芯3000，并通过多个键合对(1792、2792)将感测信号从仅存储器的管芯3000提供给存储器及逻辑管芯1000。相应的存储器侧铜焊盘1792和相应的逻辑侧铜焊盘2792的多个键合对(1792、2792)可以用作控制信号和感测信号的双向信号流通道。
在图28所图解说明的配置中，与第一管芯3000中的垂直NAND串的二维阵列相比，第一管芯(即，仅存储器的管芯3000)中的半导体材料层10更远离第一管芯3000和第二管芯(即，存储器及逻辑管芯1000)之间的接口。第一管芯3000中的三维存储器器件包括字线接触通孔结构86，该字线接触通孔结构86包括靠近第一管芯3000和第二管芯1000之间的接口的近端表面86P以及远离第一管芯3000和第二管芯1000之间的接口的远端表面86D。字线接触通孔结构86的近端表面86P可以位于同一水平面内，并且可以与第一管芯3000和第二管芯1000之间的接口等距。
参考图29，图解说明了第三示例性键合组件(2000、1000’，3000)。在这种情况下，可以修改图21的仅存储器的管芯1000’中的下级电介质层760，以嵌入额外的逻辑侧铜焊盘4792来代替下金属互连结构780或附加到下金属互连结构780。修改后的仅存储器的管芯1000’与图20中所图解说明的逻辑管芯2000键合，以提供图23中所图解说明的第一示例性键合组件(2000、1000’)，其中修改了逻辑侧铜焊盘4792的存在以代替下金属互连结构780或附加到下金属互连结构780。
具体地说，可以移除图23的第一示例性键合组件(2000、1000’)中的衬底半导体层9，以物理地暴露下级电介质层760的底表面。例如，可将在顶表面附近采用薄氢注入层或牺牲键合层的硅衬底用作衬底半导体层9，并且在键合仅存储器的管芯1000’和逻辑管芯2000之前或之后的退火处理期间，硅衬底的底部可被切断。剩余的硅薄层和下级电介质层760的底部可以随后通过平坦化处理移除，平坦化处理可以采用湿蚀刻处理和/或化学机械平坦化。例如，可以通过采用KOH溶液的湿蚀刻处理来蚀刻硅薄层，并且可以通过采用热磷酸和/或氢氟酸的湿蚀刻来移除下级电介质层760的底部。可以采用修补化学机械平面化处理来物理地暴露逻辑侧焊盘4792的底表面，该逻辑侧焊盘4792位于下金属互连结构780的层级。下级电介质层760的其余部分用作嵌入了逻辑侧焊盘4792的逻辑电介质材料层。
提供作为第三管芯的只存储器的管芯3000。在存储器电介质材料层3760嵌入了存储器侧铜焊盘5792的修改范围内，仅存储器的管芯3000可以与图26的仅存储器的管芯3000相同，该存储器侧铜焊盘5792被配置成与位于仅存储器的管芯1000’中的逻辑侧铜焊盘4792配对。
第一示例性键合组件(2000、1000’)和仅存储器的管芯3000可以采用铜对铜键合来键合，以提供第三示例性键合组件(2000、1000’、3000)。第一示例性键合组件(2000、1000’)和仅存储器的管芯3000可以被定位为使得存储器侧铜焊盘5792面对逻辑侧铜焊盘4792。可选地，可以在存储器侧铜焊盘5792和逻辑侧铜焊盘4792的表面上执行氩等离子体处理，以在键合之前清洁表面。第一示例性键合组件(2000、1000’)中的存储器侧铜焊盘5792可直接布置在仅存储器的管芯3000中的逻辑侧铜焊盘4792上。铜互扩散可以通过退火第一示例性键合组件(2000、1000’)和仅存储器的管芯3000来诱发，同时存储器侧铜焊盘5792和逻辑侧铜焊盘4792的匹配对保持物理接触。在第一示例性键合组件(2000、1000’)和仅存储器的管芯3000之间的接口处，可以形成相应的存储器侧铜焊盘5792和相应的逻辑侧铜焊盘4792的多个键合对(5792、4792)。第一管芯1000’、第二管芯2000和第三管芯3000的第三示例性键合组件(2000、1000’、3000)包括由相应的存储器侧铜焊盘1792和相应的逻辑侧铜焊盘2792的第一组键合对(1792、2792)和相应的存储器侧铜焊盘5792和相应的逻辑侧铜焊盘4792的第二组键合对(5792、4792)。
在图29所图解说明的结构中，仅存储器的管芯1000’是第一管芯，包括三维存储器器件，该三维存储器器件包括存储器元件的三维阵列、上覆(在竖直位置中)或下覆(在倒置位置中)存储器元件的三维阵列的第一电介质材料层(即存储器电介质材料层1760)、以及嵌入在第一电介质材料层1760中并对三维存储器器件内的相应的节点电短路的第一铜焊盘(即，存储器侧铜焊盘1792)。逻辑管芯2000是第二管芯，包括半导体衬底2009、包括位于半导体衬底2009上的互补金属氧化物半导体(CMOS)器件的外围逻辑电路、上覆(在竖直位置中)或下覆(在倒置位置中)CMOS器件的第二电介质材料层(即逻辑电介质材料层2760)，以及嵌入在第二电介质材料层2760和并对CMOS器件内的相应的节点电短路的第二铜焊盘(即，逻辑侧铜焊盘2792)。第一铜焊盘1792通过铜互扩散与第二铜焊盘2792键合，以在第一管芯1000’和第二管芯2000之间的接口处提供相应的第一铜焊盘1792和相应的第二铜焊盘2792的多个键合对(1792、2792)。控制信号通过多个键合对(1792、2792)从第二管芯2000流向第一管芯1000，感测信号通过多个键合对(1792、2792)从第一管芯1000’流向第二管芯2000。
相对于第一管芯1000’中的半导体材料层10，第一管芯即仅存储器的管芯1000’包括第三铜焊盘，即位于第一铜焊盘的对侧上的逻辑侧铜焊盘4792，即存储器侧铜焊盘1792。第三管芯，即仅存储器的管芯3000，包括附加三维存储器器件，其包括附加存储器元件的三维阵列和连接到附加三维存储器器件的相应节点的第四铜焊盘，即存储器侧铜焊盘5792。第三铜焊盘4792通过铜互扩散与第四铜焊盘5792键合，以在第一管芯1000’和第三管芯3000之间的接口处提供相应的第三铜焊盘4792和相应的第四铜焊盘5792的附加多个键合对(4792、5792)。
在一个实施例中，附加存储器元件的三维阵列位于第三管芯3000中附加垂直NAND串的二维阵列内，并且垂直NAND串阵列中的每个附加垂直NAND串包括由附加字线控制的相应的电荷存储元件和相应的垂直半导体沟道60，其端部连接到第三管芯3000中的附加位线98中的一个。包含位于第二管芯2000的半导体衬底2009上的CMOS器件710的外围逻辑电路包括用于第三管芯3000中的附加字线的驱动器电路和用于附加位线98的驱动器电路。
图30A–图30F是根据本公开的一个实施例的两个管芯键合期间示例性结构的连续垂直横截面图。
参考图30A，提供包括第一铜焊盘1792(可以是存储器侧铜焊盘1792)的第一管芯或第一键合组件{1000、1000’、3000或(2000、1000’)}。提供包括第二铜焊盘2792(可以是逻辑侧铜焊盘2792)的第二管芯或第二键合组件(1000、2000)。
参考图30B，第一管芯或第一键合组件{1000、1000’、3000或(2000、1000’))和第二管芯或第二键合组件(1000、2000)可以被定位使得存储器侧铜焊盘1792面对逻辑侧铜焊盘2792。
参考图30C，在将第一管芯或第一键合组件{1000、1000’、3000或(2000、1000’)和第二管芯或第二键合组件(1000、2000’)定位到彼此相对的位置之后或之前，可以在存储器侧铜焊盘1792和逻辑侧铜焊盘2792的表面上执行氩等离子体处理，用于清洁存储器侧铜焊盘1792和逻辑侧铜焊盘2792的物理暴露表面。
参考图30D，第一管芯或第一键合组件{1000、1000’、3000或(2000、1000’)}中的存储器侧铜焊盘1792可直接布置在第二管芯或第二键合组件(2000、3000)中的逻辑侧铜焊盘2792上。铜互扩散可以通过退火与逻辑管芯2000接触的仅存储器的管芯1000’或存储器及逻辑管芯1000来诱发，同时存储器侧铜焊盘1792和逻辑侧铜焊盘2792的匹配对保持物理接触。热退火的温度可以在250摄氏度到400摄氏度范围之内，尽管也可以采用更低和更高的温度。在第一管芯或第一键合组件{1000、1000’、3000或(2000、1000’)}和第二管芯或第二键合组件(2000、3000’)之间的接口处，可以形成相应的存储器侧铜焊盘1792和相应的逻辑侧铜焊盘2792的多个键合对(1792、2792)。
参考图30E，第一管芯或第一键合组件{1000，1000’、3000或(2000、1000’)}和第二管芯或第二键合组件(1000，2000’)中的一个或两个可以根据需要减薄。
参考图30F，可以执行图23或图25的处理步骤，以形成贯穿衬底通孔结构2796和键合焊盘2799，其可以包括C4键合结构或用于将第二示例性结构放置到诸如陶瓷封装或层压封装的封装中的线键合结构。因此，由图30A–图30F的处理步骤形成的键合组件可封装在单个半导体封装内，单个半导体封装包括采用C4键合方法或线键合方法的单组引线框架。
图31A–图31D图解说明根据本公开的各种实施例的第一管芯或第一键合组件{1000、1000’、3000或(2000、1000’)}和第二管芯或第二键合组件(1000、2000)的键合组件中的区域重叠的各种配置。第一管芯或第一键合组件{1000，1000’、3000或(2000、1000’)}和第二管芯或第二键合组件(1000、2000)可以具有与图31A所图解说明的基本相同的区域，或者可以具有如图31B所图解说明的不同区域。单个第一管芯或单个第一键合组件{1000、1000’、3000、或(2000、1000’)}可以键合到，如图31A或图31B所图解说明的单个第二管芯或单个第二键合组件(1000、2000)。替代性地，单个第一管芯或单个第一键合组件{1000、1000’、3000或(2000、1000’)可以键合到如图31C所图解说明的多个第二管芯或多个第二键合组件(2000、3000)。然而，替代性地，多个第一管芯或多个第一键合组件{1000、1000’、3000或(2000、1000’)}可以键合到如图31D所图解说明的单个第二管芯或单个第二键合组件(1000、2000)。
在替代的实施例中，可以使用单独的键合层或直接的管芯到管芯接触来代替铜焊盘键合来将管芯键合到管芯组件中。因此，本公开的实施例不限于铜焊盘到铜焊盘扩散键合。
根据本公开的各种实施例并参考本公开的所有附图，提供了一种半导体结构，其包括：第一管芯(1000、1000’、3000)，该第一管芯包括三维存储器器件，该三维存储器器件包括存储器元件的三维阵列，第一电介质材料层(1760、3760)，其上覆或下覆存储器元件的三维阵列，以及第一铜焊盘1792，其嵌入在第一电介质材料层1760中并对三维存储器器件内的相应的节点电短路；第二管芯2000，其包括半导体衬底2009、包括位于半导体衬底2009上的互补金属氧化物半导体(CMOS)器件的外围逻辑电路、上覆或下覆CMOS器件2710的第二电介质材料层2760以及嵌入在第二电介质材料层2760和并对CMOS器件内的相应的节点电短路的第二铜焊盘2792。
第一铜焊盘1792通过铜互扩散与第二铜焊盘2792键合，以在第一管芯(1000、1000’、3000)和第二管芯2000之间的接口处提供相应的第一铜焊盘1792和相应的第二铜焊盘2792的多个键合对(1792、2792)。控制信号从第二管芯2000通过多个键合对(1792、2792)流向第一管芯(1000、1000’、3000)。感测信号从第一管芯(1000、1000’、3000)通过多个键合对(1792、2792)流向第二管芯2000。
在一个实施例中，三维存储器器件包括字线和位线98，用于单独访问存储器元件的三维阵列内的存储器元件，字线包括导电层(146、246)。CMOS器件710包括驱动相应的一个字线的字线驱动器、驱动相应的一个位线98的位线驱动器和电连接到位线98并被配置成读取存储器元件的三维阵列内所选择的存储器元件的状态的感测放大器电路。
半导体结构还可以包括：贯穿衬底通孔结构2796，其延伸通过第二管芯2000的半导体衬底2009和第二电介质材料层2009；贯穿衬底通孔接触焊盘2794，其嵌入第二电介质材料层2760，接触贯穿衬底通孔结构2796，并且在第一管芯(1000、1000’、3000)和第二管芯2000之间的接口的平面内具有水平表面；以及键合焊盘2799，其位于半导体衬底2009上并接触贯穿衬底通孔结构2796。
本公开的各种实施例提供用于并入单个半导体封装的存储器管芯和逻辑管芯的堆叠。因此，可以采用单组C4球或单组键合线来封装通过铜对铜键合被键合的多个管芯，从而降低封装成本并提高存储器管芯与逻辑管芯之间的数据传输速度。此外，通过分别制造包含存储器的管芯和逻辑管芯，以及在制造管芯后将管芯键合在一起，可以减少CMOS器件上的热循环。
尽管前面提到了特定的实施例，但是应当理解，本公开并不局限于此。本领域的普通技术人员将想到，可以对所公开的实施例进行各种修改，并且这些修改意欲在本公开的范围内。在不是彼此的替代方案的所有实施例之间假定兼容性。除非另有明确说明，否则“包括”一词意指“基本上由……组成”或“由……组成”一词取代“包括”一词的所有实施例。在本公开中说明了采用特定结构和/或配置的实施例的情况下，应理解，本公开可与功能上等效的任何其他兼容结构和/或配置一起实施，前提是此类替换未被明确禁止或本领域普通技术人员已知不可能。本文引用的所有出版物、专利申请和专利全部通过引用并入本文。

Claims (13)

1.一种半导体结构，其包括：
第一管芯，其包括三维存储器器件，所述三维存储器器件包括存储器元件的三维阵列、上覆或下覆所述存储器元件的三维阵列的第一电介质材料层，以及嵌入在所述第一电介质材料层中并对所述三维存储器器件内的相应节点电短路的第一铜焊盘；以及
第二管芯，其包括半导体衬底、包括位于所述半导体衬底上的互补金属氧化物半导体器件即CMOS器件的外围逻辑电路、上覆或下覆所述CMOS器件的第二电介质材料层，以及嵌入在所述第二电介质材料层中并对所述CMOS器件内的相应节点电短路的第二铜焊盘，
其中，所述第一铜焊盘通过铜互扩散与所述第二铜焊盘键合，以在所述第一管芯和所述第二管芯之间的接口处提供相应的第一铜焊盘和相应的第二铜焊盘的多个键合对；
其中：
所述存储器元件的三维阵列位于垂直NAND串的二维阵列内；
所述垂直NAND串的阵列中的每个垂直NAND串包括由字线控制的电荷存储元件和垂直半导体沟道，所述垂直半导体沟道的端部连接到相应的位线；
所述第一铜焊盘的第一子集对相应的位线电短路；并且
所述第一铜焊盘的第二子集对相应的字线电短路；
其中所述第一管芯包含：
半导体材料层，其接触所述垂直NAND串的每个垂直半导体沟道的端部；以及
金属互连结构，其与所述半导体材料层垂直隔开，并且比所述垂直半导体沟道更靠近所述半导体材料层；
其中：
所述金属互连结构被嵌入在互连级电介质材料层中，所述互连级电介质材料层相对于所述第一电介质材料层位于所述半导体材料层的相对侧；
所述第一管芯还包括定位成与所述互连级电介质材料层接触的附加半导体衬底；并且
包括附加CMOS器件的附加外围逻辑电路位于所述附加半导体衬底上，并且电耦合到所述三维存储器器件的至少一个节点。
2.根据权利要求1所述的半导体结构，其中：
所述三维存储器器件包括字线和位线，用于在所述存储器元件的三维阵列内单独访问所述存储器元件；以及
所述CMOS器件包括：
字线驱动器，其驱动所述字线中的相应的一个；
位线驱动器，其驱动所述位线中的相应的一个；以及
感测放大器电路，其与所述位线电连接，并且被配置成读取所述存储器元件的三维阵列内所选择的存储器元件的状态。
3.根据权利要求1所述的半导体结构，其中所述附加CMOS器件被配置为在高于所述第二管芯的所述CMOS器件的电压下工作。
4.根据权利要求1所述的半导体结构，其中：
所述第二管芯还包括附加三维存储器器件，所述附加三维存储器器件包括附加存储器元件的三维阵列；
所述附加存储器元件的三维阵列位于附加垂直NAND串的二维阵列内；
所述附加垂直NAND串包括由附加字线和附加位线控制的电荷存储元件；以及
位于所述半导体衬底上的所述CMOS器件包括用于所述附加字线的驱动器电路和用于所述附加位线的驱动器电路。
5.根据权利要求1所述的半导体结构，其中：
所述第一管芯还包括相对于所述第一管芯中的所述半导体材料层位于所述第一铜焊盘的相对侧上的第三铜焊盘；
所述半导体器件还包括第三管芯，所述第三管芯包括附加三维存储器器件，所述附加三维存储器器件包括附加存储器元件的三维阵列和连接到所述附加三维存储器器件的相应节点的第四铜焊盘；
所述第三铜焊盘通过铜互扩散与所述第四铜焊盘键合，以在所述第一管芯和所述第三管芯之间的接口处提供相应的第三铜焊盘和相应的第四铜焊盘的附加多个键合对。
6.根据权利要求1所述的半导体结构，其进一步包括：
贯穿衬底通孔结构，其延伸通过所述半导体衬底和所述第二管芯的所述第二电介质材料层；
贯穿衬底通孔接触焊盘，其嵌入在所述第二电介质材料层中，接触所述贯穿衬底通孔结构，并且在所述第一管芯和所述第二管芯之间的所述接口的平面内具有水平表面；以及
键合焊盘，其位于所述半导体衬底上并且接触所述贯穿衬底通孔结构。
7.根据权利要求1所述的半导体结构，其中，所述第二管芯的所述CMOS器件的栅极结构位于所述第一管芯的所述存储器元件的三维阵列和所述第二管芯的所述半导体衬底之间，所述第二管芯的所述半导体衬底包含由所述CMOS器件的沟道分离的有源区。
8.一种半导体结构，包括：
第一管芯，其包括三维存储器器件，所述三维存储器器件包括NAND存储器元件的三维阵列；以及
第二管芯，其包括半导体衬底、包括位于所述半导体衬底上的互补金属氧化物半导体器件即CMOS器件的外围逻辑电路；
其中：
所述第一管芯与所述第二管芯键合；以及
所述第二管芯的所述CMOS器件的栅极结构位于所述第一管芯的所述NAND存储器元件的三维阵列和包含由所述CMOS器件的沟道分离的有源区的所述第二管芯的所述半导体衬底之间；
其中：
所述第一管芯还包括附加半导体衬底；
包括附加CMOS器件的附加外围逻辑电路位于所述附加半导体衬底上，并且电耦合到所述三维存储器器件的至少一个节点；并且
所述附加CMOS器件被配置成在高于所述第二管芯的所述CMOS器件的电压下工作。
9.根据权利要求8所述的半导体结构，其中：
所述第一管芯的第一铜焊盘与所述第二管芯的第二铜焊盘键合，以在所述第一管芯与所述第二管芯之间的接口处提供相应的第一铜焊盘和相应的第二铜焊盘的多个键合对；
所述NAND存储器元件的三维阵列位于垂直NAND串的二维阵列内；
所述垂直NAND串的阵列中的每个垂直NAND串包括由字线控制的电荷存储元件和垂直半导体沟道，所述垂直半导体沟道的端部连接到相应的位线；
所述第一铜焊盘的第一子集对相应的位线电短路；以及
所述第一铜焊盘的第二子集对相应的字线电短路。
10.一种形成半导体结构的方法，包括：
提供包括三维存储器器件的第一管芯，所述三维存储器器件包括NAND存储器元件的三维阵列；
提供包括半导体衬底和外围逻辑电路的第二管芯，所述外围逻辑电路包括位于所述半导体衬底上的互补金属氧化物半导体器件即CMOS器件；以及
通过将所述第一管芯键合到所述第二管芯来形成键合组件；
其中：
所述第一管芯还包括上覆或下覆所述存储器元件的三维阵列的第一电介质材料层和嵌入在所述第一电介质材料层中并对所述三维存储器器件内的相应节点电短路的第一铜焊盘；
所述第二管芯还包括上覆或下覆所述CMOS器件的第二电介质材料层和嵌入在所述第二电介质材料层中并对所述CMOS器件内的相应节点电短路的第二铜焊盘；并且
形成所述键合组件包括通过铜互扩散将所述第一铜焊盘与所述第二铜焊盘键合，以在所述第一管芯和所述第二管芯之间的接口处提供相应的第一铜焊盘和相应的第二铜焊盘的多个键合对；
所述三维存储器器件包括字线和位线，用于在所述存储器元件的三维阵列内单独访问所述存储器元件；并且
所述CMOS器件包括：
字线驱动器，其驱动所述字线中的相应的一个；
位线驱动器，其驱动所述位线中的相应的一个；以及
感测放大器电路，其与所述位线电连接，并被配置成读取所述存储器元件的三维阵列中所选择的存储器元件的状态；
其中所述第一管芯进一步包括：
附加半导体衬底；以及
包括附加CMOS器件的附加外围逻辑电路，所述附加外围逻辑电路位于所述附加半导体衬底上，并且电耦合到所述三维存储器器件的至少一个节点。
11.根据权利要求10所述的方法，其中：
所述NAND存储器元件的三维阵列位于垂直NAND串的二维阵列内；
所述垂直NAND串的阵列中的每个垂直NAND串包括由字线控制的电荷存储元件，和垂直半导体沟道，所述垂直半导体沟道的端部连接到相应的位线；
所述第一铜焊盘的第一子集对相应的位线电短路；以及
所述第一铜焊盘的第二子集对相应的字线电短路。
12.根据权利要求10所述的方法，其中所述附加CMOS器件被配置为在高于所述第二管芯的所述CMOS器件的电压下工作。
13.根据权利要求10所述的方法，其还包括：
在所述第二电介质材料层中形成贯穿衬底通孔接触焊盘，其中所述贯穿衬底通孔接触焊盘在键合所述第一管芯和所述第二管芯时接触所述第一管芯；
形成延伸通过所述半导体衬底和所述第二管芯的所述第二电介质材料层的贯穿衬底通孔结构；以及
在所述半导体衬底和所述贯穿衬底通孔结构上形成键合焊盘。
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