CN103545313B - 具有减小的字线电阻的竖直栅极器件 - Google Patents

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Abstract

本发明公开一种具有减小的字线电阻的半导体器件，所述半导体器件包括具有主侧的基板。第一柱相对于基板的主侧竖直地延伸，该第一柱限定有第一导电区域、第二导电区域以及设置在第一和第二导电区域之间的沟道区。第一栅极设置在第一柱的沟道区上方。埋入式字线在第一柱下方沿第一方向延伸，埋入式字线构造为将第一控制信号提供至第一栅极。第一介入部与埋入式字线和第一栅极连接，以使第一控制信号能够通过埋入式字线施加到第一栅极。

Description

具有减小的字线电阻的竖直栅极器件
技术领域
本发明涉及一种具有竖直栅极晶体管的半导体器件及其形成方法。
背景技术
在过去几十年中，半导体器件已经经历了惊人的进步和发展。每两年，金属-氧化物-半导体（Metal-Oxide-Semiconductor，MOS）晶体管的尺寸减小1/2。栅极长度（或栅极尺寸）是半导体器件缩小的最重要的参数之一。较小的栅极长度允许较高的组装密度和较快的电路。这个性能余量（performance headroom）也使得可以在较低电压下操作。晶体管的这种持续缩小使得最近几年的信息技术的爆炸式发展成为可能。
目前，正在制造具有20nm级（regime）物理栅极长度的半导体器件。预期栅极长度将进一步减小，并且在未来几年中将接近10nm。然而，简单地基于降低特征尺寸的缩小是不能永远持续下去的。
由于需要高密度芯片，DRAM产业已在栅极长度的缩小方面起到带头作用。由于平面方向上的尺寸减小接近其物理限制，因此DRAM制造商目前正在研究竖直方向上的器件缩小。正在开发的竖直栅极晶体管的实例是竖直围绕栅极晶体管（vertical surroundinggate transistor，VSGT）。VSGT是具有半导体柱的典型的金属-氧化物-半导体场效应晶体管（MOSFET）。在柱中沿竖直方向限定源极、漏极和沟道。栅极环绕该柱的沟道区，并且由此而得名为“竖直围绕栅极晶体管”。
除了其它的好处外，竖直栅极晶体管可以使用与当前的存储单元设计8F2和6F2相比更小的存储单元设计4F2（即单元（cell，又称为晶胞）是2F×2F）。术语“F”是指给定半导体器件的最小特征尺寸。竖直晶体管技术的紧凑型单元设计可实现高度密集组装的半导体器件。然而，将竖直晶体管技术引入到大批量生产中可能需要解决许多问题。这些问题之一是保持字线电阻相对较低，甚至对于将栅极制造得更薄来适应单元尺寸减小的情况也如此。
发明内容
本发明涉及一种具有竖直沟道晶体管的半导体器件及其形成方法，更具体地说，涉及一种具有与形成在柱上的栅极分开设置的字线的半导体器件。在本发明的实施例中，字线形成在限定竖直晶体管的柱的下方。栅极连接器（或介入部）用于将对应的栅极和字线彼此连接起来。因此，当使柱相互更靠近以适应单元尺寸缩小时，并不需要减小字线的厚度。由于字线与栅极分开，所以可使字线设置有足够的厚度，以将字线电阻保持在可控的水平。在一个实施例中，将基本上由金属组成的字线埋入在柱下方。在一个实施例中，位线和字线设置在柱下方。
在一个实施例中，一种半导体器件包括具有主侧的基板。第一柱相对于基板的主侧竖直延伸，所述第一柱限定有第一导电区域、第二导电区域和设置在所述第一导电区域与所述第二导电区域之间的沟道区。第一栅极设置在所述第一柱的沟道区上方。埋入式字线在所述第一柱下方沿第一方向延伸，所述埋入式字线构造为将第一控制信号提供至所述第一栅极。第一介入部将所述埋入式字线和所述第一栅极连接在一起以使所述第一控制信号能够经由所述埋入式字线施加到所述第一栅极。
在一个实施例中，一种半导体器件包括多条第一导电线，多条第一导电线沿第一方向延伸，每条第一导电线大致彼此平行。多条第二导电线沿第二方向延伸，并叠置在所述第一导电线上方，每条第二导电线大致彼此平行。设置多个柱，每个柱设置在所述第一导电线和所述第二导电线上方，每个柱限定有第一导电区域、第二导电区域和设置在所述第一导电区域和所述第二导电区域之间的沟道区。设置多个栅极，每个栅极设置在每个柱的沟道区上方。设置多个介入部，每个介入部将所述第一导电线中的一条第一导电线连接到所述多个栅极中的一个或多个栅极，以使第一控制信号能够从所述一条第一导电线施加至所述一个或多个栅极。
在一个实施例中，一种半导体器件包括基板，基板具有主侧。第一柱相对于所述基板的主侧竖直延伸，所述第一柱限定有第一导电区域、第二导电区域和设置在所述第一柱的第一导电区域与第二导电区域之间的沟道区。第一栅极设置在所述第一柱的沟道区上方。第二柱相对于所述基板的主侧竖直延伸，所述第二柱限定有第一导电区域、第二导电区域和设置在所述第二柱的第一导电区域与第二导电区域之间的沟道区。第二栅极设置在所述第二柱的沟道区上方。第一埋入式字线在所述第一柱和所述第二柱下方沿第一方向延伸，所述第一埋入式字线构造成将第一控制信号提供至所述第一栅极。第一介入部将所述第一埋入式字线和所述第一栅极连接起来，使得所述第一控制信号能够经由所述第一埋入式字线而施加至所述第一栅极。第二埋入式字线在所述第一柱和所述第二柱下方沿大致平行于所述第一埋入式字线的方向延伸，所述第二埋入式字线构造成将第二控制信号提供到所述第二栅极。第二介入部将所述第二埋入式字线和所述第二栅极连接起来，使得所述第二控制信号能够经由所述第二埋入式字线而施加至所述第二栅极。
在一个实施例中，一种用于制造竖直栅极晶体管器件的方法，该方法包括：在材料层上方提供埋入式字线，所述埋入式字线沿第一方向延伸；在所述埋入式字线上方提供埋入式位线，所述埋入式位线沿与所述第一方向不同的第二方向延伸，所述埋入式字线和所述埋入式位线借助于至少一个绝缘材料层而彼此分离；形成柱，所述柱在所述埋入式位线和所述埋入式字线上方竖直延伸，所述柱限定有第一导电区域、第二导电区域和设置在所述第一导电区域与所述第二导电区域之间的沟道区；在所述柱上方形成栅极介电层；在所述柱的沟道区处在栅极介电层上方形成栅极；以及形成介入部，所述介入部将所述埋入式字线和所述栅极连接起来，以使得第一控制信号能够经由所述埋入式字线施加到所述栅极。
附图说明
图1A和图1B示出具有多个存储库的存储器件，例如DRAM。
图2A至图2C示出根据本发明的实施例的形成字线的方法。
图2D示出在使用与图2A至图2C相关的工序将字线形成在第一基板上后所得到的基板的透视图。
图3A和图3B示出根据本发明的实施例的形成位线的方法。
图3C示出在使用与图3A至图3B相关的工序将位线形成在第二基板上后所得到的基板的透视图。
图4A至图4L示出根据本发明的实施例的具有竖直栅极晶体管、埋入式位线和埋入式字线的半导体器件的形成方法。
图5A示出根据本发明的实施例的具有已被蚀刻的栅极材料的柱的透视图。
图5B示出根据本发明的实施例的在回蚀步骤之后具有栅极和第一导电材料的柱结构的透视图。
图5C示出根据本发明的实施例的在CMP/回蚀步骤之后具有栅极、第一介入部和上层介入部的柱结构的透视图。
图5D示出根据本发明的实施例的在形成上层介入部之后的单元区域的一部分的俯视图。
具体实施方式
本发明涉及一种具有竖直栅极晶体管的半导体器件及其形成方法，更具体的说，涉及具有彼此分开地形成的字线和栅极的半导体器件。这样的半导体器件包括存储器件和非存储器件，并且本发明并不限于任何特定的半导体器件类型。
在本发明的实施例中，字线设置在限定竖直晶体管的柱下方。栅极连接器（或介入部）用于将字线连接到形成在柱上的对应的栅极。因为字线和栅极形成在分开的位置处，因此当柱相互更靠近且单元尺寸减小时，不需要减小字线的厚度。因此，字线可以设置有足够的厚度，从而将字线电阻保持在可控的水平，即使当柱相互更靠近时，也是如此。在一个实施例中，位线（或埋入式位线）和字线（或埋入式字线）设置在柱的下方。在一个实施例中，位线形成在第一基板上，并且字线形成在第二基板上。这些基板接合在一起以在所得的接合后的基板上形成埋入式位线和埋入式字线。此后，通过蚀刻设置在埋入式位线和埋入式字线上的半导体材料而形成柱。
图1A和图1B示出具有多个存储库102的存储器件100，例如，DRAM。每个存储库102包括一个或多个单元区域（或垫）104和一个或多个外围区域106。存储单元形成为单元区域104中的列108和行110构成的阵列。用于存取存储单元的控制电路设置在外围区域106中。在一个实施方式中，存储器件100包括八个存储库102，其中，每个存储库102具有被外围区域106分开的四个单元区域104。
列108对应于位线，并且行110对应于字线。位线是大致从单元区域104的顶部延伸到底部的导电线图案。字线是大致从单元区域的一端横向延伸到另一端（例如，从单元区域的左端到右端）的导电线图案。位线和字线的交叉点定义了存储单元的地址。熟知本领域的技术人员将理解的是，这里用来作为位线和字线之间连接点的用语“交叉点”并不指代这两条线之间的物理接触，因为这将使器件无法操作。相反的，该用语是用来表示从上方观察时，线彼此“交叉”（即，重叠）。
DRAM中的存储单元是由每个数据位的一个电容器和一个晶体管所组成的电荷存储单元。晶体管根据存储于其中的信息而接通或断开以对电容器存储电荷或放出电荷。字线将控制信号（或电压信号）施加到晶体管的栅极，以控制晶体管的操作。通常情况下，单元区域中的同行的晶体管的栅极形成为同一字线的一部分。因此，在传统的DRAM器件中，字线也被称为“栅极接触线”。
这些字线（或栅极接触线）也用于某些公司目前正在开发的竖直晶体管器件中。在这些器件中，字线横向地延伸，并且被形成在同行的柱上或周围。形成在柱上或周围的字线的栅极部分限定了晶体管的栅极。设置在柱之间的字线的连接部分将栅极连接在一起。由于相邻柱之间的距离减少而实现了更小的器件尺寸，因此将需要减小字线的厚度，以防止在相邻栅极之间形成桥接。这对于字线的栅极部分而言是特别值得关注的，因为这些栅极部分形成在柱上，从而当柱相互更靠近时使得栅极更靠近相邻的栅极。然而，使字线变薄来避免形成桥接将导致字线电阻的增加。由于字线通常大致延伸单元区域的整个横向距离，因此字线电阻的增加可能对器件的驱动电流和操作速度有显著的影响。然而，使用更高的电压来抵消操作速度的降低会需要更多的电能，并且将产生自身的问题。
图2A至图2C示出根据本发明的实施例的形成字线的方法。提供第一半导体基板200（参见图2A）。基板200在一个实施例中是硅基板，但也可以是其它类型，例如，硅锗基板。在基板200上形成绝缘层202，例如，氧化物层。可以使用化学气相沉积或其它合适的方法来形成氧化物层202。利用旋涂法以大致均一的厚度在氧化物层202上形成光阻（photoresist，又称为光致抗蚀剂或光刻胶）层204。通过将光阻层暴露于图案光而将光阻层204图案化。将得到的光阻掩模204′用于蚀刻氧化物层的从光阻掩模露出的部分。如果使用正型光阻剂，则光阻层的被曝光的部分变为可溶于显影剂溶液中而被除去。如果使用负型光阻剂，则未曝光部分变得可溶而被除去。
使用光阻掩模204′来蚀刻氧化物层202（图2B）。所得到的氧化物层202′限定有多个凹部206，字线将要形成于这些凹部中。在一个实施例中，凹部206具有大致从单元区域的一端延伸到单元区域的另一端的线图案，对应于将形成于凹部中的字线的形状。
在氧化物层202′上沉积导电材料208，并且使导电材料208沉积到凹部206中（图2c）。在一个实施例中，导电材料208基本上由具有相对较低电阻率的金属构成，以保持低的字线电阻。字线大致从单元区域的一端延伸到另一端。字线限定了存储单元阵列中的行，并且用于将控制信号施加至存储单元中的相应行（参见图1B中的附图标号110）的栅极。当字线电阻太高时，所施加的电压的大部分被字线消耗，且以热量的形式消散掉。因此，与那些具有较低字线电阻的器件相比，具有较高字线电阻的器件将需要更高的电压来操作。更高的电压意味着更大的功耗和更多的热量产生，这将阻碍器件缩小至非常小的尺寸。因此，在制造高密度的半导体器件方面，保持低的字线电阻是重要的。
在一个实施例中，导电材料208是钨且是使用化学气相沉积法沉积在氧化物层202′上方的。因为钨CVD提供了优异的间隙填充特性，所以钨是半导体工序中经常使用的金属材料。在其它实施例中，铝、铜或其它具有相对较低电阻的金属可以被用作导电材料208。在其它实施例中，导电材料包括多晶硅或非金属物质。
将导电材料208平坦化以在凹部206内限定多条字线208′。在一个实施例中，使用化学机械平坦化（CMP）工序以形成字线208′。CMP是一种以化学和机械力的组合来使表面平滑的工序。在字线208′上方形成氮化物层210。在氮化物层210上方形成氧化物层212。在本实施例中，这些层210和212形成在字线208′上方，并且用作钝化层来防止字线208′的氧化。根据实施方式，可以将氧化物或氮化物以外的材料作为钝化层（或作为阻挡层）来使用。例如，如果使用铜作为导电材料的话，则氮化钽可以被用来作为字线208′周围的阻挡层。
图2D示出在使用与图2A至图2C相关的上述工序将字线形成在第一基板上后所得到的基板220的透视图。在一个实施例中，字线208′随后将转变成埋入式字线，将在下面更充分地描述。在一个实施例中，埋入式字线的竖向尺寸222比横向尺寸224大，这是因为竖向尺寸222与横向尺寸224相比受到柱密度的影响较小。
图3A和图3B示出根据本发明的实施例的形成位线的方法。提供第二半导体基板250（见图3A）。在一个实施例中，基板250是硅基板，但也可以是其它类型，例如，硅锗基板。在基板250上方形成薄的掺杂多晶硅层252。掺杂多晶硅层252随后将用于形成位线接面（junction，又称为结）。
在掺杂多晶硅层252上方沉积导电材料254。因为导电材料254随后将用来形成位线，所以导电材料254优选地由具有相对较低电阻率的材料制成。在一个实施例中，导电材料254包括钨。在其它实施例中，可以使用铝、铜或其它具有相对较低电阻的金属作为用于导电材料254的材料。在其它实施例中，可以使用多晶硅或非金属物质作为导电材料254，或导电材料254中可以包括多晶硅或非金属物质。
利用旋涂法以大致均一的厚度在导电性材料254上方形成光阻层256。光阻层256通过曝光于图案光而被图案化，从而得到光阻掩模256′。
参考图3B，使用光阻掩模256′蚀刻导电层254和掺杂多晶硅层252的一部分，以形成多条位线254′和多个位线接面252′。在一个实施例中，位线254′和位线接面252′是大致从单元区域的顶端延伸至单元区域的底端的线图案。因此，与字线一样，在高密度的半导体器件中保持低的位线电阻是重要的。位线限定例如DRAM等某些存储器件中的存储单元阵列的列。如熟知本领域的技术人员应当理解的，相对于单元区域的用语“顶”、“底”、“左”和“右”可根据所使用的方位互换地使用。
在位线254′上形成氧化物层258，并且使氧化物层258填充由相邻的位线限定的空间。执行CMP工序以除去过量的氧化物层258，并且使氧化物层258的顶表面与位线254′的顶表面齐平。在一个实施例中，位线254′可以使用镶嵌工序来形成，其中将位线材料沉积在由氧化物层限定的凹部内，然后除去多余的位线材料。
在位线254′和氧化物层258上方形成另一氧化物层260。在本实施例中，使用氧化物层260来促进第二基板与第一基板的接合，以形成埋入式位线和埋入式字线。在另一个实施例中，如果无需将基板接合在一起，则可以不形成氧化物层260。
图3C示出在使用与图3A至图3B相关的上述工序将位线形成在第二基板上后所得到的基板270的透视图。在一个实施例中，位线254′随后将转变成埋入式位线，如下面将描述的那样。在一个实施例中，埋入式位线的竖向尺寸272比横向尺寸274大，这是因为竖向尺寸272与横向尺寸274相比受柱密度的影响较小。
图4A至图4L示出根据本发明的实施例的用于形成具有竖直栅极晶体管、埋入式位线和埋入式字线的半导体器件的方法。这些附图显示了沿横向（即，沿字线在单元区域中的延伸方向）切割基板的一部分的剖视图。
在一个实施例中，图4A至图4L中的埋入式位线和埋入式字线通过接合两个独立的基板（如在图2D和图3C所示的基板（基板220和270））来形成。熟知本领域的技术人员将理解到，还有其它形成图4A至图4L中的埋入式位线和埋入式字线的方法，例如，采用不使用接合技术的常规制造步骤。
图4A示出根据本发明的实施例的基板400，该基板400具有彼此接合的第一基板402和第二基板403。第一基板402对应于图2D中的基板220，并且第二基板403对应于图3C中的基板270。将第一402和第二基板403接合，使得埋入式位线和埋入式字线彼此重叠，以形成存储单元阵列中的行和列。
第一基板402包括下层404、覆盖下层404的埋入式氧化物层405和覆盖埋入式氧化物层405的埋入式字线406。下层404是硅材料，并且在一个实施例中对应于图2A的基板200。虽然图4A仅显示一条埋入式字线，但是第一基板402包括平行于埋入式字线406延伸的多条埋入式字线。在一个实施例中，埋入式字线406大致从单元区域的一端延伸到另一端。埋入式字线406限定了存储单元阵列中的行，并且构造为将控制信号提供给所有存储单元的该行中的栅极。
在本实施例中，与传统的器件不同，埋入式字线406被“埋入”或者形成为与存储单元的栅极分开。因此，埋入式字线406可设置有足够的厚度以保持低的字线电阻，即使当单元尺寸减少且柱相互更靠近时也如此。此外，柱上的栅极可以保持相对较薄，以避免在相邻的柱之间形成桥接。
在一个实施例中，埋入式字线406包括纯金属，例如，钨、铝或铜，这是因为金属与多晶硅或其它非金属相比具有较低的电阻。在一个实施例中，埋入式字线406基本上由纯金属（例如，钨、铝、铜或类似物）构成。在另一个实施例中，埋入式字线406包括多晶硅、金属合金或其它导电材料。因为埋入式字线是与栅极分开形成的，所以可以通过横向地、竖向地、或者横向且竖向地提供具有足够厚度的埋入式字线406来控制字线电阻。在一个实施例中，埋入式字线406的竖向尺寸比横向尺寸大，这是因为竖向尺寸与横向尺寸相比受柱密度的影响较小。在一个实施例中，竖向尺寸对横向尺寸的比率是1、1.5、2、2.5、3、3.5、4或更高。
在埋入式字线406上方设置氮化物层408，以保护埋入式字线406免于氧化，或者将埋入式字线406与相邻的材料分开。在氮化物层408上方设置有具有用于接合的合适材料的接合层410（例如，氧化物）。在本实施例中，接合层410用来接合两个基板402和403。
第二基板403包括与第一基板的接合层410接触的接合层412（例如，氧化物）。将这两个层放置在一起并利用公知的接合工序彼此接合。接合方法包括直接接合、等离子体活化接合、阳极接合、反应性接合、热压接合以及其它方法。用于层410和412的材料可根据所使用的接合方法而有所不同。在一些接合方法中，可以使用仅一个接合层，而不是两个。
多条埋入式位线414设置在接合层412上方，并且被限定在绝缘材料418（例如，氧化物）内。在本实施例中，埋入式位线414被“埋入”或者形成在柱下方，晶体管随后将要形成柱上。与埋入式字线406一样，埋入式位线414可以设置有足够的厚度以保持低的位线电阻，即使当单元尺寸减小并且柱相互更靠近时也如此。
在一个实施例中，埋入式位线414包括纯金属，例如，钨、铝或铜，这是因为金属与多晶硅或其它非金属相比具有较低的电阻。在一个实施例中，埋入式位线414基本上由纯金属（例如，钨、铝、铜或类似物）构成。在另一实施例中，埋入式位线414包括多晶硅、金属合金或其它导电材料。因为位线形成在柱下方，所以可以通过横向地、竖向地、或者横向且竖向地提供具有足够厚度的埋入式位线414来控制位线电阻。在一个实施例中，埋入式位线414的竖向尺寸比横向尺寸大，这是因为竖向尺寸与横向尺寸相比受柱密度的影响较小。在一个实施例中，竖向尺寸对横向尺寸的比率是1、1.5、2、2.5、3、3.5、4或更高。
在埋入式位线414上分别设置多个导电部分（或导电层）416。在本实施例中，导电部分416是用于埋入式位线414的衬垫多晶硅，用于减少漏电流。在基板400的主侧在埋入式位线414和导电部分416上方设置有半导体材料420。使用半导体材料420形成用于竖直栅极晶体管的柱。材料420在本实施例中是硅，但根据实施方式也可以是硅锗或其它材料。在材料420上方沉积硬掩模422以用于随后的柱图案化工序。
图4B示出根据本发明的实施例的形成柱结构的方法。使用光阻掩模（图中未示出）来将硬掩模422图案化。使用硬掩模图案422′来蚀刻材料420，以在基板400的主侧（primarysides）形成多个柱424。存储单元形成在该主侧，如下面所述。在一个实施例中，柱424具有100nm至200nm的竖向尺寸（或柱高度）424a，以及10nm到50nm的横向尺寸（或柱宽度）424b。在某种程度上，柱高度可根据接面深度而有所不同。柱424与相邻的柱隔开10nm到50nm的距离425。在一个实施例中，横向尺寸424b和距离425是大致相同的，并且限定了该器件的特征尺寸（F）。
在柱424上方共形地形成栅极介电层426。在一个实施例中，栅极介电层426包括氧化硅（SiO2）、硅酸铪（HfSiO）或根据实施方式的其它合适的绝缘材料。在一个实施例中，栅极介电层426是1nm至6nm厚。
参照图4C，在栅极介电层426上和绝缘层418上共形地形成栅极材料428。由于相邻的柱之间的距离是非常小的，所以该栅极材料428应是如下的导电材料：其沉积可受控制，以在栅极介电层426上方获得优良的薄共形涂层。在一个实施例中，栅极材料是氮化钛，但也可以是根据实施方式的其它导电材料。可使用物理气相沉积或化学气相沉积法而将氮化钛沉积在栅极介电层426上。在一个实施例中，栅极材料的厚度不大于10nm。在一个实施例中，该栅极材料的厚度不超过5nm，或不超过3nm。
蚀刻栅极材料428的设置在绝缘层418上的底部，以便将不同列（或埋入式位线）中的栅极材料428彼此分开。在一个实施例中，利用各向异性蚀刻（例如，反应离子蚀刻）法来去除这些栅极材料428的底部。此时，设置在硬掩模图案422′上部的栅极材料428也被除去。因此，栅极材料428只保持在柱424和硬掩模图案422′的侧壁上。如本文所用，用语“上”不要求材料之间的物理接触，除非其用法的前后关系需要该接触。
图5A示出根据本发明的实施例的具有已被蚀刻的栅极材料428的柱的透视图。柱排列为行502和列504。栅极材料的底部已被移除以将柱列504彼此电分离，使得埋入式位线可以用来独立控制这些柱列504（参见图4C）。柱行502和柱列504分别限定了存储单元阵列中的行和列。
再参照图4C，将第一旋涂式介电材料（spin-in-dielectric，SOD）430沉积在柱424上以及由柱424限定的空间内。SOD是用作绝缘材料的可流动的无机聚合物。SOD在一定程度上由于其低k介电常数而被用作间隙填充材料，这使得对器件性能产生不利影响的电荷聚集和串扰最小。
对SOD进行退火来使其硬化。在一个实施例中，使用快速热处理（或RTP）来对SOD退火。RTP涉及以几秒钟以下为时间量程将基板加热到高温度（高达1200℃或更高），然后缓慢地冷却该基板。一旦第一SOD 430已经硬化，则使用化学机械平坦化工序来除去过量的第一SOD 430，以使得硬掩模图案422’的顶表面和第一SOD 430的顶表面齐平。在一个实施例中，可以在栅极材料428上方形成氮化物或其它合适的材料作为SOD沉积步骤之前的阻挡层或钝化层。
对第一SOD 430进行回蚀，以使栅极材料428的上部432（图4D）露出。在一个实施例中，以预定的时间量执行湿蚀刻，以除去需要量的SOD。湿蚀刻通过将基板浸渍在蚀刻剂浴中来使用液相（“湿”）蚀刻剂。
参照图4E，对该栅极材料428的露出的上部432进行蚀刻。栅极材料428的剩余的下部433限定了使用柱424所形成的晶体管的栅极。在下文中，该栅极材料的剩余部分433也可被称为一个或多个栅极433。在一个实施例中，栅极材料428是氮化钛（TiN），并且栅极介电层426是氧化硅（SiO2）。使用相对于SiO2而言对TiN具有高蚀刻选择性的干蚀刻工序来蚀刻氮化钛。可以调整所使用的蚀刻剂的类型（例如，Cl2和N2）、流量、偏压功率、反应压力和其它蚀刻参数，来控制蚀刻选择性。在一个实施例中，调节偏压功率（例如，减小到30W或更小、或20W或更小、或15W或更小），以增加TiN相对于SiO2的蚀刻选择性。因为应在不蚀刻或损坏底下的栅极氧化物层426的情况下除去TiN层的上部432，特别是因为栅极介电层426倾向为极薄的，例如，30埃或更小，所以高蚀刻选择性是重要的。
参照图4F，沉积第二SOD 434以间隙填补通过对栅极材料428的第一SOD 430和上部432进行蚀刻而限定的空间。对第二SOD 434进行退火来使其硬化。例如使用CMP来除去过量的第二SOD 434以使得第二SOD 434的顶表面和硬掩模图案422′的顶表面彼此齐平。在一个实施例中，在沉积第二SOD 434之前，可以在栅极介电层428上方形成保护层（未示出），例如，氮化物。该保护层可在随后的介入部蚀刻步骤期间用于保护栅极介电层和柱。
参照图4G，在对将要形成介入部的位置进行限定的第二SOD 434上方形成介入部掩模（未示出）。介入部是将栅极连接到埋入式字线406的栅极连接器，使得与栅极分开地形成的埋入式字线406可以将控制信号发送至栅极。在一个实施例中，与埋入式字线406一样，介入部掩模是沿横向延伸并穿过埋入式位线414的线图案。在一个实施例中，介入部掩模和埋入式字线相对于埋入式位线414是正交的。对SOD 430、434的露出部分进行蚀刻来限定开口436，介入部随后将形成在开口436中。使用氮化物层408作为蚀刻停止物。因为难以使SOD的蚀刻理想地停止在氮化物层处，所以会在氮化物层408上产生凹槽438。
在多个柱结构439上（图4H）共形地形成绝缘层438。柱结构439包括柱424、栅极介电层426、栅极433和硬掩模图案422′。在一个实施例中，绝缘层438是氮化物。当将作为介入部的导电材料沉积到通过先前步骤中的SOD蚀刻而限定的开口436中时，设置在栅极433上方的氮化物层438防止栅极433和埋入式位线414之间的电短路。在一个实施例中，氮化物层438使用化学气相沉积法来形成，如提供良好膜均匀性的等离子增强化学气相沉积法（PECVD）或低压化学气相沉积法（LPCVD）。
在一个实施例中，蚀刻设置在埋入式字线406上的氮化物层438的下部，使得氮化物层438仅保留在柱结构439的侧壁上。如本文所用，用语“柱结构”是指任何具有柱状形状的结构。因此，保留在柱结构439的侧壁上的氮化物层438包括新柱结构的一部分。
因为可能难以理想地控制蚀刻工序以使蚀刻工序停止在埋入式字线406的顶表面处，所以埋入式字线406的露出部分440可以有小凹槽。在一个实施例中，使用各向异性蚀刻法，例如，反应离子蚀刻法来除去氮化物层438的下部。
将用于介入部的第一导电材料442沉积并设置在开口436中（图4I）。在一个实施例中，第一导电材料442是钨，这是因为钨具有优异的填充孔和通孔的特性。在一个实施例中，在CVD工序中使用六氟化钨WF6来沉积钨。
对钨442进行回蚀以调节其高度，从而可以使栅极433的上部在后续工序中露出。在一个实施例中，所使用的蚀刻工序是使用与氧气混合的氟化气体等离子（例如，SF6、CF4、CBrF3和CHF3）的反应离子蚀刻工序。蚀刻后钨的剩余部分442′在随后的步骤期间用作蚀刻掩模。部分442′也可以被称为“下层介入部”，因为该部分442′与另一导电材料结合使用而将栅极433连接至埋入式字线406。
在一个实施例中，如果可以以足够的精度控制沉积工序停止在希望的高度，则可以跳过用于调节第一导电材料442的高度的蚀刻步骤。在一个实施例中，第一导电材料442包括除了钨以外的其它金属（例如，铝）或非金属（例如，掺杂多晶硅）。
图5B示出根据本发明的实施例的在回蚀步骤之后具有栅极433和第一导电材料442′的柱结构的透视图。图中未显示氮化物层438，以更好地说明第一导电材料442′。第一导电材料442′也被称为下层介入部或下层栅极连接器。栅极433围绕相应的柱424的下部。因此，在本实施例中，柱424和栅极433限定了竖直围绕栅极晶体管（VSGT）。在其它实施例中，栅极433可设置在柱424的仅一侧，或在柱的仅两侧，或者在不完全围绕柱424的情况下设置在两侧以上。
参照图4J，蚀刻柱结构上的氮化物层438的不被钨442′覆盖的部分。应仔细选择所使用的蚀刻工序，从而不损坏设置在柱424上的底下层，即，栅极介电层和栅极材料，这是因为对这些底下层造成的破坏会损害器件的完整性。因此，应该考虑用于栅极介电层426、栅极材料428、绝缘层438以及第一导电材料442′的材料，来选择蚀刻步骤。在一个实施例中，栅极介电层426、栅极材料428、绝缘层438和第一导电材料442分别是氧化硅、氮化钛、氮化硅和钨，并且所使用的蚀刻工序是使用磷酸（H3PO4）的清洗工序。磷酸可以用来蚀刻氮化物层438，而不侵蚀栅极氧化物层426和TiN栅极428。在除去氮化物层438的一部分的情况下，使该栅极材料428（或栅极433）的上部444露出。
参照图4K，第二导电材料446沉积在第一导电材料442′上方，并且接触栅极材料的上部444。在一个实施例中，第二导电材料446是钨，其是与作为第一导电材料442′的材料相同的材料。因此，这两者之间的边界在图中未显示。在另一个实施例中，可将不同的材料用于第一导电材料442′和第二导电材料446。在一个实施例中，第二导电材料446包括铝、多晶硅或其它合适的导电材料。
使用CMP或回蚀工序除去过量的第二导电材料446。所得到的导电材料446′也被称为上层介入部或上层栅极连接器。第二介入部446′与下层介入部442′合作以将栅极433和埋入式字线406电连接。在一个实施例中，第二介入部（或上层介入部）446′的底部接触下层介入部442′的顶部，并且第二介入部446′的侧部接触栅极材料的上部444。下层介入部442′和第二介入部446′根据实施方式可以是或可以不是相同的导电材料。为了方便起见，下层介入部和第二介入部可以统称为或单独称为“介入部”或“栅极连接器”。
图5C示出根据本发明的实施例的在CMP/回蚀步骤之后具有栅极433、下层介入部442′和上层介入部446′的柱结构的透视图。图中未显示氮化物层438，以更好地说明下层介入部442′和上层介入部446′。
参照图4L，在栅极材料的上部444、栅极介电层426和第二介入部446′上方共形地形成氮化物层450。氮化物层450防止氧化，或以其它方式保护栅极材料和第二介入部446′。由于氮化物层450是比较薄的，所以在柱结构之间留有未被填充的多个孔。沉积第三SOD452以填充这些孔。将第三SOD 452硬化，并利用CMP去除过量部分。所得到的顶表面454大致是平面的，以便为后续的制造工序准备好基板400。在一个实施例中，在顶表面454上方形成多个电容器以存储用于存储单元的电荷信息。可以根据实施方式而在顶表面454上或上方形成其它半导体器件。
图5D示出根据本发明的实施例的在形成第二介入部446′之后的单元区域510的一部分的俯视图。单元区域510示出4F2构造，其中单元的宽度512和长度514分别是特征尺寸“F”的两倍，所以就是2F×2F或4F2。多条埋入式字线516沿一个方向（例如，第一方向）延伸。多条埋入式位线518沿与埋入式字线516的方向正交的另一方向（例如，第二方向）延伸。在多个柱522上形成有多个竖直栅极520。在埋入式字线516上形成有多个第一介入部（或下层介入部）524，并且该第一介入部提供与埋入式字线518的多个电连接。在第一介入部524上方设置有多个第二介入部（或上层介入部）526，并该第二介入部提供与竖直栅极520的电连接。因此，第一介入部524和第二介入部526一起提供竖直栅极520和埋入式字线516之间的电连接。在一个实施例中，每对第一介入部524和第二介入部526连接到两个相邻的竖直栅极520。
本发明的实施例涉及DRAM器件。在这样的实施例中，电容器（形成在图4L的表面454上方）、柱结构、埋入式位线和埋入式字线限定了存储器件的存储单元阵列。在一个实施例中，多个存储单元阵列沿竖直方向堆叠，以将更多的存储单元塞入基板的给定区域中。
本发明的实施例提供了与晶体管的栅极分开的埋入式字线。由于埋入式字线位于柱下方，与具有作为栅极接触线形成在柱的中部处的字线的竖直栅极器件相比，可以减小字线和相邻的导电器件（例如，设置在柱结构上方的电容器）之间的寄生电容。此外，可以防止存储节点触点和字线之间的意外桥接。此外，由于在柱结构形成之前形成埋入式位线，所以可以使形成埋入式位线工序期间的柱倾斜现象最小。本领域的技术人员将理解到，本文描述的本发明提供了其它益处和优点。
已经以具体实施例描述了本发明。各种替代及等同的方式都是可行的。不应该用这里所描述的实施例来限制本发明的范围。例如，虽然已经以DRAM器件为背景描述了本发明，但本发明并不限于DRAM器件。本发明的竖直栅极晶体管可以用于其它类型的存储器件以及非存储器件（例如，ASIC、CPU、GPU）。此外，可以在不接合两个基板的情况下以一系列步骤在单个基板上形成埋入式位线和埋入式字线。对本领域的技术人员而言，对本文所作的其它增添、删减或修改将是显而易见的。本发明的范围应该使用所附的权利要求书来解释。
本申请要求2012年7月9日提交的韩国专利申请No.13/544902的优先权，该韩国专利申请的全部内容通过引用并入本文。

Claims (38)

1.一种半导体器件，包括：
基板，其具有主侧；
第一柱，其相对于所述基板的主侧竖直延伸，所述第一柱限定有第一导电区域、第二导电区域和设置在所述第一导电区域与所述第二导电区域之间的沟道区；
第一栅极，其设置在所述第一柱的沟道区上方；
埋入式字线，其在所述第一柱下方沿第一方向延伸，所述埋入式字线构造成将第一控制信号提供至所述第一栅极；以及
第一介入部，其将所述埋入式字线和所述第一栅极连接在一起以使所述第一控制信号能够经由所述埋入式字线施加到所述第一栅极。
2.根据权利要求1所述的半导体器件，其中，所述第一介入部和所述第一栅极具有不同的导电材料。
3.根据权利要求1所述的半导体器件，其中，所述第一介入部包括与所述埋入式字线接触的第一部分和与所述第一栅极接触的第二部分，所述第一部分和所述第二部分彼此连接以提供所述埋入式字线和所述第一栅极之间的用于所述第一控制信号的信号路径。
4.根据权利要求3所述的半导体器件，其中，使用不同的工序步骤来形成所述第一介入部的第一部分和第二部分。
5.根据权利要求4所述的半导体器件，其中，所述第一介入部的第一部分和所述第一介入部的第二部分具有不同的导电材料。
6.根据权利要求4所述的半导体器件，其中，所述第一介入部的第一部分和所述第一介入部的第二部分具有相同的导电材料。
7.根据权利要求1所述的半导体器件，还包括：
第二柱，其相对于所述基板的主侧竖直延伸，所述第二柱限定有第一导电区域、第二导电区域和设置在所述第二柱的第一导电区域与第二导电区域之间的沟道区；
第二栅极，其设置在所述第二柱的沟道区上方；以及
第二介入部，其将所述埋入式字线和所述第二栅极连接起来以使第二控制信号能够经由所述埋入式字线施加至所述第二栅极。
8.根据权利要求7所述的半导体器件，其中，所述第一介入部的第二部分与如下两者接触：所述第一柱的第一栅极和所述第二柱的第二栅极。
9.根据权利要求7所述的半导体器件，其中，所述第一栅极在所述第一柱的沟道区处围绕所述第一柱。
10.根据权利要求7所述的半导体器件，其中，所述第一栅极设置在所述第一柱的至少第一侧和第二侧上。
11.根据权利要求7所述的半导体器件，其中，所述第一栅极和所述第二栅极均包括第一导电材料，并且所述第一介入部包括与所述第一导电材料不同的第二导电材料。
12.根据权利要求11所述的半导体器件，其中，所述第一导电材料是氮化钛，并且所述第二导电材料是钨。
13.根据权利要求7所述的半导体器件，还包括：
第一埋入式位线，其在所述第一柱下方沿第二方向延伸，所述第一埋入式位线与所述第一柱的第二导电区域连接，所述第二方向不同于所述第一方向，从而使得所述埋入式字线和所述第一埋入式位线沿不同的方向延伸并且限定重叠区域。
14.根据权利要求7所述的半导体器件，其中，所述埋入式字线具有竖向尺寸和横向尺寸，所述竖向尺寸大于所述横向尺寸。
15.根据权利要求14所述的半导体器件，其中，所述埋入式字线的竖向尺寸对横向尺寸的比率为1.5或更大。
16.根据权利要求14所述的半导体器件，其中，所述第一介入部设置在限定于所述第一柱和所述第二柱之间的空间内；以及
所述第一栅极和所述第二栅极均是氮化钛，并且所述第一介入部和所述第二介入部均是钨。
17.根据权利要求13所述的半导体器件，还包括：
第二埋入式位线，其在所述第二柱下方沿所述第二方向延伸，所述第二埋入式位线连接至所述第二柱的第二导电区域，所述第二方向不同于所述第一方向，从而使得所述埋入式字线和所述第二埋入式位线沿不同的方向延伸并且限定第二重叠区域，
其中，所述第一埋入式位线和所述第二埋入式位线之间限定有空间，并且所述第一介入部穿过由所述第一埋入式位线和所述第二埋入式位线限定的空间与设置在所述第一埋入式位线和所述第二埋入式位线下方的埋入式字线连接。
18.根据权利要求17所述的半导体器件，其中，所述第一介入部延伸穿过限定于所述第一埋入式位线和所述第二埋入式位线之间的空间，以接触所述埋入式字线。
19.根据权利要求7所述的半导体器件，还包括：
第三柱，其相对于所述基板的主侧竖直延伸，所述第三柱限定有第一导电区域、第二导电区域和设置在所述第三柱的第一导电区域与第二导电区域之间的沟道区；以及
第三栅极，其设置在所述第三柱的沟道区上方，
其中，所述第一介入部设置在限定于所述第一柱和所述第二柱之间的第一空间内，所述第二介入部设置在限定于所述第二柱和所述第三柱之间的第二空间内。
20.根据权利要求19所述的半导体器件，其中，所述半导体器件限定了具有4F2尺寸的单元。
21.根据权利要求20所述的半导体器件，还包括：
第一埋入式位线，其在所述第一柱下方沿第二方向延伸，所述第一埋入式位线连接到所述第一柱的第二导电区域，所述第二方向不同于所述第一方向，从而使得所述埋入式字线和所述第一埋入式位线沿不同的方向延伸并且限定第一重叠区域；
第二埋入式位线，其在所述第二柱下方沿所述第二方向延伸，所述第二埋入式位线连接到所述第二柱的第二导电区域，所述第二方向不同于所述第一方向，从而使得所述埋入式字线和所述第二埋入式位线沿不同的方向延伸并且限定第二重叠区域；以及
第三埋入式位线，其在所述第三柱下方沿所述第二方向延伸，所述第三埋入式位线连接到所述第三柱的第二导电区域，所述第二方向不同于所述第一方向，从而使得所述埋入式字线和所述第三埋入式位线沿不同的方向延伸并且限定第三重叠区域；
其中，所述第一埋入式位线和所述第二埋入式位线之间限定有空间，并且所述第一介入部穿过由所述第一埋入式位线和所述第二埋入式位线限定的空间与设置在所述第一埋入式位线和所述第二埋入式位线下方的所述埋入式字线连接，以及
所述第二埋入式位线和所述第三埋入式位线之间限定有空间，并且所述第二介入部穿过由所述第二埋入式位线和所述第三埋入式位线限定的空间与设置在所述第二埋入式位线和所述第三埋入式位线下方的所述埋入式字线连接。
22.根据权利要求21所述的半导体器件，还包括：
掺杂多晶硅层，其设置在所述第一埋入式位线、所述第二埋入式位线和所述第三埋入式位线与所述第一柱、所述第二柱和所述第三柱之间。
23.根据权利要求21所述的半导体器件，其中，所述半导体器件是动态随机存取存储器件。
24.根据权利要求21所述的半导体器件，其中，所述埋入式字线形成在第一基板上，并且所述第一埋入式位线、所述第二埋入式位线和所述第三埋入式位线形成在第二基板上，以及
所述第一基板和所述第二基板接合起来以限定所述基板的设置有所述第一柱、所述第二柱和所述第三柱的主侧。
25.一种半导体器件，包括：
多条第一导电线，其沿第一方向延伸，每条第一导电线彼此平行；
多条第二导电线，其沿第二方向延伸，并叠置在所述第一导电线上方，每条第二导电线彼此平行；
多个柱，每个柱设置在所述第一导电线和所述第二导电线上方，每个柱限定有第一导电区域、第二导电区域和设置在所述第一导电区域与所述第二导电区域之间的沟道区；
多个栅极，每个栅极设置在每个柱的沟道区上方；以及
多个介入部，每个介入部将一条第一导电线连接到一个或多个栅极，以使第一控制信号能够从所述一条第一导电线施加至所述一个或多个栅极。
26.根据权利要求25所述的半导体器件，其中，所述栅极包括第一导电材料，并且所述介入部包括与所述第一导电材料不同的第二导电材料。
27.根据权利要求25所述的半导体器件，其中，每个介入部设置在由存储单元阵列中的同列的两个相邻的柱限定的空间之间。
28.根据权利要求25所述的半导体器件，其中，所述栅极是氮化钛，并且所述介入部是钨。
29.根据权利要求25所述的半导体器件，其中，所述第一导电线是埋入式字线，并且所述第二导电线是埋入式位线；以及
每条埋入式字线具有竖向尺寸和横向尺寸，所述竖向尺寸大于所述横向尺寸。
30.根据权利要求29所述的半导体器件，其中，所述埋入式字线的竖向尺寸对横向尺寸的比率为1.5或更大。
31.一种半导体器件，包括：
基板，其具有主侧；
第一柱，其相对于所述基板的主侧竖直延伸，所述第一柱限定有第一导电区域、第二导电区域和设置在所述第一柱的第一导电区域与第二导电区域之间的沟道区；
第一栅极，其设置在所述第一柱的沟道区上方；
第二柱，其相对于所述基板的主侧竖直延伸，所述第二柱限定有第一导电区域、第二导电区域和设置在所述第二柱的第一导电区域与第二导电区域之间的沟道区；
第二栅极，其设置在所述第二柱的沟道区上方；
第一埋入式字线，其在所述第一柱和所述第二柱下方沿第一方向延伸，所述第一埋入式字线构造成将第一控制信号提供至所述第一栅极；
第一介入部，其将所述第一埋入式字线和所述第一栅极连接起来，使得所述第一控制信号能够经由所述第一埋入式字线而施加至所述第一栅极；
第二埋入式字线，其在所述第一柱和所述第二柱下方沿平行于所述第一埋入式字线的方向延伸，所述第二埋入式字线构造成将第二控制信号提供到所述第二栅极；以及
第二介入部，其将所述第二埋入式字线和所述第二栅极连接起来，使得所述第二控制信号能够经由所述第二埋入式字线而施加至所述第二栅极。
32.一种制造竖直栅极晶体管器件的方法，所述方法包括：
在材料层上方提供埋入式字线，所述埋入式字线沿第一方向延伸；
在所述埋入式字线上方提供埋入式位线，所述埋入式位线沿与所述第一方向不同的第二方向延伸，所述埋入式字线和所述埋入式位线借助于至少一个绝缘材料层而彼此分开；
形成柱，所述柱在所述埋入式位线和所述埋入式字线上方竖直延伸，所述柱限定有第一导电区域、第二导电区域和设置在所述第一导电区域与所述第二导电区域之间的沟道区；
在所述柱上方形成栅极介电层；
在所述柱的沟道区处在栅极介电层上形成栅极；以及
形成介入部，所述介入部将所述埋入式字线和所述栅极连接起来，以使得第一控制信号能够经由所述埋入式字线施加到所述栅极。
33.根据权利要求32所述的方法，其中，所述材料层是第一基板，所述埋入式字线形成在所述第一基板上，所述埋入式位线形成在第二基板上，该方法还包括：
将所述第一基板和所述第二基板接合起来以获得接合基板，
所述柱形成在所述接合基板的主侧。
34.根据权利要求32所述的方法，还包括：
在所述栅极介电层上形成栅极材料；
在所述栅极材料上方沉积介电材料；
蚀刻所述介电材料以使所述栅极材料的上部露出，同时继续使所述介电材料覆盖栅极材料的下部；
蚀刻所述栅极材料的上部，所述栅极材料的剩余的下部限定所述栅极；
蚀刻所述绝缘材料层以使所述埋入式字线的一部分露出；
沉积第一导电材料以接触所述埋入式字线的露出部分；以及
在所述第一导电材料上方沉积第二导电材料，以接触所述栅极，
其中，所述第一导电材料和所述第二导电材料限定所述介入部。
35.根据权利要求34所述的方法，还包括：
在所述栅极材料上方沉积所述介电材料，
其中，所述介电材料是旋涂式介电质。
36.根据权利要求35所述的方法，其中，所述第一导电材料和所述第二导电材料是钨。
37.根据权利要求36所述的方法，其中，所述栅极材料是氮化钛。
38.根据权利要求35所述的方法，其中，所述第一导电材料和所述第二导电材料包括不同的导电材料。
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