JP2010515285A - スケーラブルな２端子ナノチューブスイッチを有する、不揮発性抵抗変化メモリ、ラッチ回路、および動作回路 - Google Patents

スケーラブルな２端子ナノチューブスイッチを有する、不揮発性抵抗変化メモリ、ラッチ回路、および動作回路 Download PDF

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Abstract

【課題】
ナノファブリック材料およびスケーラブルな不揮発性ナノチューブスイッチに基づく、スケーラブルなラッチ回路、不揮発性メモリおよび動作回路を提供する。
【解決手段】
不揮発性抵抗変化メモリが提供される。このメモリは少なくとも１つの不揮発性メモリセルと選択回路とを含む。各メモリセルは、導電端子間に配置され、かつ導電端子と電気的に結合しているナノチューブファブリック部材を有する２端子ナノチューブスイッチングデバイスを含む。選択回路は、読出しおよび書込み動作のために２端子ナノチューブスイッチングデバイスを選択するように動作する。制御信号に応答して、書込み制御回路が書込み信号を選択されたメモリセルに供給して、ナノチューブファブリック部材の抵抗変化を引き起こし、この抵抗がメモリセルの情報状態に対応する。選択されたメモリセルと結合している抵抗検知回路は、ナノチューブファブリック部材の抵抗を検知し、制御信号を書込み制御回路に提供する。読出し回路はメモリセルの対応する情報状態を読み出す。複数の不揮発性レジスタファイル内で使用する不揮発性ラッチ回路および不揮発性レジスタファイル構成回路もまた提供される。
【選択図】 図１Ａ

Description

本発明は、一般にナノチューブスイッチング素子の分野に関する。
半導体産業では、論理状態の不揮発性記憶のためにヒューズまたはアンチヒューズを使用する。導電状態または非導電状態におけるヒューズ（またはアンチヒューズ）の不揮発性抵抗状態は、第１または第２論理状態を示すために用いられる。ラッチ回路は、ヒューズ（またはアンチヒューズ）の不揮発性抵抗状態を、論理１または０を示す対応する電圧レベルに変換する。
レーザーヒューズとも称される、ある種類のヒューズでは、ヒューズ素子は金属またはポリシリコン材料から形成される。ヒューズは、例えば、米国特許第５，３４５，１１０号（この出願の全内容は参照により本明細書に引用したものとする）に記載されているように、レーザーアブレーションによりプログラム化され（溶断、または非導電にする）、対応するラッチ回路がヒューズの不揮発状態を読み出す。
半導体産業では、レーザーヒューズをより汎用性の高い、より電気的に高密度のプログラマブルヒューズ（ｅ−ヒューズと）素子に置き換えている。しかし、ｅ−ヒューズは、典型的には、ミリアンペア範囲のプログラミング電流を必要とし、例えば９０ｎｍ、６５ｎｍ、４５ｎｍおよびより高密度といったような、新しい高密度技術ノードに対して、より小さい物理的寸法およびより低いプログラミング電流レベルに低減することは困難である。
半導体産業ではまた、レーザーヒューズをより汎用性の高い、電気的に高密度のプログラマブルアンチヒューズ（ａ−ヒューズと）素子に置き換えている。アンチヒューズは、例えば、１〜１０ｕＡといった低いマイクロアンペア範囲にプログラミング電流を低減するが、プログラミング電圧は典型的には８から１２ボルト範囲にある。アンチヒューズは、新しいより高密度の技術ノードに対して、より小さい物理的寸法およびより低いプログラミング電圧レベルに低減することが困難である。ヒューズおよびアンチヒューズを使用するラッチは、Ｂｅｒｔｉｎらの米国特許第６，５７０，８０６号に説明されており、この特許の全内容は参照により本明細書に引用したものとする。
ヒューズまたはアンチヒューズとして、またはヒューズおよびアンチヒューズの両方として使用されるスケーラブルな素子、またはヒューズとアンチヒューズと間で複数回あるいはより一般的に複数回オン／オフを切り換えできる素子と、シリコン技術を用いて容易に集積化し、より小さい物理的寸法にスケール変更でき、ナノアンペアまたは低マイクロアンペア範囲の低電流値を用いてプログラムし、および５ボルト以下のより低いプログラミング電圧にスケール変更できる、対応するラッチ回路と、を提供することが望ましいであろう。
特定の用途では、一連のレジスタファイル内のレジスタファイルステージを選択または選択または解除する（バイパスする）ために、オンとオフ状態とを切り換えるのに使用できるスケーラブルな素子を提供することが望ましいであろう。このようなスケーラブルな素子がヒューズとして使用される場合、対応するレジスタファイルステージを選択解除（バイパス）して、一連のレジスタファイルから欠陥のあるレジスタファイルステージを除去してもよい。
特定の用途では、また、メモリセル内の情報状態を提供するために、オンとオフ状態とを切り換えるのに使用できる、スケーラブルな素子を提供することが望ましいであろう。さらに、他の用途では、メモリセルにおける複数の情報状態を提供するために、複数の導電状態間を切り換えるのに使用できるスケーラブルな素子が望ましい。既存のメモリ技術を用いてこのような素子を集積化することはさらに望ましい。既存の商業利用可能な技術は、一般的に、不揮発性であるが、ランダムにアクセスできない、低い密度、高い生産コスト、および複数の書き込みを高信頼性の回路機能で可能にするには限定された能力を有するか、あるいは揮発性であって、複雑なシステム設計を有するかまたは低密度を有するか、のいずれかである。少なくともいくつかの目的に対しては、理想的な不揮発性メモリは、メモリセルを選択的にアクティブにして、情報状態に正確にプログラムできる場合、複数の情報状態の不揮発性の記憶を可能にするメモリである。
本発明は、ナノファブリック材料およびスケーラブルな不揮発性ナノチューブスイッチに基づく、スケーラブルなラッチ回路、不揮発性メモリおよび動作回路を提供する。
［関連出願の相互参照｝
本願は米国特許法第１１９条（ｅ）により、以下の出願の優先権を主張するものであり、これら出願の全内容は参照により本明細書に引用したものとする。
米国仮特許出願第６０／８３６，３４３号の、発明の名称「電子ヒューズ置換素子としてのスケーラブルな不揮発性ナノチューブスイッチ（Ｓｃａｌａｂｌｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ ａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｆｕｓｅ Ｒｅｐｌａｃｅｍｅｎｔ Ｅｌｅｍｅｎｔｓ）」、２００６年８月８日出願、
米国仮特許出願第６０／８３６，４３７号の、発明の名称「不揮発性ナノチューブダイオード（Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅ）」、２００６年８月８日出願、
米国仮特許出願第６０／８４０，５８６号の、発明の名称「不揮発性ナノチューブダイオード（Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅ）」、２００６年８月２８日出願、
米国仮特許出願第６０／８５５，１０９号の、発明の名称「不揮発性ナノチューブキューブ（Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｃｕｂｅｓ）」、２００６年１０月２７日出願、および
米国仮特許出願第６０／９１８，３８８号の、発明の名称「不揮発性ナノチューブブロックを使用するメモリ素子およびクロスポイントスイッチおよびそれらのアレイ」、２００７年３月１６日出願。
本願は以下の出願の一部継続出願であって、米国特許法第１２０条により優先権を主張するものであり、これら出願の全内容は参照により本明細書に引用したものとする。
米国特許出願第１１／２８０，７８６号の、発明の名称「２端子ナノチューブデバイスおよびシステムならびにそれら製造する方法（Ｔｗｏ−Ｔｅｒｍｉｎａｌ Ｎａｎｏｔｕｂｅ Ｄｅｖｉｃｅｓ Ａｎｄ Ｓｙｓｔｅｍｓ Ａｎｄ Ｍｅｔｈｏｄｓ Ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ）」、２００５年１１月１５日出願、
米国特許出願第１１／２７４，９６７号の、発明の名称「再プログラム可能な抵抗を有するナノチューブ部材を使用するメモリアレイ（Ｍｅｍｏｒｙ Ａｒｒａｙｓ Ｕｓｉｎｇ Ｎａｎｏｔｕｂｅ Ａｒｔｉｃｌｅｓ Ｗｉｔｈ Ｒｅｐｒｏｇｒａｍｍａｂｌｅ Ｒｅｓｉｓｔａｎｃｅ）」、２００５年１１月１５日出願、および
米国特許出願第１１／２８０，５９９号の、発明の名称「ナノチューブスイッチを使用する不揮発性シャドウラッチ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｈａｄｏｗ Ｌａｔｃｈ Ｕｓｉｎｇ Ａ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈ）」、２００５年１１月１５日出願。
本願は以下の出願に関連し、これら出願の全内容は参照により本明細書に引用したものとする。
米国特許出願（番号未定）の、発明の名称「電子ヒューズ置換素子としてスケーラブルな不揮発性ナノチューブスイッチを有するラッチ回路および動作回路（Ｌａｔｃｈ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｏｐｅｒａｔｉｏｎ Ｃｉｒｃｕｉｔｓ Ｈａｖｉｎｇ Ｓｃａｌａｂｌｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ ａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｆｕｓｅ Ｒｅｐｌａｃｅｍｅｎｔ Ｅｌｅｍｅｎｔｓ）」、同日出願、
米国特許出願（番号未定）の、発明の名称「スケーラブルな２端子ナノチューブスイッチを有する不揮発性抵抗メモリ（Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｉｅｓ Ｈａｖｉｎｇ Ｓｃａｌａｂｌｅ Ｔｗｏ−ｔｅｒｍｉｎａｌ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ）」、同日出願、
米国特許出願（番号未定）の、発明の名称「不揮発性ナノチューブブロックを使用するメモリ素子、クロスポイントスイッチおよびこれらのアレイ（Ｍｅｍｏｒｙ Ｅｌｅｍｅｎｔｓ ａｎｄ Ｃｒｏｓｓ Ｐｏｉｎｔ Ｓｗｉｔｃｈｅｓ ａｎｄ Ａｒｒａｙｓ ｏｆ Ｓａｍｅ Ｕｓｉｎｇ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ）」、同日出願、
米国特許出願（番号未定）の、発明の名称「不揮発性ナノチューブダイオード、不揮発性ナノチューブブロック、およびそれらを使用するシステム、ならびにそれらを製造する方法（Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ）」、同日出願、
米国特許出願（番号未定）の、発明の名称「不揮発性ナノチューブダイオード、不揮発性ナノチューブブロック、およびそれらを使用するシステム、ならびにそれらを製造する方法（Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ）」、同日出願、
米国特許出願（番号未定）の、発明の名称「不揮発性ナノチューブダイオード、不揮発性ナノチューブブロック、およびそれらを使用するシステム、ならびにそれらを製造する方法（Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ）」、同日出願、
米国特許出願（番号未定）の、発明の名称「不揮発性ナノチューブダイオード、不揮発性ナノチューブブロック、およびそれらを使用するシステム、ならびにそれらを製造する方法（Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ）」、同日出願、
米国特許出願（番号未定）の、発明の名称「不揮発性ナノチューブダイオード、不揮発性ナノチューブブロック、およびそれらを使用するシステム、ならびにそれらを製造する方法（Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ）」、同日出願、および
米国特許出願（番号未定）の、発明の名称「不揮発性ナノチューブダイオード、不揮発性ナノチューブブロック、およびそれらを使用するシステム、ならびにそれらを製造する方法（Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ）」、同日出願。
本発明の一態様によれば、不揮発性ラッチ回路が提供される。不揮発性ラッチ回路は、論理状態を入力できる入力端子と、論理状態を出力できる出力端子と、２つの導電接点間に配置され、それらと電気的に結合しているナノチューブファブリック部材を有するナノチューブスイッチング素子とを含む。ナノチューブスイッチング素子は、相対的に低い抵抗状態と相対的に高い抵抗状態とを切り換えることができ、相対的に低いまたは相対的に高い抵抗状態を不揮発的に保持することができる。不揮発性ラッチ回路は、入力端子とナノチューブスイッチング素子との間に電気的に配置された少なくとも１つの半導体素子を有する揮発性ラッチ回路を含み、入力端子に入力される論理状態を受け取り、揮発的に記憶することができる。ナノチューブスイッチング素子が相対的に低い抵抗状態にあるとき、揮発性ラッチ回路は第１論理状態を保持し、出力端子に第１論理状態を出力する。ナノチューブスイッチング素子が相対的に高い抵抗状態にあるとき、揮発性ラッチ回路は出力端子に出力される第２論理状態を保持する。
本発明の一実施形態では、電子ラッチ回路は、複数の電界効果トランジスタを備えるインバータ回路を含む。
本発明の一実施形態では、ナノチューブスイッチング素子は、相対的に低い抵抗状態と相対的に高い抵抗状態とを複数回切り換えることができる。
本発明の別の実施形態では、電子ラッチ回路は、ナノチューブスイッチング素子の相対的に低い抵抗状態を、出力端子で出力される第１論理状態に対応する相対的に高い電圧レベルに変換する。電子ラッチ回路は、ナノチューブスイッチング素子の相対的に高い抵抗状態を、出力端子に出力される第２論理状態に対応する相対的に低い電圧レベルに変換する。
本発明の別の態様では、不揮発性ラッチ回路はメモリセルと電気的に結合している。不揮発性ラッチ回路が第１論理状態を出力するとき、メモリセルはアクティブであり、不揮発性ラッチ回路が第２論理状態を出力するとき、メモリセルは非アクティブである。
本発明の別の実施形態では、不揮発性ラッチ回路はメモリセルに対する冗長回路を備え、前記メモリセルが動作不能のときは、前記メモリセルをバイパスすることができる。
本発明の別の実施形態では、不揮発性ラッチ回路はメモリセルと電気的に結合し、第１および第２メモリ状態を記憶できる。第１メモリ状態は第１論理状態として入力端子に入力され、不揮発的に保持され、不揮発性ラッチ回路によって第１論理状態として出力される。第２メモリ状態は第２論理状態として入力端子に入力され、不揮発的に保持され、不揮発性ラッチ回路によって第２論理状態として出力される。
本発明の別の実施形態では、不揮発性ラッチ回路はメモリセルに対する冗長回路を備え、それぞれ第１および第２メモリ状態に対応する、第１および第２論理状態を不揮発的に保持できる。
本発明の別の実施形態では、メモリセルはＮＲＡＭアレイのセルを備える。
本発明の別の実施形態では、不揮発性ラッチ回路はメモリセルにおけるエラーを訂正するために第１および第２論理状態のうちの一方を保持する。
本発明の別の実施形態では、不揮発性ラッチ回路はメモリ回路と電気的に結合している。入力端子に入力される電気刺激は時間変化電気刺激を含む。出力端子で出力される電気刺激は時間変化電気刺激を含む。不揮発性ラッチ回路は、入力端子における時間変化電気刺激と出力端子における時間変化電気刺激との間に、制御可能な遅延を生成することによりメモリ回路の動作を制御する。
本発明の別の実施形態では、不揮発性ラッチ回路は、実質的に選択される立上がり時間と実質的に選択される立下り時間とを備える実質的に２モード信号を含む制御可能な遅延を生成する。
本発明の別の実施形態では、ナノチューブスイッチング素子は、相対的に低い抵抗状態から相対的に高い抵抗状態にのみ切り換えることができるワンタイム・プログラマブル・ヒューズを備える。
本発明の別の態様によれば、複数の不揮発性レジスタファイルとともに使用する不揮発性レジスタファイル構成回路が提供される。不揮発性レジスタファイル構成回路は、入力電圧端子と、選択回路と、入力電圧端子に電気的に結合しているおよび複数のナノチューブヒューズ素子とを含む。ナノチューブヒューズ素子のそれぞれは、複数の不揮発性レジスタファイルのうちの１つおよび選択回路と電気的に結合している。ナノチューブヒューズ素子のそれぞれは、ナノチューブファブリック部材と２つの導電接点とを含み、ナノチューブファブリック部材はこれら２つの導電接点の間に配置され、かつこれら２つの導電接点と電気的に結合している。ナノチューブヒューズ素子は、電気刺激に応答して、オン状態からオフ状態に切り換えることができる。オン状態は第１端子と第２端子との間の相対的に低い抵抗に対応し、オフ状態は２つの電気接触部間の相対的に低い抵抗に対応する。ナノチューブヒューズ素子がオン状態にあるとき、対応する不揮発性レジスタファイルはアクティブであり、入力電圧端子における電気刺激に応答する。ナノチューブヒューズ素子がオフ状態にあるとき、対応する不揮発性レジスタファイルは非アクティブであり、入力電圧端子における電気刺激に応答しない。選択回路は、選択されたナノチューブヒューズ素子のそれぞれに電気信号を加えることにより、対応するレジスタファイルを選択的にバイパスできる。
本発明の別の実施形態では、選択回路は、欠陥のあるレジスタファイルに応答して、複数のレジスタファイルのうちの１つを選択的にバイパスする。
本発明の別の実施形態では、複数のナノチューブヒューズ素子のうちの１つがオン状態にあるとき、対応する不揮発性レジスタファイルは、入力電圧端子における電気信号に応答して複数の情報状態で動作することができる。
本発明の別の実施形態では、ナノチューブヒューズ素子は、ワンタイム・プログラマブルである。
本発明の別の態様によれば、不揮発性メモリはビット線と、ワード線と、少なくとも１つの不揮発性メモリセルとを含む。各メモリセルは、第１および第２導電端子と、第１導電端子と第２導電端子の間に配置され、それらと電気的に結合しているナノチューブファブリック部材とを備える２端子ナノチューブスイッチングデバイスとを有する。各メモリセルはまた、ビット線およびワード線と電気的に結合しているセル選択回路を有し、この選択回路は、ビット線およびワード線のうちの少なくとも１つの起動に応答して、読取りおよび書込み動作のために２端子ナノチューブスイッチングデバイスを選択する。不揮発性メモリは書込み制御回路を含み、この書込み制御回路は、制御信号に応答して、書込み信号を選択されたメモリセルに供給してナノチューブファブリック部材の抵抗変化を発生させ、これによりナノチューブファブリック部材の抵抗値がメモリセルの情報状態に対応するようにする。不揮発性メモリは選択された不揮発性メモリセルと電気的に結合している抵抗検知回路を含み、この抵抗検知回路は、ナノチューブファブリック部材の抵抗を検知し、書込み制御回路に制御信号を提供する。不揮発性メモリは選択された不揮発性メモリセルと電気的に結合している読取り回路を含み、この読取り回路はメモリセルの対応する情報状態を読み取る。
本発明の別の実施形態では、ナノチューブスイッチングデバイスの第１導電端子は、セル選択回路と電気的に結合し、ナノチューブスイッチングデバイスの第２導電端子は基準電圧線と電気的に結合している。
本発明の別の実施形態では、書込み制御回路はビット線およびワード線と電気的に結合している。
本発明の別の実施形態では、ナノチューブスイッチングデバイスの第１導電端子は書込み制御回路により供給される書込み信号を受け取り、ナノチューブスイッチングデバイスの第２導電端子はワード線およびビット線の少なくとも１つと電気的に結合している。
本発明の別の実施形態では、書込み信号を供給することは、選択された電圧を有する電気刺激を供給することを含む。
本発明の別の実施形態では、書込み信号を供給することは選択された電流を有する電気刺激を供給することを含む。
本発明の別の実施形態では、ナノチューブスイッチング素子はさらに、ナノチューブファブリック部材の実質的に反対側に配置された第１および第２絶縁体領域を備える。
本発明の別の実施形態では、第１および第２絶縁体領域のうちの少なくとも１つは誘電材料を含む。
本発明の別の実施形態では、ナノチューブファブリック部材の少なくとも一部は、第１および第２絶縁体領域のうちの１つの少なくとも一部から間隙により分離されている。
本発明の別の実施形態では、メモリセルの情報状態は、複数回数プログラムし、消去することができる。
本発明の別の実施形態では、書込み制御回路は少なくとも３つの書込み信号を書き込むための回路を含み、この少なくとも３つの書込み信号のそれぞれは、他の書込み信号に対応する抵抗値とは異なる、対応する抵抗値を、ナノチューブファブリック部材に発生させる信号である。
本発明の別の実施形態では、少なくとも３つの書込み信号により発生する対応する抵抗値は複数の低い抵抗値と１つの高い抵抗値とを含む。
本発明の別の実施形態では、複数の低い抵抗値はそれぞれ、約１キロオームから約１メガオームの範囲にあり、ここでは高い抵抗値は少なくとも１００メガオームである。
本発明の別の実施形態では、書込み制御回路は４つの書込み信号を書き込むための回路を含み、この結果、メモリセルは第１の情報状態、第２の情報状態、第３の情報状態および第４の情報状態の１つを記憶することができる。
本発明の別の実施形態では、抵抗検知回路は選択された不揮発性メモリセルと、基準抵抗値に電気的に結合しているフィードバック回路とを備え、フィードバック回路は選択された不揮発性メモリセルのナノチューブファブリック部材の抵抗値と基準抵抗値を比較し、選択された不揮発性メモリセルへの書込み信号を選択的に遮断できる。
本発明の別の実施形態では、ナノチューブファブリック部材の抵抗値は相対的に低い抵抗値および相対的に高い抵抗値のうちの１つから選択される。
本発明の別の実施形態では、相対的に低い抵抗値は第１の情報状態に対応し、相対的に高い抵抗値は第２の情報状態に対応する。
本発明の別の実施形態では、書込み信号を供給することは、複数の連続的な、増加的に変化する電圧パルスを選択された間隔で供給することを含む。
本発明の別の実施形態では、各電圧パルスが書込み制御回路により供給された後、フィードバック回路はナノチューブファブリック部材の抵抗を検知し、ナノチューブファブリック部材の抵抗値と基準抵抗値を比較する。
本発明の別の実施形態では、不揮発性メモリは第１書込み動作が可能であり、この書込み動作では、フィードバック回路がナノチューブファブリック部材の抵抗として相対的に低い抵抗値を検知し、書込み信号を選択的に遮断するまで電圧パルスが印加される。
本発明の別の実施形態では、不揮発性メモリは第２書込み動作が可能であり、この書込み動作では、フィードバック回路がナノチューブファブリック部材の抵抗として相対的に高い抵抗値を検知し、書込み信号を選択的に遮断するまで、電圧パルスが印加される。
本発明の別の実施形態では、ナノチューブスイッチング素子はワンタイム・プログラマブル・ナノチューブヒューズを備え、ナノチューブファブリック部材は相対的に低い抵抗値から相対的に高い抵抗値にのみ切り換えることができる。
本発明の別の実施形態では、書込み制御回路は、ある範囲の抵抗値から基準抵抗値を選択する。
本発明の別の実施形態では、フィードバック回路は、ナノチューブスイッチング部材の抵抗値が基準抵抗値とほぼ等しいとき、選択された不揮発性メモリセルのナノチューブスイッチングデバイスへのビット線上の書込み信号を選択的に遮断する。
本発明の別の実施形態では、読取り回路はセンス増幅器回路を含み、抵抗検知回路はセンス増幅器回路と電気的に結合し、抵抗検知回路はセンス増幅器回路に応答して制御信号を書込み制御回路に提供し、書込み制御回路が選択された不揮発性メモリセルに書込み信号を供給することを選択的に停止する。
本発明の別の実施形態では、センス増幅器回路によって抵抗検知回路によって提供される制御信号は、書込み制御回路がナノチューブファブリック部材の抵抗変化を引き起こすことを選択的に停止する。
本発明の別の実施形態では、ナノチューブファブリック部材の抵抗値は、複数の低い抵抗値と１つの相対的に高い抵抗値とを含む複数の抵抗値のうちの１つから選択される。
本発明の別の実施形態では、書込み信号を供給することは、選択された間隔の、複数の連続的な、増加的に変化する電圧パルスを供給することを含む。
本発明の別の実施形態では、センス増幅器回路は、各電圧パルスが書込み制御回路により供給された後に、ナノチューブファブリック部材の抵抗値を検知する。
本発明の別の実施形態では、不揮発性メモリは第１書込み動作が可能であり、この書込み動作では、複数の低い抵抗値のうちの少なくとも１つがセンス増幅器回路により検知されるまで、電圧パルスが選択された不揮発性メモリセルに供給される。
本発明の別の実施形態では、センス増幅器回路は選択されたメモリセルに内の複数の低い抵抗値のうちの少なくとも１つを検知し、抵抗検知回路はセンス増幅器回路に応答して、書込み制御回路が選択されたメモリセルの情報状態を書き込むことを選択的に停止する。
本発明の別の実施形態では、不揮発性メモリは第２書込み動作が可能であり、この書込み動作では、相対的に高い抵抗値が検知されるまで、電圧パルスが選択された不揮発性メモリセルに供給される。
本発明の別の実施形態では、センス増幅器回路は選択されたメモリセル内の相対的に高い抵抗値を検知し、抵抗検知回路はセンス増幅器回路に応答して、書込み制御回路が選択されたメモリセルの情報状態を書き込むことを選択的に停止する。
本発明の別の実施形態では、ナノチューブスイッチング素子は、第１抵抗値から第２抵抗値に切り換えることだけが可能なナノチューブファブリック部材を有する、ワンタイム・プログラマブル・ナノチューブヒューズを備える。
図面において、
不揮発性レジスタファイル回路の実施形態の図である。 不揮発性レジスタファイルステージ回路の実施形態の図である。 本発明の一実施形態による、不揮発性ナノチューブスイッチに対する繰り返しデータ結果の図である。 本発明の別の実施形態による、追加の冗長不揮発性レジスタファイルステージおよび対応する選択回路を備える、図１Ａの不揮発性レジスタファイルの概略図である。 本発明の他の実施形態による、最終の不揮発性レジスタファイルを形成する際に、不揮発性レジスタファイルを選択または選択解除（バイパス）するために使用されるスイッチの図である。 本発明の他の実施形態による、最終の不揮発性レジスタファイルを形成する際に、不揮発性レジスタファイルを選択または選択解除（バイパス）するために使用されるスイッチの図である。 本発明の他の実施形態による、最終の不揮発性レジスタファイルを形成する際に、不揮発性レジスタファイルを選択または選択解除（バイパス）するために使用されるスイッチの図である。 本発明の別の実施形態による、図２に示された不揮発性レジスタファイル回路の一部として使用できる、レーザーヒューズラッチのラッチ回路の概略図である。 本発明の別の実施形態による、図４に示されたラッチ回路の動作において使用される波形図である。 本発明の他の実施形態による、パターン化ナノファブリック抵抗の図である。 本発明の他の実施形態による、パターン化ナノファブリック抵抗の図である。 本発明の他の実施形態による、パターン化ナノファブリック抵抗の図である。 本発明の他の実施形態による、パターン化ナノファブリック抵抗の図である。 本発明の別の実施形態による、図２において説明される、不揮発性レジスタファイルの一部として使用できる電子ヒューズまたは電子アンチヒューズを使用するラッチ回路の図である。 本発明の別の実施形態による、図２において説明される、不揮発性レジスタファイルの一部として使用できるプログラミング素子として、不揮発性ナノチューブスイッチを使用するラッチ回路の図である。 本発明の他の実施形態による、不揮発性ナノチューブスイッチの断面図およびＳＥＭ平面図である。 本発明の他の実施形態による、不揮発性ナノチューブスイッチの断面図およびＳＥＭ平面図である。 本発明の他の実施形態による、不揮発性ナノチューブスイッチの断面図およびＳＥＭ平面図である。 本発明の他の実施形態による、不揮発性ナノチューブスイッチの断面図およびＳＥＭ平面図である。 本発明の別の実施形態による、消去電圧の電圧値変化を示す、変化するチャネル長のいくつかの不揮発性ナノチューブスイッチのグラフである。 本発明の別の実施形態による、消去電圧および消去電流を時間の関数として示す不揮発性ナノチューブスイッチのグラフである。 本発明の別の実施形態による、１００サイクルの間に測定されるオン状態の抵抗およびオフ状態の抵抗を示すナノチューブスイッチのグラフである。 本発明の別の実施形態による、構成制御レジスタの概略図である。 本発明の別の実施形態による、追加の冗長不揮発性レジスタファイルステージおよび対応する選択回路を備える、図１Ａの不揮発性レジスタファイルの（図２に対する）代替概略図である。 本発明の別の実施形態による、追加の冗長不揮発性レジスタファイルステージおよび対応する選択回路を備える、図１Ａの不揮発性レジスタファイルの（図１２に対する）代替概略図である。 本発明の別の実施形態による、図１３Ａにおいて使用される不揮発性構成制御レジスタの回路図である。 本発明の別の実施形態による、同期レジスタファイルアーキテクチャ適用を示す。 本発明の別の実施形態による、クロックタイミングを最適化するために制御された遅延回路を備える同期レジスタファイルアーキテクチャを示す。 本発明の別の実施形態による、ＣＰＵとキャッシュの間の重要な同期タイミングの例を示す。 本発明の別の実施形態による、ＣＰＵとキャッシュの間の重要な同期タイミングの例を示す。 本発明の別の実施形態による、ＣＰＵとキャッシュの間の重要な同期タイミングの例を示す。 本発明の別の実施形態による、ＣＰＵとキャッシュの間の重要な同期タイミングの例を示す。 本発明の別の実施形態による、ＣＰＵとキャッシュの間の重要な同期タイミングの例を示す。 本発明の別の実施形態による、制御可能遅延回路を使用する、ＣＰＵとキャッシュの間の最適化タイミングの例を示す。 本発明の別の実施形態による、制御可能遅延回路を使用する、ＣＰＵとキャッシュの間の最適化タイミングの例を示す。 本発明の別の実施形態による、制御可能遅延回路を使用する、ＣＰＵとキャッシュの間の最適化タイミングの例を示す。 本発明の別の実施形態による、タイミング制御のために不揮発性ナノチューブスイッチベースのラッチを使用する遅延制御回路を示す。 本発明の別の実施形態による、電圧源を用いてラッチ回路における不揮発性ナノチューブスイッチの状態を変更するために使用される、駆動回路を示す。 本発明の別の実施形態による、電流制限を備える電圧源を用いてラッチ回路における不揮発性ナノチューブスイッチの状態を変更するために使用される、駆動回路を示す。 本発明の別の実施形態による、電流ミラーにより制御される電流を備える電圧源を用いてラッチ回路における不揮発性ナノチューブスイッチの状態を変更するために使用される、駆動回路を示す。 本発明の別の実施形態による、ＮＲＡＭアレイセルを所定の抵抗値に駆動する、不揮発性ナノチューブスイッチ抵抗制御回路を示す。 本発明の別の実施形態による、ＮＲＡＭメモリシステムに組み込まれた図１７Ｄの回路を示す。 本発明の別の実施形態による、製造時の不揮発性ナノチューブスイッチのオン抵抗値を示す。 本発明の別の実施形態による、５０サイクル後の不揮発性ナノチューブスイッチのオンおよびオフ抵抗値を示す。 本発明の別の実施形態による、選択された電圧レベルにおいてプログラムされたナノチューブスイッチの数の例を示す。 本発明の別の実施形態による、１ボルトのビット線の読出し電圧に対応する様々な読出し電流においてプログラムされたナノチューブスイッチの数の例を示す。 本発明の本実施形態による、選択された抵抗範囲内で動作するナノチューブスイッチの数の例を示し、ここでは抵抗値は１ボルトの図１９Ｂの読出し電流に対応する。 本発明の本実施形態による、選択された電圧レベルにおける中間電流レベルおよび対応する飽和電流レベルの例を示す。 本発明の本実施形態による、選択された中間スイッチのオン状態の抵抗レベルにおける中間飽和電流レベルの例を示す。 本発明の実施形態による直列回路を示す。 本発明の別の実施形態による並列回路を示す。 本発明の別の実施形態による、組み合わされた直列／並列回路を示す。 本発明の別の実施形態による、ＮＦｌａｓｈメモリ回路図を示す。 本発明の別の実施形態による、ＮＦｌａｓｈメモリ回路図を示す。 本発明の別の実施形態による、ＮＦｌａｓｈメモリに対応する平面図を示す。 本発明の別の実施形態による、ＮＡＮＤサブアレイの断面図を示す。 本発明の別の実施形態による、ナノチューブ直列抵抗ネットワークがプログラムまたは消去動作を用いて電子的に形成され、調整される、電子制御式直列抵抗ネットワークを示す。 本発明の別の実施形態による、ナノチューブ直列抵抗の等価回路を示す。 本発明の別の実施形態による、ナノチューブベースの電子的に調整されるオンチップ電圧レギュレータを示す。 本発明の別の実施形態による、電子的に形成され、調整される直列／並列の組み合わせの抵抗ネットワークを示す。 本発明の別の実施形態による、直列／並列の組み合わせ抵抗の等価回路を示す。 本発明の別の実施形態による、電子的に形成され、調整される抵抗／キパシタネットワークを示す。 本発明の別の実施形態による、組み合わされた直列／並列の抵抗／キャパシタの等価回路を示す。
不揮発性レジスタファイル
本発明はナノファブリック材料およびスケーラブルな不揮発性ナノチューブスイッチに基づいたスケーラブルなラッチ回路およびメモリセルを提供する。
本発明はまた、不揮発性レジスタファイル、より具体的には、歩留まり向上の目的のための冗長ステージを含むより大きいセットから、個別の不揮発性レジスタファイルステージのより小さいサブセットを選択することにより形成される、不揮発性レジスタファイルを提供する。
本発明はまた、高速の非同期論理回路および同期論理回路およびメモリ回路を提供し、これらの回路では、クロックタイミングおよび信号タイミングは、ナノファブリック材料およびスケーラブルな不揮発性ナノチューブスイッチに基づいた新しいスケーラブルなラッチ回路を使用して改善され、高い歩留まりで、より高性能を実現する。
多くの場合、ヒューズラッチ回路が対応するヒューズ（またはアンチヒューズ）の論理状態を示す論理状態を記憶できることが望ましく、これにより、ラッチ回路が他の回路に接続されるとき、ラッチ回路は、例えば、冗長メモリ素子に対するアドレス再配置、動作モード構成などの他の電子回路に対するプログラミング情報を提供することにより、製造日または他の条件に係わる追跡コードを記憶してもよい。このようなラッチの一つの用途は不揮発性レジスタファイルのための歩留まり向上の領域にある。
図１ＡはＮステージの直列の不揮発性レジスタファイル１０を示し、このレジスタファイル１０は、ステージ１で開始し、ステージＮで終了する、Ｎ回繰り返される、基本的に同一の個別の不揮発性ステージを有する。不揮発性レジスタファイルは、米国特許出願第１１／２８０，５９９号により詳細に記載されている。
データ入力ＤＩはＮＶレジスタファイルステージ１の入力に供給される。ステージ１のデータ出力は、ＮＶレジスタファイルステージＮ−１の出力がＮＶレジスタファイルステージＮの入力を駆動するまで、ＮＶレジスタファイルステージ２のデータ入力を駆動し、以下同様である。ＮＶレジスタファイルステージＮの出力はデータ出力ＤＯを提供する。
不揮発性レジスタファイル１０はレジスタファイル１０の各ステージに供給されるクロックＣＬＫにより同期モードで動作する。不揮発性レジスタファイル１０の各ステージは不揮発性スレーブラッチを駆動する揮発性マスタラッチを含み、この場合、不揮発性スレーブラッチは、揮発性ラッチおよび対応する結合された不揮発性ナノチューブスイッチを含むことにより、電力が除去されるまたは失われたとき、不揮発性モードでラッチの論理状態を記憶する。電力が除去または失われたときの論理状態は、レジスタファイル１０の動作を再開する前に復元される。レジスタファイル１０は、最高速度および選択された技術ノードに対応する電圧レベルＶＤＤで、通常の揮発性モードで動作する。ＶＤＤは、例えば１．５から２．５ボルトであってもよい。クロック周波数は例えば１から１０ＧＨｚまたはそれ以上の範囲であってもよい。
不揮発性レジスタファイル１０を含むチップの一部が電力供給を止められる（電力供給が除去されるまたは失われる）場合、次に不揮発性レジスタファイル１０の各ステージの揮発性部分からのデータ（論理状態）は、米国特許第１１／２８０，５９９号に記載されるように、不揮発性ナノチューブスイッチに転送されてもよい。クロックＣＬＫが停止すると、次に動作モードパルスを用いて、電力が遮断される直前に、対応する不揮発性ナノチューブスイッチ内の各ラッチの状態を保存する。次に、電力が不揮発性レジスタファイル１０ならびに関連する論理およびメモリ回路から除去されてもよい。
通常のレジスタファイル１０が復元される場合は、次に電力供給が止められているチップの一部、または全電力が除去または失われている場合はチップ全体が、次に再度電力供給される。次に、米国特許第１１／２８０，５９９号に記載されているように、動作モードパルスを用いて、不揮発性レジスタファイル１０の対応する不揮発性レジスタファイルステージに各不揮発性ナノチューブスイッチのデータ（論理状態）を転送してもよい。次に、クロックＣＬＫが開始され、高速動作が開始される。消去、プログラムおよび読出しといったプログラムモードは、特許出願第１１／２８０，５９９号に開示されている。不揮発性ナノチューブスイッチの製造、半導体プロセスへの組み込み、電気特性、ならびに動作モードおよび動作条件は米国特許出願第１１／２８０，７８６号に開示されている。
不揮発性レジスタファイルステージ回路
図１Ｂは、米国特許出願第１１／２８０，５９９号に記載された不揮発性レジスタファイルステージ回路１５の実施形態を示し、図１Ｂは、図１Ａの不揮発性レジスタファイルステージ１．．．Ｎのいずれか１つに対応する。米国特許出願第１１／２８０，５９９号は様々な不揮発性レジスタファイルステージ回路を記載しており、これらのレジスタファイルステージ回路のいくつかは、結合回路により不揮発性ナノチューブスイッチに結合されたレジスタファイルステージ回路を備え、他のレジスタファイルステージ回路は、不揮発性ナノチューブスイッチに直接結合されたレジスタファイルステージ回路を備える。この例では、レジスタファイルステージ回路１１０２は、回路１１０８により不揮発性ナノチューブスイッチ１１１０に結合されている。
不揮発性レジスタファイルステージ１５は２つの動作モード、すなわち通常実行モードと、電力が切り離されている、ゼロ電力論理状態（またはデータ状態）不揮発性保持モードとを有する。揮発性マスタラッチステージ回路１１０４および揮発性スレーブラッチステージ回路１１０６は、ＬＳＳＤレジスタステージとも称される、レジスタファイルステージ回路１１０２の１つのステージを形成する。
図１Ｂに示すように、揮発性マスタラッチステージ回路１１０４の入力ノード１１１５はデータ入力信号ＤＩを受け取り、ＣＭＯＳ転送ゲート１１３０を駆動する。この転送ゲート１１３０は、交差結合されたＣＭＯＳインバータ１１４５および１１５０により形成された記憶ノード１１３５に接続され、この記憶ノード１１３５を駆動する。ＣＭＯＳ転送ゲート１１３０は、例えば、ＮＭＯＳのみの転送ゲートの代わりにＮＭＯＳおよびＰＭＯＳデバイスの両方を使用して、デバイスのしきい値電圧降下を排除することにより、電源電圧レベルとグラウンド電圧レベルとの全レベル差間での論理「１」および論理「０」の両方の状態遷移を保証する。クロックＣＬＫ１１４０および相補クロックＣＬＫｂ１１４０’は、ＣＭＯＳ転送ゲート１１３０をオンおよびオフにすることにより、入力ノード１１１５における入力信号ＤＩが記憶ノード１１３５を駆動可能にするか、または駆動しないように遮断するために使用され、これにより交差結合されたＣＭＯＳインバータ１１４５および１１５０の論理記憶状態を決定する。本発明の説明におけるインバータは、特に指定しない限り、ＣＭＯＳインバータであることに留意しなければならない。ＣＭＯＳインバータは、電源に接続されたＰＭＯＳプルアップデバイスおよびグラウンドに接続されたＮＭＯＳプルダウンデバイスを含み、Ｈ．Ｂ．Ｂａｋｏｇｌｕによる参考文献、すなわち「ＶＬＳＩのための回路、相互接続、および実装（Ｃｉｒｃｕｉｔｓ，Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ，ａｎｄ Ｐａｃｋａｇｉｎｇ ｆｏｒ ＶＬＳＩ）」（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ，１９９０年，１５２頁）に記載される通り動作する。上記の参考文献の全内容は参照により本明細書に引用したものとする。交差結合インバータ１１４５および１１５０は、ＣＭＯＳ転送ゲート１１６０に接続された記憶ノード１１５５を駆動する。クロックＣＬＫおよび相補クロックＣＬＫｂは、ＣＭＯＳ転送ゲート１１６０をオンおよびオフにすることにより、記憶された論理状態ノード１１５５がスレーブラッチステージ回路１１０６を駆動可能にするか、または駆動しないように遮断するために使用される。
図１Ｂに示すように、揮発性スレーブラッチステージ回路１１０６の入力ノード１１２０（マスタラッチステージ回路１１０４の出力ノードでもある）は、インバータ１１７０を駆動する。インバータ１１７０の出力は出力ノード１１２５におけるデータ出力信号ＤＯであり、またインバータ１１７５の入力を駆動する。インバータ１１７５の出力１１８０はＣＭＯＳ転送ゲート１１８５に接続されている。クロックＣＬＫおよび相補クロックＣＬＫｂは、イネーブルであるとき、インバータ１１７０および１１７５を交差結合するフィードバックループの存在を可能にするか、または遮断するために使用される。通常の高速動作の間、クロックＣＬＫは、１３０ｎｍＣＭＯＳ技術ノードに対して、高速で、例えば３ＧＨｚクロック速度で切り換わる。インバータ１１９０は相補クロックＣＬＫｂまたはＲＥＳＴＯＲＥ ＥＮＡＢＬＥ（復元イネーブル）の相補信号を生成する。データを記憶するとき、ＣＭＯＳ転送ゲート１１８５はオンであり、インバータ１１７０および１１７５は、記憶ノードとして作用するノード１１２０を有する交差結合記憶デバイスを形成する。ＣＭＯＳ転送ゲート１１８５がオフのとき、インバータ１１７０および１１７５は交差結合されず、記憶デバイスを形成しない。スレーブラッチステージ回路１１０６は結合回路１１０８により不揮発性ナノチューブスイッチ１１１０に結合されている。
図１Ｂに示すように、不揮発性ナノチューブスイッチ１１１０は、電源電圧ＶＥＰＲに接続されており、結合回路１１０８を用いて選択される動作モードに対応する１つの（または複数の）消去電圧パルスを供給する。不揮発性ナノチューブスイッチ１１１０はまた、電気接続１１１４により結合回路１１０８のノード１１１６に接続されている。結合回路１１０８は、揮発性スレーブラッチステージ回路１１０６に接続されており、この場合、ノード１１８０および１１２５にそれぞれ接続されている電気接続１１１９および１３２９は、プログラムモードで使用され、電気接続１１１８は復元モードで使用される。
図１Ｂに示すように、結合回路１１０８は消去機能を含む。消去回路はＮＭＯＳトランジスタ１３２０を含み、トランジスタのドレインは共通ノード１３１７に接続され、ソースはグラウンドに接続され、入力ゲートは消去イネーブルパルスに接続されている。消去動作中、トランジスタ１３４２はゼロボルトでプログラムイネーブルパルスにより起動され、共通ノード１３１７は共通ノード１１１６に接続されており、この共通ノード１１１６は不揮発性ナノチューブスイッチ１１１０に接続されて、消去動作を可能にしている。
図１Ｂに示すように、結合回路１１０８はまた、ＰＭＯＳトランジスタ１３４３を含むプログラミング機能を有し、トランジスタのドレインは共通ノード１１１６に接続され、ソースは共通ノード１３５０に接続され、ゲートはインバータ１３３０の出力に接続され、インバータ１３３０の入力はプログラムイネーブル入力に接続されている。共通ノード１３５０は、高電圧変換回路１３６０’を形成する、交差結合ＮＭＯＳトランジスタ１３２５および１３２５’と、ＰＭＯＳトランジスタ１３２７および１３２７’とに接続されている。ＮＭＯＳトランジスタ１３２５および１３２５’のソースはグラウンドに接続されており、ＰＭＯＳトランジスタ１３２７および１３２７’のソースはプログラム電圧ＶＰＲＯＧに接続されている。相補入力１１１９および１３２９は、高電圧変換回路１３６０’の論理状態が揮発性スレーブラッチステージ１１０６の状態に対応するように、それぞれ、高電圧変換回路１３６０’の入力ＮＭＯＳトランジスタ１３２５およびＮＭＯＳ１３２５’に接続されている。プログラミング電圧はＰＭＯＳトランジスタ１３２７を介して共通ノード１３５０に供給され、これは次に、ＰＭＯＳトランジスタ１３４３を介して、共通ノード１１１６および不揮発性ナノチューブスイッチ１１１０に供給される。共通ノード１３５０がＮＭＯＳトランジスタ１３２５によりグラウンドレベルに維持される場合、共通ノード１３５０に供給されるプログラミング電圧は存在せず、不揮発性ナノチューブスイッチ１１１０はプログラムされない。
図１Ｂに示すように、結合回路１１０８はまた、ＰＭＯＳトランジスタ１３６５を含む復元機能を有し、トランジスタのソースはＶＤＤに接続され、ドレインはコネクタ１１１８により揮発性スレーブラッチステージ回路１１０６の入力１１２０に接続されている。復元動作中、ＰＭＯＳトランジスタ１３６５は入力ノード１１２０をＶＤＤにプレチャージするために使用され、その後オフになる。ＮＭＯＳトランジスタ１３７０は、コネクタ１１１８により入力１１２０に接続されているソースと、共通ノード１３１７に接続されているドレインと、復元イネーブル入力に接続されているゲートとを有する。ＮＭＯＳトランジスタ１３４２は、復元中はオン状態であり、入力ノード共通ノード１３１７とＶＥＰＲとの間に、不揮発性ナノチューブスイッチ１１１０を通る放電経路を提供する。ＶＥＰＲは、復元動作中はゼロボルトである。トランジスタ１３７０が復元イネーブル入力により起動される場合、不揮発性ナノチューブスイッチ１１１０がオンであると、入力ノード１１２０は放電され、不揮発性ナノチューブスイッチ１１１０がオフであると、入力ノードはＶＤＤに留まる。揮発性スレーブラッチステージ回路１１０６の状態は不揮発性ナノチューブスイッチ１１１０の不揮発性状態に対応する状態に復元される。
通常実行モードの間、結合回路１１０８は非アクティブであり、不揮発性ナノチューブスイッチ１１１０はＶＥＰＲにより電源供給されず、また揮発性スレーブラッチステージ回路１１０６から切断される。したがって、揮発性マスタラッチステージ回路１１０４および揮発性スレーブッチステージ回路１１０６は、１３０ｎｍ技術ノードを用いて製造される論理製品に対して、ＶＤＤ＝１．３ボルトにおいて、高速クロック速度、通常３ＧＨｚで、動作の通常の（従来の）同期論理マスタ／スレーブレジスタ実行モードで動作する。
通常の実行モードでは、クロック周期の開始時に、クロックＣＬＫ１１４０は高電圧から低電圧に変化し、クロック周期の前半は低電圧に留まり、相補クロックＣＬＫｂ１１４０’は低電圧から高電圧に変化し、クロック周期の前半は高電圧に留まる。ＣＭＯＳ転送デバイス１１３０はオンになり、入力ノード１１１５の電圧ＶＩＮを記憶ノード１１３５に結合する。ＣＭＯＳ転送デバイス１１６０はオフになり、揮発性スレーブラッチステージ回路１１０６の入力ノード１１２０から揮発性マスタラッチステージ回路１１０４の出力を分離する。通常の実行モードでは、クロックＣＬＫは揮発性スレーブラッチステージ回路１１０６のモード入力１１９２に接続されており、クロックＣＬＫはＣＭＯＳ転送デバイス１１８５に接続されており、インバータ１１９０の相補クロックＣＬＫｂの出力もまたＣＭＯＳ転送デバイス１１８５に接続されている。この結果、ＣＭＯＳ転送デバイスはまたオフになり、インバータ１１７５の出力１１８０とインバータ１１７０の入力１１２０との間のフィードバック経路を切断し、これによりノード１１２０は記憶ノードとして作用しない。ＤＩ信号は、クロック周期の前半の終了以前に常時正確な論理状態に対応する電圧値に遷移することにより、交差結合インバータ１１４５および１１５０に対して十分な時間維持を提供して、クロック周期の後半の開始時のクロック遷移以前に記憶ノード１１５５上に対応する論理状態を記憶してもよい。
通常の実行モードでは、クロックＣＬＫ１１４０は、低電圧から高電圧に遷移し、クロック周期の後半の開始時は高電圧に留まり、相補クロックＣＬＫｂ１１４０’は、高電圧から低電圧に変化し、クロック周期の後半は低電圧に留まる。ＣＭＯＳ転送デバイス１１３０は、オフになり、記憶ノード１１３５から入力ノード１１１５の入力信号ＤＩを切断し、クロック周期の前半の終了時に入力信号ＤＩに対応する状態に留まり、記憶ノード１１５５は記憶ノード１１３５に対して相補状態に留まる。ＣＭＯＳ転送デバイス１１６０はオンになり、記憶ノード１１５５の状態をインバータ１１７０の入力１１２０に転送する。このインバータ１１７０は出力ノード１１２５をデータ出力信号ＤＯに駆動し、またインバータ１１７５の入力を駆動する。通常の実行モードでは、クロックＣＬＫは揮発性スレーブラッチステージ回路１１６０のモード入力１１９２に接続されており、クロックＣＬＫはＣＭＯＳ転送デバイス１１８５に接続されており、インバータ１１９０の相補クロックＣＬＫｂの出力もまたＣＭＯＳ転送デバイス１１８５に接続されており、この結果、ＣＭＯＳ転送デバイスもまたオンになり、インバータ１１７５の出力１１８０とインバータ１１７０の入力１１２０との間にフィードバック経路を形成することから、ノード１１２０は記憶ノードとして作用するようになる。ＣＭＯＳ転送デバイス１１８５がオンになることにより、インバータ１１７５の出力１１８０は、クロック周期の後半の終了まで、インバータ１１７０の入力を駆動し、スレーブラッチステージ回路の状態を記憶する。
ゼロ電力論理状態（またはデータ）不揮発性保持モードの間、結合回路１１０８は非アクティブであり、不揮発性ナノチューブスイッチ１１１０は、ＶＥＰＲにより電力供給されず、また揮発性スレーブラッチステージ回路１１０６から切断されている。揮発性マスタラッチステージ回路１１０４および揮発性スレーブラッチステージ回路１１０６の電源はゼロボルトである。
動作中において、通常の実行モードからゼロ電力不揮発性保持モードに遷移すると、結合回路１１０８は、電力がオフになる前に、論理状態を揮発性スレーブラッチステージ回路１１０６から不揮発性ナノチューブスイッチ１１１０に転送する。電力がオンに留まる間、クロックＣＬＫは低電圧状態で停止し、相補クロックＣＬＫｂは高電圧状態である。この場合、高電圧状態はＶＤＤ（例えば１．３から２．５ボルト）であり、低電圧状態はゼロボルトである。不揮発性ナノチューブスイッチ１１１０が消去されておらず、したがって以前の論理状態を記憶している場合、結合回路１１０８は消去動作を実行し、その後にプログラム動作を実行するように指示される。不揮発性ナノチューブスイッチ１１１０が消去状態にある場合、プログラムモードは結合回路１１０８を用いて起動される。
消去動作の間、プログラムイネーブル入力電圧はゼロボルトであり、トランジスタ１３４２はインバータ１３３０の出力によりオンに維持される。消去イネーブルパルスは、図１Ｂに示すように、ゼロボルトからＶＤＤ（例えば１．３から２．５ボルト）に遷移してトランジスタ１３２０をオンにし、オンのトランジスタ１３４２および１３２０を通る、ノード１１１６とグラウンドとの間の導電経路を提供する。プログラムイネーブル電圧がゼロボルトである場合、トランジスタ１３４３はインバータ１３３０の出力によりオフ状態に維持される。復元イネーブル電圧はゼロボルトであり、トランジスタ１３７０はオフであり、復元プレチャージ電圧はＶＤＤであり、トランジスタ１３６５はオフである場合、入力１１２０は分離され、この結果、ノード１１２０における揮発性スレーブラッチステージ回路１１０６の状態は妨害されない。振幅ＶＥのＶＥＰＲ消去電圧パルスは不揮発性ナノチューブスイッチ１１１０端子に印加される（ＶＥは、例えば５から１０ボルトの範囲にある）。直列トランジスタ１３４２および１３２０の抵抗は、スイッチ１１１０がオン状態であっても、不揮発性ナノチューブスイッチ１１１０の抵抗よりもかなり低い。スイッチ１１１０がオン状態にある場合、電流は、スイッチ１１１０と、電気接続１１１４と、オントランジスタ１３４２および１３２０のチャネルとを通り、ノード１１１２とグラウンドとの間を流れ、不揮発性ナノチューブスイッチ１１１０はオフ（消去される）状態に切り換わる。スイッチ１１１０がオフ状態にある場合、これはオフ（消去される）状態に留まる。不揮発性ナノチューブスイッチ１１１０がプログラミング以前に随時消去されてもよいことに留意しなければならない。スイッチ１１１０が消去状態であることが知られている場合、プログラミングは即座に開始できる。本発明の特定の実施形態による消去刺激は米国特許出願第１１／２８０，７８６号により詳細に記載されている。
消去動作の間、トランジスタ１３７０、１３６５および１３４３はすべてオフであり、揮発性スレーブラッチステージ回路１１０６から不揮発性ナノチューブスイッチ１１１０を分離することに留意しなければならない。したがって、消去動作は、揮発性スレーブラッチステージ回路１１０６の性能に影響することなく、通常の実行モード中に随時実行されてもよく、したがってデバイスの論理動作に対して透過的にできる。
個別の不揮発性ナノチューブスイッチの実験室テストは、図１Ｂに概略的に示したスイッチ１１１０などの不揮発性ナノチューブスイッチ、およびさらに図９による下記の不揮発性ナノチューブスイッチは、図１Ｃのグラフ１６に示したように５０００万回を超えて繰り返されたことを示している。導電状態の抵抗は典型的には、１０キロオームから５０キロオームの範囲であるが、非導電状態の抵抗は典型的には、通常１ギガオームを超え、導電状態と非導電状態との間の抵抗値の５桁を超える差である。
不揮発性ナノチューブスイッチの歩留まりは要求されるオン／オフのサイクル数に依存する。１／２サイイクル（非導電に対する導電）では、歩留まりは１００％に近くなる。数千または数万のサイクルを達成することは、ナノファブリック、全体的な処理、パッシベーションおよび他の要素の品質に依存する。技術の早い段階では、十分な不揮発性レジスタファイルの歩留まりを保証するために冗長方式を使用することが有利である。
不揮発性レジスタファイルの制限
米国特許出願第１１／２８０，５９９号に記載された電力損失を管理すると同時に、半導体産業が常により高性能を強く要求するため、より優れた汎用性のために、不揮発性ナノチューブスイッチなどの新しいデバイスが導入されてもよい。このような新しいデバイスは、欠陥のある不揮発性レジスタファイル１０の個別ステージをバイパスする追加の冗長機能および手段を追加することにより、歩留まりの学習効果がこのような冗長機能に対する必要性を低減または排除するのに十分になるまで、製造の初期における歩留まりの向上を必要とすることもある。
図１Ａに示した不揮発性レジスタファイル１０については、所望の適切なステージの数は、Ｎ、例えば２５６ビットである。追加のＭステージ、例えばＭ＝１１６ビットを追加して、利用可能なステージＮ＋Ｍの合計数が３７２であるようにしてもよい。選択手段を用いて欠陥のあるレジスタをバイパスすることにより、合計数３７２の利用可能なステージのうちの２５６のレジスタステージを用いて、不揮発性レジスタファイル１０と機能的に同等の不揮発性レジスタファイルを形成してもよい。
選択手段は、例えば米国特許第５，３４５，１１０号のレーザーヒューズなどの従来のヒューズラッチデバイスを含んでもよい。上記特許の全内容は参照により本明細書に引用したものとする。選択手段は、例えばＢｅｒｔｉｎらの米国特許第６，５７０，８０２号に記載されている複数のヒューズ（およびアンチヒューズ）タイプを備えるヒューズラッチを含んでもよく、この特許の全内容は参照により本明細書に引用したものとする。他の選択手段は、米国特許第６，７５０，８０２号に記載されているような、１００ＫΩの範囲で実質的により高い抵抗トリップポイントを備えるヒューズラッチを含む。このようなラッチは、例えば１０ＫΩ（またはそれ以下）から５０ＫΩのオン抵抗範囲、および１ＭΩを超えるオフ（プログラムされた、または切断された）抵抗範囲を備えるヒューズに対応し、電気特性が米国特許出願第１１／２８０，７８６号に記載されている不揮発性ナノチューブスイッチなどの新しい不揮発性ヒューズタイプによって、金属またはポリシリコン材料を使用する従来のヒューズタイプを置き換えるのに適している。従来のヒューズラッチは、通常はＯＴＰ（ワンタイム・プログラマブル）である。不揮発性ナノチューブスイッチを使用する新しいラッチはＯＴＰモードで動作してもよく、または例えば数千回プログラムされ、消去されてもよい。
さらに別の選択手段は、不揮発性冗長レジスタファイル、図１に示した不揮発性レジスタファイル１０の変更された種類を含んでもよく、これは良好な不揮発性レジスタファイルステージを識別するために使用されてもよい。
従来または新しいヒューズラッチによって、または不揮発性冗長レジスタファイルステージによって制御される、個別の不揮発性レジスタファイルステージを含むまたはバイパスするために使用されるステアリング回路は、以下に詳細に説明される変更された不揮発性レジスタファイル１０のすべてのラッチステージと共に含まれる。
揮発性マスタおよびスレーブラッチステージの性能の最適化
上に詳細に説明した不揮発性レジスタファイルは、例えば、典型的には、ステージごとのマスタおよびスレーブラッチと、各スレーブラッチに結合された不揮発性ナノチューブスイッチ（ＮＶ ＮＴスイッチ）とを備える、高速揮発性レジスタを含む。ＮＶ ＮＴスイッチはスレーブラッチに直接結合されてもよく、または結合回路を用いて結合されてもよい。さらに、上に詳細に説明した不揮発性レジスタファイルラッチの不揮発性動作の歩留まりを最適化することに加えて、揮発性レジスタの高速性能を最適化することもまた必要である。また、すべてのレジスタファイルが不揮発性である必要はない。しかし、レジスタファイルは高速（高速クロック速度）同期動作を要求する。
高速クロック速度、例えば１ＧＨｚを超える速度では、レジスタラッチの歩留まりは、デバイスパラメータ変化が論理遅延の変化またはキャッシュ遅延の変化を引き起こすため、低減されてもよい。このようなパラメータ変化は、製造中のロット間で発生し、また現場での使用において、デバイスパラメータの変動（ドリフト）により引き起こされる。例えば、同期ＣＰＵおよびオンボードキャッシュは、キャッシュからのデータ読み出しが、ＣＰＵデータ要求が開始された後、ＣＰＵ端子の１クロックサイクルにおいて実行可能であることを保証するために、例えば１７０ｐｓのキャッシュアクセス時間を要求することがある。
ヒューズとしてまたはアンチヒューズとしてまたはヒューズおよびアンチヒューズの両方として使用される、またはより一般的には不揮発性のオンとオフ状態間で複数回切り換えることができる、不揮発性のスケーラブルな素子および対応するラッチ回路を提供することが望ましいであろう。遅延制御回路とこのようなラッチ回路との一体化を利用して、製造時および現場におけるタイミングを最適化し（重要なタイミング経路を調整する）、高い信頼性を備えるより高い歩留まりで性能を最適化してもよい。
冗長ステージを備える不揮発性レジスタファイル
図２は、ステージ２２−１（不揮発性レジスタファイルステージ１）で開始し、ステージ２２−（Ｎ＋Ｍ）（不揮発性レジスタファイルステージＮ＋Ｍ）で終了する、Ｎ＋Ｍ回繰り返される個別の不揮発性ステージを有する、Ｎ＋Ｍ個のステージの不揮発性レジスタファイル２０を示している。ステージ２２−１から２２−（Ｎ＋Ｍ）のそれぞれは実質的に同一であり、また実質的に、不揮発性レジスタファイル１０（図１）内の各ＮＶレジスタファイルステージ１からＮＶレジスタファイルステージＮと同一である。ステージ１からステージＮ＋ＭのうちのＮ個のステージの任意のサブセットを用いて、Ｎ個のステージを有する不揮発性レジスタファイル２０を形成してもよい。
不揮発性レジスタファイル２０のＮ個のステージを形成する場合、スイッチＳＷ１からＳＷ（Ｎ＋Ｍ）を２入力−１出力のマルチプレクサ（ｍｕｘ）として使用して、任意のステージ２２−１から２２−（Ｎ＋Ｍ）を選択（含む）または選択解除（バイパス）する。不揮発性レジスタファイルステージは対応するスイッチを有する。例えば、ステージ２２−１の出力はスイッチＳＷ１に対応する第１入力に進み、ステージ２２−１への入力ＤＩはまたステージ２２−１をバイパスし、スイッチＳＷ１への第２入力に直接進む。スイッチＳＷ１の出力は、ステージ２２−１がバイパスされる場合、ステージ２２−１の出力またはステージ２２−１への入力ＤＩであってもよい。不揮発性レジスタファイル２０を形成するとき、選択信号Ｓ１は、ステージ２２−１を選択するかまたはバイパスするかを決定する。
ステージ２２−１と２２−（Ｎ＋Ｍ）との間の任意のステージ２２−Ｋについては、ステージ２２−Ｋの出力は対応するスイッチＳＷＫへの第１入力に進む。スイッチＳＷ（Ｋ−Ｉ）の出力である、ステージ２２−Ｋへの入力はまた、ステージ２２−Ｋをバイパスし、スイッチＳＷＫへの第２入力に直接進む。スイッチＳＷＫの出力はステージ２２−Ｋの出力またはステージ２２−Ｋに対する入力であってもよく、これによりステージ２２−Ｋをバイパスする。不揮発性レジスタファイル２０を形成するとき、選択信号ＳＫはステージ２２−Ｋを選択するかまたはバイパスするかを決定する。ステージ２２−Ｋへの入力は、例えば、ステージ２２−（Ｋ−１）がバイパスされている場合、ステージ２２−（Ｋ−１）の出力であってもよく、またはステージ２２−（Ｋ−２）の出力であってもよい。複数のステージがバイパスされてもよい。例えば、ステージＫに先行するすべてのステージがバイパスされている場合、ステージ２２−Ｋへの入力はＤＩ、すなわちステージ１への入力であってもよい。
最終ステージ２２−（Ｎ＋Ｍ）の出力は対応するスイッチＳＷ（Ｎ＋Ｍ）への第１入力に進み、ステージ２２−（Ｎ＋Ｍ）への入力はまたステージ２２−（Ｎ＋Ｍ）をバイパスし、スイッチＳＷ（Ｎ＋Ｍ）への第２入力に直接進む。スイッチＳＷ（Ｎ＋Ｍ）の出力はデータ出力ＤＯである。不揮発性レジスタファイル２０のデータ出力ＤＯはステージ２２−（Ｎ＋Ｍ）の出力であってもよく、またはステージ２２−（Ｎ＋Ｍ）はバイパスされてもよい。データ出力ＤＯ信号は、例えばステージＫなどの任意の先行するステージからであってもよい。不揮発性ファイル２０を形成するとき、選択信号Ｓ（Ｎ＋Ｍ）はステージ２２−（Ｎ＋Ｍ）を選択するかまたはバイパスするかを決定する。
制御信号Ｓ１．．．Ｓ（Ｎ＋Ｍ）は、対応する不揮発性構成ラッチ１（２４−１）．．．不揮発性構成ラッチＮ＋Ｍ（２４−（Ｎ＋Ｍ））により提供される。各不揮発性構成ラッチＫ（２４−Ｋ）は、以下に詳細に説明するように、不揮発性レジスタファイル状態Ｋを選択または選択解除（バイパス）する出力信号ＳＫを提供する。構成選択回路２６を用いて、不揮発性構成ラッチのいずれをプログラムするか、または現状のままにしておくか選択してもよい。
構成選択回路２６は、米国特許第５，３４５，１１０号に記載されるように、例えばメモリアレイの予備の行または列の選択において使用される、制御入力を備えるデコーダ論理であってもよく、この特許の全内容は参照により本明細書に引用したものとする。あるいは、構成選択回路２６は、米国再発行特許第３４，３４３号に記載されるような直列構成制御レジスタを利用してもよく、この特許の全内容は参照により本明細書に引用したものとする。構成選択回路は、以下に詳細に説明される。
不揮発性レジスタファイルステージを選択するために使用されるルーティングスイッチ
図３Ａは、図２に示した不揮発性レジスタファイル２０を形成するときに、対応する不揮発性レジスタファイルステージを含むまたはバイパスするために使用されてもよい、スイッチ回路３０を示している。スイッチ回路３０の出力Ｃは、ＣＭＯＳ転送デバイスＴＲ１およびＴＲ２のそれぞれの一方の側に接続されている。この場合のＣＭＯＳ転送デバイスは、一般的な工業的手法に基づいて、図３Ａに示したように、並列ＰＦＥＴおよびＮＦＥＴデバイスを用いて形成される。転送デバイスＴＲ１の反対の側は信号Ａに接続され、転送デバイスＴＲ２の反対の側は信号Ｂに接続されている。制御信号ＳＫはインバータＩＮＶ１の入力を駆動する。インバータＩＮＶ１の出力はインバータＩＮＶ２の入力、ＴＲ１のＰＥＦＴ制御ゲートおよびＴＲ２のＮＦＥＴ制御ゲートを駆動する。インバータＩＮＶ２の出力はＴＲ１のＮＦＥＴ制御ゲートおよびＴＲ２のＰＦＥＴ制御ゲートを駆動する。
図３Ｂは、図２に示した不揮発性レジスタファイル２０を形成するときに、対応する不揮発性レジスタファイルステージを含むまたはバイパスするために使用されてもよい、スイッチ回路３５を示している。スイッチ回路３５の端子ＣはＣＭＯＳ転送デバイスＴＲ１およびＴＲ２のそれぞれの一方の側に接続されている。この場合のＣＭＯＳ転送デバイスは、一般的な工業的手法に基づいて図３Ｂに示したように、並列ＰＦＥＴおよびＮＦＥＴデバイスを用いて形成される。転送デバイスＴＲ１の反対の側は端子Ａに接続され、転送デバイスＴＲ２の反対の側は端子Ｂに接続されている。制御信号ＳＫはＴＲ２のＰＦＥＴ制御ゲートおよびＴＲ１のＮＦＥＴ制御ゲートを駆動する。相補制御信号ＳＫｂはＴＲ２のＮＦＥＴ制御ゲートおよびＴＲ１のＰＦＥＴ制御ゲートを駆動する。
動作中において、図３Ｃに示したように、入力制御信号ＳＫがｈｉｇｈ（例えば１．５から２．５ボルト）である場合、ＣＭＯＳ転送ゲートＴＲ１はオンであり、両方の対応するＰＦＥＴおよびＮＦＥＴ並列デバイスはオン状態であり、端子Ｃは端子Ａに接続される。ＣＭＯＳ転送デバイスＴＲ２はオフである。しかし、入力信号ＳＫがｌｏｗ（例えばゼロボルト）である場合、ＣＭＯＳ転送ゲートＴＲ２はオンであり、両方の対応するＰＦＥＴおよびＮＦＥＴ並列デバイスはオン状態であり、端子Ｃは端子Ｂに接続される。ＣＭＯＳ転送デバイスＴＲ１はオフである。ＳＫがｈｉｇｈのときはＳＫｂはｌｏｗ、ＳＫがｌｏｗのときはＳＫｂはｈｉｇｈであることに留意しなければならない。
スイッチ回路３０またはスイッチ回路３５の動作において、図３に示した通り、端子ＡおよびＢは、制御信号ＳＫ（または制御信号ＳＫおよびＳＫｂ）の関数として出力Ｃに送られる、入力信号であってもよい。あるいは、端子Ｃは、制御信号ＳＫ（または制御信号ＳＫおよびＳＫｂ）の関数として端子Ａまたは端子Ｂに送られる、入力信号であってもよい。スイッチ回路３０またはスイッチ回路３５が、図２に示すように、スイッチＳＷ１．．．ＳＷ（Ｍ＋Ｎ）の代表的なスイッチＳＫとして使用されるとき、端子Ａは、例えば、不揮発性レジスタファイルステージＫに対応する出力に接続される第１入力として使用され、端子Ｂは不揮発性レジスタファイルステージＫの入力に接続される第２入力として使用されてもよく、この第２入力を使用して、図２に示した不揮発性レジスタファイル２０に関して上に詳細に説明したように、例えば、対応する不揮発性レジスタファイルステージＫをバイパスしてもよい。
不揮発性信号源による経路指定スイッチ制御
図２および３に関して上に詳細に説明したように、不揮発性レジスタファイルステージＫなどの、個別の不揮発性レジスタファイルステージを選択または選択解除するために使用される経路指定回路３０または３５に対する制御信号は、不揮発性ラッチ、例えば、各スイッチに対する１つのラッチにより供給されてもよい。一つの方法は、レーザーアブレーションを使用してプログラムされるレーザーヒューズに基づいて様々なラッチを使用することである。これらのレーザーヒューズは、例えば、パターン化された金属またはポリシリコン素子から形成されてもよい。あるいは、このようなレーザーヒューズは、２００５年９月２０日出願の本発明者所有の米国特許出願第１１／２３０，８７６号の、発明の名称「カーボンナノチューブを使用する抵抗素子（Ｒｅｓｉｓｔｉｖｅ Ｅｌｅｍｅｎｔｓ ｕｓｉｎｇ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅｓ）」に記載されている、ナノファブリックベースの抵抗と同様のパターン化されたナノファブリック抵抗を使用して形成されてもよく、この出願の全内容は参照により本明細書に引用したものとする。
別の方法は、Ｂｅｒｔｉｎらの米国特許第６，５７０，８０６号に記載されている電子ヒューズまたは電子アンチヒューズに基づいたラッチを使用することであり、この出願の全内容は参照により本明細書に引用したものとする。これらのラッチタイプはＯＴＰ（ワンタイム・プログラマブル）ラッチとして使用される。
さらに別の方法は、米国特許出願第１１／２８０，７８６号に記載されているスイッチなどの論理状態ヒューズまたはアンチヒューズ記憶素子として、不揮発性ナノチューブスイッチの抵抗に基づく新しいラッチを導入することである。不揮発性ナノチューブスイッチの抵抗に基づいて論理状態を記憶する新しいラッチは、ＯＴＰであってもよく、または米国特許出願第１１／２８０，７８６号に記載されている消去／プログラム／読み取りモードにおいて２回以上（複数回）使用されてもよい。米国特許出願第１１／２８０，５９９号に記載されている不揮発性レジスタファイルステージまたはさらに以下に詳細には説明するこのようなステージの変更形態は、不揮発性論理状態記憶ラッチとして使用されてもよい。
すべての場合において、閉じた（導電）状態または開いた（非導電）状態におけるヒューズまたはアンチヒューズの不揮発性の抵抗状態は、第１または第２論理状態を示すために使用される。ラッチ回路は、ヒューズ（またはアンチヒューズ）の不揮発性の抵抗状態を論理１または０を示す対応する電圧レベルに変換する。この対応する電圧レベルは、図３に図示した経路設定回路３０または３５に対する制御信号として伝送される。このような方法で、不揮発性ラッチの論理状態は、図２に図示した不揮発性レジスタファイルステージを選択または選択解除（バイパス）するために使用されてもよい。
プログラミング手段としてヒューズのレーザーアブレーションを使用する不揮発性ラッチに基づく不揮発性信号源
図４は、ノード４２においてストローブデバイス（トランジスタ）Ｔ５に接続されている第１ヒューズ端子と、ノード４３においてグラウンドに接続されている第２ヒューズ端子とを備えて示されているヒューズ素子４１を含むＯＴＰヒューズラッチ回路４０を示している。端子４５に接続されたストローブデバイスＴ５の第２端子はまた、トランジスタＴ１、Ｔ２、Ｔ３およびインバータデバイス４６により形成されるラッチ回路に接続されている。ラッチプレチャージデバイス（トランジスタ）Ｔ４もまた電源ＶＰＳおよび端子４５に接続されて示されている。このラッチ回路４０では、チップの起動中、プレチャージおよびストローブ電圧は低く（例えばグラウンド）維持され、ノード４５はプレチャージトランジスタＴ４により正電圧（ＶＰＳ）へプレチャージされ、ラッチ回路４０は第１論理状態にあって、ノード４５は高電圧であり、ノード４７におけるＶＯＵＴは低電圧である。チップの起動中、トランジスタＴ２は低いプレチャージ電圧によりオフ状態に維持され、これによりラッチ回路４０のフィードバック経路を開いた状態に維持して、チップ起動の完了後に、ラッチ回路４０が第１論理状態（ＶＯＵＴ＝０）に維持されることを保証する。チップ起動の完了後、プレチャージ電圧は、ストローブ電圧が高電圧に変化する前に高い値に遷移し（図５に関して以下に詳細に説明する）、ランジスタＴ２をオンにし、プレチャージデバイスＴ４をオフにすると同時に、ラッチ回路４０における第１論理状態をラッチする（記憶する）。トランジスタＴ２がオン状態にあるとき、ラッチ回路４０のフィードバック経路は完成し、これによりラッチ回路４０は第１論理状態を記憶できる。ラッチ回路４０は、２つの論理状態のうちの一方を示すために金属またはポリシリコンの不揮発性抵抗ヒューズ素子４１を使用する。例えば、ヒューズ素子４１が完全な状態（導電状態）である場合、ストローブトランジスタＴ５が起動されると、ノード４５は放電され、ラッチ回路４０は第２論理状態に遷移し、この結果、ノード４５が低電圧になり、ノード４７のＶＯＵＴが高電圧になる。しかし、ヒューズ４１がレーザーアブレーションによりプログラムされている（非導電状態にされている）場合、ノード４５は放電されず、ラッチ回路４０は第１論理状態に留まる。すなわち、ラッチ回路４０は、不揮発性ヒューズの抵抗値を、論理０（第１論理状態）または論理１（第２論理状態）を示す電圧レベルに変換する。
図２に示す不揮発性レジスタファイル２０は製造後に検査され、機能的（良品）および機能的でない（不良品）不揮発性レジスタファイルステージが、全体でＮ＋Ｍの利用可能ステージから識別される。十分な数の良品の不揮発性レジスタファイルステージが識別される場合（この例では少なくとも２５６ステージ）、良品および不良品のステージを示すテスタ生成されるマップ（歩留まりマップ）が生成される。例えば不揮発性レジスタファイルステージＫなどのステージが、不揮発性レジスタファイル２０の構成内に含まれる場合、不揮発性ラッチＫに対応するヒューズ４１は完全な状態（導電状態）のままであり、対応するラッチ回路４０は第２論理状態に遷移する。しかし、例えばステージＪなどの不揮発性レジスタファイルステージがバイパスされる場合、すなわち不揮発性レジスタファイル２０から除外される場合、不揮発性ラッチＪに対応するヒューズ４１はレーザーアブレーションにより高抵抗状態（溶断される）にプログラム（書き込み）され、対応するラッチ回路４０は第１論理状態に留まる。テスタ生成される歩留まりマップは、レーザーアブレーションツール、典型的には既成の業界標準のレーザーツールを使用するレーザーアブレーションのためにヒューズ位置座標（例えばＸ，Ｙ）に変換される。
図４に示したラッチ回路４０により実行される典型的な読出し動作は、図５に示した波形５０により、以下のように説明される。すなわち、第１に、プレチャージトランジスタデバイスＴ４が信号５１によりパルス駆動され、プレチャージノード４５は電圧ＶＰＳに、ラッチ回路４０は第１論理状態になり、オフになる。この第１論理状態では、ラッチ回路４０でのノード４５の電圧は高く、ノード４７での出力電圧ＶＯＵＴは低電圧である。次に、ストローブデバイスＴ５が信号５２によりパルス駆動されてオンになる。ヒューズ素子４１が完全な状態である場合、ヒューズは導電性であり、ノード４５からのプレチャージ電圧を放出してラッチ回路４０を強制的に第２論理状態にする。この第２論理状態では、ノード４５が低電圧であり、ノード４７上のＶＯＵＴは高電圧である。ヒューズ素子４１がプログラムされている場合、ヒューズは十分な導電性を持たず、ラッチノード４５から十分な電荷を放出してラッチの論理状態を変化させない。この場合において、ストローブデバイスが起動されると、ラッチ回路４０は第１論理状態に留まり、ノード４５の電圧は高くなり、端子４７の電圧ＶＯＵＴは低くなる。
不揮発性ファイルラッチステージＫが図２に示した不揮発性レジスタファイル２０内にステージとして含まれる場合、対応するラッチ回路４０内のヒューズ４１は完全な状態の導電状態のままである。したがって、対応するラッチ回路４０がストローブされると、上に詳細に説明したように、ラッチ回路は第２論理状態に遷移し、この第２論理状態では、ノード４５は低電圧であり、ノード４７上のＶＯＵＴは高電圧である。不揮発性レジスタファイル２０において経路指定回路３０が使用される場合、出力４７上における正電圧ＶＯＵＴは信号入力ＳＫを選択するために伝送され、図３Ａに関して上に詳細に説明したように、ＣＭＯＳ転送ゲートＴＲ１は起動され、ＣＭＯＳ転送ゲートＴＲ２は起動を解除される。経路指定スイッチ３０は、入力Ａと出力Ｃとを接続し、不揮発性レジスタファイル２０のステージＫの出力を不揮発性レジスタファイル２０のステージＫ＋１の入力に伝送し、その結果、不揮発性レジスタファイル２０内にステージＫを含む。
図３Ｂに示した経路指定スイッチ３５が経路指定スイッチ３０の代わりに使用された場合、ノード４７におけるＶＯＵＴに対応する選択信号入力ＳＫおよびラッチ回路４０のノード４５に対応する相補選択信号入力ＳＫｂが提供されることに留意しなければならない。したがって、経路指定スイッチ３５は、入力Ａと出力Ｃとを接続し、不揮発性レジスタファイル２０のステージＫの出力を不揮発性レジスタファイル２０のステージＫ＋１の入力に伝送し、その結果、不揮発性レジスタファイル２０内にステージＫを含む。
不揮発性ファイルラッチのステージＪが図２に示した不揮発性レジスタファイル２０内のステージとして除外される場合、対応するラッチ回路４０内のヒューズ４１は非導電状態にプログラムされる。したがって、対応するラッチ回路４０がストローブされると、上に詳細に説明したように、ラッチ回路は第１論理状態に留まり、この第１論理状態では、ノード４５は高電圧であり、ノード４７のＶＯＵＴは低電圧である。不揮発性レジスタファイル２０において経路指定スイッチ３０が使用される場合、図３Ａに関して上に詳細に説明したように、出力４７における低（ほぼゼロ）電圧ＶＯＵＴは信号入力ＳＪを選択するために伝送され、ＣＭＯＳ転送ゲートＴＲ２は起動され、ＣＭＯＳ転送ゲートＴＲ１は起動を解除される。経路指定スイッチ３０は、入力Ｂと出力Ｃとを接続し、不揮発性レジスタファイル２０のステージＪの出力を不揮発性レジスタファイル２０のステージＪ＋１の入力にバイパスし、その結果不揮発性レジスタファイル２０内のステージＪを除外する。
図３Ｂに示した経路指定スイッチ３５が経路指定スイッチ３０の代わりに使用された場合、ノード４７のＶＯＵＴに対応する選択信号入力ＳＪおよび回路ラッチ４０のノード４５に対応する相補選択信号入力ＳＪｂが提供される。したがって、経路指定スイッチ３５は、入力Ｂと出力Ｃとを接続し、不揮発性レジスタファイル２０のステージＪの出力を不揮発性レジスタファイル２０のステージＪ＋１の入力にバイパスし、その結果不揮発性レジスタ２０内のステージＪを除外する。
プログラミング手段としてパターン化ナノファブリックヒューズのレーザーアブレーションを使用する不揮発性ラッチに基づく不揮発性信号源
金属またはポリシリコン抵抗素子を使用するパターン化レーザーヒューズ（抵抗）は、レーザーアブレーションの間において比較的大量の材料の除去を必要とする。典型的な工業的手法では、材料（金属または半導体）が比較的大量であることから、ヒューズ領域を露出するために誘電層を貫通する開口を設けて、レーザーアブレーションの間にヒューズ材料が開口を通して放出されるようにする必要がある。
パターン化ナノチューブ層から形成されるレーザーヒューズは、半導体プロセスにおいて任意の時点で容易に組み込まれる。また、ヒューズ（抵抗）形成されるパターン化ナノチューブ層は、レーザーアブレーションの間に少量の材料の除去を必要とする。したがって、パターン化ナノチューブレーザーヒューズは誘電層を貫通する開口によってレーザーアブレーションされてもよく、あるいは誘電層がレーザーエネルギに対して透過的であれば、保護絶縁膜で覆われてもよい。パターン化ナノファブリック抵抗は米国特許出願第１１／２３０，８７６号に記載されている。
金属およびポリシリコンヒューズはまた、ヒューズの不適切な溶断のため自己回復する場合もあり、抵抗体内に極めて小さい間隙を形成する。デバイスが、例えば高放射性環境などの高温環境内で使用される場合、材料の拡散が発生して以前に溶断された抵抗体を短絡し、この結果、ヒューズ素子を通る漏洩経路を形成する可能性がある。ナノチューブファブリックの極小のサイズおよびナノチューブに存在する強力なＣ−Ｃ結合の特性のため、溶断されたファブリックの再接続の能力は、最小から存在しない程度である。
図６は、図４に示したラッチ回路４０内のヒューズ４１に置き換えることができる、パターン化ナノファブリックヒューズおよび対応する接点を示している。図６のヒューズは、半導体（またはセラミック、有機物または他のパッケージング）プロセスにおける任意の垂直層内に含むことができる、パターン化ナノファブリックベースの抵抗体（例えば米国特許出願第１１／２３０，８７６号に示された抵抗体）対応する。パターン化ナノファブリックヒューズは、プロセッサ、コントローラ、デジタル信号プロセッサ、ＡＳＩＣ、プログラマブル論理アレイおよび他の論理回路製品といった、任意の論理回路製品内において使用されてもよい。パターン化ナノファブリックヒューズはまた、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、ＣＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭおよびＮＲＡＭといったメモリ製品内で使用されてもよい。不揮発性レジスタファイルラッチ２０の場合には、図２に示した不揮発性レジスタファイル２０のステージ内で使用される不揮発性ナノチューブスイッチが、ナノファブリックの１つ以上の堆積層（その後、特定のフォトリソグラフィー法を用いて不揮発性ナノチューブスイッチにパターン化される）を使用して形成されることから、ラッチ回路４０内のヒューズ素子４１としてパターン化ナノファブリックヒューズを使用することは特に有効である。ヒューズ４１を形成するために使用されるナノファブリック層は、垂直一体型構造内のいずれの場所に配置されてもよい。あるいは、ナノチューブヒューズは、不揮発性レジスタファイルステージ内で不揮発性ナノチューブスイッチを製造するために使用されるのと同一のナノファブリック層を使用して形成されてもよい。このナノファブリック層は垂直一体型構造内のいずれの場所に配置されてもよい。ナノファブリック層および素子を形成する方法は、引用した特許参考文献により詳細に記載されている。
図６Ａは、製造（絶縁層の堆積の前に）されたパターン化ナノファブリック抵抗ヒューズ６０の平面図を示しており、このヒューズ６０は接点６２および接点６２’を備えるパターン化ナノファブリック６１の抵抗体を含む。パターン化ナノファブリック素子６１のシート抵抗は、ナノファブリックの多孔度と、ナノファブリック素子６１を形成するために使用されるナノチューブファブリック層の数とを、他の変数と共に制御することにより調節される。ナノファブリックを確実に均一な方法で表面に付着することにより、ナノファブリックの電気特性を制御することができる。ナノファブリック層は、例えばスピンまたはスプレー技術を使用して付着してもよい。パターン化ナノファブリック６１は、例えば１キロオームから１メガオームまでシート抵抗を調節できる。接点抵抗およびシート抵抗の様々な例は、米国特許出願第１１／２３０，８７６号に記載されている。図６Ｂは、レーザーアブレーションによって領域６３を除去した後のヒューズ６０を示している。
接点６２および６２’は、絶縁物堆積後に示されている、断面図６Ｃに示した接点および相互接続目的の両方のために使用されてもよい。絶縁物６８を絶縁保護層として堆積し、絶縁されたパターン化ナノファブリック抵抗ヒューズ６５を完成してもよい。図６Ｄはレーザーアブレーションによって領域６３を除去した後のヒューズ６５の断面を示している。接点および相互接続材料の例は、米国特許出願第１１／２３０，８７６号に詳細に記載されているように、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｕ、Ｐｄ、Ｎｉ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎといった元素金属ならびにＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎおよびＴｉＷといった合金、他の適切な導体または導電性窒化物、酸化物であるかまたは、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘおよびＴｉＳｉｘのようなケイ化物が使用されてもよい。絶縁層はＳｉＯ２、ＳｉＮｘ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、マイラーまたは他の適切な絶縁材料であってもよい。
絶縁されたパターン化ナノファブリック抵抗ヒューズ６５を堆積することにより、パターン化ナノファブリック抵抗ヒューズ６５を図４に示したラッチ４０内のヒューズ４１として使用して、端子６２がノード４２と接触状態となり、端子６２’が端子４３と接触状態するようにしてもよい。
ヒューズ６５は、完全な状態のままであってもよく、またはレーザーアブレーションによりプログラム（溶断）されてもよい。図６Ｂおよび６Ｄはそれぞれレーザーアブレーション前後の図６Ａおよび６Ｃを示している。金属またはポリシリコンなどのヒューズ材料は比較的大量の材料の除去を必要とし、典型的には、上に詳細に説明したように、絶縁されないままである。直径がそれぞれ、１から５ｎｍまたは５から２０ｎｍの範囲の複数のＳＷＮＴおよび／またはＭＷＮＴから構成されるナノファブリックは、少量の材料を含む複数のＳＷＮＴおよび／またはＭＷＮＴを除去する（レーザーアブレーションする）結果となり、これにより、絶縁層が使用されるレーザー光波長に対して透過性あれば、絶縁層が存在する状態でプログラム（溶断）できる。あるいは、レーザーアブレーションの目的のために、パターン化ナノファブリック６１素子上の絶縁材料６８の一部は除去されてもよい（図示せず）。
動作において、図４に示したラッチ４０の論理状態は、ラッチ回路４０内のヒューズ４１として使用されるパターン化ナノファブリック抵抗ヒューズ６５の抵抗状態を反映する。例えば、ヒューズ素子４１が図６Ａまたは６Ｃに示したように完全な状態のまま（導電性）である場合、ストローブトランジスタＴ５が起動されると、ノード４５は放電され、ラッチ回路４０は第２論理状態に遷移し、この結果、ノード４５は低電圧になり、ノード４７のＶＯＵＴは電圧になる。しかし、ヒューズ４１が、図６Ｂまたは６Ｄに示したようにレーザーアブレーションによりプログラムされる（非導電状態にされる）と、ノード４５は放電されず、ラッチ回路４０は第１論理状態に留まる。すなわち、ラッチ回路４０は、不揮発性ヒューズ６５の抵抗値を論理０（第１論理状態）または論理１（第２論理状態）を示す電圧レベルに変換する。
プログラミング手段として電子ヒューズまたはアンチヒューズの両方を使用する不揮発性ラッチに基づく不揮発性信号源
レーザーアブレーションは、レーザーのスポットサイズおよびアライメントのため、ならびに隣接する回路との間隙を必要とすることから、ヒューズが大きい寸法（大きい設置面積）を有する領域内に配置されることを必要とする。ヒューズの下にはデバイスを配置しない方がよい。
金属またはポリシリコン抵抗トレースから構成される電子ヒューズ（ｅ−ヒューズ）は、レーザーアブレーションを使用するヒューズに要求されるよりも小さい面積を有する領域に取り付けられてもよい。また、電子ヒューズはチップがパッケージ化される前または後に起動されてもよい。電子ヒューズは、製造時にはオン（導電）抵抗状態（典型的には数百オーム）であり、局所的なＩ２Ｒの加熱を引き起こす電流により１００キロから１メガオーム範囲より大きいオフ（非導電）状態にプログラム（溶断）される。典型的には、このようなプログラミング電流はミリアンペア範囲にある。ｅ−ヒューズは単にヒューズと称される場合もあることに留意すべきである。
電子アンチヒューズ（ｅ−アンチヒューズ）は、典型的には金属またはポリシリコンキャパシタプレートおよび薄い絶縁物、例えばＳｉＯ２および／またはＳｉＮｘを含むキャパシタ構造で形成される。電子アンチヒューズは製造時にはオフ（非導電）状態（典型的には、１０メガオームおよびそれ以上の範囲）であり、８から１２ボルトの電圧およびマイクロアンペア範囲のプログラミング電流を供給されることにより、オン（導電）抵抗状態にプログラム（溶断）される。オン（導電）抵抗値は、典型的には１キロから５０キロオーム範囲にある。ｅ−アンチヒューズは単にアンチヒューズと称される場合もあることに留意すべきである。
図７は、Ｂｅｒｔｉｎらの米国特許第６，５７０，８０６号に記載されている、電気的にプログラム可能な（ＯＴＰ）ｅ−ヒューズおよび電気的にプログラム可能な（ＯＴＰ）アンチヒューズの両方に対応するように設計された汎用ヒューズラッチ７０を示している。汎用ヒューズラッチ７０は、米国特許第６，５７０，８０６号に記載されているように、オン状態およびオフ状態の抵抗値の差に適応するために、それぞれのヒューズまたはアンチヒューズラッチ回路の種類に対して、異なるラッチ抵抗トリップポイント（固有ラッチトリップ抵抗と称される）を提供するように適合されている。汎用ヒューズラッチ７０は、図２における不揮発性構成ラッチ１（２４−１）．．．．．．不揮発性構成ラッチＮ＋Ｍ（２４−（Ｎ＋Ｍ））として使用されてもよい。
図７に示した汎用ラッチ回路７０では、図４に示したヒューズラッチ回路４０を変更して、トランジスタＴ５およびＴ６を通り、かつトランジスタＴ６のノード７２および電圧源電圧ＶＳＯＵＲＣＥ＿Ｆノード７３に接続された電子ヒューズ素子７１を含む、第１ｅ−ヒューズまたはストロービング経路８０を含むように変更されている。トランジスタＴ６は線形領域内に維持され、この領域は、米国特許第６，５７０，８０６号に記載されているように、トランジスタＴ６がｅ−ヒューズ７１の抵抗（例えば、典型的には２００オーム）と組み合わされると、１０キロオームのラッチ抵抗トリップポイントをもたらすチャネル抵抗を有する。１０キロオームの抵抗トリップポイントは、数百オームのｅ−ヒューズオン抵抗および少なくとも１００キロオームのオフ抵抗と一致している。ラッチ７０の状態が設定されると、ノード７３はゼロ（グラウンド）電圧になることに留意すべきである。
ｅ−ヒューズのプログラミング目的のために、トランジスタＴ７がノード７２とグラウンドとの間に追加されている。ｅ−ヒューズのプログラミングの間、電圧源ＶＳＯＵＲＣＥ＿Ｆがノード７３に印加される。トランジスタＴ７が入力プログラミング起動電圧ＶＰ−Ｆによりオンにされると、プログラミング電流がヒューズ７１を通って流れ、ヒューズ７１は高抵抗状態に遷移する。トランジスタＴ７がオフに留まる場合、ヒューズ７１はプログラムされず、低抵抗（オン）状態に留まる。ｅ−アンチヒューズ７４は１回限りプログラムされてもよい。典型的には、ミリアンペア範囲のプログラミング電流が必要とされる。ポリシリコンヒューズの例およびプログラミングの必要条件は、米国特許第６，６２４，４９９号および６，００８，５２３号に記載されており、この特許の全開示内容は参照により本明細書に引用したものとする。
図７に示した汎用ラッチ回路７０では、図４に示したヒューズラッチ回路４０を変更して、トランジスタＴ８およびＴ９を通り、かつトランジスタＴ９のノード７５および電圧源ＶＳＯＵＲＣＥ＿ＡＦノード７６に接続された電子アンチヒューズ素子７４を含む、第２ｅ−ヒューズまたはストロービング経路８１を含むようにしている。トランジスタＴ９は線形領域内に維持され、この領域は、米国特許第６，５７０，８０６号に記載されているように、トランジスタＴ９がｅ−ヒューズ７４の抵抗（例えば、典型的には１０キロオームから５０キロオーム）と組み合わされると、１００キロオームのラッチ抵抗トリップポイントをもたらすチャネル抵抗を有する。上記特許の全開示内容は参照により本明細書に引用したものとする。１００キロオームの抵抗トリップポイントは、数百オームにおけるｅ−ヒューズオン抵抗の数千倍の抵抗および少なくとも１メガオームのオフ抵抗と一致している。ラッチ７０の状態が設定されると、ノード７６はゼロ（グラウンド）電圧になることに留意すべきである。
ｅ−アンチヒューズのプログラミング目的のために、トランジスタＴ１０がノード７５とグラウンドとの間に加えられている。ｅ−アンチヒューズプログラミングの間、電圧源ＶＳＯＵＲＣＥ＿ＡＦがノード７６に印加される。トランジスタＴ１０が入力プログラミング起動電圧ＶＰ−ＡＦによりオンになると、プログラミング電圧がｅ−アンチヒューズ７４に供給され、小電流（マイクロアンペア）が流れ、ｅ−アンチヒューズ７４は低抵抗状態に遷移する。トランジスタＴ１０がオフに留まる場合、ｅ−アンチヒューズ７４はプログラムされず、高抵抗（オフ）状態に留まる。ヒューズは１回限りプログラムされてもよい。典型的には、ＶＳＯＵＲＣＥ＿ＡＦは８から１２ボルト範囲であり、対応するプログラミング電流はマイクロアンペア範囲にある。アンチヒューズの例およびプログラミングの必要条件は米国特許第５，９５６，２８２号に記載されており、この特許の全開示内容は参照により本明細書に引用したものとする。
汎用ラッチ回路７０の出力ノード７８はラッチ回路４０の出力ノード４７に対応する。汎用ラッチ回路７０のノード７７、すなわち出力ノード７８の相補ノードは、ラッチ回路４０のノード４５に対応する。汎用ラッチ回路７０の固有のラッチトリップ抵抗が１００キロオームに設計されている場合、汎用ラッチ回路７０は、ラッチ回路４０に比べて、α粒子により発生する正孔−電子ペアの宇宙線による破壊にはより敏感である可能性がある。したがって、バラストキャパシタ７９が出力ノード７８に加えられてもよく、バラストキャパシタ７９’が相補ノード７７に加えられてもよい。バラストキャパシタの値は、例えば１０から２０ｆＦであってもよい。
ストロービング経路８０内にｅ−ヒューズ７１を使用するときの、汎用ラッチ回路７０に対する読出し動作は、ヒューズ４１を使用するラッチ回路４０に対する読出し動作と同様である。したがって、不揮発性ファイルラッチステージＫが図２に示した不揮発性レジスタファイル２０におけるステージとして含まれる場合、対応する汎用ラッチ回路７０内のｅ−ヒューズ７１は導電状態の完全な状態のままである。したがって、対応するラッチ回路７０がストローブされると、ラッチ回路７０は、上に詳細に説明したように第２論理状態に遷移し、この第２論理では、ノード７７は低電圧であり、ノード７８におけるＶＯＵＴは高電圧である。経路指定スイッチ３０が不揮発性レジスタファイル２０において使用される場合、図３Ａに関して上に詳細に説明したように、出力７８における正の電圧ＶＯＵＴは信号入力ＳＫを選択するために伝送され、ＣＭＯＳ転送ゲートＴＲ１は起動され、ＣＭＯＳ転送ゲートＴＲ２は起動を解除される。経路指定スイッチ３０は、入力Ａと出力Ｃとを接続し、不揮発性レジスタファイル２０のステージＫの出力を不揮発性レジスタファイル２０のステージＫ＋１の入力に伝送し、その結果、不揮発性レジスタファイル２０内にステージＫを含む。
ストロービング経路８０内にｅ−ヒューズ７１を使用するときの、汎用ラッチ回路７０に対する読出し動作は、ヒューズ４１を使用するラッチ回路４０に対する読出し動作と同様である。したがって、不揮発性ファイルラッチのステージＪが図２に示した不揮発性レジスタファイル２０内のステージとして除外される場合、対応するラッチ回路７０内のｅ−ヒューズ７１は非導電状態にプログラムされる。したがって、対応する汎用ラッチ回路７０がストローブされると、ラッチ回路７０は、上に詳細に説明したように第１論理状態に留まり、この第１論理では、ノード７７は高電圧であり、ノード７８におけるＶＯＵＴは低電圧である。経路指定スイッチ３０が不揮発性レジスタファイル２０において使用される場合、図３Ａに関して上に詳細に説明したように、出力７８における低（ほぼゼロ）電圧ＶＯＵＴは信号入力ＳＪを選択するために伝送され、ＣＭＯＳ転送ゲートＴＲ２は導通状態になり、ＣＭＯＳ転送ゲートＴＲ１は非導通状態になる。経路指定スイッチ３０は、入力Ｂと出力Ｃとを接続し、不揮発性レジスタファイル２０のステージＪの出力を不揮発性レジスタファイル２０のステージＪ＋１の入力にバイパスし、その結果不揮発性レジスタファイル２０内のステージＪを除外する。
汎用ラッチ回路７０に関しては、ノード７８が正であり、かつ両方のノード７８出力が信号入力ＳＫを選択するために利用可能であり、相補ノード７７の出力がスイッチ回路３５の信号入力ＳＫｂを選択するために利用可能である場合、ステージＫはレジスタファイル２０内に含まれることに留意すべきである。しかし、ノード７８がゼロであり、信号入力ＳＪに対して利用可能の状態であり、相補ノード７７の出力がスイッチ回路３５の信号入力ＳＪｂを選択するために利用可能である場合、ラッチ回路４０に関して上に詳細に説明したように、レジスタファイル２０内のステージＪは除外される。
ストロービング経路８１内でｅ−アンチヒューズ７４を使用するときの、汎用ラッチ回路７０に対する読出し動作は、プログラミングにおいてヒューズ４１を使用するラッチ回路４０に対する読出し動作と反対である。したがって、不揮発性ファイルラッチステージＫが図２に示した不揮発性レジスタファイル２０内にステージとして含まれる場合、対応する汎用ラッチ回路７０内のｅ−アンチヒューズ７４は完全な状態の典型的には非導電状態から導電状態にプログラムされる。したがって、対応する汎用ラッチ回路７０はストローブされると、ラッチ回路７０は、上に詳細に説明したように第２論理状態に遷移し、この第２論理状態では、ノード７７は低電圧であり、ノード７８におけるＶＯＵＴは高電圧である。経路指定スイッチ３０が不揮発性レジスタファイル２０において使用される場合、図３Ａに関して上に詳細に説明したように、出力７８における正電圧ＶＯＵＴは信号入力ＳＫを選択するために伝送され、ＣＭＯＳ転送ゲートＴＲ１は起動され、ＣＭＯＳ転送ゲートＴＲ２は起動を解除される。経路指定スイッチ３０は入力Ａと出力Ｃとを接続し、不揮発性レジスタファイル２０のステージＫの出力を不揮発性レジスタファイル２０のステージＫ＋１の入力に伝送し、その結果、不揮発性レジスタファイル２０内にステージＫを含む。
ストロービング経路８１内にｅ−アンチヒューズ７４を使用するときの、汎用ラッチ回路７０に対する読出し動作は、プログラミングのためにヒューズ４１を使用するラッチ回路４０に対する読出し動作の反対である。その結果、不揮発性ファイルラッチステージＪが、図２に示した不揮発性レジスタファイル２０内のステージとして除外される場合、対応する汎用ラッチ回路７０内のｅ−アンチヒューズ７４は完全な状態の非導電状態のままである。したがって、対応する汎用ラッチ回路７０はストローブされると、ラッチ回路７０は、上に詳細に説明したように第１論理状態に留まり、この第１論理状態では、ノード７７は高電圧であり、ノード７８におけるＶＯＵＴは低電圧である。経路指定スイッチ３０が不揮発性レジスタファイル２０において使用される場合、図３Ａに関して上に詳細に説明したように、出力７８における低（ほぼゼロ）電圧ＶＯＵＴは信号入力ＳＪを選択するために伝送され、ＣＭＯＳ転送ゲートＴＲ２は起動され、ＣＭＯＳ転送ゲートＴＲ１は起動を解除される。経路指定スイッチ３０は、入力Ｂと出力Ｃとを接続し、不揮発性レジスタファイル２０のステージＪの出力を不揮発性レジスタファイル２０のステージＪ＋１の入力にバイパスし、その結果不揮発性レジスタファイル２０内のステージＪを除外する。
汎用ラッチ回路７０に関しては、ノード７８は正であり、かつ両方のノード７８出力が信号入力ＳＫを選択するために利用可能であり、相補ノード７７の出力がスイッチ回路３５の信号入力ＳＫｂを選択するために利用可能である場合、ステージＫはレジスタファイル２０内に含まれることに留意すべきである。しかし、ノード７８がゼロであり、信号入力ＳＪに対して利用可能であり、相補ノード７７の出力がスイッチ回路３５の信号入力ＳＪを選択するために利用可能である場合、ラッチ回路４０に関して上に詳細に説明したように、レジスタファイル２０内のステージＪは除外される。
プログラミング手段としての電子ヒューズまたはアンチヒューズとして不揮発性ナノチューブスイッチを使用する不揮発性ラッチに基づく不揮発性信号源
典型的には、金属またはポリシリコントレースを使用するＯＴＰ電子ヒューズは、典型的には１００オーム範囲にある、比較的小さい抵抗値を有し、ヒューズを導電状態から非導電状態に遷移させるのに十分な大きいＩ２Ｒ電力消費に達するために、ミリアンペア範囲における比較的大きい電流を必要とする。また、電子ヒューズの長さは、典型的には、より大きい電流を必要とすることを避けるのに十分な抵抗を得るために、最小寸法より長い。結果的に、電子ヒューズはあまり拡大縮小せず、技術的寸法がそれぞれ新世代の技術を用いて低減されるとしても、比較的大きいサイズに留まる。
典型的には、ＯＴＰ電子アンチヒューズは、薄い絶縁層（例えば、５から１０ｎｍのＳｉＯ２および／またはＳｉＮｘ）のいずれかの側に金属または半導体（例えばポリシリコン）材料のキャパシタプレートを有するキャパシタ構造を使用し、容易に拡張および縮小することのできない、例えば８から１２ボルトの範囲の比較的高い破壊電圧を要求する。電子アンチヒューズはあまり拡張縮小せず、技術的寸法がそれぞれ新世代の技術を用いて低減されるとしても、比較的大きいサイズに留まる。
ＣＭＯＳおよびバイポーラメモリ、論理、混合信号などといったシリコン集積回路技術において容易に組み込みでき、かつ新世代の技術が導入されるとサイズ、プログラミング電圧および電流を低減できる、スケーラブルなヒューズおよび／またはスケーラブルなアンチヒューズが必要とされる。不揮発性ナノチューブスイッチ（米国特許出願第１１／２８０，７８６号に記載されている）は、プロセス流れにおいて任意の好適な箇所に追加できるスケーラブルなナノチューブスイッチである。これらのスケーラブルな不揮発性ナノチューブスイッチは、不揮発性電子ヒューズまたはアンチヒューズに取って代わって使用されてもよい。
図８は、米国特許出願第１１／２８０，７８６号に記載されている不揮発性ナノチューブスイッチ８３に適応するように設計されており、図９に関して以下にさらに要約されている、ラッチ回路８２を示している。ラッチ８２は、米国特許第６，５７０，８０６号に記載されているように、１００キロオームの固有ラッチトリップ抵抗と称される、ラッチ抵抗トリップポイントを提供するように設計されており、この特許の全開示内容は参照により本明細書に引用したものとする。不揮発性ナノチューブスイッチのオン抵抗は、典型的には図１Ｃに示した通り１０キロオームから５０キロオームの抵抗範囲であることから、１００キロオームの固有ラッチトリップ抵抗が選択される。不揮発性ナノチューブスイッチのオフ抵抗は、典型的には図１Ｃに示した通り１ギガオームまたはそれ以上である。
図８に示したラッチ回路８２では、図７に示した汎用ラッチ回路７０を変更して、トランジスタＴ５およびＴ６’を通り、かつトランジスタＴ６’のノード８５におよびソースＶＳＯＵＲＣＥノード８４に接続されている不揮発性ナノチューブスイッチ素子８３を含む、不揮発性ナノチューブスイッチのストロービング経路８６を含むように変更されている。トランジスタＴ６’は線形領域内に維持され、この領域は、米国特許第６，５７０，８０６号に記載されているように、トランジスタＴ６’が不揮発性ナノチューブスイッチの抵抗（例えば典型的には１０キロオームから５０キロオーム）と組み合わされると、１００キロオームのラッチ抵抗トリップポイントになる。１００キロオームの抵抗トリップポイントは、１０キロオームから５０キロオームの不揮発性ナノチューブスイッチのオン抵抗および少なくとも１メガオームのオフ抵抗（不揮発性ナノチューブスイッチのオフ抵抗は典型的には１ギガオームまたはそれ以上である）と一致している。ラッチ８２の状態が設定されると、ノード８４はゼロ（グラウンド）電圧であることに留意すべきである。
図８に関して上に詳細に説明したラッチ回路８２は、１つの（または複数の）プログラム／消去パルスＶＯＵＴが印加されるノード８４に接続された１つの端子と、共通ノード８５および動作モード選択トランジスタＴ７’のドレインに接続されている第２端子とを備える、ＮＶＮＴスイッチ８３を示している。ラッチ回路８２の動作は、１０キロオームから５０キロオーム範囲の比較的高い抵抗範囲におけるＮＶ ＮＴスイッチ８３に関して記載されている。しかし、ＮＶ ＮＴスイッチ８３は、例えば１００オームから１０キロオームといったより低い抵抗範囲であってもよい。
ラッチ回路８２はまた、インバータＩＮＶと、トランジスタＴ１およびＴ２およびＴ３により形成されたフィードバックイネーブル／ディスエーブル手段ならび対応する相互接続手段を備えたインバータとから成る、共通ノード８５に接続された特定のラッチ構成に関して説明される。また、プレチャージおよびストロボトランジスタＴ４およびＴ５のそれぞれおよび相互接続、ならびに共通ノード８５に接続されている、典型的には線形領域にあるバイアストランジスタＴ６’を含む。それぞれ異なるラッチ構成は、ラッチ回路８２に関して記載されている、対応する機能および動作を達成するために共通ノード８５に接続されてもよい。ラッチ回路８２および当産業分野において知られている多くの他のラッチ回路構成を用いて、ＮＶ ＮＴスイッチ８３の低抵抗および高抵抗状態を高電圧出力および低電圧出力ＶＯＵＴ値に対応する、論理「１」および論理「０」に変換してもよい。また、追加のラッチ安定性のために使用されるキャパシタ８９および８９’は任意選択であり、多くの構成では使用されない。これらのキャパシタは同様にラッチ回路８２から省略されてもよい。
図７に示したラッチ７０などの不揮発性ラッチ内で使用されるＯＴＰ不揮発性電子ヒューズ（ｅ−ヒューズ）と、図１および２に示した不揮発性レジスタファイル１０、１５および２０内で使用されるスケーラブルなナノチューブスイッチとの間には、例えばプログラムされた状態に関して、用語の相違が存在する。これらの門用語の相違は、同一明細書において不揮発性ラッチおよび不揮発性レジスタファイルの両方を扱うときに混乱につながる。表１および表２は明確にするために用語における相違を示している。
表１では、ラッチ内で使用されるｅ−ヒューズは製造時にはオン状態であり、オフ状態には１回限りプログラムされてもよい（ＯＴＰ）。したがって、ｅ−ヒューズのオフ状態は対応する従来の用語においておよび本明細書の対応する文においてプログラムされた状態と称される。
これに対して、表２で明らかなように、図１および２に示した不揮発性レジスタファイルにおいて典型的に使用される不揮発性ナノチューブスイッチ（ＮＶ ＮＴスイッチ）は製造時にはオンであり、引用した特許参考文献および本明細書の対応する文においては、オフ状態に消去されていると称される。ＮＶ ＮＴスイッチは複数回繰り返されるため、オフ状態からオン状態への遷移の結果として生じるオン状態は、引用した特許参考文献および本明細書の対応する文において、プログラムされた状態と称される。
表１を参照すると、ｅ−ヒューズがラッチ内のスケーラブルな不揮発性ナノチューブスイッチ（ＮＶ ＮＴスイッチ）と交換された場合は、用語は用途に依存する。ＮＶ ＮＴスイッチ用途が複数回オンとオフ状態の間での変化を要求する場合、オフ状態は消去されるとされ、オン状態はプログラムされる（または製造時状態）。しかし、ＮＶ ＮＴスイッチがＯＴＰｅ−ヒューズの交換品として使用される場合、ＮＶ ＮＴスイッチはナノチューブヒューズ（ｎｔ−ヒューズ）、新しい専門用語と称されてもよい。したがって、ＯＴＰモードでは、オフ状態は、消去された状態の代わりに、表１に示したプログラムされた状態と称されてもよい。プログラムされたオフ状態は図８の不揮発性ラッチ８２に対して使用されるだけであり、ラッチ８２がＯＴＰモードにおいて使用される場合に限る。ラッチ８２では、用語ｎｔ−ヒューズは、ＯＴＰモードで使用されるときはＮＶ ＮＴスイッチ８３に対応する。
ｅ−ヒューズとは異なり、ＮＶ ＮＴスイッチがナノチューブスイッチであるか、または不揮発性ナノチューブスイッチとして動作し、したがって、多数回オンとオフ状態の間で変化してもよいことに留意すべきである。したがって、ＮＶ ＮＴスイッチはＯＴＰｅ−ヒューズよりさらに多機能である。製品構成は、ラッチ回路の一部としてＮＶ ＮＴスイッチを使用する分野においても、プログラミング後に変更されてもよい。例えば、図２に示した不揮発性レジスタファイル２０は、２５６ステージのうちの１つ以上において故障を経験してもよい。これは通常は動作状態で発生してもよく、または、例えば高レベルの放射、高温または現場での利用において動作する他の状態などの過酷な環境にさらした結果として発生してもよい。これが発生すると、余分な未使用のラッチが存在すると仮定すると、および使用される不揮発性構成制御ラッチが図８に示したラッチと同様であったと仮定すると、構成選択回路２６は、対応するＮＶ ＮＴスイッチのオンおよびオフ状態を変更することにより、必要に応じて不揮発性構成ラッチを再設定して、不揮発性レジスタファイル２０の動作を回復することができる。
ｅ−ヒューズを使用する不揮発性ラッチに対して使用される用語は表１に示され、米国特許第６，５７０，８０６号において説明されている。ＮＶ ＮＴスイッチを使用する不揮発性レジスタファイルに対して使用される用語は、表１および表２の両方に示され、米国特許出願第１１／２８０，７８６号および同第１１／２８０，５９９号において説明されている。
ＮＶ ＮＴスイッチのプログラミング目的のために、トランジスタＴ７’がノード８５とグラウンドとの間に追加されている。ＮＶ ＮＴスイッチプログラミングの間、電圧源ＶＳＯＵＲＣＥはノード８４に印加される。トランジスタＴ７’は入力プログラム／消去起動電圧ＶＰＥによりＶＳＯＵＲＣＥに遷移する前および後にオンになってもよく、１つ（または複数の）電圧パルスが印加されてもよく、電流がＮＶ ＮＴスイッチ８３を通って流れてもよく、ＮＶ ＮＴスイッチは、所望の動作に応答して、低抵抗状態から高抵抗状態にまたは高抵抗状態から低抵抗状態に変化してもよい。トランジスタＴ７’はオフに留まる場合、ＮＶ ＮＴスイッチ８３は同じ状態に留まる。ＮＶ ＮＴスイッチ８３は１回限り状態を変化してもよく、またはオンとオフ状態との間で複数回繰り返されてもよい。
図９Ａは２端子不揮発性ナノチューブスイッチ９０の断面図を示している。ナノファブリック素子９３は、絶縁層９４を含む基板９５上に配置されている。チャネル長ＬＣＨＡＮＮＥＬのナノファブリック素子９３は、少なくとも部分的に２つの端子、例えば導電素子９１および９２と重なり、これらは両方ともナノファブリック素子９３上に直接置かれている。ナノファブリック素子を生成する方法は、引用した特許参考文献により詳細に記載されている。
不揮発性ナノチューブスイッチ９０のパッシベーションは、不揮発性ナノチューブスイッチ上に適切な誘電層９６を堆積することを含む。この方法の例は、例えばスピンコートされたポリフッ化ビニリデン（ＰＶＤＦ）、ポリイミドまたは他の絶縁物を、不揮発性ナノチューブスイッチと直接接触させて使用する方法である。アルミナまたは二酸化ケイ素などの適切な副次的な誘電パッシベーション膜は、下部にあるＰＶＤＦ、ポリイミドまたは他の絶縁物を密封し、不揮発性ナノチューブスイッチ動作に対して堅固なパッシベーションを提供するために使用される。不揮発性ナノチューブスイッチ９０および９０’は集積回路プロセスの流れ内の任意の箇所に含まれてもよい（挿入されてもよい）。スイッチ９０に対する典型的なプログラミングおよび消去電流は、約１〜５０マイクロアンペアであるか、または従来のｅ−ヒューズ電流をプログラムするために典型的に要求される電流に比べて２から３桁低い。
図９Ｂは２端子不揮発性ナノチューブスイッチ９０’の断面図を示している。ナノファブリック素子９３’は絶縁物９７と接点９１’、９２’との上に置かれている。絶縁物９７および接点９１’、９２’は、絶縁物９４’を含む基板９５’上に置かれている。絶縁物９７は絶縁物９４’より低い熱伝導率を有していてもよい。チャネル長ＬＣＨＡＮＮＥＬのナノファブリック素子９３’は少なくとも部分的に２つの端子、例えば導電素子９１’および９２’と重なり、これらの素子は両方ともナノファブリック素子９３’の堆積に先立って堆積されている。スイッチ９０’はスイッチ９０と比べて、半導体プロセスにおいてより容易に組み込むことができる。
構造体９０’の利点は、基板に対して大量のＩ２Ｒ電力が消費されることである。したがって、９４’より小さい熱伝導率を有する絶縁物９７が選択される場合、下部にある基板の熱損失が小さいことから、より低電流におけるナノチューブファブリックのスイッチングが容易となる。理論により制約されることなく、本発明者らは、２端子ナノチューブスイッチが、米国特許出願第１１／２８０，７８６号に記載されているような、炭素−炭素および／または炭素−金属結合の破壊および改質を引き起こす、ファブリック内の加熱によって、主に機能すると考えている。したがって、基板に対する熱損失がより少ないことにより、より小さい印加電圧がナノチューブスイッチを「破壊する」ことを可能にし、この結果スイッチをオフ状態にする。
不揮発性ナノチューブスイッチ９０’のパッシベーションは、不揮発性ナノチューブスイッチの上に適切な誘電層９７’を堆積することを含む。この方法の例は、例えばスピンコートされたポリフッ化ビニリデン（ＰＶＤＦ）、ポリイミドまたは他の絶縁物を、不揮発性ナノチューブスイッチと直接接触させて使用する方法である。アルミナまたは二酸化ケイ素といった適切な副次的な誘電パッシベーション膜は下部にあるＰＶＤＦ、ポリイミドまたは他の絶縁物を密封し、不揮発性ナノチューブスイッチ動作に対して堅固なパッシベーションを提供するために使用される。不揮発性ナノチューブスイッチ９０または９０’は、集積回路プロセスの流れ内の任意の箇所に含まれてもよい（挿入されてもよい）。不揮発性ナノチューブスイッチ９０および９０’は、米国特許出願第１１／２８０，７８６号および同第１１／２８０，５９９号により詳細に記載されている。スイッチ９０’に対する典型的なプログラミング（消去）電流は、１〜２０マイクロアンペア範囲であるか、または従来のｅ−ヒューズ電流をプログラムするために典型的に要求される十数ミリアンペアの電流に比べて３桁低い大きさである。
図９Ｃはパッシベーション以前の不揮発性ナノチューブスイッチ９０’’のＳＥＭ画像を示しており、図９Ｂの断面図の不揮発性ナノチューブスイッチ９０’に対応する。不揮発性チューブスイッチ９０’’は、ナノファブリック素子９３’’、接点９１’’および９２’’ならびに絶縁物９４’’を含む。不揮発性ナノチューブスイッチ９０および９０’は、２５０ｎｍから２２ｎｍに縮小されるチャネル長ＬＣＨＡＮＮＥＬを有するように製造されており、これによりさらに以下に説明するように、不揮発性ナノチューブスイッチのサイズを低減し、プログラミング電圧を低くする。
図９Ｄは、浮遊ナノチューブファブリック９８を備える、浮遊空隙領域９９および９９’を含む２端子ＮＲＡＭスイッチ９０’’’の変形形態を示している。この構造は、米国特許出願第１１／２８０，７８６号に記載されたナノチューブスイッチに対して最適な電気および熱特性を有する。９０’’’のスイッチング能力が改善される理由は、浮遊領域において、周囲の基板に対する熱損失がないからである。したがって、スイッチングを発生させる目的でナノチューブを所望の温度に加熱するために（上述および米国特許出願第１１／２８０，７８６号に記載されているように）、より小さい電圧および電流が必要とされる。チャネル長は、約５０ｎｍから金属接点９１’’’と９２’’’との間のアクティブ領域の全長の範囲にあってもよい。この構造の別の利点は、より低いスイッチング電圧を達成するために、より低いリソグラフィノードにまで縮小する必要がないことである。下部の間隙９９のみを利用することで十分であることに留意すべきである。
適切な設計条件では、ナノチューブは浮遊領域において破壊するだけであるとは予測されない。ファブリックにおけるナノチューブの部分は、基板９７’’’上でオフに切り換わり、ＮＲＡＭスイッチの繰り返しを可能にすると予測される。
浮遊領域のために使用される空洞はまた、ナノチューブヒューズを溶断するために要求される電流をさらに減らすために、Ｏ２またはＯ３など酸化気体で充填されてもよい。これは再プログラムされる必要がないＯＴＰデバイスに対して有効である。
図９に示した不揮発性ナノチューブスイッチは、製造時には通常はオンである。図１Ｃに示したＮＶ ＮＴスイッチ１６などの不揮発性ナノチューブスイッチはオンとオフ状態との間で、図１Ｃに示したように数万回繰り返されてもよいが、最初は比較的高抵抗のスイッチとして形成される。図８に示した不揮発性ラッチ８２を参照すると、不揮発性ナノチューブスイッチ８３がＮＶ ＮＴスイッチ１６と同様の場合、導電状態におけるＲＯＮは、典型的には１０キロオームから５０キロオームの抵抗範囲を有する。ラッチ回路８２のＮＶ ＮＴスイッチ８３に関して説明したＮＶ ＮＴスイッチが、ＮＶ ＮＴスイッチ１６と同様の場合、非導電状態のＲＯＦＦは典型的には１ギガオームまたはそれ以上の抵抗値を有する。
図１０Ａの曲線１００は、ＬＣＨＡＮＮＥＬが２５０ｎｍ以上から５０ｎｍに減少するときの、不揮発性ナノチューブスイッチに対する消去電圧についてのチャネル長ＬＣＨＡＮＮＥＬの電圧スケーリング効果を示している。使用されるオンおよびオフ状態に関する用語は表２に定義されている通りであることに留意すべきである。ＬＣＨＡＮＮＥＬは図９に関して説明したスイッチチャネル長を指す。チャネル長の低減の有効性は、チャネル長低減および消去／プログラムの繰返し歩留まりの関数としての消去電圧の観点から示されており、各データポイントは２２個のデバイスを表し、オン／オフ消去／プログラムサイクルの数は５である。消去電圧はチャネル長の強力な関数であり、不揮発性ナノチューブスイッチのチャネル長が図１０Ａに示された曲線１００により示されるように、２５０ｎｍから５０ｎｍに低減すると、８ボルトから５ボルトに低減（縮小）する。対応するプログラミング電圧（図示せず）は消去電圧より低く、例えば典型的には３から５ボルトの範囲にある。チャネル幅が変化する構造に関する消去電圧の測定（データは示さず）は、チャネル幅が５００から１５０ｎｍに変化するときの、デバイスのチャネル幅に関しての消去電圧の有意な依存性を示さない。ナノファブリック−接点端子の重なり長さの変化する構造における消去電圧の測定（データは示さず）は、重なり長さが約８００から２０ｎｍに変化するときの、重なり長さに関する消去電圧の有意な依存性を示さない。
図１０Ｂは、８ボルトの消去電圧および対応する１５マイクロアンペアの消去電流を有するデバイスに対する、消去電圧および対応する消去電流を時間の関数として示している消去曲線１２５である。試験用の不揮発性ナノチューブスイッチには負電圧が印加されたことに留意すべきである。不揮発性ナノチューブスイッチは、いずれの方向の正または負の印加電圧および電流フローでも動作する。消去電流は典型的には、チャネル領域におけるナノファブリック内の起動している、ＳＷＮＴの数に依存して、１から２０ｕＡの範囲である。プログラミング電流は、典型的には１から２０ｕＡの範囲である。いくつかのＮＶ ＮＴスイッチについては、プログラミングの間に電流フローを制御することによりプログラミング特性を改善できることが確認された。電流フローを制御する方法は、図１７に関して以下で詳細に説明される。これらの方法は、プログラミングおよび消去動作の両方の間における電流制御に適用されてもよい。図１０Ｂに示した消去データおよび対応する測定の詳細は、米国特許出願第１１／２８０，７８６号に記載されている。典型的には、ｅ−ヒューズプログラム電流は十数ミリアンペア範囲であり、そのためｎｔ−ヒューズは約１０００Ｘにまでプログラミング電流を低減する。
図１０Ｃは約２２ｎｍのチャネル長および約２２ｎｍのチャネル幅を有するデバイスに関する直近の繰返しデータ１５０を示している。約２０ｎｍのチャネル長を有するデバイスは典型的には、４から５ボルト範囲の消去電圧を有する。図１０Ｃに示した特定のデバイスは、５ボルトの消去電圧、４ボルトのプログラミング電圧を有し、１００回の消去／プログラムサイクルを受けた。オン抵抗（ＲＯＮ）は１００キロオームを下回り、オフ抵抗（ＲＯＦＦ）は約１００メガオームを上回る。
図１および２に示した不揮発性レジスタファイルにおけるシャドウデバイスとして使用される不揮発性ナノチューブスイッチは、例えば１０４から１０６の動作サイクルを必要とし、したがって図２に示したように、追加の（冗長）不揮発性レジスタファイルステージが導入される。ＯＴＰモードにおけるラッチ回路８２のＮＶ ＮＴスイッチ８３については、スイッチとして使用される不揮発性ナノチューブスイッチ８３についての単一プログラム動作（プログラムの定義については表１を参照）は、１００％に近い不揮発性ナノチューブスイッチの歩留まりを有するであろう。ナノチューブスイッチ８３がいくつかのオン／オフサイクルに曝されたとしても、この歩留まりはなお１００％に近いであろう。
ストローブ経路８６内にＮＶ ＮＴスイッチ８３を使用するときのラッチ回路８２に対する読出し動作は、電子ヒューズ７１を使用するラッチ回路７０に対する読出し動作と同様である。その結果、不揮発性ファイルラッチステージＫが、図２に示した不揮発性レジスタファイル２０内にステージとして含まれる場合、対応する汎用ラッチ回路８２内のＮＶ ＮＴスイッチ８３は完全な状態の導電状態のままである。したがって、対応するラッチ回路８２がストローブされると、上に詳細に説明したように、ラッチ回路８２は第２論理状態に遷移し、この第２論理状態ではノード８７は低電圧であり、ノード８８におけるＶＯＵＴは高電圧である。不揮発性レジスタファイル２０において経路指定スイッチ３０が使用される場合、図３Ａに対して上に詳細に説明したように、出力８８における正電圧ＶＯＵＴは信号入力ＳＫを選択するために伝送され、ＣＭＯＳ転送ゲートＴＲ１は起動され、ＣＭＯＳ転送ゲートＴＲ２は起動を解除される。経路指定スイッチ３０は入力Ａと出力Ｃとを接続し、不揮発性レジスタファイル２０のステージＫの出力を不揮発性レジスタファイル２０のステージＫ＋１の入力に伝送し、その結果、不揮発性レジスタファイル２０内にステージＫを含む。
ストロービング経路８６内にＮＶ ＮＴスイッチ８３を使用するときのラッチ回路８２に対する読出し動作は、電気ヒューズ７１を使用するラッチ回路７０に対する読出し動作と同様である。その結果、不揮発性ファイルラッチステージＪが図２に示した不揮発性レジスタファイル２０内のステージとして除外される場合、対応するラッチ回路８２内のＮＶ ＮＴスイッチ８３は非導電状態にプログラムされる。したがって、対応する汎用ラッチ回路８２がストローブされると、上に詳細に説明したように、ラッチ回路８２は第１論理状態に留まり、この第１論理状態ではノード８７は高電圧であり、ノード８８におけるＶＯＵＴは低電圧である。不揮発性レジスタファイル２０において経路指定スイッチ３０が使用される場合、図３Ａに対して上に詳細に説明したように、出力８８における低（ほぼゼロ）電圧ＶＯＵＴは信号入力ＳＪを選択するために伝送され、ＣＭＯＳ転送ゲートＴＲ２は起動され、ＣＭＯＳ転送ゲートＴＲ１は起動を解除される。経路指定スイッチ３０は入力Ｂと出力Ｃとを接続し、不揮発性レジスタファイル２０のステージＪの出力を不揮発性レジスタファイル２０のステージＪ＋１の入力にバイパスし、その結果不揮発性レジスタファイル２０内のステージＪを除外する。
汎用ラッチ回路８２に関しては、ノード８８が正であり、両方のノード８８出力が信号入力ＳＫを選択するために利用可能であり、相補ノード８７の出力がスイッチ回路３５の信号入力ＳＫｂを選択するために利用可能である場合、ステージＫはレジスタファイル２０内に含まれることに留意すべきである。しかし、ノード８８がゼロであり、信号入力ＳＪに対して利用可能の状態であり、相補ノード７７の出力がスイッチ回路３５の信号入力ＳＪｂを選択するために利用可能である場合、ラッチ回路７０に関して上に詳細に説明したように、レジスタファイル２０内のステージＪは除外される。
ラッチ８２のＮＶ ＮＴスイッチ８３は、任意の回数で、オン状態からオフ状態に変化し、その後オン状態に戻り、次にオフ状態に戻ることに留意すべきである。したがって、ラッチ回路８２の設定は、必要に応じて複数回変更されてもよい。この固有の特徴は、ＮＶ ＮＴスイッチ８３の素子が製造者および現場でのアップグレード可能な再構成可能な製品に対してモジュールレベルにおいて有効な柔軟性を提案する理由から、ラッチ８２により提供される。
ラッチ回路８２の出力ノード８８は汎用ラッチ回路７０の出力ノード７８に対応する。ラッチ回路８２のノード８７、すなわち出力ノード８８の相補は、ラッチ回路７０のノード７７に対応する。ラッチ回路８２の固有のラッチトリップ抵抗が１００キロオームに設計されている場合、汎用ラッチ回路８２は、α粒子により発生する正孔−電子ペアの宇宙線による破壊にはより敏感である可能性がある。したがって、バラストキャパシタ８９が出力ノード８８に追加されてもよく、バラストキャパシタ８９’が相補ノード８７に追加されてもよい。バラストキャパシタの値は、例えば１０から２０ｆＦであってもよい
構成選択回路を用いる不揮発性ラッチ回路の選択
上に詳細に説明した汎用ラッチ回路７０（図７）およびラッチ回路８２（図８）は、Ｎ＋Ｍを通して電子的にプログラムされる不揮発性構成ラッチ１として使用され、図２に示したＳ（Ｎ＋Ｍ）を通して対応する出力信号Ｓ１を供給してもよい。構成選択回路２６（図２）はラッチ回路出力の状態を決定するために使用されてもよく、これにより、どの不揮発性レジスタファイルステージが不揮発性レジスタファイル２０に含まれるかを決定する。ラッチ回路７０および８２は、メモリ、論理、デジタルおよびアナログスタンドアロンおよび埋込製品に広く利用可能であり、不揮発性レジスタファイルの例に限定されない。ラッチ回路４０（図４）は、ラッチ回路４０の状態がレーザーアブレーションにより決定されることから、構成選択回路２６を必要としないことに留意すべきである。
一実施形態では、構成選択回路２６は、メモリアレイの予備の行または列の選択において使用される、制御入力を備えるデコーダ論理回路であってもよい。ＤＲＡＭおよびＳＲＡＭメモリのメモリアレイにおける行および列を冗長行および列ラインに置き換える、再構成ラッチ回路の使用はＩｔｏｈ，Ｋｉｙｏｏによる参考図書「ＶＬＳＩメモリチップ設計（ＶＬＳＩ Ｍｅｍｏｒｙ Ｃｈｉｐ Ｄｅｓｉｇｎ）」（Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ Ｂｅｒｌｉｎ Ｈｅｉｄｅｌｂｅｒｇ ２００１，１７８−１８３頁）に記載されており、この全開示内容は参照により本明細書に引用したものとする。
代替の実施形態では、構成選択回路２６は米国再発行特許第３４，３６３号に記載されている構成制御レジスタを利用してもよい。構成制御レジスタは、この例では、構成選択回路２６として選択された。その理由は、不揮発性レジスタファイルラッチステージと組み合わせて、図２に示した不揮発性レジスタファイル２０を形成するのが容易であるからである。
図１１は構成制御レジスタ１１０の図を示しており、米国再発行特許第３４，３６３号により詳細に記載されているマルチステージシフトレジスタの２つのステージを示す。構成制御レジスタ１１０は２つのシフトレジスタセルを示すが、実際の構成制御レジスタは、論理素子を構成するのに必要なセルの数、この例ではＮ＋Ｍ個のシフトレジスタセルを含む。基本的なシフトレジスタセルは、インバータＩＮＶ−１と直列である転送デバイス１１６−１と直列の、インバータＩＮＶ−１’と直列の転送デバイス１１２−１を含む。インバータＩＮＶ−１の出力は、転送デバイス１１４−１を通してインバータＩＮＶ−１’の入力にフィードバックされ、これにより、構成制御レジスタ１１０に対して電源が維持され（揮発性シフトレジスタ動作）、ＨＯＬＤ電圧が高電圧に維持される限り、ＣＥＬＬ−１が論理状態を記憶できる。インバータＩＮＶ−１の出力はまた、シフトレジスタセル１と同一であるシフトレジスタＣＥＬＬ−２の入力に接続され、また転送デバイス１１８−１の１つの端子に接続される。インバータＩＮＶ−１’の出力は転送デバイス１１６−１の入力に接続される。オーバーラップしない２つのクロックΨ１およびΨ２は、それぞれ転送デバイス１１２−１および１１６−１の制御ゲートおよび他のシフトレジスタセルにおける対応する転送デバイスに接続される。転送デバイス１１４−１および他のセルの対応するデバイスは、ＨＯＬＤ入力の状態に依存して、ＩＮＶ−１出力とＩＮＶ−１’入力との間のフィードバック経路をイネーブルまたはディスエーブルにする。冗長データはＬＯＧＩＣ ＩＮＰＵＴ信号により構成制御レジスタ１１０に伝送される。ＡＰＰＬＹ制御入力が起動されると、出力Ｃ１，Ｃ２，．．．Ｃ（Ｎ＋Ｍ）は、例えばラッチ７０およびラッチ８２などのラッチのプログラミング入力に転送される。この例では、構成制御レジスタ１１０は図２の構成選択回路２６として使用される。
動作において、全構成制御レジスタ１１０は、Ψ１およびΨ２の電圧を高く、ＨＯＬＤ電圧を低く設定することにより、高電圧または低電圧に設定されてもよい。ＨＯＬＤを高電圧で設定することによって、クロックΨ１およびΨ２を用いて１および０の論理パターンをシフトレジスタに転送し、試験結果（歩留まりマップ）に基づいて不揮発性構成ラッチ１．．．Ｎ＋Ｍをプログラムしても（またはプログラムしなくても）よい。ＩＮＰＵＴ信号が構成制御レジスタ１１０の全長を伝搬するために、十分な時間を与えるべきである。その時点で、ＡＰＰＬＹは正電圧に遷移してもよく、インバータの出力Ｃ１，Ｃ２，．．．Ｃ（Ｎ＋Ｍ）は対応する構成制御ラッチ１．．．Ｎ＋Ｍに転送される。
図２を参照すると、構成制御レジスタ１１０は、不揮発性構成ラッチ１．．．不揮発性構成ラッチ（Ｎ＋Ｍ）の状態を制御する出力Ｃ１．．．Ｃ（Ｎ＋Ｍ）を備える不揮発性レジスタファイル２０に対する構成選択回路２６として使用されてもよい。不揮発性構成ラッチ１．．．（Ｎ＋Ｍ）は対応する構成制御レジスタ１１０の論理状態を維持するようにプログラムされる。
ラッチ回路７０が不揮発性構成制御ラッチとして使用される場合、ＯＴＰ状態は各不揮発性構成ラッチに記憶され、個別の不揮発性ファイルレジスタステージは、Ｎ＋Ｍ個の個別の不揮発性ファイルレジスタステージから選択され、相互接続にされて不揮発性レジスタファイル２０を形成する。このレジスタファイル構成は変更されなくてもよい。
あるいは、ラッチ回路８２が不揮発性構成ラッチ状態として使用される場合、不揮発性のオンまたはオフ状態はＮＶ ＮＴスイッチ８３に記憶される。ＮＶ ＮＴスイッチ８３が不揮発性ナノチューブスイッチであることから、ＮＶ ＮＴスイッチ８３をオンとオフ状態との間で複数回繰り返すことにより、構成制御ラッチがいくつかの論理状態を通して繰り返されるようにしてもよく、したがって不揮発性レジスタファイル２０の構成は現場においても初期の状態から変更されてもよい。
プログラミング手段として不揮発性ナノチューブスイッチを使用する不揮発性レジスタファイル２０に基づく不揮発性信号ソース
図２における構成選択回路２６および１からＮ＋Ｍの不揮発性構成ラッチを、図１２に示した出力Ｓ１からＳ（Ｎ＋Ｍ）を備える１からＮ＋Ｍの不揮発性構成レジスタファイルステージを含む不揮発性構成ファイル１２２によって置き換えることは可能である。不揮発性構成レジスタ１２２と不揮発性レジスタファイル１２４を組み合わせることにより、不揮発性レジスタファイル１２０を形成する。不揮発性レジスタファイル１２０は不揮発性レジスタファイル２０に対応する。
不揮発性構成制御レジスタファイルステージ１．．．ステージ（Ｎ＋Ｍ）を含む不揮発性構成制御レジスタ１２２の第１構成では、論理「１’」および「０’」の入力データストリーム形式の入力データがレジスタ１２２にロードされる。不揮発性構成レジスタファイルステージは不揮発性レジスタファイルステージと同一である。しかし、サイクル数が限定される。例えば、ＯＴＰ動作については、この場合、消去（ラッチ用語では「プログラミング」）は選択される不揮発性ナノチューブスイッチにおいて１回（１／２サイクル）だけ実行される。歩留まりは、例えば９９から１００％の間で高く、出力Ｓ１からＳ（Ｎ＋Ｍ）は、ラッチ回路７０および８２に関して上に詳細に説明した対応する方法で、不揮発性レジスタファイルステージを選択または選択解除（バイパス）する。ラッチ回路７０に関しては、電子ヒューズ溶断方法であることから、ＯＴＰプログラミングだけが可能である。ラッチ回路８２に関しては、電子溶断ヒューズが不揮発性ナノチューブスイッチに置き換えられるため、いくつかの動作サイクルが可能である。
動作において、この第１構成不揮発構成レジスタ１２２は、図１に関して説明した動作モード入力を使用する消去およびプログラミングサイクルを受けることにより数回変更されてもよい。いくつかのサイクル、例えば１から３サイクルに変更を限定することにより、不揮発性構成制御レジスタ１２２の歩留まりが９９％から１００％の間に維持される一方、工場において不揮発性レジスタファイルを構成する能力（さまざまなステージを含むまたは除外（バイパス）する）、または必要に応じて製品の出荷後に現場において不揮発性レジスタファイルを再構成する能力（含まれる／除外されるステージを変更する）を提供する。
プログラミング手段として不揮発性ナノチューブスイッチを使用する新しい直列構成ラッチに基づく不揮発性信号源
第２構成では、不揮発性構成制御レジスタ１３２は図１３Ａに示されている。レジスタ１３２は、図１３Ｂに関して以下に詳細に説明するように、１回限りの消去（ラッチ用語では「プログラム」）の１／２サイクルを実行して９９％から１００％範囲の対応する不揮発性ナノチューブスイッチの歩留まりを向上するようにしている、レジスタ１２２の変更バージョンである。図１３Ａでは、不揮発性ナノチューブスイッチの消去は電子ヒューズをプログラミングすることに一致することに留意すべきである。図１３Ｂは図１Ｂのレジスタステージ１５の変更バージョンである。不揮発性構成レジスタファイル１３２は、レジスタ１３２にロードされる論理「１」および「０」の入力データストリームの形式で入力データを受け取る。不揮発性構成レジスタファイルステージは、図１Ｂに関して上に詳細に説明した不揮発性ファイルステージの変更バージョンであり、これにより１回限りの消去１／２サイクル動作が許可されて、歩留まりを９９から１００％範囲に改善する。この意味では、不揮発性構成レジスタファイル１３２の動作は、ＯＴＰモードで動作するときの不揮発性構成レジスタファイル１２２の動作と同様であり、消去（ラッチ用語では「プログラミング」）の１／２サイクルを許可する。不揮発性構成レジスタファイル１３２の動作はまた、例えば、構成制御レジスタ１１０を使用する構成選択回路２６と、制御信号Ｓ１．．．．．Ｓ（Ｎ＋Ｍ）を供給するためにラッチ回路７０またはラッチ回路８２を使用する不揮発性構成ラッチ１．．．（Ｎ＋Ｍ）とを備える、図２と同様である。
動作において、この第２不揮発性構成レジスタ１３２は、半サイクルの消去動作を用いて１回限り変更されてもよい。この動作モードは図１３Ｂに関して以下に詳細に説明される。
ＯＴＰ不揮発性レジスタラッチ１３５は、図１Ｂに示した不揮発性レジスタファイル１５の変更形態であり、このラッチ１３５では、ｅｒａｓｅ＿ｅｎａｂｌｅ＿ＮＦＥＴ１３２０は排除され、ＮＦＥＴ１３２１、１３２２およびインバータ１３２３および対応する接続に置き換えられている。ＮＦＥＴ１３２１の一方の端子はグラウンドに接続され、他方の端子はＮＦＥＴ１３２２に接続され、ＮＦＥＴ１３２２はノード１１１６’に接続される。ＮＦＥＴ１３２１への入力は高電圧変換回路１３６０’の出力１３５０’により制御され、ＮＦＥＴ１３２２の入力はインバータ１３２３の出力により制御される。インバータ１３２３の入力はインバータ１３３０の出力に接続され、インバータ１３３０の出力はまたＰＦＥＴ１３４３のゲートを駆動する。
動作において、図１Ｂに示した不揮発性レジスタファイルステージ１５のＰＲＯＧＲＡＭ ＥＮＡＢＬＥは排除され、図１３Ｂに示した不揮発性構成制御のステージ１３５に示したＯＴＰ ＥＲＡＳＥ ＥＮＡＢＬＥ入力に変換される。プログラミングは排除され、１回の消去半サイクルが許可される。
増加した歩留まりを有する高速化のための重要な経路タイミングを最適化するために使用されるナノチューブ不揮発性ラッチに基づく不揮発性制御信号源
上に詳細に説明した不揮発性レジスタファイルは、例えば、典型的には、ステージ当たりのマスタおよびスレーブラッチと、各スレーブラッチに結合された不揮発性ナノチューブスイッチ（ＮＶ ＮＴスイッチ）とを備える、高速揮発性レジスタを含む。ＮＶ ＮＴスイッチはスレーブラッチに直接結合されるか、または結合回路を用いて結合される。上に詳細に説明した不揮発性レジスタファイルラッチの不揮発性動作の歩留まりを最適化することに加えて、同様に、揮発性レジスタの高速性能を最適化する必要性がある。また、すべてのレジスタファイルが不揮発性である必要はない。しかし、レジスタファイルは高速（高速クロック速度）同期動作を必要とする。
例えば１ＧＨｚを超える高速クロック速度では、レジスタラッチの歩留まりは、論理遅延またはキャッシュ遅延を引き起こすデバイスパラメータ変化のため、低減される。このようなパラメータ変化は製造中のロット間から発生し、また現場使用において変化する。例えば、同期ＣＰＵおよびオンボードキャッシュは、ＣＰＵデータ要求が起動された後の１クロックサイクルにおいて、キャッシュからのデータ読出しがをＣＰＵ端末で準備されていることを保証するために、例えば１７０ｐｓまたはさらにそれ以下のキャッシュアクセス時間を必要とする場合がある。
可変遅延回路を重要なクロッキングおよび／または単一経路に導入して、性能を最適化し、製造中のロット間のパラメータ変化および現場における製品動作中の（パラメータドリフトといった）パラメータ変化に起因する歩留まり損失を最小化してもよい。オン状態、オフ状態、およびオンとオフ状態の間で切り換えられてもよい、不揮発性ナノチューブスイッチ（ＮＶ ＮＴスイッチ）を備えるラッチ回路は、重要なタイミング経路を最適化するために使用される。
図１４Ａは、２つの非オーバーラッピングクロックＣＬＫ１およびＣＬＫ２を用いる、パイプライン同期論理機能１４００を示しおり、この論理機能１４００には、同期モードで動作し、最新技術の高速動作に設計されている、レジスタファイル１４０７、１４１２、１４１８（および不図示の他のレジスタファイル）により分離されている非同期論理ステージ１４１０および１４１４（および不図示のその他）を含む。例示的なレジスタ１４１２はマスタ（Ｌ１）ラッチ１４２０Ｍおよびスレーブ（Ｌ２）ラッチ１４２０Ｓから構成される。マスタ（Ｌ１）ラッチ１４２０Ｍはレジスタセル１−ｎから構成され、スレーブ（Ｌ２）ラッチ１４２０Ｓはセル１’−ｎ’から構成される。レジスタステージは、対応するレジスタセルｋおよびｋ’から構成されるレジスタステージ１４１６などの、対応する１対のレジスタセルから構成される。論理状態１４１０および１４１４は、例えば非同期ランダム論理ステージから構成されてもよく、または、例えば高速Ｓｙｎｃ ＳＲＡＭ Ｌ１キャッシュなどの同期オンボードキャッシュであってもよいことに留意すべきである。マスタ（Ｌ１）ラッチ１４２０Ｍなどのマスタ（Ｌ１）ラッチは、クロックＣＬＫ１により起動されると、先行する論理状態１４１０からデータを受け取り、入力データを取り込んで保持する。スレーブ（Ｌ２）ラッチ１４２０Ｓなどのスレーブ（Ｌ２）ラッチは、クロックＣＬＫ２により起動されると、対応するマスタ（Ｌ１）ラッチ１４２０Ｍから情報を受け取り、情報を次の論理ステージ１４１４に伝送し、ＣＬＫ２クロックサイクルの終了近くの情報をラッチする。レジスタ（ラッチ）設計の例は、Ｈ．Ｂ．Ｂａｋｏｇｌｕの参考文献「ＶＬＳＩのための回路、相互接続、およびパッケージング（Ｃｉｒｃｕｉｔｓ，Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ，ａｎｄ Ｐａｃｋａｇｉｎｇ ｆｏｒ ＶＬＳＩ）」（Ａｄｄｉｓｏｎ− Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ，Ｉｎｃ，３３８−３４９頁）に記載されており、この全開示内容は参照により本明細書に引用したものとする。
トランジスタの電気特性ならびに相互接続ライン抵抗およびキャパシタンスの変化の原因となるプロセスパラメータの変化は、論理エラーを引き起こす論理競合状態をもたらす。例えば、図１４Ａの論理１は、ＣＬＫ１の遷移がマスタ（Ｌ１）ラッチ１４２０Ｍによる論理１状態のサンプリングを発生させる前に論理動作が完了するのを防止する、比較的長い遅延時間を備える１つ以上の論理経路を含んでもよい。論理１状態の早期サンプリングは不正な論理状態のラッチングおよび伝送をもたらす。このような競合状態の問題は、この例では論理１のような１つの特に敏感な論理回路においてのみ、または複数の論理回路経路上で発生する可能性がある。パラメータ変化に敏感なクリティカル設計経路は一般に、論理シミュレーションの結果として知られている。このような競合状態の問題を回避するために、クロックＣＬＫ１およびＣＬＫ２における許容差が設けられる。しかし、例えば、クロック周波数が１Ｇｂから２Ｇｂ、５Ｇｂを超えて増加すると、性能の最適化はより重要になり、歩留まりの損失が高いクロック周波数で発生する可能性がある。
図１４Ｂは、最適化パイプライン同期論理機能１４００’の性能を示している。制御可能な遅延回路１４２５および１４２５’をＣＬＫ１およびＣＬＫ２クロック信号経路のそれぞれに追加することにより、論理１回路の論理状態をサンプリングするマスタ（Ｌ１）ラッチ１４２０Ｍの遷移を遅延させ、またマスタ（Ｌ１）ラッチ１４２０Ｍに対してスレーブ（Ｌ２）ラッチ１４２０Ｓの遷移時間を遅延させた。制御可能な遅延回路素子は、１つ以上のタイミングクリティカル（または敏感な）信号経路またはすべての信号経路に追加されてもよい。制御可能な遅延回路１４２５および１４２５’回路により導入されるクロック信号遅延の例は、以下に詳細に説明される。
図１５Ａは、ロック信号ＣＬＫにより同期化されるＣＰＵおよびキャッシュを備える、ＣＰＵ１５１０およびキャッシュ１５１５を含む、同期ＣＰＵおよびキャッシュシステム１５００を示している。メモリアドレス位置および制御信号はＣＰＵ１５１０によりキャッシュ１５１５に提供され、ＣＰＵ１５１０によりデータは書込み動作を用いてキャッシュ１５１５に記憶されてもよく、またはデータは読出し動作を用いてキャッシュ１５１５からＣＰＵ１５１０に伝送されてもよい。図１５Ｂは高性能キャッシュ読出し動作のタイミング図１５２５を示しており、キャッシュデータはデータ要求後の１クロックサイクルでＣＰＵ１５１０が利用可能になる。クロック１５３０はデータ要求時点で、低電圧から高電圧に変化する。データ要求クロック遷移の時点で、制御信号は、所望の動作（この図では読出し動作）を識別する。またアドレスは有効である。キャッシュ１５１５は１クロックサイクル内で読出し動作を完了し、データ出力ＶＤＡＴＡを、「データアイ」と称されることが多い有効データウィンドウ１５３５内で利用可能にする。ＣＰＵ１５１０に対するクロック１５３０要求遷移後の１サイクルでの、クロック１５３０データ取込みへの遷移は、データウィンドウ１５３５の中心で発生するようにタイミングを合わせられる。図１５Ａは、Ｋ．Ｉｔｏｈの参考文献「ＶＬＳＩメモリチップ設計（ＶＬＳＩ Ｍｅｍｏｒｙ Ｃｈｉｐ Ｄｅｓｉｇｎ）」（Ｓｐｒｉｎｇｅｒ，２００１，３５８−３６３頁）から適応されており、この全開示内容は参照により本明細書に引用したものとする。
出力ドライバ１５２０は、キャッシュ１５１５のオンチップデータ経路を通して信号ＶＳＩＧを受信する。出力ドライバ１５２０はトライステートドライバとして示されている。しかし、非トライステートがいくつかの用途で使用されてもよい。トライステートドライバは当産業界では公知であり、例えば、Ｒ．Ｊ．Ｂａｋｅｒ「ＣＭＯＳ：回路設計、レイアウトおよびシミュレーション（ＣＭＯＳ：Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ，Ｌａｙｏｕｔ，ａｎｄ Ｓｉｍｕｌａｔｉｏｎ）」（ＩＥＥＥ Ｐｒｅｓｓ，１５９８，２２６頁）を参照されたい。この全開示内容は、参照により本明細書に引用したものとする。出力インバータ（ドライバ）はＮＦＥＴトランジスタＴ１およびＰＦＥＴトランジスタＴ２を使用して形成されており、それぞれのＴ１およびＴ２ゲートは共通のインバータ入力１５２２に電気的に接続され、Ｔ２ドレインおよびＴ１ドレインは共通の出力端子１５２３に接続されている。トライステートＰＦＥＴのＴ４のドレインはＴ２のソースに接続されており、Ｔ４のソースはＶＤＤのような電源に接続されており、Ｔ４のゲートは、その入力が共通のトライステート入力１５２４に接続されているインバータＩＮＶの出力に接続されている。トライステートＮＦＥＴのＴ３のドレインはＴ１のソースに接続され、Ｔ３のソースはグラウンドに接続されており、Ｔ３のゲートは共通のトライステート入力１５２４に接続されている。
動作において、トライステートドライバ１５２０がトライステートモードを起動させる場合、ＶＴＲＩ−ＳＴＡＴＥ＝０ボルトであり、Ｔ４およびＴ３はオフ状態である。出力ノード１５２３は、信号ＶＳＩＧのいずれの値についても、電源ＶＤＤまたはグラウンドに接続することができない。したがって、ノード１５２３の電圧はトライステートドライバ１５２０により定義されないが、代わりに、ノード１５２３を共有する他のトライステートドライバ（図示せず）により設定されてもよい。キャッシュ１５１５が図１５Ｂに示したデータに対する要求により起動される場合、キャッシュメモリコントローラがＶＴＲＩ−ＳＴＡＴＥをゼロから正電圧に遷移させて、Ｔ３およびＴ４トランジスタをオン状態にする。このトライステートの非起動モードでは、トランジスタＴ２のドレインは、トランジスタＴ４を介してＶＤＤに接続され、トランジスタＴ１のソースはトランジスタＴ３を介してグラウンドに接続され、ＶＳＩＧはノード１５２３上のＶＤＡＴＡ出力信号を制御する。図１５Ｂに示したＣＰＵ１５１０データ要求に応答して、インバータ駆動信号ＶＳＩＧは、プレドライバステージ（図示せず）を含んでもよいキャッシュ１５１５によりオンチップデータ経路上に提供される。
動作において、製造に起因するならびに現場での長時間にわたる動作中のパラメータ浮遊に起因するトランジスタパラメータの変化は、有効データウィンドウ１５３５の位置に変化をもたらす。図１５Ｄの波形１５４０は、出力データＶＤＡＴＡがクロック１５３０サイクルの早期に利用可能である高速データ経路の有効データウィンドウ１５４５を示している。クロック１９３０の読出しデータ遷移は、図１５Ｄに示したようにデータに誤りがある場合、有効データウィンドウ１５４５の後縁で発生する。図１５Ｅの波形１５４０’は、出力データＶＤＡＴＡがクロック１５３０サイクルの後期に利用可能である、低速データ経路有効データウィンドウ１５５０を示している。クロック１５３０読出しデータ変化は、図１５Ｅで示したようにデータに誤りがある場合、有効データウィンドウ１５５０の前縁で発生する。システム性能、歩留まりおよび信頼性を最適化するために有効データウィンドウの変化を最小化する方法が必要とされる。
図１５Ｆは同期ＣＰＵおよびキャッシュシステム１５００’を示しており、このシステムでは、制御可能な遅延回路素子を追加することにより、同期ＣＰＵおよびキャッシュシステム１５００のキャッシュ１５１５を変更して、キャッシュ１５１５’のデータ出力ＶＤＡＴＡに対して有効データウィンドウを最適化している。１つの制御可能な遅延回路素子または２つ以上の制御可能な遅延回路素子は、検知／ラッチ回路と出力ドライバ間のキャッシュ１５１５’のデータ経路に追加されてもよい。
図１５Ｇは制御可能な遅延回路１５６０の１つの方法を示しており、制御可能遅延回路１５６０の入力はデータ信号ＶＳＩＧに接続され、制御可能遅延回路の出力は出力ドライバ１５２０’の共通インバータ入力１５２２’に接続されている。制御可能遅延回路１５６０は以下に詳細に説明される。共通インバータ入力１５２２’に対するＶＳＩＧ入力は、制御可能遅延回路１５６０により設定される制御可能な時間だけ遅延される。共通出力端子１５２３’における出力データ信号ＶＤＡＴＡは、制御可能遅延回路１５６０により設定されるＶＳＩＧ時間遅延に対応する時間だけ遅延される。制御可能遅延回路１５６０の追加を除いて、回路素子、素子の相互接続および出力ドライバ１５２０’の動作は出力ドライバ１５２０の説明に対応する。ＶＴＲＩ−ＳＴＡＴＥのタイミングは、必要に応じて調整されてもよい（図示せず）。
動作において、図１５Ｈの波形１５４０’’により示したように、製造ならびに現場での長時間にわたる動作中のパラメータ浮遊から生じるトランジスタパラメータの変化に起因する、有効データウィンドウの位置の変化は排除される。波形１５４０’’は、有効データウィンドウ１５５５の中心におけるＣＬＫ１９３０のデータ取込み変化を備える波形ＶＤＡＴＡを示している。
図１６は、４つの遅延経路１〜４の１つを選択するように適応するために設計されている制御可能遅延回路１６００を示している。例えば、クロックＣＬＫを遅延してＣＬＫＤＥＬを得てもよく、または信号ＶＳＩＧを遅延してＶＳＩＧ＿ＤＥＬを得てもよい。チップは複数の制御可能遅延回路１６００を含んでもよい。
一つの例では、制御可能なクロック遅延は、図１４Ｂに示したパイプライン同期論理機能１４００’などのパイプライン同期論理機能に導入されてもよく、その場合は制御可能遅延回路１６００は制御可能遅延回路１４２５および１４２５’として使用されてもよい。
別の例では、制御可能な信号遅延は、図１５に示した同期ＣＰＵおよびキャッシュシステム１５００’に導入されてもよく、その場合は制御可能な遅延回路１６００は制御可能な遅延回路１５６０として使用される。ＣＰＵ１５１０は１７０ｐｓの１クロックサイクルキャッシュ１５１５’のアクセス時間を備える２ＧＨｚのクロック周波数で動作してもよい。したがって、利用可能なキャッシュ１５１５’へのＣＰＵ１５１０のデータ要求は、１７０ｐｓである。有効データウィンドウが１５０ｐｓであると仮定すると、遅延経路１〜４は以下のように設定されてもよい。すなわち、経路１はほぼゼロ、経路２は約３０ｐｓ、経路３は約８０ｐｓおよび経路４は約１５０ｐｓである。制御可能回路遅延１６００はデータ経路１〜４の１つを選択して、図１５Ｈの波形１５４０’’により示したように、有効データウィンドウ１５５５の中心をクロック１５３０のデータ変化時間またはそれに近い時間に位置合わせする。
図１６は４つの遅延経路１〜４を備える遅延回路１６０を含むが、より多いまたはより少ない数の遅延経路（またはオプション）が含まれてもよい。遅延回路１６０５への入力は制御される量の分だけ遅延される必要がある、クロックＣＬＫまたは信号ＶＳＩＧ波形である。論理遅延ブロック１６１０は、４つの遅延経路（この例では）１〜４の１つを選択することにより、対応する遅延クロックＣＬＫＤＥＬまたは遅延信号ＶＳＩＧ−ＤＥＬ波形を出力する。遅延選択論理回路１６１５は、ＣＭＯＳ伝送デバイスＴＤ１、ＴＤ２、ＴＤ３またはＴＤ４の１つを選択するために使用される遅延選択信号Ｓ１、Ｓ２、Ｓ３およびＳ４を提供する。対応するインバータＩ−Ｓ１、Ｉ−Ｓ２、Ｉ−Ｓ３およびＩ−Ｓ４は、それぞれ相補的なＳ１、Ｓ２、Ｓ３およびＳ４論理信号を生成し、ＣＭＯＳ転送デバイスＴＤ１．．．．ＴＤ４のそれぞれにおいて真／相補選択信号の両方を可能にする。
遅延選択論理回路１６１５の入力ＶＯＵＴ−１およびＶＯＵＴ−２は、４つの選択信号Ｓ１．．．Ｓ４の１つを選択するために使用される。ＶＯＵＴ−１およびＶＯＵＴ−２はそれぞれＮＴスイッチラッチ１６２０およびＮＴスイッチラッチ１６０２’の出力である。ＮＴスイッチラッチ１６２０および１６２０’は図８に示したラッチ回路８２に対応し、これは、拡大縮小されるナノチューブヒューズ（ｎｔ−ヒューズ）を使用する不揮発性ナノチューブスイッチ８３を含み、複数回プログラムおよび消去されてもよい。上に説明した用語が使用される。例えば、ラッチ回路用途では、オンからオフ状態への遷移はプログラミング（ＮＶ ＮＴスイッチでは消去）と称され、オフからオンは消去（ＮＶ ＮＴスイッチではプログラミング）と称される。入力信号ＶＰＲＥＣＨＡＲＧＥ、ＶＳＴＯＲＯＢＥ、ＶＢＩＡＳ、ＶＰＥおよびＶＳＯＵＲＣＥはラッチ８２に関して上に説明されている。これらの入力信号は遅延コントローラ１６２５により供給される。ラッチ８２に関して上に説明したように、ＮＴスイッチラッチ１６２０および１６２０’のそれぞれをプログラミングして、プログラムまたは消去状態（ＶＯＵＴ−１が高圧または低圧状態、およびＶＯＵＴ−２が高圧または低圧状態）を可能にすることにより、遅延コントローラ１６２５への論理入力を用いて４つの遅延経路１〜４の１つを選択する。ドライバ回路１６３０および１６３０’は、以下に詳細に説明するように、ＶＳＯＵＲＣＥ信号入力を生成する。遅延コントローラ１６２５への論理入力は、製造者におけるテスタにより論理回路（図示せず）を介して供給されてもよく、および／または現場でアップグレードされる性能の最適化のために、オンボード組み込み自己検査（ＢＩＳＴ）試験エンジン（図示せず）により供給されてもよい。
図１６に示した遅延回路１６０５に関しては、遅延経路１はほぼゼロである。インバータＩ２−１およびＩ２−２がそれぞれ１５ｐｓに設計されている場合、遅延経路２は３０ｐｓに設定されてもよい。インバータＩ２−１、Ｉ３−２、Ｉ３−３およびＩ３−４がそれぞれ２０ｐｓの遅延に設計されている場合、遅延経路３は８０ｐｓに設定されてもよい。インバータＩ４−１、Ｉ４−２、Ｉ４−３、Ｉ４−４、Ｉ４−５およびＩ４−６がそれぞれ２５ｐｓの遅延に設計されている場合、遅延経路４は１５０ｐｓに設定されてもよい。ＣＭＯＳインバータ設計は既知の工業的手法に従う。図１５Ｈに示した波形１５４０’’に関しては、例えば、１５０ｐｓの有効データウィンドウ１５５５については、遅延経路１〜４の１つを選択することにより、クロック１５３０のデータタイミング遷移を、有効データウィンドウ１５５５の中間点またはその近くに置かれてもよい。回路１６０５は、より精密な信号遅延制御増加分に対して、より多くのデータ経路またはデータ経路の組み合わせを備えて設計されてもよい。
図８に示したラッチ回路８２におけるＮＶ ＮＴスイッチなどのＮＶ ＮＴスイッチ８３の状態を変化させると、ドライバ回路１６３０および１６３０’が起動され、この場合、ラッチ回路８２の動作は、上に説明したように、不揮発性ＮＴスイッチラッチ１６２０および１６２０’の動作に対応する。３つのドライバ回路１６３０および１６３０’の例は図１７に示されている。図１７Ａに示した第１ドライバ回路１７００は、電流制御なしに、出力ソース電圧ＶＳＯＵＲＣＥ（図１６に示したＶＳＯＵＲＣＥ−１およびＶＳＯＵＲＣＥ−２に対応する）を提供するために、電圧変換回路を使用する。図１７Ｂに示した第２ドライバ回路１７００’は、出力電圧ＶＯＵＴを提供するための電圧変換回路と、さらに必要に応じて、電流フローを制限するために、直列トランジスタのゲートに加えられる電圧ＶＩ−ＣＯＮＴＲＯＬを利用して出力電流Ｉを制御する手段とを使用する。図１７Ｃに示した第３ドライバ回路１７００’’は、電圧変換器を用いて電流ミラーに電圧出力を提供し、この電流ミラーはＶ出力に関連する出力電流Ｉを制御する。
ドライバ回路１６３０および１６３０’は、例えばドライバ回路１７００または１７００’または１７００’’を利用してもよく、また、ＮＶスイッチラッチ１６２０および１６２０’のそれぞれにおけるＮＶ ＮＴスイッチの状態を変更することにより、表３に示したようにＶＯＵＴ−１およびＶＯＵＴ−２（高圧または低圧）の状態を決定してもよい。高圧（ＨＩＧＨ Ｖ）出力は、図８に示したラッチ回路８２に関して上に説明したように、オン位置にあるＮＶ ＮＴスイッチに対応し、低圧（ＬＯＷ Ｖ）出力はオフ位置にあるＮＶ ＮＴスイッチに対応する。図１Ｃに示したＮＶ ＮＴスイッチの繰返し結果１６は、約１０キロオームから５０キロオームの範囲のオン抵抗ＲＯＮおよび１０ギガオームより大きいオフ抵抗ＲＯＦＦを有するＮＶ ＮＴスイッチ動作範囲を示している。
図１７は、図１６に示したＮＴスイッチラッチまたは米国特許出願第１１／２８０，７８６号および同第１１／２８０，５９９号に示されるＮＲＡＭメモリアレイビット線などのＮＲＡＭメモリアレイビット線に、ＶＳＯＵＲＣＥを供給するときの、不揮発性ナノチューブスイッチの状態変化中における電流を制限するために使用される回路を示している。電流制限はオフからオンへの状態遷移（典型的にはプログラムＮＶ ＮＴスイッチ動作と称される）の間において最も有効であり、オンからオフへの状態遷移（典型的には消去ＮＶ ＮＴスイッチ動作と称される）に対しては使用されない。図１Ｃに示したＮＶ ＮＴスイッチのオンおよびオフ抵抗繰返し結果１６は、１０ギガオームを超える抵抗から１０キロオームから５０キロオームのオン抵抗範囲への、オフからオン状態への変化プログラムの間において、電流制限を備えるプログラム可能な実験室電圧源により起動された。
図１７Ａに示したドライバ回路１７００は、ドライバ１７０５、インバータＩＮＶ−１および電圧変換器１７１０を含む。ドライバ１７０５は、遅延コントローラ１６２５などの遅延コントローラにより供給される入力１７０７を有する。ドライバ回路１７００の出力１７０９はＮＦＥＴ Ｔ２０のゲートおよびインバータＩＮＶ−１の入力を駆動し、インバータＩＮＶ−１の出力はトランジスタＴ１０のゲートを駆動する。
電圧変換器１７１０はＮＦＥＴ Ｔ１０およびＴ２０を含み、そのソースはグラウンドに、ドレインはＰＦＥＴ Ｔ３０およびＴ４０のドレインにそれぞれ接続されている。ＰＦＥＴ Ｔ３０およびＴ４０のソースは両方とも、電圧源ＶＨＩＧＨに接続されている。ＶＨＩＧＨは、図１０Ａの曲線１００により示したラッチ回路１６２０および１６２０’に使用されるＮＶ ＮＴスイッチのチャネル長に依存して、典型的には８ボルトから５ボルト未満の値の範囲である。ＰＦＥＴ Ｔ３０およびＴ４０のゲート接続は交差結合されている。電圧変換器１７１０の出力端子１７３０における出力電圧ＶＳＯＵＲＣＥは追加の電流制御回路を使用せずに出力電圧を制御する。端子１７３０は、ラッチ回路のＮＶ ＮＴスイッチの１つの端子、例えば、図８に示したラッチ回路８２の端子８４に接続されている。
動作において、ドライバ１７５０の出力が正電圧、例えば２．５ボルトである場合、ＮＦＥＴ Ｔ２０はオンであり、ＮＦＥＴ Ｔ１０はオフである。出力端子１７３０がグラウンドレベルであると、ＰＦＥＴ Ｔ３０はオンになり、これが端子２１３０’をＶＨＩＧＨに駆動して、ＰＦＥＴ Ｔ４０をオフにする。ＶＳＯＵＲＣＥはゼロ電圧である。しかし、ドライバ１７０５がゼロボルトである場合、ＮＦＥＴ Ｔ２０はオフであり、ＮＦＥＴ Ｔ１０はオンである。端子１７３０’はゼロボルトであり、これがＰＦＥＴ Ｔ４０をオンにし、端子１７３０をＶＨＩＧＨに駆動して、ＰＦＥＴ Ｔ３０をオフにする。ＶＳＯＵＲＣＥは電圧ＶＨＩＧＨであり、これは例えば、典型的には５から８ボルト範囲であり、端子８４に接続されている端子１７３０を備える、図８に示したラッチ８２におけるＮＶ ＮＴ スイッチ８３などの接続されているＮＶ ＮＴスイッチに状態変化をもたらす。
図８に示したスイッチ８３などのＮＶ ＮＴスイッチを駆動する場合、電流制限回路を追加することにより、オン状態からオフ状態へのまたはオフ状態からオン状態への遷移を促進してもよい。ドライバ１７００’はドライバ１７００とほぼ同じであるが、異なる点は、電圧変換器１７１０の出力ノード１７３０が転送デバイス１７１５の第１端子に接続されており、転送デバイス１７１５のゲート（第２端子）はＶＩ−ＣＯＮＴＲＯＬにより制御され、第３端子が電流Ｉにおいて出力電圧ＶＳＯＵＲＣＥを提供することである。電流Ｉは、電圧ＶＩ−ＣＯＮＴＲＯＬ入力電圧ならびに端子１７３０および１７３５における電圧により決定される。転送デバイス１７１５は、線形領域または電流飽和領域において動作してもよい。ドライバ回路１７００は出力端子１７３５のＶＳＯＵＲＣＥおよび電流制限Ｉの両方を提供する。ＶＳＯＵＲＣＥは電圧ＶＨＩＧＨ（例えば、典型的には５から８ボルト範囲）であり、端子８４に接続されている端子１７３５を備える、図８に示したラッチ８２におけるＮＶ ＮＴスイッチ８３などの、接続されているＮＶ ＮＴスイッチに状態変化をもたらす。電流Ｉは、典型的には１から５０ｕＡ範囲で制御されてもよい。
動作において、ドライバ１７００’は、出力電圧ＶＳＯＵＲＣＥを供給する場合、電流が電流Ｉに制限されていることを除いて、上に説明したドライバ１７００の動作と同様である。
図８に示したスイッチ８３などのＮＶ ＮＴスイッチを駆動する場合、図１７Ｂに示した転送ゲート１７１５などの転送ゲートを使用する電流制限回路の追加は、十分な電流制御を実現できないことがある。図１７Ｃに示したドライバ１７００’’は、電流Ｉ’のより精密な制御のために電流ミラー１７２０を導入する。電流Ｉ’は、ドレインに接続されたゲートおよびＶＳＳに接続されたソースを備えるＮＦＥＴ Ｔ５０に直列の抵抗Ｒにより決定される。ＮＦＥＴ Ｔ５５はまた、ＶＳＳに接続されているソースを有し、ＮＦＥＴ Ｔ５０のゲートに接続されているゲートを有し、ＰＦＥＴ Ｔ６０のドレインに接続されているドレインを備える。ＰＦＥＴ Ｔ６０のソースは電圧変換器１７１０の出力１７３０に接続されており、ＰＦＥＴ Ｔ６０のゲートとドレインは接続されている。出力ＰＦＥＴ Ｔ６５はＰＦＥＴ Ｔ６０のゲートに接続されているゲートを有し、ＰＦＥＴ Ｔ６５のソースは端子１７３０に接続され、ＰＦＥＴ Ｔ６５のドレインは、ＮＶ ＮＴスイッチの１つの端子に接続されている出力１７４０を駆動する。ＰＦＥＴ Ｔ６５デバイスはＩ’に制約されている電流をＶＳＯＵＲＣＥに供給する。ドライバ回路１７００’’は出力端子１７４０で、ＶＳＯＵＲＣＥおよびＩ’に制限されている電流を提供する。ＶＳＯＵＲＣＥは電圧ＶＨＩＧＨ（例えば、典型的には５から８ボルト範囲）であり、端子８４に接続された端子１７４０を備える、図８に示したラッチ８２におけるＮＶ ＮＴスイッチ８３などの接続されているＮＶ ＮＴスイッチの状態変化をもたらす。電流Ｉ’は典型的には１から５０ｕＡ範囲で制御されてもよい。
動作において、ドライバ１７００’’は、出力電圧ＶＳＯＵＲＣＥを供給するときに電流ミラーを使用することにより、電流が電流Ｉ’に制限されることを除いて、上に詳細に説明したドライバ１７００’の動作と同様である。電流ミラー１７２０は出力電流のより優れた制御を提供する。電流ミラー動作は、Ｒ．Ｊ．Ｂａｋｅｒの参考文献「ＣＭＯＳ：回路設計、レイアウトおよびシミュレーション（ＣＭＯＳ：Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ，Ｌａｙｏｕｔ，ａｎｄ Ｓｉｍｕｌａｔｉｏｎ）」（ＩＥＥＥ Ｐｒｅｓｓ，１９９８，４２７−４３３頁）に記載されている。
図１Ｃに示したＮＶ ＮＴスイッチ繰返し結果１６は、約１０キロオームから５０キロオームの範囲におけるオン抵抗ＲＯＮおよび１０ギガオームを超えるオフ抵抗ＲＯＦＦを有する、動作範囲を示している。ＮＶ ＮＴスイッチ抵抗値のこのようなオンおよびオフ範囲は、上に説明したように、製造時および現場における製品動作の間において、タイミングの最適化のために遅延回路１６００を複数回調整するのに使用されてもよい。
ＮＶ ＮＴスイッチＲＯＮおよびＲＯＦＦ値は製造時（オン状態で）および繰返し後に測定された。いくつかのＮＶ ＮＴスイッチは製造時および繰返しＲＯＮ値に対して同様の値を示す。他のＮＶ ＮＴスイッチはより低い製造時のＲＯＮ抵抗値およびより高い繰返しＲＯＮ値を示し、場合により、繰返しＲＯＮ値は、例えば、１０倍以上高いこともある。ＲＯＦＦ値は、典型的には１ギガオーム以上の範囲にある。
不揮発性ナノチューブスイッチのオン抵抗制御回路およびＮＲＡＭメモリへの組込み
ＮＶ ＮＴスイッチ抵抗はＳＷＮＴ間、ＭＷＮＴ間およびＳＷＮＴとＭＷＮＴ間の組み合わせの直列／並列の組み合わせにより形成され、これらは、図９ＣのＮＶ ＮＴスイッチ９０’’により示される２端子間の連続電気経路を形成している。ＮＶ ＮＴスイッチのオフ抵抗は典型的には１００メガオーム以上であり、多くの場合１０ギガオームより高く、典型的にはオン抵抗値より数桁大きい。ＮＶ ＮＴスイッチのオン抵抗値は例えば１キロオームから１メガオームの範囲であってもよい。図１Ｃに示したＮＶ ＮＴスイッチのオンおよびオフ抵抗繰り返し結果１６は、１０ギガオームを超える抵抗から１０キロオームから５０キロオームのオン抵抗範囲にオフからオンへの状態遷移をプログラムする間において、電流制限を備えるプログラム可能な実験室電圧源を使用した。例えば米国特許出願第１１／２８０，７８６号および同第１１／２８０，５９９号に記載されたＮＲＡＭアレイなどの、特定の用途については、例えば２倍を超えない抵抗範囲変化のような、より厳しいオン抵抗分布を達成することが望ましい。ＮＶ ＮＴ回路をプログラミングするための抵抗制御回路を以下に詳細に説明する。
図１７Ｄは、選択された状態においてＮＲＡＭアレイセル１７６０を駆動する不揮発性ナノチューブスイッチ抵抗制御回路１７５５を示しており、ここではＮＶ ＮＴスイッチ抵抗制御回路１７５５を用いて、プログラム動作中（ＮＶ ＮＴスイッチのオフからオンへの変化）に得られるＮＶ ＮＴスイッチ抵抗値ＲＳＷを制御する。不揮発性ナノチューブスイッチＳＷの抵抗ＲＳＷは、プログラミングサイクルの開始時に、例えば、１００ＭΩから１ＧΩまたはそれを超える、消去される高抵抗状態にあると想定される。ワード線ＷＬは、選択トランジスタＴＳＥＬをオン（直列抵抗ＲＯＮを有する）にする高電圧になり、ＮＲＡＭアレイセル１７６０における不揮発性ナノチューブスイッチＳＷを選択する。ビット線ＢＬに沿った他の選択トランジスタは、オフ状態に留まり、この結果、ビット線ＢＬに沿った他の不揮発性ナノチューブスイッチは、プログラミングのために選択されることはない。
図１７Ｄに示した不揮発性ナノチューブスイッチの抵抗制御回路１７５５は、変更されたオンチップ差動増幅器１７４５、ビット線ドライバ１７５０、抵抗Ｒ１およびＲ２ならびに出力ＰＦＥＴ Ｔ６を含む。差動増幅器の設計、動作およびシミュレーションはＲ．Ｂａｋｅｒらの参考文献「ＣＭＯＳ回路設計、レイアウトおよびシミュレーション（ＣＭＯＳ：Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ，Ｌａｙｏｕｔ，ａｎｄ Ｓｉｍｕｌａｔｉｏｎ）」（ＩＥＥＥ Ｐｒｅｓｓ，１９９８，５７９−５９５頁）に記載されており、ドライバ回路設計および動作はＨ．Ｇ．Ｂａｋｏｇｌｕの参考文献「ＶＬＳＩのための回路、相互接続、およびパッケージング（Ｃｉｒｃｕｉｔｓ，Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ，ａｎｄ Ｐａｃｋａｇｉｎｇ ｆｏｒ ＶＬＳＩ）」（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎｇ社，１９９０，１７１−１７８頁）に示されており、これら文献の全開示内容は、参照により本明細書に引用したものとする。電圧ＶＡのノードＡを有し、電流Ｉを流している、直列の抵抗回路Ｒ１およびＲ２は、図１７Ｄに示したＮＦＥＴ Ｔ２のゲートでもある、差動増幅器１７４５の第１入力に追加されている。図１７Ｄはまた、例えば１０／１から１００／１またはそれを超える、大きい幅Ｗ対チャネル長Ｌ（Ｗ／Ｌ）比を有する出力（ＰＭＯＳ）デバイスＴ６を含み、Ｔ６のソースは電圧ビット線ドライバ１７５０出力ＶＤＲに接続され、Ｔ６のドレインはＮＶ ＮＴスイッチ抵抗制御回路１７５５の電圧ＶＢにおける共通ノードＢに接続されている。ＰＦＥＴ Ｔ６のゲートは差動増幅器１７４５の出力Ｄに接続されている。ＮＶ ＮＴスイッチ抵抗制御回路１７５５の出力ノードＢはまた、ＮＦＥＴ Ｔ３のゲートでもある差動増幅器１７４５の第２入力と、ＮＲＡＭアレイセル１７６０のビット線ＢＬとに接続されている。ビット線ドライバ１７５０の出力電圧ＶＤＲは、抵抗Ｒ１の一端、ＰＦＥＴ Ｔ６のソース、および差動増幅器１７４５への電圧源に供給されている。抵抗ネットワークは、Ｒ１、Ｒ２、ＰＦＥＴ Ｔ３のチャネル抵抗およびＲＳＷを含んで形成され、ここではＲＳＷはＮＲＡＭアレイセル１７６０における不揮発性ナノチューブスイッチＳＷの抵抗であり、図１７Ｄに示すスイッチＳＷのプログラムされる抵抗値ＲＳＷを制御するために使用される。動作において、以下に詳細に説明するように、プログラム電圧ＶＢ＝ＶＰＲＯＧおよび電流ＩＢＬはオフからオン状態からスイッチＳＷの変化をもたらし、電流フローは、電圧ＶＢが電圧ＶＡとほぼ等しいとき、プログラム電流値を下回るように低減される。プログラム電流値は、米国特許出願第１１／２８０，７８６号に記載されている１ｕＡから５０ｕＡの範囲にあってもよい。
動作において、トランジスタＴ１、Ｔ２およびＴ４は、典型的にはオン状態である。トランジスタＴ２は、抵抗Ｒ１およびＲ２により制御される線形領域にある。ＰＦＥＴ Ｔ５のゲート上の電圧は共通ノードＣにより制御される。トランジスタＴ３は共通ノードＤのレベルを制御する。ＰＦＥＴ Ｔ６は、高抵抗のオフ状態から低抵抗のオン状態へのＲＳＷの初期の遷移の間はオン状態（線形領域）にある。ＮＶ ＮＴスイッチの抵抗制御回路１７５５におけるＦＥＴのＷ／Ｌ比は、所与の技術ノードにおけるＦＥＴに対して、および選択されたチャネル長および幅の対応する不揮発性ナノチューブスイッチＳＷに対して、既知の回路シミュレーション技術（例えば上記のＢａｋｅｒらの参考文献を参照）を利用して最適化され、この結果、ＮＶ ＮＴスイッチＳＷのＲＳＷが所定のオン抵抗値である場合、ＮＶ ＮＴスイッチの抵抗制御回路１７５５がトランジスタＴ３をオフにして、ノードＤの電圧を上昇させ、ＰＦＥＴ Ｔ６をオフにし、これにより、ＮＶ ＮＴスイッチＳＷのオン抵抗値ＲＳＷにおいてプログラムサイクルを終了する。ＮＶ ＮＴスイッチＳＷのオン抵抗値は、例えば１キロオームから１メガオーム範囲内の所定の抵抗値にプログラムされてもよく、これはＶＢがＶＡにほぼ等しいときに発生する。
ＶＤＲがプログラム電圧値ＶＰＲＯＧ（例えば、典型的には３．５から８ボルト範囲）に近くなると、ＲＳＷはプログラムされ、ＲＳＷはオン状態に遷移する。ＲＳＷの値が、プログラミングの間にＮＶ ＮＴスイッチ抵抗制御回路１７５５などの回路を使用して直接制御されない場合、ＲＳＷのプログラム後のオン抵抗値は、例えば１０ＫΩから１ＭΩの範囲の、不揮発性ナノチューブスイッチＳＷのオン状態にある起動された直列／並列経路の数の関数であってもよい。ＲＳＷのオン抵抗値の値は、例えば、スイッチが数百万回のサイクルで消去−プログラムから消去−プログラムへのサイクルを通過するのと同じのスイッチに対して１０ＫΩから１ＭΩの範囲に渡ってもよい。スイッチ抵抗制御回路１７５５は、スイッチＳＷのオン抵抗ＲＳＷが１０ＫΩから１ＭΩの範囲の値とほぼ等しいことを保証し、例えば２５ＫΩが選択されてもよい。
図１７Ｅは抵抗制御されるＮＶ ＮＴスイッチメモリサブシステム１７６５を示しており、このサブシステム１７６５は、ＮＲＡＭアレイセル１７６０と、制御されるＮＶ ＮＴスイッチのオン抵抗プログラミングのためのＮＶ ＮＴスイッチ抵抗制御回路１７５５と、さらに、消去、読出し、コントローラ、データＩ／Ｏバッファ、センス増幅器および図１７Ｅに示し、以下に詳細に説明する他の回路を含む。
入力ＩＮＰ１からＩＮＰＮを備えるコントローラ１７７０は、論理機能およびタイミング制御信号を提供するために使用される。ＰＦＥＴ Ｔ１０は、消去および読出しなどの他の動作中にビット線ＢＬからＮＶ ＮＴスイッチ抵抗制御回路１７５５を分離するために使用される。ＰＦＥＴ Ｔ１０のＷ／Ｌ比は十分大きく、ＰＦＥＴ Ｔ１０のオン抵抗は、例えばトランジスタＴ６のオン抵抗と比べると無視できる。
プログラミング動作において、コントローラ１７７０は、Ｉ／Ｏ信号ノードから入力データを受信するデータＩ／Ｏバッファ１７８５を起動する。コントローラ１７７０は、ＮＶ ＮＴスイッチ抵抗制御回路１７５５とビット線ＢＬを電気的に接続するＰＦＥＴ Ｔ１０をオンにする。コントローラ１７７０はまた、制御されるスイッチ抵抗プログラミング動作に対して、図１７Ｄに関して上に説明した出力ＶＤＲを提供する、ＮＶ ＮＴスイッチ抵抗制御回路１７５５内のビット線ドライバ１７５０を起動する。
読出しプレチャージ回路１７７５は、ＰＦＥＴ Ｔ１２およびＮＦＥＴ Ｔ１４およびプレチャージＰＦＥＴ Ｔ１６により形成されるインバータを含み、ビット線ＢＬ、電圧源ＶＲＥＡＤおよびコントローラ１７７０に接続されている。ビット線ＢＬはまた、読出し動作の間はオンになる分離トランジスタＴ１８を介して、センス増幅器／ラッチ１７８０に接続されている。センス増幅器ラッチ１７８０はまた、データＩ／Ｏバッファ１７８５、電圧源ＶＳＥＮＳＥ（例えば１から５ボルトであってもよい）、ＶＲＥＦ（例えば１から２ボルトであってもよい）、およびコントローラ１７７０に接続されている。
読出し動作において、制御信号は、プレチャージ回路１７７５にプレチャージ起動信号ＶＰＣを、プレチャージビット線ＢＬにＶＲＥＡＤ（例えば１から２ボルト）を印加する。コントローラ１７７０はまた、分離トランジスタＴ１８を起動し、センス増幅器起動信号ＶＳＰおよびＶＳＮを提供し、データＩ／Ｏバッファ１７８５を設定して、センス増幅器／ラッチ１７８０から読出し出力信号を受け取り、Ｉ／Ｏ信号ノードに対応する論理出力信号を印加する。コントローラ１７７０はプログラミング回路ＮＶ ＮＴスイッチ抵抗制御回路１７５５、分離ＰＦＥＴ Ｔ１０および消去ドライバ１７９０の起動を解除する。
消去ドライバ１７９０はビット線ＢＬ、消去電圧源ＶＥＲＡＳＥおよびコントローラ１７７０に接続されている。ＶＥＲＡＳＥは、典型的には例えば５から１２ボルトの範囲にある。
消去動作では、ＮＲＡＭアレイセル１７６０はＴＳＥＬトランジスタをオンにすることにより起動される。その後、消去ドライバ１７９０の出力電圧はゼロからＶＥＲＡＳＥに上昇する。スイッチＳＷがオン状態にある場合、スイッチＳＷはオフ状態に変化する。スイッチＳＷがオフ状態にある場合、スイッチＳＷはオフ状態に留まる。スイッチＳＷが消去された後、消去ドライバ１７９０の出力電圧はゼロボルトに変化する。オフ状態の消去ドライバ１７９０はビット線ＢＬに対して高インピーダンスを示す。コントローラ１７７０は、プログラミング回路ＮＶ ＮＴスイッチ抵抗制御回路１７５５、分離ＰＦＥＴ Ｔ１０、プレチャージ回路１７７５、センス増幅器１７８０および分離ＮＦＥＴ Ｔ１８の起動を解除する。
図１８Ａは、８０キロオームから７００キロオームの範囲の、１１の異なるＮＶ ＮＴスイッチの製造時のＲＯＮ抵抗値１８００を示している。図１８Ｂは、５０サイクル後の１１個のＮＶ ＮＴスイッチのＲＯＮおよびＲＯＦＦ抵抗分布１８００’を示している。繰り返し後のＲＯＮ分布は７００キロオームから８メガオーム範囲にある。１１のすべてのスイッチからのＲＯＮ繰返し抵抗は、複数サイクルの対象としては高すぎる。しかし、タイミングが製造者からの出荷に先立って最適化される、ＯＴＰ用途については、製造時のＲＯＮが高く、かつオン状態からオフ状態に切り換えるのに低電流を要求することから、８０キロオームから２００キロオームの製造時のＲＯＮ抵抗値を備える１１のうち９のスイッチが対象になる。ラッチ回路抵抗トリップ点は、比較的高い製造時のＲＯＮ値に対応するために、４００キロオームから５００キロオームの高抵抗に増加されてもよい。抵抗トリップ点調整は図７および８に関して上に説明されている。
不揮発性ナノチューブスイッチ抵抗制御を使用する不揮発性ナノチューブスイッチのマルチレベル記憶
ＮＶ ＮＴスイッチ抵抗は、第１接点−ＳＷＮＴ−ＳＷＮＴ−第２接触抵抗、第１接点−ＭＷＮＴ−ＭＷＮＴ−第２接点抵抗、第１接点−ＳＷＮＴ−ＭＷＮＴ−第２接点抵抗、第１接点−ＳＷＮＴ−第２接点抵抗、第１接点−ＭＷＮＴ−第２接点抵抗、および他の組み合わせといった、個別のナノチューブおよび接点端子の経路（またはネットワーク）抵抗／インピーダンスの直列／並列の組み合わせにより形成されてもよい。第１接点と第２接点との間のＮＶ ＮＴスイッチ抵抗は、書込み０動作と称されることもある消去動作により、１００メガオームから１ギガオームおよびそれを超えて、例えば１０ギガオームなどの高抵抗状態ＲＯＦＦに切り換えられてもよい。同日出願の米国特許出願（番号未定）の、発明の名称「不揮発性ナノチューブダイオード、不揮発性ナノチューブブロック、およびそれらを使用するシステム、ならびにそれらを製造する方法（Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ）」に示されたＮＶ ＮＴスイッチの電圧コントラストＳＥＭは、ＲＯＦＦに対する第１接点と第２接点との間の非連続的な電気経路（ネットワーク）を示す。あるいは、第１接点と第２接点との間のＮＶ ＮＴスイッチ抵抗は、書込み１動作と称されることもあるプログラム動作により、例えば１キロオームと１メガオームの間の低抵抗状態ＲＯＮに切り換えられてもよい。上に説明した同一のＮＶ ＮＴスイッチの電圧コントラストＳＥＭは、ＲＯＮに対する第１接点と第２接点との間の連続的な電気経路（ネットワーク）を示す。消去（書込み０）、プログラム（書込み１）および読出しなどのＮＲＡＭメモリアレイ動作は、米国特許公開番号第２００６／０２５０８５６号において定義されており、この特許公開の全開示内容は、参照により本明細書に引用したものとする。
ＮＲＡＭアレイセル１７６０に示したＮＶ ＮＴスイッチのＮＶ ＮＴスイッチの抵抗値ＲＳＷは、図１７Ｅに示すＮＲＡＭ ＮＶ ＮＴスイッチメモリシステム１７６５によるフィードバック法を用いることにより所定の値に設定されてもよい。図１７Ｅは抵抗制御回路１７５５、実質的には、トランジスタＴ６およびＴ１０を介してＮＲＡＭアレイセル１７６０に電圧および電流を供給するビット線ドライバにより電力供給される、差動増幅器を示している。トランジスタＴ６、Ｔ１０およびＴＳＥＬのＦＥＴチャネルオン抵抗は、典型的には、ＮＶ ＮＴスイッチ抵抗ＲＳＷよりはるかに低く、したがってほぼすべてのビット線ドライバ１７５０の電圧ＶＤＲがＮＶ ＮＴスイッチＳＷの両端に現れる。コントローラ１７７０は、ビット線ドライバ１７５０がビット線ＢＬに振幅の増加するＶＤＲのランプ波または複数のパルスを印加するように制御し、次に、これらランプ波またはパルスは選択トランジスタＴＳＥＬを介してＮＶ ＮＴスイッチに印加される。ＮＲＡＭアレイセル１７６０のＮＶ ＮＴスイッチＳＷは消去またはＲＯＦＦ状態にあると仮定すると、振幅の増加するＶＤＲのランプ波または複数のパルスが供給されることにより、ＮＶ ＮＴスイッチＳＷの抵抗がオン状態ＲＯＮに変化する。ＶＤＲはＲＳＷがＲ２にほぼ等しくなるまで増加し続け、ほぼ等しくなった時点で、抵抗制御回路１７５５（差動増幅器）はトランジスタＴ６をオフにし、望ましいＲＯＮ値へのプログラム動作（書込み１）が完了する。したがって、ＮＶ ＮＴスイッチＳＷのＲＯＮ（ＲＷＳに対応する）はほぼＲ２に等しくなる。Ｒ２は広範囲の値に渡って変化し、結果として、例えばキロオーム範囲内の広範囲のＲＯＮ抵抗値をカバーするＲＯＮ（ＲＳＷ）値をもたらしてもよい。ＲＯＮおよびＲＯＦＦは、印加電圧が存在しない状態であっても維持される不揮発性抵抗状態である。抵抗制御回路１７５５において使用される差動増幅器などの差動増幅器の動作の説明は、Ｂａｋｅｒらの参考文献「ＣＭＯＳ：回路設計、レイアウトおよびシミュレーション（ＣＭＯＳ：Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ，Ｌａｙｏｕｔ，ａｎｄ Ｓｉｍｕｌａｔｉｏｎ）」（ＩＥＥＥ Ｐｒｅｓｓ，５７９−５９１頁（１９９８））に見ることができる。
抵抗制御回路１７５５を用いて、図１７Ｅに示すＮＲＡＭ ＮＶ ＮＴスイッチメモリサブシステム１７６５により与えられる例において、ＮＲＡＭアレイセル１７６０におけるＮＶ ＮＴスイッチＳＷのＲＯＮ抵抗値をプログラムするが、コントローラ１７７０およびセンス増幅器／ラッチ１７８０を、抵抗制御回路１７５５を用いることなく使用して、ＲＯＮ抵抗値制御を実行してもよい。以下に詳細に説明するように、米国特許公開番号第２００６／０２５０８５６号に示されるＮＲＡＭメモリアレイに対応する、製造された８ＫｂのＮＲＡＭメモリと、対応するＮＲＡＭ ＮＶ ＮＴスイッチメモリサブシステム１７６５（ただし、抵抗制御回路１７５５を備えない）とを試験し、１００メガオームを超える高抵抗ＲＯＦＦ状態（大部分のＮＶ ＮＴスイッチ抵抗値が１ギガオームを超える）から、ほぼ５０キロオームから１メガオームの抵抗範囲におけるプログラムされた複数の低い不揮発性ＲＯＮ抵抗状態への抵抗変化を立証した。電圧変調により複数の不揮発性ＲＯＮ抵抗状態をプログラミングすることは、複数の増加するビット線電圧プログラミングパルスを印加することにより達成され、各電圧パルス後にＮＶ ＮＴスイッチ抵抗状態のセル読出しを含んだ。米国特許公開番号第２００６／０２５０８５６号のＮＲＡＭメモリアレイはＣ００からＣｎｍの不揮発性記憶セルのマトリクスを含む。ＮＲＡＭメモリアレイはまた、消去（書込み０）、プログラム（書込み１）および読出しワード線（ＷＬ０、ＷＬ１からＷＬｎ）；消去（書込み０）、プログラム（書込み１）および読出し二次ワード線（ＷＷＬ０、ＷＷＬ１からＷＷＬｎ）；消去（書込み０）、プログラム（書込み１）および読出しビット線（ＢＬ０、ＢＬ１からＢＬｍ）を含む。ワード線信号ジェネレータ（図示せず）はメモリセルにワード線信号を提供する。二次ワード線信号ジェネレータ（図示せず）はメモリセルに二次ワード線信号を提供する。いくつかの用途では、二次ワード線は、すべてグラウンドなどの基準電圧に接続される。ビット線信号ジェネレータ（図示せず）はメモリセルにビット線信号を提供する。製造された８ＫｂのＮＲＡＭメモリアレイは、センス増幅器／ラッチ１７８０と同様の電圧検知または電流検知の選択可能オプションを含んだ。電流検出は、例えば、図２７およびＢａｋｅｒらの対応する説明「ＣＭＯＳ：回路設計、レイアウトおよびシミュレーション（ＣＭＯＳ：Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ，Ｌａｙｏｕｔ，ａｎｄ Ｓｉｍｕｌａｔｉｏｎ）」（ＩＥＥＥ Ｐｒｅｓｓ，６０７−６０８頁（１９９８））における電流差動センス増幅器などの任意の既知の電流検出回路を備えてもよい。
不揮発性ＲＯＮ抵抗状態の電流変調によるプログラミングはまた、複数の増加するビット線電流プログラミングパルスを供給することにより、上述の製造された８ＫｂのＮＲＡＭメモリアレイを使用して測定し、各電流ステップ後に複数のＮＶ ＮＴスイッチ抵抗状態のセル読出しを含んだ。不揮発性ＲＯＮ抵抗の電流変調は以下に詳細に説明する。
ＮＶ ＮＴスイッチは、以下に詳細に説明するように、広範囲の抵抗状態に渡ってプログラムされてもよい。記憶素子として使用されるＮＶ ＮＴスイッチとの関連におけるマルチレベル記憶は、各ＮＶ ＮＴスイッチにおける複数の抵抗状態を指し、同一ＮＶ ＮＴスイッチにおける複数の論理状態の記憶に対応する。例えば、ＲＯＦＦおよびＲＯＮなどの２つの抵抗状態は、ＮＶ ＮＴスイッチ当たりの情報の１つの論理状態または１ビットの記憶に対応する。しかし、ＲＯＦＦおよび３つのＲＯＮ抵抗状態（抵抗値）は、ＮＶ ＮＴスイッチ当たりの情報の２つの論理状態または２ビットに対応する。マルチレベル記憶または状態は、複数のＮＶ ＮＴスイッチ抵抗状態を指すことから、マルチステート記憶、多抵抗状態、複数の抵抗状態などの他の用語および他の変形形態が、以下の詳細な説明において使用される場合もある。
不揮発性ナノチューブスイッチ抵抗のプログラミング電圧変調を用いるプログラミング複数ＮＲＡＭセル抵抗状態
メモリテスタを使用して上に詳細に説明した製造された８ＫｂのＮＲＡＭメモリを制御した。メモリテスタは、製造された８ＫｂのＮＲＡＭメモリ動作に対して、アドレス、データ、タイミングおよび他の機能を提供する。試験はウェハレベルにおいて実行し、一部の試験はモジュールレベルで実行した。代替実施形態では、他の試験メカニズムも使用できる。この例では、二次ワード線をグラウンドに接続し、ワード線およびビット線を用いてＮＲＡＭメモリアレイセルにアクセスして、上に詳細に説明した８ＫｂのＮＲＡＭメモリの１ＫｂのＮＲＡＭサブセットを試験した。消去（書込み０）動作を実行し、１０００ビット以上を少なくとも１００メガオームのオフ抵抗（ＲＯＦＦ）状態に切り換えた。次に、選択ＦＥＴデバイスを介して、起動されたワード線に対応するＮＶ ＮＴスイッチに対してビット線電圧パルスを印加した。印加したビット線プログラミング電圧パルス、は２．４ボルトから開始し、２００ｍＶ（０．２Ｖ）刻みで７ボルトまで増加した。各パルス後、テスタ読出しを実行し、約１ｕＡ電流検出レベルを備える電流センス増幅器／ラッチを使用して、どれだけ多くの１０００＋ビットが、約１Ｖの供給読出し電圧において少なくとも１ｕＡの電流を伝導するかを決定した。さらに、実際のセル電流測定値は、メモリテスタにより記録した。少なくとも１ｕＡを伝導するＮＶ ＮＴスイッチは複数の不揮発性ＲＯＮ抵抗状態にある。図１９は、本試験例の結果の様々なグラフ表示を提供する。
図１９Ａは、１Ｖの読出し電圧において少なくとも１ｕＡの電流を伝導するビット数のグラフ表示１９００を、ビット線に供給されるプログラミング電圧ＶＰＰの関数として示している。振幅の増加する電圧パルスＶＰＰが多く印加されるほど、より多くのスイッチがオフの高抵抗状態（ＲＯＦＦ＞１００メガオーム）から複数のＲＯＮ抵抗状態に遷移する。図１９Ｂは、測定されたセル電流の関数として、ビット（セル）数のグラフ表示１９１０を示している。ＮＶ ＮＴスイッチ抵抗は選択ＦＥＴチャネル抵抗よりはるかに大きいことから、ほとんどすべての１ボルト読出し電圧がＮＶ ＮＴスイッチの両端に現れる。ＮＶ ＮＴスイッチ抵抗は、ＮＦＥＴ直列抵抗がＮＶ ＮＴスイッチ抵抗よりはるかに小さいことから、１ボルトの読出し電圧を対応するセル読出し電流で除算することにより計算されてもよい。図１９Ｃは、１０００を超えるスイッチに対して、複数のＲＯＮ抵抗状態の関数として、ビット数のグラフ表示１９２０を示している。ＲＯＮ抵抗状態値は約５０キロオームから１メガオームの範囲にあり、対応するセル電流は、ほぼゼロ（この例では、２ビットは切り換えされず、動作不能であり、典型的には冗長なビット置換により固定されていた）からほぼ２０ｕＡの範囲にある。ＲＯＦＦ抵抗状態は１００メガオームを超えており、電流は１０ｎＡよりはるかに小さい。
ＮＶ ＮＴスイッチの複数の抵抗状態は、グラフ表示１９２０により示すように、３つのＲＯＮ範囲および１つのＲＯＦＦ範囲にグループ化される。ビット（スイッチ）の約１０％は１５０キロオーム未満のＲＯＮを有し、対応するセル読出し電流は、１ボルトの読出し電圧に対して７ｕＡを超える。ビット（スイッチ）の約３０％は１５０キロオームから２５０キロオーム範囲のＲＯＮを有し、対応するセル読出し電流は、１ボルトの読出し電圧に対して６ｕＡから４ｕＡの範囲を有する。ビット（スイッチ）の約６０％は２５０キロオームから１メガオーム範囲のＲＯＮを有する。この例では、１０００＋ビットのすべてをプログラムするために選択した。プログラムされないビットは１００メガオームを超えるＲＯＦＦを有し、対応するセル読出し電流は、１ボルトの読出し電圧に対して典型的には１０ｎＡ未満である。他の例では、異なる抵抗範囲が好まし場合もある。
グラフ表示１９２０により示した８ＫｂのＮＲＡＭメモリの１０００＋ビットのサブセットの試験結果は、４つの対応する読出し電流範囲を備える４つの抵抗状態範囲を示している。例えば図２７の電流差動センス増幅器およびＢａｋｅｒらの「ＣＭＯＳ：回路設計、レイアウトおよびシミュレーション（ＣＭＯＳ：Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ，Ｌａｙｏｕｔ，ａｎｄ Ｓｉｍｕｌａｔｉｏｎ）」（ＩＥＥＥ Ｐｒｅｓｓ，６０７−６０８頁（１９９８））の対応する説明により示されるような電流センス増幅器は、複数の電流センス増幅器基準値を用いて複数の電流範囲を検出することが可能である。この例では、３つのＲＯＮ抵抗状態および１つのＲＯＦＦ抵抗状態を備える同一のＮＶ ＮＴスイッチに対して、４つの抵抗範囲が定義されてもよい。これらの４つの抵抗状態は、電流センス増幅器／ラッチにより、対応する論理状態００、０１、１０、１１に変換されてもよい。各ビットが１および０値から成る場合、ＮＶ ＮＴスイッチ当たり２ビットが記憶されてもよい。抵抗状態の数は４に制限されないが、実質的には大きくして、各ＮＶ ＮＴスイッチに対して４を超える論理状態または２ビットの記憶を可能にしてもよい。
複数のプログラム（書込み１）パルスをＮＲＡＭメモリアレイセルに印加して、上に説明したように、抵抗をＲＯＦＦ状態から望ましいＲＯＮに低減することによって、複数のＲＯＮ抵抗状態を達成したが、さらに試験を実行した結果は、振幅の増加する複数の消去（書込み０）電圧パルスが、ＲＯＮ抵抗をより高いＲＯＮ値に増加させ、および高い抵抗状態ＲＯＦＦに増加させることを示した（結果は示さず）、ことに留意すべきである。したがって、プログラムおよび消去動作の両方を用いることにより、複数の電圧パルスを使用して所望のＮＶ ＮＴスイッチ抵抗値を達成してもよい。
不揮発性ナノチューブスイッチ抵抗のプログラミング電流変調を使用する複数ＮＲＡＭセル抵抗状態のプログラミング
本例では、上述の製造された８ＫｂのＮＲＡＭメモリは、ＮＲＡＭメモリアレイビット線に電圧パルスを印加するために設計された。複数のＲＯＮ抵抗状態をプログラムするための電流パルスの使用を評価するために、上述の試験方法を変更した。メモリテスタ動作中、８ＫｂのＮＲＡＭメモリアレイセルの選択されたブロック消去して、高抵抗ＲＯＦＦ状態にした。次に、選択された二次ワード線を６．７ボルトのプログラミング電圧に対してパルス化し、ビット線をグラウンドに接続し、選択されたワード線を用いて各セルにおける選択トランジスタのゲート電圧を変調し、これにより対応するスイッチを通って流れる電流を制御した。各６．７ボルトのプログラミングパルス後に、選択された二次ワード線をグラウンドに接続し、１ボルトの読出し電圧を選択されたビット線に印加し、選択されたワード線を起動し、上述のメモリテスタによってセル電流読出し測定を実行した。
本例では、印加された二次ワード線電圧６．７ボルトは選択ＦＥＴトランジスタゲートに印加されるワード線電圧よりはるかに大きく、この結果、対応するＦＥＴ導電チャネルを形成することにより、ＦＥＴが飽和動作領域内で作用する。ＦＥＴ飽和電流ＩＳＡＴもまたＦＥＴと直列のＮＶ ＮＴスイッチを介して流れる。図１９Ｄの表１９３０は、印加されるワード線電圧（ＶＷＬ０）の範囲が０．９ボルトから１．４ボルトであり、および計算される対応する飽和電圧ＩＳＡＴを示す。ＩＳＡＴは直接測定されないが、各プログラムサイクル後に実行されるセル読出し動作の間に測定される、読出し電流ＩＲＥＡＤから計算されることを示している。中央セル読出し電流ＩＲＥＡＤは１ボルトのビット線電圧を用いて測定し、図１９Ｄに記録した。中央ＩＲＥＡＤ電流値は１５，０００を超える電流値に対応する。
プログラミング（書込み１）動作の間、ＦＥＴチャネル抵抗はＮＶ ＮＴスイッチ抵抗値よりはるかに小さい。したがって、選択された二次ワード線に印加される６．７ボルトのほぼすべては、対応するＮＶ ＮＴスイッチの両端に現れる。選択ＦＥＴトランジスタによって制御され、かつ対応するＮＶ ＮＴスイッチを通って流れる飽和電流ＩＳＡＴは、ＩＳＡＴ×ＲＳＷ（ＩＳＡＴ×ＲＯＮ）のスイッチを通る電圧降下をもたらす。ＮＶ ＮＴスイッチ両端の電圧は約６．７ボルトであるため、プログラムされた抵抗値ＲＯＮ≒６．７／ＩＳＡＴとなる。ＩＳＡＴは直接測定できない。しかし、ＲＯＮは不揮発性抵抗値であり、１ボルトの読出し電圧は不揮発性抵抗状態を乱すには低すぎるため、ＲＯＮの値は、プログラム（書込み１）動作後と、読出し中は同じである。したがって、ＩＲＥＡＤ×ＲＯＮ＝１ボルトおよびＩＳＡＴ≒ＩＲＥＡＤ×６．７／１である。したがって図１９Ｄに示したＩＳＡＴ値は、中央ＩＲＥＡＤ電流値に６．７を乗算することにより計算される、中央飽和電流値である。中央ＩＳＡＴ値に対応する中央ＲＯＮ抵抗値は、６．７ボルトをＩＳＡＴで除算することにより計算される。
図１９Ｅは、中央飽和電流ＩＳＡＴ対中央スイッチ抵抗ＲＯＮのグラフ表示１９４０を示している。グラフ表示１９４０は、約３．５ｕＡから８ｕＡに増加する振幅の電流の複数の電流パルス（ＩＳＡＴ）を用いてＮＶ ＮＴスイッチに供給される電流プログラミングパルスが、約１．９メガオームから８３０キロオームの範囲の平均ＲＯＮ抵抗をもたらすことを示している。したがって、複数の抵抗状態ＲＯＮのプログラミングは、上に詳細に示した電流プログラミングならびに電圧プログラミングを使用して達成されてもよい。
図１９は、多数のビットの挙動を示す製造された８ＫｂのＮＲＡＭメモリブロックを試験することにより、不揮発性抵抗状態ＲＯＦＦおよび不揮発性の複数のオン抵抗状態ＲＯＮにおける多数のＮＶ ＮＴスイッチを示している。上に詳細に示した消去、プログラムおよび読出し方法が使用される。これらの試験結果は、直列ＦＥＴトランジスタにより選択され、かつ不揮発性記憶ノードとして使用されるＮＲＡＭメモリセル内の個別のＮＶ ＮＴスイッチを消去またはプログラムして、複数の不揮発性抵抗状態を記憶してもよいことを示している。これらの複数の不揮発性抵抗状態を用いて、各ＮＲＡＭメモリセル内の各ＮＶ ＮＴスイッチに複数の論理状態を記憶してもよい。プログラミング方法は、ＲＯＮの値を低減する、振幅の増加する電圧パルスおよび振幅の増加する電流パルスを含む。複数の消去電圧パルスを用いて、ＲＯＮ値を低い値から高いＲＯＮ値にまたは高い抵抗状態ＲＯＦＦに増加してもよい。他のプログラミング方法も可能であり、特定の用途では好ましい場合もある。
マルチステート記憶および再プログラム可能な不揮発性インピーダンスネットワークを含む、不揮発性ナノチューブフラッシュ（ＮＦｌａｓｈ）メモリを形成するために使用されるメモリセルの実装
ＲＯＦＦおよび１つＲＯＮ状態の観点から論理状態を記憶するＮＲＡＭメモリ、またはＲＯＦＦおよび複数のＲＯＮ値を含むマルチレベル記憶は、直列の選択ＦＥＴおよびＮＶ ＮＴスイッチを有する、ＮＲＡＭメモリアレイセルに関して上に示されている。しかし、ＮＲＡＭメモリ用途に関して上に詳細に説明したように、ＲＯＦＦおよび１つのＲＯＮを記憶できる、またはＲＯＦＦおよび複数の値のＲＯＮを含むマルチレベル（多抵抗）記憶も可能な、選択ＦＥＴおよびＮＶ ＮＴスイッチの並列組み合わせを形成することもできる。並列ＦＥＴおよびＮＶ ＮＴスイッチの組み合わせは、様々な新しいメモリ、論理およびアナログ用途をもたらす。この理由は、選択方法が異なることと、ＦＥＴトランジスタの上方に配置されるＮＶ ＮＴスイッチを用いて並列ＦＥＴ／ＮＶ ＮＴスイッチ形成でき、それにより直列の組み合わせより小さい領域を占有するためである。ＮＶ ＮＴ電気特性は電圧極性および電流フローの方向とは無関係である。
図２０は、共通ノード２０４０において接続されているＦＥＴトランジスタ２０１０およびＮＶ ＮＴスイッチ２０３０の直列組み合わせを備える直接回路２０００を示し、またＮＲＡＭメモリアレイセルに関しては上に示されている。ＦＥＴ２０１０は、ＦＥＴのチャネル領域、端子Ｔ１に接続されているドレイン２０５０、およびＦＥＴ２０１０ソースを制御するゲートＧと、共通ノード２０４０に接続されているＮＶ ＮＴスイッチ２０３０の一方の端子を有する。第２のＮＶ ＮＴスイッチ２０３０の端子２０６０は端子Ｔ２に接続されている。ＦＥＴ２０１０は対称型デバイスであり、したがって、ドレインとソースは相互に置き換えて使用されてもよい。ＦＥＴ２０１０のオンチャネル抵抗は、ＮＶ ＮＴスイッチ２０３０の複数抵抗値のいずれよりはるかに低い（例えば、少なくとも１０倍低い）。
図２１はＦＥＴ２０１０およびＮＶ ＮＴスイッチ２１３０の並列の組み合わせを備える並列回路２１００を示している。ＦＥＴ２１２０は、ＦＥＴチャネル領域の導電性を制御するゲートＧ’を有する。ＦＥＴ２１２０ドレインは、端子Ｔ１にも接続されている共通ノード２１４０においてＮＶ ＮＴスイッチ２１３０の一端に接続され、ＦＥＴ２１２０ソースは、端子Ｔ２にも接続されている共通ノード２１４５においてＮＶ ＮＴスイッチ２１３０の他端に接続されている。製造における様々な方法を用いて、高密度化のために、ＦＥＴ２１２０の上方にＮＶ ＮＴスイッチ２１３０を配置してもよい。ＦＥＴ２１２０のオンチャネル抵抗は、ＮＶ ＮＴスイッチ２１３０の複数の抵抗値のいずれよりもはるかに低い（例えば少なくとも１０倍低い）。ＮＶ ＮＴスイッチ２１３０の最高抵抗値を制御して、ＦＥＴ２１２０のオフ抵抗値より実質的に高くならないように制御することにより、並列回路２１００に対してオンとオフの導電状態間で十分な電流フロー制御を保証してもよい。例えば、ＮＶ ＮＴスイッチ２１３０は、図１９Ｃのグラフ表示１９２０に示した約５０キロオームから１メガオーム抵抗範囲内にプログラムされてもよい。
図２２はＦＥＴ２２１０、ＦＥＴ２２２０およびＮＶ ＮＴスイッチ２２３０の直列／並列の組み合わせを備える直列／並列回路２２００を示している。ＦＥＴ２２２０はＦＥＴチャネル領域の導電性を制御するゲートＧ’を有する。ＦＥＴ２２２０ドレインは、ＦＥＴ２２１０ソースにも接続されている共通ノード２２５０においてＮＶ ＮＴスイッチ２２３０の一端に接続されている。ＦＥＴ２２１０チャネル領域の導電性はゲートＧにより制御され、ドレイン２２５０は端子Ｔ１に接続されている。ＦＥＴ２２２０ソースは、端子Ｔ２にも接続されている共通ノード２２４５においてＮＶ ＮＴスイッチ２２３０の他方の端子に接続されている。製造における様々な方法を用いて、高密度化のために、ＦＥＴ２２２０の上方にＮＶ ＮＴスイッチ２２３０を配置してもよい。ＦＥＴ２２２０のオンチャネル抵抗は、並列回路２１００に関して上に説明したように、ＮＶ ＮＴスイッチ２２３０の複数の抵抗値のいずれよりもはるかに低い（例えば少なくとも１０倍低い）。直列ＦＥＴ２２１０のオンチャネル抵抗はまた、直列回路２０００に関して上に説明したように、ＮＶ ＮＴスイッチ２２３０の複数の抵抗値のいずれよりも低い（例えば少なくとも１０倍低い）。
図２１に示した並列回路２１００の複数の組み合わせをメモリ用途において使用して、本願においてはＮＦｌａｓｈメモリと称される高密度のナノチューブベースの不揮発性フラッシュメモリを形成してもよい。これに関しては以下に詳細に説明する。並列回路２１００および直列／並列回路２２００の、複数の直列および直列／並列の組み合わせを用いて、抵抗およびキャパシタンスアナログネットワークなどの不揮発性プログラマブルインピーダンスネットワークを形成してもよい。これに関しては以下に詳細に説明する。
マルチレベル（多抵抗）状態記憶装置を含む不揮発性ナノチューブフラッシュ（ＮＦｌａｓｈ）メモリ
Ｋ．Ｉｔｏｈ「ＶＬＳＩメモリチップ設計（ＶＬＳＩ Ｍｅｍｏｒｙ Ｃｈｉｐ Ｄｅｓｉｇｎ）」（Ｓｐｒｉｎｇｅｒ，２００１，４１−４４頁）における図１．３５、１．３６に示されているように、直列不揮発性ＦＥＴを備えるフラッシュＮＡＮＤメモリアレイを用いて、メモリアレイ密度を増加してもよい。フラッシュＮＡＮＤメモリは情報を直列のフローティングゲート（ＦＧ）ＦＥＴトランジスタにおける電荷として記憶し、これにより、Ｉｔｏｈの参考文献に記載された直列ＦＧ ＦＥＴデバイスのそれぞれのしきい値電圧を制御する。ＮＡＮＤ構成メモリアレイにおけるこれらの直列ＦＧ ＦＥＴに対する選択方法は、Ｉｔｏｈの参考文献の３８〜４１ページに開示されたランダムアクセスＮＯＲ構成Ｆｌａｓｈメモリ選択方法とは異なる。ＮＯＲフラッシュ選択方法は上で詳細に述べたのＮＲＡＭメモリの方法とは異なる。例えば、他のＦＧ ＦＥＴを備える直列のＦＧ ＦＥＴデバイスの状態を読み出す場合、すべての直列のＦＧ ＦＥＴは、読み出されるＦＧ ＦＥＴデバイスを除いて、高いワード線電圧を用いて選択される（オンになる）。読み出されるＦＧ ＦＥＴデバイスはゲートに印加されるゼロワード線電圧を有する。選択されるＦＧ ＦＥＴデバイスがオン状態にあるようにプログラムされている場合、電流はビット線を放電する直列回路を流れる。ＦＧ ＦＥＴデバイスがオフ状態にあるようにプログラムされている場合、直列回路に電流は流れず、ビット線は高い電圧レベルに留まる。
並列回路２１００を、Ｉｔｏｈの参考文献における図１．３５および１．３６に示されるＦＧ ＦＥＴトランジスタに置き換えることにより、本願においてはＮＦｌａｓｈメモリと称される不揮発性ナノチューブＦｌａｓｈメモリを形成してもよい。ＮＦｌａｓｈメモリの動作はまた、プログラム、消去または読み出しされるＮＶ ＮＴスイッチと並列のオフ状態にあるＦＥＴを除いて、並列回路２１００型のＮＦｌａｓｈメモリアレイセル内のすべての直列ＦＥＴをオンにすることにより、実行される。よって、ＮＲＡＭメモリに関して上に詳細に記載した動作と同様に、消去、プログラム、あるいは読み出し動作を用いてもよい。
図２３Ａは、ナノチューブ型ＮＡＮＤサブアレイ２３１０および２３２０を備えるＮＦｌａｓｈメモリ回路図２３００を示している。各サブアレイは、図２１に示した並列回路２１００を用いて形成されるＮＶ ＮＴスイッチベースのセルの直列組み合わせを使用して形成される。直列の４つのＮＶ ＮＴスイッチベースの不揮発性セルは、サブアレイ２３１０および２３２０のそれぞれに示されている。サブアレイ２３１０は、ＮＶ ＮＴスイッチＳＷ１およびパラレルＦＥＴ ＴＲ１、ＮＶ ＮＴスイッチＳＷ２およびＦＥＴ ＴＲ２、ＮＶ ＮＴスイッチＳＷ３およびＦＥＴ ＴＲ３、ならびにＮＶ ＮＴスイッチＳＷ４およびＦＥＴ ＴＲ４を含む。第１選択ＦＥＴ ＴＲＳ１は共通ノード２３３０をビット線ＢＬ１に接続し、第２選択ＦＥＴ ＴＲＳ２は共通ノード２３４０を基準線ＲＥＦに接続する。サブアレイ２３２０は、ＮＶ ＮＴスイッチＳＷ５および並列ＦＥＴ ＴＲ５、ＮＶ ＮＴスイッチＳＷ６およびＦＥＴ ＴＲ６、ＮＶ ＮＴスイッチＳＷ７およびＦＥＴ ＴＲ７、ならびにＮＶ ＮＴスイッチＳＷ８およびＦＥＴ ＴＲ８を含む。第１選択ＦＥＴ ＴＲＳ１Ｘは共通ノード２３５０をビット線ＢＬ２に接続し、第２選択ＦＥＴ ＴＲＳ２Ｘは共通ノード２３６０を基準線ＲＥＦに接続する。選択線ＳＬ１はＦＥＴ ＴＲＳ１およびＴＲＳ１Ｘのゲートに接続され、選択線ＳＬ２はＦＥＴ ＴＲＳ２およびＴＲＳ２Ｘのゲートに接続され、ワード線ＷＬ１はＦＥＴ ＴＲ１およびＴＲ５のゲートに接続され、ワード線ＷＬ２はＦＥＴ ＴＲ２およびＴＲ６のゲートに接続され、ワード線ＷＬ３はＦＥＴ ＴＲ３およびＴＲ７のゲートに接続され、ワード線ＷＬ４はＦＥＴ ＴＲ４およびＴＲ８のゲートに接続され、これによりＮＦｌａｓｈメモリ回路図２３００を形成する。ＮＦｌａｓｈメモリ回路図２３００は８ビットＦｌａｓｈメモリを示しているが、複数の抵抗値が、２倍、３倍など、１６、３２などに記憶されるビット数で、各ＮＶ ＮＴスイッチに記憶されてもよい。また、並列回路２１００を使用する数百およびさらに数千のＮＶ ＮＴスイッチベースセルは、複数の抵抗状態および対応する論理状態を記憶することができる、各セルを用いて形成されてもよい。
ＮＦｌａｓｈメモリ回路の概略図２３００は、各ＮＡＮＤサブアレイ２３１０および２３２０において２つの選択ＦＥＴを示しているが、ＮＦｌａｓｈメモリ動作に対しては１つの選択ＦＥＴで十分であることに留意すべきである。図２３ＢはＮＦｌａｓｈメモリ回路図２３５０を示しており、この回路２３５０は、ＮＡＮＤサブアレイ２３６０が１つの選択ＦＥＴ ＴＲＳ１のみを使用し、ＮＡＮＤサブアレイ２３７０は１つの選択ＦＥＴ ＴＲＳ１Ｘのみを使用することを除いて、ＮＦｌａｓｈメモリ回路図２３００と同じである。ＮＦｌａｓｈメモリは、ＮＲＡＭメモリ回路図２３００または２３５０またはこれらの変形形態を使用して形成されてもよい。
動作において、読出し、消去またはプログラム動作に対しては、任意のＮＶ ＮＴスイッチベースセルが選択されてもよい。ＮＦｌａｓｈメモリ回路図２３００を参照する例として、代表的なスイッチＳＷ３の状態が読み出される場合、ビット線ＢＬ１と基準線ＲＥＦとの間のすべての直列ＦＥＴデバイスは、オフ（選択解除される）状態に留まるＦＥＴ ＴＲ３を除いてオンになる。ビット線ＢＬ１は１ボルトなどの電圧にプレチャージされる。ＳＷ３がオン状態にある場合、ＢＬ１は放電される。しかし、ＳＷ３がオフ状態である場合、ＢＬ１は放電されない。ＳＷ３は様々なオン抵抗状態であってもよく、したがって複数の抵抗状態が読み出されてもよい。読出し動作は、各ＮＶ ＮＴスイッチに複数の抵抗状態を記憶するマルチレベルＮＲＡＭメモリに関して上に詳細に説明した、読出し動作と同様である。
動作において、ＮＦｌａｓｈメモリ回路図２３００を参照する例として、代表的なスイッチＳＷ３の状態がプログラムされる場合、ビット線ＢＬ１と基準線ＲＥＦとの間のすべての直列ＦＥＴデバイスは、オフ（選択解除される）状態に留まるＦＥＴ ＴＲ３を除いてオンになる。ビット線ＢＬ１は例えば２．４から７ボルトの増加する電圧レベルにおいてパルス化される。ＳＷ３がオフ状態にあり、ＢＬ１がパルス化される場合、ＮＶ ＮＴスイッチは多数のオン抵抗ＲＯＮ状態の１つに対してプログラム化され、したがって複数の抵抗状態がＮＶ ＮＴスイッチＳＷ３に記憶されてもよい。プログラム動作は、各ＮＶ ＮＴスイッチに複数の抵抗状態を記憶するマルチレベルＮＲＡＭメモリに関して上に詳細に説明した、プログラム動作と同様である。
動作において、ＮＦｌａｓｈメモリ回路図２３００を参照する例として、代表的なスイッチＳＷ３の状態が消去される場合、ビット線ＢＬ１と基準線ＲＥＦと間のすべての直列ＦＥＴデバイスは、オフ（選択解除される）状態に留まるＦＥＴ ＴＲ３を除いてオンになる。ビット線ＢＬ１はＭＲＡＭメモリアレイに関して上に詳細に説明したように、増加する電圧レベルにおいてパルス化される。ＳＷ３がオン状態にあり、ＢＬ１がパルス化される場合、ＮＶ ＮＴスイッチは消去されて、高いオン抵抗ＲＯＮ状態値またはオフ状態ＲＯＦＦになる。消去動作は、各ＮＶ ＮＴスイッチに複数の抵抗状態を記憶するマルチレベルＮＲＡＭメモリに関して上に説明した、消去動作と同様である。
図２４はＮＦｌａｓｈメモリ回路図２３００に対応する平面図２４００を示しており、ＮＡＮＤサブアレイ２４１０の平面図はＮＡＮＤサブアレイ２３１０の図に対応し、ＮＡＮＤサブアレイ２４２０の平面図は、ＮＡＮＤサブアレイ２３２０の図に対応する。図２４はパターン化ナノファブリック１ ２４００、パターン化ナノファブリック２ ２４４１、側壁スペーサ２４４２、ポリシリコンまたは金属ＷＬおよびゲート領域２４４４、接点２４４６、ポリシリコンまたは金属領域２４４８および接点２４５０を含む。図２５はＮＡＮＤサブアレイ２４１０の断面図２５００を示している。スタッドバイア２５１０と組み合わせられたパターン化ナノファブリック１ ２５４０およびパターン化ナノファブリック２ ２５４１は、各ナノファブリックの領域を対応するＦＥＴ拡散領域に接続し、ＮＶ ＮＴスイッチ長を画定する（幅はエッチング処理により画定される）。特定の実施形態では、ＮＡＮＤサブアレイ２４１０はｐ基板２５２０上に置かれる。様々な製造方法を用いて対応するＦＥＴの上にＮＶ ＮＴスイッチを形成してもよい。
例として、並列のＳＷ３およびＴＲ３が、図２１に示した並列回路２１００に対応する代表的なＮＶ ＮＴスイッチベースのセルを形成する。隣接するＮＶスイッチベースのセルにより共有される一対のスタッドバイア２５１０は、代表的なスイッチＳＷ３についてのＮＶ ＮＴスイッチ長の寸法および接触領域を画定し、下部にあるＦＥＴ ＴＲ３の対応するＮ＋拡散領域に対する電気接続を形成する。
ＮＦｌａｓｈメモリは、ＮＲＡＭメモリにおける動作に対応する動作で、消去され、プログラムされおよび読み出しされる。ビット線とＮＶ ＮＴスイッチ間 およびＮＶ ＮＴスイッチと基準線間の経路を形成するすべての直列トランジスタが形成され、選択されたＮＶ ＮＴスイッチを備える並列のＦＥＴがオフになると、消去、プログラムおよび読出し動作は、上述のＮＲＡＭ内のＮＶ ＮＴスイッチをプログラムするために用いられる動作に対応する。
抵抗およびキャパシタを含む不揮発性ナノチューブのプログラマブルインピーダンスネットワーク
図２１および２２に示したプログラマブル不揮発性多抵抗状態の並列回路２１００およびプログラマブル不揮発性多抵抗状態の直列／並列回路２２００はそれぞれ、抵抗およびキャパシタの電子制御型（調整される）アナログネットワークの形成を可能にする。動作上は、これらの電子制御型（調節される）インピーダンスネットワークを形成するのに使用される個別のＮＶ ＮＴスイッチの状態を消去、プログラムおよび読み出す動作は、ＮＦｌａｓｈメモリ動作について図２３、２４および２５に関して上に詳細に説明した動作と同様である。
図２６Ａは電子制御型直列抵抗ネットワーク２６００を示しており、このネットワーク２６００では、図２３Ａに示したＮＡＮＤサブアレイ２３１０およびＮＡＮＤサブアレイ２３２０に関して上に説明した動作方法と同様の動作方法を用いて、ナノチューブ直列抵抗ネットワーク２６２０がプログラム（または消去）される。ＮＶ ＮＴスイッチＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４に対する抵抗値は、図２３に関して上に詳細に説明したプログラム、消去および読出し動作方法を用いて設定され、抵抗設定および動作モードコントローラ２６１０を使用して制御される。プログラムおよび消去などのＮＶ ＮＴスイッチ抵抗設定動作の間は、端子ＲＴ１と共通ノード２６３０との間のＦＥＴ ＴＲＳ１Ａはオフになり、端子ＲＴ１に接続される回路を妨害しないようにされる。同様に、端子ＲＴ２と共通ノード２６４０との間のＦＥＴ ＴＲＳ２Ａはオフになり、端子ＲＴ２に接続される回路を妨害しないようにされる。次に、ＦＥＴ ＴＲＳ１ＢおよびＴＲＳ２Ｂがオンになる。ＦＥＴ ＴＲＳ１ＢおよびＴＲＳ２Ｂはそれぞれ図２３ＡのＦＥＴ ＴＲＳ１およびＴＲＳ２に対応する。抵抗設定および動作モードコントローラ２６１０は、図２３Ａ動作に関して上に詳細に説明したように、ビット線ＢＬ１パルスに対応する電圧パルスおよび基準線電圧ＲＥＦを印加する。代表的なスイッチＳ３などの個別のＮＶ ＮＴスイッチは、図２３Ａの動作に関して上に詳細に説明したようにして選択される。各ＮＶ ＮＴスイッチＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４の抵抗状態が設定された後、抵抗設定および動作モードコントローラ２６１０はＦＥＴ ＴＲＳ１Ｂ、ＴＲＳ２Ｂ、ＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４をオフにし、ＦＥＴ ＴＲＳ１ＡおよびＴＲＳ１Ｂを起動（オンにする）し、端子ＲＴ１およびＲＴ２をそれぞれ共通ノード２６３０および２６４０に電気的に接続する。
電子制御型直列抵抗ネットワーク２６００は、製造中または製造後に工場でまたは出荷後に現地で、回路機能を最適化するためにナノチューブ直列抵抗等価回路２６２０を設定するために使用でき、または電子部品の耐用期間中に調整することができる。また、機能は、電気部品のライフサイクル中に随時変更または修正できる。
図２６Ｂは、それぞれ、ナノチューブ直列抵抗ネットワーク２６２０に対応するナノチューブ直列抵抗等価回路２６２０’と、共通端子２６３０および２６４０に対応する端子２６３０’および２６４０’とをそれぞれ備える、直列抵抗等価回路２６５０を示している。動作において、この例では、個別の抵抗の両端の電圧は、プログラム妨害を回避するために２．５ボルトを超えはならない。
図２７は、基準電圧ＶＲＥＦを生成するための電子制御型直列抵抗ネットワーク２７０５と、ノード２７９０におけるＶＯＮ−ＣＨＩＰ ＶＯＬＴＡＧＥをＶＲＥＦに等しくなるように設定および制御するためのオンチップ電圧レギュレータ２７５０とを用いて形成された、ナノチューブベースの電子調節型オンチップ電圧レギュレータ２７００の図である。ＶＯＮ―ＣＨＩＰ ＶＯＬＴＡＧＥは、オンチップ電源として使用され、複数のオンチップ回路に分配される。出力電圧ＶＲＥＦは、ＮＶ ＮＴスイッチ抵抗値の比を用いて電源電圧ＶＰＰを低減することにより生成され、ＶＲＥＦ＝［（ＲＳＷ１＋ＲＳＷ２）／（ＲＳＷ１＋ＲＳＷ２＋ＲＳＷ３＋ＲＳＷ４）］ＶＰＳとなり、広範囲の電圧に渡って調整できる。電子調節型オンチップ電圧レギュレータ２７００は、ナノチューブ直列抵抗ネットワーク２６２０に対応するナノチューブ直列抵抗ネットワーク２７２０および共通ノード２６３０に対応する共通ノード２７３０を備える、図２６Ａに示した、電子制御型直列抵抗ネットワーク２６００と動作において同様である。ただし、ＦＥＴ ＴＲＳ１ＡおよびＴＲＳ１Ｂは排除されている。共通ノード２７３０はグラウンドに直接接続されている。また、ＮＦＥＴ ＴＲＳ２Ａは、選択トランジスタの両端のしきい値電圧降下を回避するために、ＰＦＥＴ ＴＲＳＸに置き換えられている。
オンチップ電圧レギュレータ２７５０は、半導体産業における使用においてはオンチップレギュレータと同様である。差動増幅器２７６０の動作は、上述のＢａｋｅｒらの参考文献に記載されている。大型のＰＦＥＴ２７８０は、ノード２７９０における出力電圧および電流を制御し、当産業界において公知のように、フィードバックインバータ２７７０は差動増幅器２７６０に対して、出力電圧２７９０をＶＲＥＦにほぼ等しくなるように制御する手段を提供する。
図２７は、ナノチューブ直列抵抗ネットワーク２６２０により生成される１つの基準電圧ＶＲＥＦを示している。しかし、ＦＥＴ ＴＲ１およびＴＲ２と、ＴＲ３およびＴＲ４との間に共有ノードにタップを設けることにより、２つの追加の基準電圧を生成してもよい。これらの２つの追加の基準電圧のそれぞれを、オンチップ電圧レギュレータ２７５０と同様の他の電圧レギュレータ（図示せず）に結合して、全部で３つの異なるＶＯＮ−ＣＨＩＰ ＶＯＬＴＡＧＥ値を生成してもよい。
図２６および図２７に関して上にそれぞれ説明した、電子制御型直列抵抗ネットワーク２６００と、このネットワーク２６００のナノチューブベースの電子調節型オンチップ電圧レギュレータ２７００への適用は、それぞれが多抵抗状態をそれぞれ有する、複数のＮＶ ＮＴスイッチに基づく多くの有効なアナログネットワークのうちの一例である。それぞれが多抵抗状態を有する、複数のＮＶ ＮＴスイッチに基づくネットワークの他の例も考えられる。図２８Ａは、図２１および図２２にそれぞれ示した、並列回路２１００と直列／並列回路２２００の組み合わせにより形成される、電子制御型直列／並列抵抗ネットワーク２８００を示している。図２８Ａに示すよう、直列および並列ＦＥＴの両方は、個別のＮＶ ＮＴスイッチを効果的に分離するために直列／並列ネットワークにおいて必要とされる。抵抗設定および動作モードコントローラ２８１０は、プログラミングおよび消去動作中の、直列ＦＥＴをオンおよびオフに調節するための追加の出力を除いて、抵抗設定および動作モードコントローラ２６１０と同様な方法で動作する。ＦＥＴ ＴＲＳ１ＢおよびＴＲＳ２Ｂは、図２６Ａに関して上に詳細に説明した、消去、プログラムおよび読出し動作に対して電圧パルスを供給する。この例では、共通ノード２８３０は端子ＲＴ１’に直接結合され、共通ノード２８４０は端子ＲＴ２’に直接結合されている。しかし、他の回路が、例えばプログラミング中に衝撃を受ける恐れがある場合、図２６Ａに示すように、直列分離ＦＥＴを使用してもよい。
ナノチューブ直列／並列抵抗ネットワーク２８２０内の個別のＮＶ ＮＴスイッチは、図２６Ａに関して上に詳細に説明した方法と同様の動作方法を用いて、消去され、プログラムされおよび読み出される。例として、ＮＶ ＮＴスイッチＳＷ３を選択し、ＦＥＴ ＴＲ１、ＴＲ３’をオンにし、ＦＥＴ ＴＲ２’、ＴＲ３およびＴＲ４’をオフにし、共通ノード２８３０と２８４０のとの間に電圧パルスを印加することにより、多くの抵抗状態のうちの１つを選択し、調節してもよい。別の例として、ＮＶ ＮＴスイッチＳＷ２を選択し、ＦＥＴ ＴＲ１、ＴＲ２’をオンに、ＴＲ２およびＴＲ３’をオフにし、共通ノード２８３０と２８４０のとの間に電圧パルスを印加することにより、多くの抵抗状態のうちの１つを選択し、調節しても。使用される電圧パルスは、図２６Ａ、２３Ａおよび１８に関して上に説明した電圧パルスと同様である。
個別のスイッチのプログラムまたは消去が完了した後、動作において、すべての直列ＦＥＴがオンになり、すべての並列ＦＥＴはオフになる。
図２８Ｂは、ナノチューブ直列／並列抵抗ネットワーク２８２０に対応するナノチューブ直列／並列抵抗等価回路２８２０’と、共通端子２８３０および２８４０に対応する端子２８３０’および２８４０’とをそれぞれ備える、直列／並列抵抗等価回路２８５０を示している。
図２８Ａに示した電子制御型直列／並列抵抗ネットワーク２８００は、図２９Ａに示した電子制御型抵抗／キャパシタ抵抗ネットワーク２９００に変更できる。図２９Ａに示すように、図２１および図２２にそれぞれ示した並列回路２１００および直列／並列回路２２００は、直列で使用され、キャパシタは並列に使用される。抵抗設定および動作モードコントローラ２９１０は、抵抗設定および動作モードコントローラ２８１０と同様の方法で動作する。ＦＥＴ ＴＲＳ１ＢおよびＴＲＳ２Ｂは、図２８Ａに関して上に説明したように、消去、プログラムおよび読出し動作のために電圧パルスを供給する。この例では、共通ノード２９３０は端子ＲＣＴ１に直接結合され、共通ノード２９４０はＲＣＴ２に直接結合されている。しかし、例えば他の回路がプログラミング中に衝撃を受ける恐れがある場合、図２６Ａに示すように、直列分離ＦＥＴを使用してもよい。
ナノチューブ直列／並列の抵抗／キャパシタネットワーク２９２０内の個別のＮＶ ＮＴスイッチは、図２６Ａおよび図２８Ａに関して上に説明したのと同様の動作方法を用いて、消去され、プログラムされおよび読み出される。例として、ＮＶ ＮＴスイッチＳＷ２を選択し、ＦＥＴ ＴＲ１’およびＴＲ２’をオンにし、ＦＥＴ ＴＲ２をオフにし、共通ノード２８３０と２８４０との間に電圧パルスを印加することにより、多くの抵抗状態のうちの１つを選択し、調節してもよい。使用される電圧パルスは、図２８Ａ、図２６Ａ、図２３Ａおよび図１８に関して上に説明した電圧パルスと同様である。
個別のスイッチのプログラムまたは消去が完了した後、動作において、すべての直列ＦＥＴはオンになり、すべての並列ＦＥＴはオフになる。
図２９Ｂは、それぞれ、ナノチューブ直列／並列の抵抗／キャパシタネットワーク２９２０に対応するナノチューブ直列／並列の抵抗／キャパシタ等価回路２９２０’と、共通端子２９３０および２９４０のそれぞれに対応する端子２９３０’および２９４０’とを備える、直列／並列の抵抗／キャパシタ等価回路２９５０を示している。動作において、この例では、個別の抵抗の両端の電圧は、プログラム妨害を回避するために２．５ボルトを超えてはならない。
抵抗値ＲＳＷ１およびＲＳＷ２を調整することは、結果的に、大きい範囲の値に渡ってＲＣ時定数を調節することになる。また、ＲＳＷ１およびＲＳＷ２が比較的低い抵抗値になるようにプログラムされる場合、ＲＣ時定数より長い立上りおよび立下り時間を有する波形については、キャパシタＣ１、Ｃ２およびＣ３は１つのキャパシタＣ＝Ｃ１＋Ｃ２＋Ｃ３として現われる。他の変形形態も可能である。
［引用特許文献］
本明細書において「引用される特許引用文献」と称される以下の共同所有の特許引用文献は、ナノチューブ素子（ナノチューブファブリック部材およびスイッチ）を生成するための様々の技術、例えばナノチューブファブリックを生成し、パターン化する技術を記載しており、これら引用文献の全内容は参照により引用されている。
２００１年７月２５日出願の「Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ Ｎａｎｏｔｕｂｅ Ｒｉｂｂｏｎｓ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｍａｋｉｎｇ Ｓａｍｅ（ナノチューブリボンを使用する電気機械メモリアレイおよびそれを製造する方法）」（米国特許出願第０９／９１５，０９３号、現在は米国特許第６，９１９，５９２号）、
２００１年７月２５日出願の「Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｍｅｍｏｒｙ Ｈａｖｉｎｇ Ｃｅｌｌ Ｓｅｌｅｃｔｉｏｎ Ｃｉｒｃｕｉｔｒｙ Ｃｏｎｓｔｒｕｃｔｅｄ Ｗｉｔｈ Ｎａｎｏｔｕｂｅ Ｔｅｃｈｎｏｌｏｇｙ（ナノチューブ技術を用いて形成されたセル選択回路を有する電気機械メモリ）」（米国特許出願第０９／９１５，１７３号、現在は米国特許第６，６４３，１６５号）、
）２００１年７月２５日出願の「Ｈｙｂｒｉｄ Ｃｉｒｃｕｉｔ Ｈａｖｉｎｇ Ｎａｎｏｔｕｂｅ Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｍｅｍｏｒｙ（ナノチューブ電気機械メモリを有するハイブリッド回路）」（米国特許出願第０９／９１５，０９５号、現在は米国特許第６，５７４，１３０号）、
２００１年１２月２８日出願の「Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｔｈｒｅｅ−Ｔｒａｃｅ Ｊｕｎｃｔｉｏｎ Ｄｅｖｉｃｅｓ（電気機械３−トレース接合素子）」（米国特許出願第１０／０３３，３２３号、現在は米国特許第６，９１１，６８２号）、
２００１年１２月２８日出願の「Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｔｈｒｅｅ−Ｔｒａｃｅ Ｊｕｎｃｔｉｏｎ Ｄｅｖｉｃｅｓ（電気機械３−トレース接合素子を製造する方法）」（米国特許出願第１０／０３３，０３２号、現在は米国特許第６，７８４，０２８号）、
２００２年４月２３日出願の「Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ ａｎｄ Ａｒｔｉｃｌｅｓ（ナノチューブ膜および製品）」（米国特許出願第１０／１２８，１１８号、現在は米国特許第６，７０６，４０２号）、
２００２年４月２３日出願の「Ｍｅｔｈｏｄｓ ｏｆ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ ａｎｄ Ａｒｔｉｃｌｅｓ（ナノチューブ膜および製品の方法）」（米国特許出願第１０／１２８，１１７号、現在は米国特許第６，８３５，５９１号）、
２００３年１月１３日出願の「Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ，Ｌａｙｅｒｓ，Ｆａｂｒｉｃｓ，Ｒｉｂｂｏｎｓ，Ｅｌｅｍｅｎｔｓ ａｎｄ Ａｒｔｉｃｌｅｓ（カーボンナノチューブ膜、層、ファブリック、リボン、素子および製品を製造する方法）」（米国特許出願第１０／３４１，００５号）、
２００３年１月１３日出願の「Ｍｅｔｈｏｄｓ ｏｆ Ｕｓｉｎｇ Ｔｈｉｎ Ｍｅｔａｌ Ｌａｙｅｒｓ ｔｏ Ｍａｋｅ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ，Ｌａｙｅｒｓ，Ｆａｂｒｉｃｓ，Ｒｉｂｂｏｎｓ，Ｅｌｅｍｅｎｔｓ ａｎｄ Ａｒｔｉｃｌｅｓ（薄い金属層を用いてカーボンナノチューブ膜、層、ファブリック、リボン、素子および製品を製造する方法）」（米国特許出願第１０／３４１，０５５号）、
２００３年１月１３日出願の「Ｍｅｔｈｏｄｓ ｏｆ Ｕｓｉｎｇ Ｐｒｅ−ｆｏｒｍｅｄ Ｎａｎｏｔｕｂｅｓ ｔｏ Ｍａｋｅ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ，Ｌａｙｅｒｓ，Ｆａｂｒｉｃｓ，Ｒｉｂｂｏｎｓ，Ｅｌｅｍｅｎｔｓ ａｎｄ Ａｒｔｉｃｌｅｓ（前もって形成されたナノチューブを用いてカーボンナノチューブ膜、層、ファブリック、リボン、素子および製品を製造する方法）」（米国特許出願第１０／３４１，０５４号）、
２００３年１月１３日出願の「Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ，Ｌａｙｅｒｓ，Ｆａｂｒｉｃｓ，Ｒｉｂｂｏｎｓ，Ｅｌｅｍｅｎｔｓ ａｎｄ Ａｒｔｉｃｌｅｓ（カーボンナノチューブ膜、層、ファブリック、リボン、素子および製品を製造する方法）」（米国特許出願第１０／３４１，１３０号）、
２００４年６月９日出願の「Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｄｅｖｉｃｅｓ ａｎｄ Ｃｉｒｃｕｉｔｓ ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ Ｓａｍｅ（不揮発性電気機械電界効果デバイスおよびそれらを使用する回路およびそれらを形成する方法）」（米国特許出願第１０／８６４，１８６号、米国特許公開第２００５／００６２０３５号）、
２００４年２月１１日出願の「Ｄｅｖｉｃｅｓ Ｈａｖｉｎｇ Ｈｏｒｉｚｏｎｔａｌｌｙ−Ｄｉｓｐｏｓｅｄ Ｎａｎｏｆａｂｒｉｃ Ａｒｔｉｃｌｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ ｔｈｅ Ｓａｍｅ（水平配置ナノファブリック部材を有するデバイスおよびそれらを製造する方法）」（米国特許出願第１０／７７６，０５９号、米国特許公開第２００４／０１８１６３０号）、
２００４年２月１１日出願の「Ｄｅｖｉｃｅｓ Ｈａｖｉｎｇ Ｖｅｒｔｉｃａｌｌｙ−Ｄｉｓｐｏｓｅｄ Ｎａｎｏｆａｂｒｉｃ Ａｒｔｉｃｌｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ ｔｈｅ Ｓａｍｅ（垂直配置ナノファブリック部材を有するデバイスおよびそれらを製造する方法）」（米国特許出願第１０／７７６，５７２号、現在の米国特許第６，９２４，５３６号）、および
「Ｐａｔｔｅｒｎｅｄ Ｎａｎｏｓｃｏｐｉｃ Ａｒｔｉｃｌｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ ｔｈｅ Ｓａｍｅ（パターン化ナノスケール部材およびそれらを製造する方法）」（米国特許出願第１０／９３６，１１９号、米国特許公開第２００５／０１２８７８８号）。
本発明は本発明の精神または基本特性から逸脱することなく他の特定の形態で具体化されてもよい。したがって、本発明の実施形態はこれらの点において、例示であって、本発明を限定するものではないと考えるべきである。

Claims (56)

  1. 論理状態を入力できる少なくとも１つの入力端子と、
    論理状態を出力できる１つの出力端子と、
    ２つの導電接点の間に配置され、かつ前記導電接点と電気的に結合しているナノチューブファブリック部材を備えるナノチューブスイッチング素子であって、相対的に低い抵抗状態と相対的に高い抵抗状態との間で切り換えることができ、また相対的に低い抵抗状態または相対的に高い抵抗状態を不揮発的に保持できる、ナノチューブスイッチング素子と、
    前記入力端子と前記ナノチューブスイッチング素子との間に電気的に配置され、かつ前記入力端子に入力される論理状態を受け取って揮発性の記憶ができる少なくとも１つの半導体素子を含む、揮発性ラッチ回路と、
    を備える不揮発性ラッチ回路であって、
    前記ナノチューブスイッチング素子が相対的に低い抵抗状態にあるとき、前記揮発性ラッチ回路は、第１論理状態を保持し、この第１論理状態を前記出力端子で出力し、また前記前記ナノチューブスイッチング素子が相対的に高い抵抗状態にあるとき、前記揮発性ラッチ回路は、第２論理状態を保持し、この第２論理状態を前記出力端子で出力する、
    不揮発性ラッチ回路。
  2. 前記電子ラッチ回路は複数の電界効果トランジスタを備えるインバータ回路を含む、請求項１に記載の不揮発性ラッチ回路。
  3. 前記ナノチューブスイッチング素子は、相対的に低い抵抗状態と相対的に高い抵抗状態との間を複数回切り換えることができる、請求項１に記載の不揮発性ラッチ回路。
  4. 前記電子ラッチ回路は、前記ナノチューブスイッチング素子の相対的に低い抵抗状態を、前記出力端子で出力される前記第１論理状態に対応する相対的に高い電圧レベルに変換し、
    前記電子ラッチ回路は、前記ナノチューブスイッチング素子の相対的に高い抵抗状態を、前記出力端子で出力される前記第２論理状態に対応する相対的に低い電圧レベルに変換する、請求項１に記載の不揮発性ラッチ回路。
  5. メモリセルとさらに電気的に結合している不揮発性ラッチ回路であって、この不揮発性ラッチ回路が前記第１論理状態を出力するとき、前記メモリセルがアクティブ（ａｃｔｉｖｅ）であり、前記不揮発性ラッチ回路が前記第２論理状態を出力するとき、前記メモリセルは非アクティブである、請求項１に記載の不揮発性ラッチ回路。
  6. 前記不揮発性ラッチ回路はメモリセルに対する冗長回路を備え、前記メモリセルが動作不能のときは、前記メモリセルをバイパスすることができる、請求項５に記載の不揮発性ラッチ回路。
  7. 前記メモリセルをバイパスすることはエラー訂正を含む、請求項５に記載の不揮発性ラッチ回路。
  8. 第１および第２メモリ状態を記憶できるメモリセルとさらに電気的に結合している不揮発性ラッチ回路であって、
    前記第１メモリ状態は、第１論理状態として前記入力端子に入力され、また前記不揮発性ラッチ回路によって、前記第１論理状態として不揮発的に保持および出力され、
    前記第２メモリ状態は、第２論理状態として前記入力端子に入力され、また前記不揮発性ラッチ回路によって、前記第１論理状態として不揮発的に保持および出力される、
    請求項１に記載の不揮発性ラッチ回路。
  9. 前記不揮発性ラッチ回路は、前記メモリセルに対する冗長回路を備え、また前記第１および前記第２メモリ状態にそれぞれ対応する前記第１および前記第２論理状態を不揮発的に保持できる、請求項８に記載の不揮発性ラッチ回路。
  10. 前記メモリセルはＮＲＡＭアレイ内にセルを備える、請求項８に記載の不揮発性ラッチ回路。
  11. 前記第１および前記第２論理状態のうちの１つを不揮発的に保持する、請求項９に記載の不揮発性ラッチ回路。
  12. メモリ回路とさらに電気的に結合している不揮発性ラッチ回路であって、
    前記入力端子で入力される前記電気刺激は時間変化電気刺激を含み、
    前記出力端子で出力される電気刺激は時間変化電気信号を含み、
    前記不揮発性ラッチ回路は、前記入力端子および前記出力端子における前記時間変化電気刺激間に制御可能な遅延を生成することにより、前記メモリ回路の動作を制御する、
    請求項１に記載の不揮発性ラッチ回路。
  13. 制御可能な遅延を生成することが、実質的に選択される立上り時間と実質的に選択される立下り時間とを有する実質的に２モード信号を提供することをさらに含む、請求項１２に記載の不揮発性ラッチ回路。
  14. 前記ナノチューブスイッチング素子は、前記相対的に低い抵抗状態から、前記相対的に高い抵抗状態にのみ切り換えることができるワンタイム・プログラマブル・ヒューズを備える、請求項１に記載の不揮発性ラッチ回路。
  15. 前記ワンタイム・プログラマブル・ヒューズは、前記ナノチューブファブリック部材上に置かれた絶縁材料をさらに備える、請求項１４に記載の不揮発性ラッチ回路。
  16. 前記ナノチューブファブリック部材は、前記絶縁材料中の開口により画定された部分で露出され、
    前記ワンタイム・プログラマブル・ヒューズは、レーザーアブレーションによって、前記相対的に低い抵抗状態から前記相対的に高い抵抗状態に切り換えることができる、請求項１５に記載の不揮発性ラッチ回路。
  17. 前記ナノチューブスイッチング素子は、オフ状態からオン状態に切り換えできるワンタイム・プログラマブル・アンチヒューズを備える、請求項１に記載の不揮発性ラッチ回路。
  18. 複数の不揮発性レジスタファイルと共に使用する不揮発性レジスタファイル構成回路であって、
    入力電圧端子と、
    選択回路と、
    前記入力電圧端子と電気的に結合している複数のナノチューブヒューズ素子であって、各ナノチューブヒューズ素子は前記複数の不揮発性レジスタファイルのうちの１つと電気的に結合し、各ナノチューブヒューズ素子は前記選択回路と電気的に結合している、複数のナノチューブヒューズ素子と、
    を備え、
    前記ナノチューブヒューズ素子のそれぞれは、
    ナノチューブファブリック部材と２つの導電接点とを備え、前記ナノチューブファブリック部材は前記２つの導電接点の間に配置され、それらと電気的に結合しており、
    前記ナノチューブヒューズ素子はオフ状態からオン状態に切り換えることができ、前記オン状態は前記第１端子と前記第２端子との間の相対的に低い抵抗に対応し、前記オフ状態は、電気信号に応答して前記２つの導電接点間の相対的に低い抵抗に対応し、
    前記ナノチューブヒューズ素子がオン状態のとき、前記対応する不揮発性レジスタファイルはアクティブであって、前記入力電圧端子における電気刺激に応答し、前記ナノチューブヒューズ素子がオフ状態のとき、対応する不揮発性レジスタファイルは非アクティブであって、前記入力電圧端子における電気刺激に応答せず、
    前記選択回路は電気刺激を前記選択されたナノチューブヒューズ素子のそれぞれに印加することにより、前記対応するレジスタファイルを選択的にバイパスできる、
    不揮発性レジスタファイル構成回路。
  19. 前記選択回路は、欠陥のある前記レジスタファイルに応答して、前記複数のレジスタファイルのうちの１つを選択的にバイパスする、請求項１８に記載の不揮発性レジスタファイル構成回路。
  20. 前記複数のナノチューブヒューズ素子のうちの１つがオン状態のとき、前記対応する不揮発性レジスタファイルは、前記入力電圧端子における電気刺激に応答して複数の情報状態で動作できる、請求項１８に記載の不揮発性レジスタファイル構成回路。
  21. 前記ナノチューブヒューズ素子はワンタイム・プログラマブルである、請求項１８に記載の不揮発性レジスタファイル構成回路。
  22. 前記ナノチューブヒューズ素子はさらに、前記オフ状態からオン状態に切り換わることができる、請求項１８に記載の不揮発性レジスタファイル構成回路。
  23. ビット線と、
    ワード線と、
    少なくとも１つの不揮発性メモリセルと、
    を備え、
    前記不揮発性メモリセルはそれぞれ、
    第１および第２導電端子の間に配置され、それらと電気的に結合する第１と第２導電端子とを備える、前記２端子ナノチューブスイッチングデバイスと、
    前記ビット線および前記ワード線と電気的に結合しており、前記ビット線および前記ワード線のうちの少なくとも１つの起動に応答して、読出しおよび書込み動作のために２端子ナノチューブスイッチングデバイスセルを選択するセル選択回路と、を有し、
    さらに、
    制御信号に応答して、書込み信号を選択されたメモリセルに供給して前記ナノチューブファブリック部材の抵抗変化を発生させる、書込み制御回路であって、前記ナノチューブファブリック部材の抵抗値が前記メモリセルの情報状態に対応する、書込み制御回路と
    前記ナノチューブファブリック部材の抵抗を検知し、前記制御信号を前記書込み制御回路に提供するために、選択された不揮発性メモリセルと電気的に結合している抵抗検知回路と、
    前記メモリセルの前記対応する情報状態を読み出すために、選択された不揮発性メモリセルと電気的に結合している読出し回路と、
    を備える、不揮発性メモリ。
  24. 前記ナノチューブスイッチングデバイスの前記第１導電端子は、前記セル選択回路と電気的に結合し、
    前記ナノチューブスイッチングデバイスの前記第２導電端子は、基準電圧線と電気的に結合している、請求項２３に記載の不揮発性メモリ。
  25. 前記書込み制御回路は、前記ビット線および前記ワード線と電気的に結合している、請求項２３に記載の不揮発性メモリ。
  26. 前記ナノチューブスイッチングデバイスの前記第１導電端子は、前記書込み制御回路により供給される前記書込み信号を受け取り、前記ナノチューブスイッチングデバイスの前記第２導電端子は、前記ワード線および前記ビット線の内の少なくとも一方に電気的に結合している、請求項２３に記載の不揮発性メモリ。
  27. 書込み信号を供給することは、選択された電圧を有する電気刺激を供給することを含む、請求項２３に記載の不揮発性メモリ。
  28. 書込み信号を供給することは、選択された電流を有する電気刺激を供給することを含む、
    請求項２３に記載の不揮発性メモリ。
  29. 前記ナノチューブスイッチング素子は、前記ナノチューブファブリック部材の実質的に反対側に配置された第１および第２絶縁体領域をさらに備える、請求項２３に記載の不揮発性メモリおよび動作回路。
  30. 前記第１および前記第２絶縁体領域のうちの少なくとも１つは誘電材料を含む、請求項２９に記載の不揮発性メモリ。
  31. 前記ナノチューブファブリック部材の少なくとも一部は、前記第１および前記第２絶縁体領域のうちの１つの少なくとも一部から間隙により分離されている、請求項２９に記載の不揮発性メモリ。
  32. 前記メモリセルの前記情報状態は、複数回数プログラムし、消去することができる、請求項２９に記載の不揮発性メモリ。
  33. 前記書込み制御回路は少なくとも３つの書込み信号を書き込むための回路を含み、前記少なくとも３つの書込み信号のそれぞれは、他の書込み信号に対応する抵抗値とは異なる対応する抵抗値を、前記ナノチューブファブリック部材に発生させる信号である、請求項２３に記載の不揮発性メモリ。
  34. 前記少なくとも３つの書込み信号により引き起こされる前記対応する抵抗値は、複数の低い抵抗値と１つの高い抵抗値とを含む、請求項３３に記載の不揮発性メモリ。
  35. 前記複数の低い抵抗値はそれぞれ、約１キロオームから約１メガオームの範囲にあり、前記高い抵抗値は少なくとも１００メガオームである、請求項３４に記載の不揮発性メモリ。
  36. 前記書込み制御回路は４つの書込み信号を書き込むための回路を含み、これにより、前記メモリセルは第１の情報状態、第２の情報状態、第３の情報状態および第４の情報状態のうちの１つを記憶することができる、請求項３４に記載の不揮発性メモリ。
  37. 前記抵抗検知回路は前記選択された不揮発性メモリセルと、基準抵抗値とに電気的に結合しているフィードバック回路とを備え、前記フィードバック回路は、前記選択された不揮発性メモリセルのナノチューブファブリック部材の前記抵抗値と前記基準抵抗値とを比較し、前記選択された不揮発性メモリセルへの書込み信号を選択的に遮断できる、請求項２３に記載の不揮発性メモリ。
  38. 前記ナノチューブファブリック部材の前記抵抗値は、相対的に低い抵抗値および相対的に高い抵抗値のうちの１つから選択される、請求項３７に記載の不揮発性メモリ。
  39. 前記相対的に低い抵抗値は第１の情報状態に対応し、前記相対的に高い抵抗値は第２の情報状態に対応する、請求項３８に記載の不揮発性メモリ。
  40. 書込み信号を供給することは、選択された間隔で、複数の連続的な、増加的に変化する電圧パルスを供給することを含む、請求項３７に記載の不揮発性メモリ。
  41. 各電圧パルスが前記書込み制御回路により供給された後、前記フィードバック回路は、前記ナノチューブファブリック部材の前記抵抗を検知し、前記ナノチューブファブリック部材の前記抵抗値と前記基準抵抗値とを比較する、請求項４０に記載の不揮発性メモリ。
  42. 第１書込み動作が可能であって、この書込み動作では、前記フィードバック回路が前記ナノチューブファブリック部材の前記抵抗として相対的に低い抵抗値を検知し、および書込み信号を選択的に遮断するまで、前記電圧パルスが印加される、請求項４１に記載の不揮発性メモリ。
  43. 第２書込み動作が可能であって、この書込み動作では、前記フィードバック回路は、前記ナノチューブファブリック部材の前記抵抗として相対的に高い抵抗値を検知し、および書込み信号を選択的に遮断するまで、前記電圧パルスが印加される、請求項４２に記載の不揮発性メモリ。
  44. 前記ナノチューブスイッチング素子はワンタイム・プログラマブル・ナノチューブヒューズを備え、前記ナノチューブファブリック部材は前記相対的に低い抵抗値から前記相対的に高い抵抗値にのみ切り換えることができる、請求項３８に記載の不揮発性メモリ。
  45. 前記書込み制御回路は、ある範囲の抵抗値から前記基準抵抗値を選択する、請求項３７に記載の不揮発性メモリ。
  46. 前記フィードバック回路は、前記ナノチューブスイッチング部材の前記抵抗値が前記基準抵抗値とほぼ等しいとき、前記選択された不揮発性メモリセルの前記ナノチューブスイッチングデバイスへの前記ビット線における書込み信号を選択的に遮断する、請求項４５に記載の不揮発性メモリ。
  47. 前記読出し回路はセンス増幅器回路を含み、前記抵抗検知回路は前記センス増幅器回路と電気的に結合し、
    前記抵抗検知回路は、前記センス増幅器回路に応答して前記制御信号を前記書込み制御回路に提供し、前記書込み制御回路が前記選択された不揮発性メモリセルに書込み信号を供給することを選択的に停止させる、請求項２３に記載の不揮発性メモリ。
  48. 前記センス増幅器回路によって前記抵抗検知回路に提供される前記制御信号は、前記書込み制御回路が前記ナノチューブファブリック部材の前記抵抗の変化を引き起こすことを選択的に停止させる、請求項４７に記載の不揮発性メモリ。
  49. 前記ナノチューブファブリック部材の前記抵抗値は、複数の低い抵抗値と１つの相対的に高い抵抗値とを含む複数の抵抗値のうちの１つから選択される、請求項４７に記載の不揮発性メモリ。
  50. 書込み信号を供給することは、選択された間隔で、複数の連続的な、増加的に変化する電圧パルスを供給することを含む、請求項４７に記載の不揮発性メモリ。
  51. 前記センス増幅器回路は、各電圧パルスが前記書込み制御回路により供給された後に、前記ナノチューブファブリック部材の前記抵抗値を検出する、請求項５０に記載の不揮発性メモリ。
  52. 第１書込み動作が可能であって、この書込み動作では、前記複数の低い抵抗値のうちの少なくとも１つが前記センス増幅器回路により検出されるまで、前記電圧パルスが前記選択された不揮発性メモリセルに供給される、請求項５１に記載の不揮発性メモリ。
  53. 前記センス増幅器回路が前記選択されたメモリセル内の前記複数の低い抵抗値のうちの少なくとも１つを検出すると、前記抵抗検知回路は前記センス増幅器回路に応答して、前記書込み制御回路が前記選択されたメモリセルの前記情報状態を書き込むことを選択的に停止させる、請求項５１に記載の不揮発性メモリ。
  54. 第２書込み動作が可能であって、この書込み動作では、前記相対的に高い抵抗値が検出されるまで、前記電圧パルスが前記選択された不揮発性メモリセルに供給される、請求項５２に記載の不揮発性メモリ。
  55. 前記センス増幅器回路が前記選択された不揮発性メモリセル内の前記相対的に高い抵抗値を検出すると、前記抵抗検知回路は前記センス増幅器回路に応答して、前記書込み制御回路が前記選択されたメモリセルの前記情報状態を書き込むことを選択的に停止させる、請求項５２に記載の不揮発性メモリ。
  56. 前記ナノチューブスイッチング素子は、第１抵抗値から第２抵抗値にのみ切り換えることが可能なナノチューブファブリック部材を有する、ワンタイム・プログラマブル・ナノチューブヒューズを備える、請求項４７に記載の不揮発性メモリ。
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