JP2015220465A - 抵抗性メモリアーキテクチャ及び装置 - Google Patents
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Abstract
【課題】二端子メモリの性能の恩恵を享受し且つ比較的低いコストで製造できる高密度の二端子メモリアーキテクチャを提供する。
【解決手段】二端子メモリアーキテクチャは基板上に形成され、メモリアーキテクチャの導電層リセスアーキテクチャ内に形成される二端子メモリセルを含んでもよい。導電層リセスは、垂直ビアエッチングと共に水平エッチングとして製造することができる。導電層リセスは、二端子メモリアーキテクチャのそれぞれの導電層についてパターン形成することができる。
【選択図】図１
【解決手段】二端子メモリアーキテクチャは基板上に形成され、メモリアーキテクチャの導電層リセスアーキテクチャ内に形成される二端子メモリセルを含んでもよい。導電層リセスは、垂直ビアエッチングと共に水平エッチングとして製造することができる。導電層リセスは、二端子メモリアーキテクチャのそれぞれの導電層についてパターン形成することができる。
【選択図】図１
Description
本出願は、米国出願番号が６２／０００，９５２である仮特許出願（発明の名称：抵抗ＲＡＭ及び装置、出願日：２０１４年５月２０日）の優先権の利益を得る。また、共に審査に継続し、米国出願番号が１４／５８８，１８５である正規の米国特許出願（発明の名称：二端子メモリのためのセレクター装置、出願日：２０１４年１２月３１日）と関連する。ここで、米国出願番号が１４／５８８，１８５である正規の米国特許出願は米国出願番号が６１／９５１，４５４である仮特許出願（発明の名称：二端子メモリのためのセレクター装置、出願日：２０１４年３月１１日）の優先権の利益を得る。さらに、本出願は、米国出願番号が６２／０２１，６６０である仮特許出願（発明の名称：高速アプリケーション、出願日：２０１４年７月７日）の優先権の利益を得る。これらはいずれもその全体を全ての目的のために参照として併合される。
本明細書における開示は一般的に固体メモリに関する。例えば、種々の開示された実施形態は、絶縁半導体基板上の２次元又は３次元メモリアレイの製造を容易にするアーキテクチャを提供する。
近年における集積回路技術に関するイノベーションは抵抗性メモリである。抵抗性メモリ技術の多くは開発段階にあるが、抵抗性メモリに関する様々な技術的思想が本発明の譲受人により実証されており、関連する理論を証明又は反証するための１又は複数の検証段階に入っている。そうであっても、抵抗性メモリ技術は半導体エレクトロニクス業界における競合技術以上の実質的な利点を保証する。
抵抗性ランダムアクセスメモリ（ＲＲＡＭ）は抵抗性メモリの一例である。揮発性のランダムアクセスメモリが長らく研究されてきたが、本譲受人はＲＲＡＭの不揮発性のモデルを提案する。さらに、本開示における発明者らは、ＲＲＡＭは高密度の不揮発性情報保存技術となり得る可能性を秘めていると信じている。一般的に、ＲＲＡＭは、別個の抵抗状態を制御可能に切り替えることにより、情報を記憶する。単一の抵抗性メモリは１ビット又は複数ビットを記憶することができ、本譲受人により実証された様々な種類のメモリのように、ワンタイムプログラマブルセル、プログラム及び消去可能な装置として構成することができる。
抵抗性スイッチングに関する現象を説明するための様々な理論が本発明者らによって提唱されている。それらのうちのある理論では、抵抗性スイッチングは電気絶縁性体内における導電性構造の形成によりもたらされるとされている。導電性構造は適切な状況（例：適切な電界）下においてイオン化され得るイオンや原子又は他の電化運搬メカニズムにより形成される。他の理論では、抵抗性メモリセルに印加された適切な電位に応じて、原子のフィールドアシスト拡散が起こり得る。また、本発明者らにより提唱された他の理論では、ジュール加熱及び二元酸化物（例：ＮｉＯＴｉＯ２等）への電気化学プロセス並びに酸化物、カルコゲナイド、ポリマー等を含むイオン導電体への酸化還元反応に応じて導電性フィラメントが形成され得る。
上記に照らし、本発明者らは、メモリ技術及び抵抗性メモリのさらなる改善に努めている。
以下に、本明細書の一側面の基本的な理解のため、本明細書の単純化した概要を提供する。かかる概要は本明細書の全体を完全には網羅していない。これは、本明細書における重要又は決定的な要素を特定するものでもなく、本明細書における特定の実施形態及び請求項の範囲を限定するものでもない。その目的は、後に提示されるより詳細な説明の前置きとして、本明細書の概念を簡単に説明することである。
本開示における実施形態は、二端子メモリのパフォーマンス上の利点と、比較的低いコストで製造できる高密度の二端子メモリアーキテクチャを提供する。二端子メモリアーキテクチャは、種々の実施形態において、基板上に形成されてもよく、メモリアーキテクチャの導電層のリセス構造内に形成された二端子メモリセルを含む。ある実施形態では、導電層リセスは、垂直ビアエッチング部と繋がった水平ビアエッチング部として作成することができる。他の実施形態では、導電層リセスは、二端子メモリアーキテクチャの各導電層として形成することができる。
さらなる実施形態では、二端子メモリセルは、基板の法線方向に対する傾斜角の方向に沿って配置され又はスタックされたレイヤーを含んでもよい。かかる傾斜角配置により、種々の実施形態において、メモリ密度が増大した３次元アーキテクチャを提供することが容易になる。さらに、他の実施形態では、傾斜角配置により、フィルムの厚さにより少なくとも二端子メモリセルの限界寸法を制御することができる技術ノードのスケーラビリティを確保することが容易になる。
種々の実施形態において、二端子メモリアーキテクチャは集積チップと組み合わせて製造することができる。いくつかの実施形態では、モノリシックプロセスとして集積チップ上に製造することができる。さらに、かかるプロセスは、集積チップ上又は集積チップ内におけるメモリアーキテクチャのサブセットとＣＭＯＳデバイスのサブセット間の電子的な相互接続を含むことができる。さらなる実施形態によれば、二端子メモリアーキテクチャ及びＣＭＯＳデバイスを含む１又は複数の電子デバイスが開示される。
さらなる実施形態では、３次元メモリデバイスを含むデバイスを形成する方法の提供について開示する。この方法は、絶縁半導体基板上への第１のワード線材料層の配置、第１のワード線材料層上への第１の絶縁性材料層の配置、第１の絶縁性材料層上への第２のワード線材料層の配置及び第２のワード線材料層上への第２の絶縁性材料層の配置を含んでもよい。さらに、第１のワード線材料層、第１の絶縁性材料層、２のワード線材料層及び第２の絶縁性材料層を貫通するビアを形成することを含んでもよい。ここで、第１のワード線材料層及び第２のワード線材料層はビア内でオーバーエッチングされ、第１のワード線材料層内に第１のリセスを、第２のワード線材料層内に第２のリセスを形成する。さらに、この方法は、選択材料をビアの第１のリセス及び第２のリセス内に配置することを含んでもよい。ここで、選択材料は、第１のワード線材料層及び第２のワード線材料層と電気的に接触する。さらに、ビアの第１のリセス及び第２のリセス内で接触材料を形成することを含んでもよい。ここで、接触材料は選択材料と電気的に接触する。さらに、この方法は、ビア内にスイッチング材料層を配置することを含んでもよい。スイッチング材料層は、ビアの第１のリセス及び第２のリセス内の選択材料と電気的に接触し、ビアの第１のリセス及び第２のリセス内の接触材料と電気的に接触する。さらに、ビア内にビット線材料層を配置し、スイッチング材料と電気的に接触させることを含んでもよい。
さらなる実施形態では、３次元メモリデバイスを含むデバイスが提供される。かかるデバイスは、絶縁半導体基板上に配置された第１のワード線材料層、第１のワード線材料層上に配置された第１の絶縁性材料層、第１の絶縁性材料層上に配置された第２のワード線材料層及び第２のワード線材料層上に配置された第２の絶縁性材料層を含んでもよい。上記に加えて、かかるデバイスは、第１のワード線材料層、 第１の絶縁性材料層、第２のワード線材料層及び第２の絶縁性材料層を貫通して形成されるビアを含んでもよい。第１のワード線材料層及び第２のワード線材料層はビア内でエッチングされ、第１のワード線材料層内に第１のリセスを、第２のワード線材料層内に第２のリセスを形成する。さらに、かかるデバイスは、ビアの第１のリセス及び第２のリセス内への選択材料の配置を含んでもよい。ここで、選択材料は第１のワード線材料層及び第２のワード線材料層と電気的に接触し、接触材料がビアの第１のリセス及び第２のリセス内に配置される。ここで、接触材料は選択材料と電気的に接触する。さらに、かかるデバイスは、ビア内に配置されビアの第１のリセス及び第２のリセス内の選択材料及び接触材料と電気的に接触するスイッチング材料層と、ビア内のに配置されスイッチング材料と電気的に接触するビット線材料層を含んでもよい。
以下、図面を用いて明細書の一側面について説明する。これらの態様は、本明細書の原理を採用できる種々の方法のうちの一部を説明するものである。本明細書の他の利点及び新規な特徴は、以下に示す本明細書の詳細な説明と図面を併せて考慮することで明らかになるであろう。
本開示における種々の側面又は特徴は図面を参照して説明される。ここで、同じ参照符号は全体を通じて同じ要素を示すために使用される。本明細書では、数多くの特定の詳細な説明は、本開示の完全な理解のためになされる。しかしながら、本開示における特定の態様は、本明細書における詳細な説明を利用せずに、あるいは他の方法、コンポーネント、材料等を用いて実施することができることを理解されたい。他の例において、周知の構造及びデバイスは、本開示の説明を容易にするためにブロック図で示される。
図１は１又は複数の開示された実施形態に係るメモリアーキテクチャの例を示すブロック図である。
図２は他の実施形態におけるアレイ内の製造に適した二端子メモリセルの例を示す図である。
図３は図２の二端子メモリセルの断面図である。
図４は他の実施形態においてビアエッチングにより一部が製造された端子メモリセルのアレイの例を示すブロック図である。
図５は他の実施形態におけるそれぞれのワード線を電気的に制御可能なメモリデバイスの例を示す側面図のブロック図である。
図６Ａ〜図６Ｆはさらなる実施形態におけるメモリデバイスを製造するためのリセスエッチングを含むプロセスの例を示すブロック図である。
図７は開示されたプロセスに係る他のメモリデバイスを示すブロック図である。
図８及び図９は一実施形態におけるメモリデバイスを製造するためのリセスエッチングを含むプロセスの他の例を示すブロック図である。
図１０及び図１１は１又は複数のさらなる実施形態に係るメモリアレイを提供するための方法の例を示すフローチャートである。
図１２〜図１４は他の実施形態におけるメモリアレイを提供するための他の又はさらなる方法を示すフローチャートである。
図１３は種々の開示された実施形態におけるメモリデバイスのための制御システムの例を示すブロック図である。
図１４は種々の実施形態において適用できる、実施可能なコンピューティング環境の例を示すブロック図である。
本開示はデジタル情報ストレージに採用された二端子メモリセルに関する。いくつかの実施形態では、
二端子メモリセルは抵抗性スイッチング二端子メモリセルのような抵抗性技術を含むことができる。抵抗性スイッチング二端子メモリセル（抵抗性スイッチングメモリセル又は抵抗性スイッチングメモリとも呼ばれる）、本明細書において使用されるように、２つの導電接点間のアクティブ領域を有する導電接点を有する回路コンポーネントを含む。二端子メモリデバイスのアクティブ領域は、抵抗性スイッチングメモリの文脈において、複数の安定又は準安定な抵抗性状態を示す。各抵抗性状態は異なる電気抵抗を有する。さらに、２つの導電接点に印加された適切な電気信号に応じて形成又は活性化される複数の状態のうちの一つであってもよい。適切な電気信号は、電圧値、電流値、電圧又は電流の極性やこれらに類するもの、又はこれらの適切な組み合わせであってもよい。抵抗性スイッチング二端子メモリデバイスは、全てを挙げるわけではないが、例えば、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）である。
二端子メモリセルは抵抗性スイッチング二端子メモリセルのような抵抗性技術を含むことができる。抵抗性スイッチング二端子メモリセル（抵抗性スイッチングメモリセル又は抵抗性スイッチングメモリとも呼ばれる）、本明細書において使用されるように、２つの導電接点間のアクティブ領域を有する導電接点を有する回路コンポーネントを含む。二端子メモリデバイスのアクティブ領域は、抵抗性スイッチングメモリの文脈において、複数の安定又は準安定な抵抗性状態を示す。各抵抗性状態は異なる電気抵抗を有する。さらに、２つの導電接点に印加された適切な電気信号に応じて形成又は活性化される複数の状態のうちの一つであってもよい。適切な電気信号は、電圧値、電流値、電圧又は電流の極性やこれらに類するもの、又はこれらの適切な組み合わせであってもよい。抵抗性スイッチング二端子メモリデバイスは、全てを挙げるわけではないが、例えば、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）である。
本開示における実施形態ではフィラメントベースのメモリセルを提供する。フィラメントベースのメモリセルの一例では、導電性材料（例：ドープされたｐ型又はｎ型のシリコン（Ｓｉ）支持層を有するコンタクト層。シリコン（Ｓｉ）支持層としては、例えばｐ型又はｎ型の多結晶シリコンや、ドープされた多結晶化合物、具体的にはｐ型又はｎ型の多結晶ＳｉＧｅ等である。）と、抵抗性スイッチング層（ＲＳＬ）（例：複数の欠陥位置を有する抵抗性材料）及びイオン化され得る活性金属層（ＲＳＬの内部又は境界における粒子（金属イオンを含む）の生成を容易にするためである）を含んでもよい。適切なバイアス条件下では、粒子がＲＳＬ内の欠陥位置を埋めることにより、ＲＳＬの導電性領域（例：導電性フィラメント）を提供することができる。例えば揮発性デバイスにおいてバイアス条件を除去したり、例えば不揮発性デバイスに対して第２バイアス条件を与えることにより、ＲＳＬの導電性領域が非導電性となり得る。これは、例えば、バイアス条件の除去に伴い粒子が中性（非イオン化）されること、第２バイアス条件を与えたことに伴い粒子の一部が欠陥位置から退去されること、又はその他の適切なメカニズムの結果生じる。
ＲＳＬ（本技術分野において抵抗性スイッチングメディア（ＲＳＭ）とも呼ばれる）は例えば、非ドープアモルファスＳｉ層、固有の特性を有する導体層、Ｓｉの亜酸化物（例：ＳｉＯＸ（０．１＜Ｘ＜２）、不定比の酸化物や金属酸化物（例：酸化亜鉛）等を含んでもよい。ＲＳＬに適した他の材料としては、例えば、ＳｉＸＧｅＹＯＺ（Ｘ，Ｙ及びＺはそれぞれ適切な正の値）、シリコン酸化物（例：ＳｉＯＮ（Ｎは適切な正の値）、アモルファスＳｉ（ａ−Ｓｉ）、アモルファスＳｉＧｅ（ａ−ＳｉＧｅ）、ＴａＯＢ（Ｂは適切な正の値）、ＨｆＯＣ（Ｃは適切な正の値）、ＴｉＯＤ（Ｄは適切な正の値）、ＡｌＯＥ（Ｅは適切な正の値）やこれらに類するもの、又はこれらの又は適切な組み合わせを含んでもよい。
フィラメントベースのメモリセルのための活性金属層は、特に以下を含み、いずれもその全体を全ての目的のために参照として併合される：銀（Ａｇ）、金（Ａｕ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）又は他の適切なチタン化合物、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、タングステン（Ｗ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）、コバルト（Ｃｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）及びこれらの適切な合金。他の適切な導電性材料、例えば上記金属の化合物若しくは組み合わせ又は同様の物質も本開示の一側面に関する活性金属層に用いることができる。いくつかの実施形態では、比較的薄く且つＴｉ、ＴｉＯＸ、ＴｉＮ等からなるバリヤー材料層（例：２０ｎｍ以下、１０ｎｍ以下等）をＲＳＬと活性金属層の間に配置することができる。本開示における前述の例に近いさらなる実施形態は、本願の譲受人にライセンスされている以下の米国特許出願にも開示されている：米国出願番号「１１／８７５，５４１」（出願日：２００７年１０月１９日）及び米国出願番号「１２／５７５，９２１」（出願日：２００９年１０月８日）及び本明細書で引用された他の文献。
フィラメントベースの抵抗性スイッチングメモリセルをプログラムするために、適切なプログラム電圧は、ＲＳＬ等のメモリセルの比較的高い抵抗を有する部分内における導電性経路又はフィラメントの形成を引き起こすメモリセルの両端に印加することができる。フィラメント形成は、ＲＳＬの一部を通ってイオン化された粒子郡の幅又は長さの動的な変化を含んでもよい。これは、ＲＳＬを比較的高い抵抗状態と比較的低い抵抗状態に切り替えるのに適している。いくつかの抵抗性スイッチングデバイスでは、導電性フィラメントを少なくとも一部において変形させ、それによりメモリセルを低抵抗状態から高抵抗状態へ復帰させるために、消去プロセスを適用してもよい。メモリに着目すると、かかる状態変化は個々のバイナリビットの状態と関連付けることができる。複数のメモリセルアレイにとっては、メモリセルのワード、バイト、ページ、ブロック等を記憶又は消去することで０か１で表されるバイナリ情報を表現することができる。そして、それらの状態を保持することにより、バイナリ情報を格納することができる。種々の実施形態において、マルチレベル情報（例：複数のビット）をこのようなメモリセルに格納してもよい。
本出願の発明者は、抵抗性メモリに加え、不揮発性の二端子メモリ構造にも精通している。例えば、強誘導体ランダムアクセスメモリ（ＲＡＭ）である。他にも、磁気抵抗ＲＡＭ、有機ＲＡＭ、相変化ＲＡＭ及び導電性ブリッジングＲＡＭ等にも精通している。多くの実施形態を通して抵抗性スイッチングメモリ 技術が説明される。また、他の二端子メモリ技術をいくつかの開示された実施形態において、当業者に好適な態様で利用することができる。
本開示における種々の実施形態では、絶縁半導体基板上に製造することができる高密度の固体メモリアーキテクチャを提供する。種々の実施形態において、開示されたメモリアーキテクチャは、高度な技術ノードを利用した低コストのモノリシックプロセスで製造することができる。例えば、２８ナノメートル（ｎｍ）又はより小さな技術ノードであり、少なくとも１つのリセスエッチング部を含む。一実施形態では、ビアエッチング部とリセスエッチング部ともに適用することができる。ビアエッチング部とリセスエッチング部は、単一のエッチング部又は複数のエッチング部として実施可能である。他の実施形態では、リセスエッチング部は、パターン化された導電体プロセスであってもよい。パターン化された導電体プロセスは、ソリッドステートプロセスにおける断線や非連続性を形成する。
少なくともいくつかの開示された実施形態では、リーク電流を軽減するように構成されたメモリセルが提供される。少なくとも一つの開示された実施形態では、メモリセルはＮ個のメモリセルアーキテクチャを有するトランジスタに利用することができる。ここで、Ｎは１以上の整数（例：１２８，２５６，５１２，１０２４等）である。本開示における発明者らは、メモリアレイ内のトランジスタ毎の二端子メモリセルにおけるＮを増加させることで、１個のメモリアーキテクチャを有するトランジスタ（特に、３次元アーキテクチャが開示される）のメモリ密度を大幅に向上させることができると考えている。また、本発明者らは、いくつかのアーキテクチャにおいて、Ｎを増加させることで、大規模な導電ライン上におけるリーク電流の発生（図８及び以下参照）、センシングマージンの減少、電力消費の増加等につながるかもしれないと考えている。これは、例示するように、低抵抗状態にあるメモリセルに隣接することより明らかであるといえる。セレクタデバイスを有するメモリセルが開示される。セレクタデバイスは、メモリセル及びＮ個のメモリセルアーキテクチャを有するトランジスタを製造する一連のモノリシックプロセスの一部として製造することができる。そして、種々の開示された実施形態において、リーク電流を１，０００倍、１０，０００倍、１００，０００倍、１，０００，０００倍又は１０，０００，０００倍まで低減することができる。
他の実施形態では、開示されたメモリアーキテクチャは抵抗性スイッチングメモリセルのような高性能な二端子固体メモリを組み込むことができ、高密度集積メモリや部分的集積メモリ（例：電子的又は通信可能に接続されたもの）と同様に、絶縁半導体基板上において他の電子回路とともに非常に高いパフォーマンスを得ることができる。このような他の回路は、例えば、１又は複数のプロセッサ、ロジックアレイ、バッファ、コントローラ、ビット線コントローラ、ワード線コントローラ等を含むことができる。あるいは、又は加えて、種々の開示されたメモリアーキテクチャは、追加のコンポーネントを有するフレキシブル又は硬質な回路基板上に配置することができる。これらは、機能を実行するための指示に応じて開示されたメモリアーキテクチャと電子的又はデジタル的に相互作用することができる。追加のコンポーネントは、例えば、通信インターフェース、無線インターフェース、ディスプレイドライバ、電源制御ドライバ、ユーザインターフェースコントローラ、加速度計、ジャイロスコープ、磁気センサ、圧力センサ、コイル、インダクタ、キャパシタ、適切なマイクロエレクトロメカニカルシステム（ＭＥＭＳ）デバイス、メモリコントローラ、メディア入出力コントローラやこれらに類するもの、又はこれらの適切な組み合わせとすることができる。さらに他の実施形態においては、本開示は回路基板上に配置された多次元メモリ基板を提供する。多次元メモリ基板は筐体により覆われる。筐体は、１又は複数の出力インターフェース（例：キーボード、キーパッド、マウス、タッチパッド、マイクロフォン、カメラ、ビデオカメラ、トラックボール、デジタルペン等）、１又は複数の入力／出力インターフェース（例：物理的な通信インターフェース、生体センサインターフェース等）、１又は複数の電源（例：バッテリー、キャパシタ）等を含む。少なくとも一つの実施形態では、基板上のメモリ、回路基板、筐体、インターフェース、電源等は、外部装置と接続されてもよい。ここで、接続の態様は、有線、無線を問わず、１又は複数のネットワークに接続されていてもよい。外部装置としては、スマートフォン、タブレットコンピューティングデバイス、ウェアラブル電子機器、メモリスティック、外部メモリ（ＩＥＳ）等が挙げられる。
図１は、本開示における実施形態に係るメモリアーキテクチャ１００の例を示すブロック図である。メモリアーキテクチャ１００は、Ｚ軸上に１つの層を有する２次元アーキテクチャであってもよく、図１に示されるような３次元アーキテクチャであってもよい。メモリアーキテクチャ１００は、Ｙ軸に沿った方向（ページの左右方向）、Ｘ軸に沿った方向（ページの前後方向）にさらに伸びていてもよく、Ｚ軸上により多く又はより少ない層を設けてもよいことは理解されるべきである。
メモリアーキテクチャ１００は、相補型金属酸化膜半導体（ＣＭＯＳ）基板１０２のような制御ロジック基板上に形成することができる。種々の開示された実施形態において、ＣＭＯＳ基板１０２の少なくとも一部はフロントエンド工程で作成することができる。そして、１又は複数のアクティブデバイス又はパッシブデバイス（例：トランジスタ、抵抗器、キャパシタ、インダクタ等）を含むことができる。さらなる実施形態では、メモリアーキテクチャ１００の他のコンポーネント（例：酸化物１０４、メモリセル１１０、ワード線１１４、ビット線１１２、導電体１０６等）の少なくとも一部はバックエンド工程で作成することができる。しかし、本開示はこれらに限定されないことは理解されるべきである。半導体の内部又は半導体上に電子的なコンポーネントを作成するたのめの他のメカニズムも、本開示の射程として考慮されるべきである。
上記ＣＭＯＳ基板１０２は、酸化物１０４のような絶縁体であってもよい。いくつかの実施形態では、酸化物１０４はシリコン酸化物を用いてもよく、それに加えて又は代わりに他の酸化物を含む適切な電気絶縁体を用いることもできる。ビア１０５は、例えばエッチング、除去、パターニングにより酸化物材料を取り除くことにより酸化物１０４の内部に形成することができる。１組のワード線１１４は、図１のＸ軸（ページの前後方向）に沿って延び且つビア１０５に隣接して形成することができる。メモリセル１１０の１又は複数の層は、（ビア１０５から酸化物１０４の中に水平に延びる）リセスエッチング部内における各ワード線１１４と各ビア１０５の間に形成することができる。例えば、選択層１１６は、ビア１０５に隣接するリセスエッチング部のサブセット内に、ワード線１１４のそれぞれと電気的に接触する態様で形成されてもよい。１又は複数の実施形態では、導電体（例：中央電極）は、選択層１１６のそれぞれと電気的に接触し、例えば、リセスエッチング部の残りの空間を充填するように形成されてもよい。さらに、スイッチング材料１０８は、不揮発性スイッチング特性を有し、それぞれの論理状態を表す２又はそれ以上の区別可能且つ測定可能な特性を維持できるように選択することができる。これらの例は、種々の区別可能且つ測定可能な電気特性が含まれる。例えば、抵抗特性、通電特性、電圧特性、磁気特性等が挙げられる。
ビア１０５には、スイッチング材料１０８に隣接して導電体材料１０６を充填することができる（図３及び以下を参照。例えば、メモリセル１１０のための他のコンポーネントと同様に、ビア１０５、スイッチング材料１０８、ビット線１１２及びワード線１１４に好適な材料が開示される）。種々の実施形態において、導電体１０６は、メモリアーキテクチャ１００のビット線１１２であり、酸化物１０４上に水平に延びるビット線１１２を含んでもよい。また、いくつかの実施形態では、導電体１０６は、ビア１０５内に垂直に下り、メモリセル１１０のサブセット間に存在する。
電位をビット線１１２といずれかのワード線１１４に印加することにより、選択されたメモリセル１１０に電界を発生させ、それによりそれぞれのメモリセルをアドレス指定可能とすることができる。いくつかの実施形態では、選択された複数のワード線１１４及びビット線１１２に適切な電位を印加することができ、同時に複数のメモリセル１１０を選択することが容易になる。従って、メモリアーキテクチャ１００は、メモリセル１１０への個々のアドレス指定だけでなく、グループ毎のアドレス指定も容易にすることができる。これを順に実行することで、どれくらいの数の、そしてどのメモリセル１１０が特定のメモリ動作（例：読込、書込、消去）により影響を受けているのかを高い柔軟性をもって制御することが可能となる。かかる柔軟性は、二端子メモリ技術の高いパフォーマンスを享受しながらも、（例えば動作中において非対象のセルを排除することにより）消費電力を低減することができる。さらに、メモリアーキテクチャ１００は、（例えば、最小５ナノメートル［ｎｍ］又はさらに小さくすることができる）スケーラブルな技術ノードと共に、２次元又は（Ｘ軸、Ｙ軸及びＺ軸に沿って複数のメモリセルを有するような）３次元配置により高密度のメモリアレイを提供することができる。さらに、メモリアーキテクチャ１００は、種々の開示された実施形態のように、バックエンド工程において多くのＣＭＯＳデバイスの熱収支（例：４００℃未満）内の温度で、低コストで製造することができる。そして、少なくともいくつかの開示された実施形態では、比較的少ないマスクを有する（例：１層につき１〜４枚）。従って、メモリアーキテクチャ１００は、固体メモリの分野において有用な利点を提供することができる。
少なくとも一つの代替的な実施形態では、スイッチング材料１０８は選択層１１６とその位置を交換することができる。このような実施形態では、スイッチング材料１０８はリセスエッチング部内にそれぞれのワード線１１４と電気的に接触した態様で配置することができる。さらに、選択層１１６は酸化物１０４及びビア１０５により形成された酸化物１０４内のホールの露出された表面上に配置することができる。本実施形態では、上記の方法（又は本明細書における他の方法）と同様の方法で動作させることができる。
図２はさらなる開示された実施形態に係るメモリセルの直交方向から見たブロック図である。いくつかの実施形態では、直交方向から見たブロック図には、上記のメモリアーキテクチャ１００を構成する複数のメモリセル１００のうちの１つのＺ−Ｙ方向図２００Ａ及びＹ−Ｘ方向図２００Ｂを含んでもよい。しかし、本開示はこれらに限定されるものではない。さらなる実施形態では、メモリセル１００は図２に示されるものとは異なる形状を有する場合がある。例えば、いくつかの実施形態において、メモリセル１００のＸ−Ｙ平面の断面の形状は例えばＸ−Ｙ方向から見て長方形となっているが、他の実施形態では、メモリセル１００のＸ−Ｙ平面の断面の形状が略長方形、平行四辺形又は略平行四辺形、台形又は略台形、その他適切な断面形状若しくは上記の適切な組み合わせであってもよい。さらに他の実施形態では、メモリセル１００の断面の形状は規則的な幾何学形状を有することがなくてもよく、不規則な幾何学形状を有していてもよい（例：メモリセル１００のコンポーネントが他の層と異なる断面寸法を有する、つまり、１又は複数の層が不均一な側面や端部を有する場合や、角が丸い又は湾曲している場合等である）。同様に、Ｙ−Ｘ方向図２００Ｂが示すＹ−Ｘ平面から見て、いくつかの実施形態においてはメモリセル１００の断面の形状が、円形若しくは略円形、多角形若しくは略多角形、卵形若しくは略卵形、幾何学形状若しくはそれに類似する形状、不規則な幾何学形状若や均一若しくは不均一な幾何学形状であってもよい。従って、図面及び本明細書において説明された断面の幾何学形状は、これらに限定されるものではなく、当業者により知られている他の適切な構成、向き及び形状や、本明細書により提示された文脈から理解できる形状も本開示の射程として考慮されるべきである。
Ｙ−Ｘ方向図２００Ｂを参照すると、図示されたメモリセルは、メモリデバイス２０２及びセレクタデバイス２０４を含んでもよい。メモリデバイス２０２及びセレクタデバイス２０４は、少なくとも一部が酸化物２１６に囲まれていても良い。
メモリデバイス２０２は、第１電極（電極１２０６）、スイッチング層２０８及び導電体２１０を含んでもよい。種々の実施形態において、メモリデバイス２０２は、与えられた信号（例：プログラム信号）に応じて第１状態から第２状態に切り替わり、与えられた信号が存在しない第２状態を保つことができる不揮発性メモリデバイスであってもよい。抵抗性スイッチングメモリ（例：導電性フィラメントベースのデバイス）に関しては、電極１２０６が粒子を提供してもよい。かかる粒子は、与えられた信号に応じて、スイッチング層２０８内で移動又は例えばトンネルを形成し、スイッチング層２０８の少なくとも一部を通る導電性経路又はフィラメントを形成する。それゆえ、導電性経路／フィラメントはスイッチング層２０８及びメモリデバイス２０２（例：電極１２０６と導電体２１０の間）の電気抵抗を低減することができる。いくつかの実施形態では、与えられた信号に応じて、粒子の一部がスイッチング層２０８内で移動／形成されたり、スイッチング層２０８内の粒子がイオン化されることで導電性経路／フィラメントを形成する。さらに、第２信号に応じて、導電性経路／フィラメントの少なくとも一部が変形又は非イオン化され、それによりメモリデバイス２０２を高抵抗状態へと変化させる。
セレクタデバイス２０４は導電体２１０、選択層２１２及び第２電極（電極２２１４）を含んでもよい。種々の実施形態において、セレクタデバイス２０４は揮発性のスイッチングデバイスであってもよい。これらの実施形態によれば、選択層２１２は固有の特性を有する。固有の特性は、与えられた刺激に応じて、固有の特性と区別可能に測定できる第２特性へと変化することができる。特性のうちの物理特性及び与えられた刺激は、セレクタデバイス２０４（例：導電体２１０、セレクタ２１２又は電極２２１４として用いられる物質）として利用される技術により変化する。少なくとも一つの実施形態においては、セレクタデバイス２０４は揮発性の抵抗性スイッチングデバイスであってもよい。本実施形態では、与えられた適切な刺激に応じて第２電気抵抗へと変化することができる固有の電気抵抗を持っていてもよい。ここで、適切な刺激とは、例えば閾値電圧以上の電圧、閾値電流以上の電流、閾値熱／エネルギー以上のジュール熱、閾値電場以上の電場その他これらに類するもの、又はこれらの適切な組み合わせである。
分かりやすい例を挙げると、閾値電圧以上の電圧がセレクタデバイス２０４に印加されると、電極２２１４に与えられたバイアスに応じて電極２２１４からの粒子が選択層２１２内で移動又はイオン化され、選択層２１２内で導電性経路／フィラメントを形成し、選択層２１２を高抵抗状態から高伝導状態へと変化させる（電極２２１４と導電体２１０の間で）。セレクタ２１２は揮発性のスイッチングデバイスであるので、導電性経路／フィラメントの少なくとも一部がセレクタデバイス２０４に関連する閾値電圧以下の電圧降下に応じて変形（例：解除、電極２２１４へ向かった移動、非イオン化等）する。
さらなる実施形態においては、セレクタデバイス２０４は、バイポーラスイッチングデバイスとすることができる。これらの実施形態においては、セレクタデバイス２０４は、電極２２１４に関連する導電体２１０における第２の刺激（例：電気的意味において、前述の電極２ ２１４に与えられた極性とは異なる極性を持つ）に応じて高導電性になることができる。いくつかの実施形態では、導電体２１０は、例えば外部電源に接続されていない孤立した（例えば、フローティング）導電体であってもよい。これらの実施形態では、導電体２１０に直接刺激が与えられるわけではない。むしろ、導電体２１０は、電極２２１４又は電極１２０６に与えられた刺激に応じて自身に刺激を受けることができる。例えば、電極１２０６の方が電極２２１４よりも低い電位となるように電極１２０６と電極２２１４の間に電圧を印加すると、導電体２１０に（例えば電極１２０６と電極２２１４の電位の間の）適度な電位を与えることができる。このようにして、導電体２１０は容易に選択層２１２の電位を調整することができる。抵抗性スイッチングセレクタデバイス２０４に関しての例についての説明を続ける。例えば、電極２２１４における高い電位及び導電体２１０における適度な電位に応じて、導電体２１０の粒子がセレクタ２０４内で移動又はイオン化し、関連する第２閾値以上の第２の刺激が与えられたことに応じて、電性経路／フィラメントを形成する。ここで、第２の閾値とは、電極２２１４に与えられた閾値電圧と比べて負の極性を有する電圧である。繰り返すが、セレクタ２１２は揮発性であるので、導電性経路／フィラメントは第２の閾値を有する第２の刺激を受けずに変形又はイオン化することができる。いくつかの実施形態では、与えられた第１の刺激の閾値と第２の刺激の閾値は同じ又は同じ程度であればよい。また、他の実施形態では、それらは異なる値であってもよい。他の実施形態では、導電体２１０、セレクタ２０４又は電極２２１４に利用される物質は、少なくとも一部は目標閾値又は第２の閾値を満足するように選ばれる（図３及び以下を参照）。
他の実施形態では、セレクタデバイス２０４内の揮発性スイッチングは、選択層２１２の電気的なソフトブレークダウン（絶縁破壊）に起因するものであってもよい。選択層２１２の電気的なソフトブレークダウン（絶縁破壊）は、選択層２１２のソフトブレークダウン電界閾値を超える電場が選択層２１２に発生したことに応じて生じる。上述のように、選択層２１２何の電界は、電極１２０６及び電極２２１４に与えられた電圧により決定される。
セレクタデバイス２０４のバイポーラ動作は、バイポーラメモリデバイス２０２と協同した動作に適し得る。例えば、バイポーラセレクタデバイス２０４は、比較的小さい（例えば、関連する閾値の大きさよりも低い）正又は負の電圧に応じて、抵抗性スイッチングメモリセルのためのリーク電流を有意に減少させることができる。このように、２極性に着目すると、セレクタデバイス２０４はリーク電流を減少させることができる。これは、抵抗性スイッチングメモリセルに正の寄生電圧を生じさせる記憶操作や、抵抗性スイッチングメモリセルに負の寄生電圧を生じさせる消去操作のためである。これにより、バイポーラ抵抗性スイッチングメモリセルで構成される１Ｔ−ｎＲ型メモリアーキテクチャにとって、例えｎが大きな値であっても、大きな利点を提供することができる。セレクタデバイス２０４の関連する閾値電圧を超える正又は負の電圧により、セレクタデバイス２０４を活性化させて伝導性とすることができる。いくつかの開示された実施形態では、セレクタ２０４が活性化されたとき、まずメモリデバイス２０２の正／負の電圧が降下するように、スイッチング層２０８よりも高い伝導性となり得る。従って、セレクタデバイス２０４が活性化されると、メモリデバイス２０２における記憶動作を実行するように電圧が調整される。セレクタデバイス２０４が非活性化（電気抵抗を有する）されると、メモリデバイス２０２は、正の記憶動作又は負の消去動作であっても、メモリ動作から絶縁される。
図３は本開示のさらなる実施形態に係るメモリセル３００の例を示すブロック図である。メモリセル３００は、いくつかの開示された実施形態における（例えばバックエンド工程としての）モノリシックプロセスの一部として製造できる１組の材料層を含むことができる。さらなる実施形態では、メモリセル３００は絶縁基板の上面に非垂直な方向にそって配置（積層）することができる。また、別の実施形態においては、上面の法線ベクトルに対して斜めの角度方向とすることもできる。さらに他の実施形態では、法線ベクトルに対して垂直又は略垂直方向とすることもできる。さらに他の実施形態では、法線ベクトルに対してほぼ平行からほぼ垂直の間の範囲から選択することができる。メモリセル３００を説明するためのさらなる例は、米国出願番号が１４／１９４，４９９（出願日：２０１４年２月２８日）である特許出願や、米国出願番号が「１４／５８８，２０２」（出願日：２０１４年１２月３１日）である特許出願において説明される。これらはいずれも本特許出願の譲受人により所有され、いずれもその全体を全ての目的のために参照として併合される。
メモリセル３００は、メモリデバイス３０２及びセレクタデバイス３１０を含んでもよい。種々の実施形態において、メモリデバイス３０２とセレクタデバイス３１０を電気的に直列に接続することができる。いくつかの開示された態様では、メモリデバイス３０２及びセレクタデバイス３０４はそれぞれ、図２及び以下に示されるメモリデバイス２０２及びセレクタデバイス２０４と実質的に同様の構成とすることができる。しかし、本開示はこれらに限定されない。
メモリデバイス３０２は、第１コンタクト層３０４及びスイッチング材料３０６を含んでもよい。少なくとも一つの実施形態では、メモリデバイス３０２は、スイッチング材料３０６に隣接する導電体３０８を含んでもよい。他の実施形態では、第１コンタクト層３０４は、メモリデバイスのビット線や他の適切な金属導電体（例：ワード線、データ線、ソース線等）を含んでもよい。いくつかの実施形態では、第１コンタクト層３０４は活性金属であってもよい。他の実施形態では、第１コンタクト層３０４はＷ，Ｔｉ，Ｃｕ，Ａｌ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄ，Ｔａ，Ｎｉ，Ｃｒ，金属窒化物，ＴｉＮ，ＴａＮ若しくはこれらに類するもの、又はこれらの適切な組み合わせであってもよい。スイッチング材料３０６は、アモルファスＳｉ（ａ−Ｓｉ），不定比の酸化物，ＴｉＯｘ，ＡｌＯｘ，ＨｆＯｘ，ＳｉＯｘ，ＴａＯｘ，ＣｕＯｘ，ＮｂＯｘ，真性半導体材料，カルコゲナイド，これらの適切な合金若しくはこれらに類するもの、又はこれらの適切な組み合わせを含んでもよい。
ある実施形態では、セレクタデバイス３１０は選択材料３１２及び第２コンタクト層３１４を含んでもよく、さらに、導電体３０８を含んでもよい。いくつかの実施形態では、選択材料３１２は、非線形活性化特性（例：非線形な電流−電圧応答）を示す揮発性のスイッチングデバイスであってもよい。例えば、選択材料３１２は、ａ−Ｓｉ，不定比の酸化物，ＳｉＯｘ，ＴｉＯｘ，ＡｌＯｘ，ＨｆＯｘ，ＷＯｘ，ＴｉｘＮｙＯｚ，ＴａＯｘ，ＣｕＯｘ，ＮｂＯｘ，真性半導体材料，カルコゲナイド，これらの合金若しくはこれらに類するもの、又はこれらの適切な組み合わせを含んでもよい。ここで、Ｘ，Ｙ及びＺは適切な不定比を表す値である。他の実施形態では、選択材料３１２カルコゲナイド又は１又は複数のＧｅ，Ｓｂ，Ｓ及びＴｅを含む固体電解質材料であってもよい。さらに別の実施形態では、選択材料３１２は、上述の物質（例：ＳｉＯｘ／ＧｅＴｅ，ＴｉＯｘ／ＡｌＯｘ）が複数積層された層を含んでもよい。本開示における少なくとも一つの実施形態においては、選択材料３１２は、例えば導電体３０８又は第２コンタクト層３１４からの金属イオンの注入を容易にすべく、製造過程で不純物金属をドープされてもよい。
さらなる代替的な実施形態では、第２コンタクト層３１４は、メモリデバイスの導電性ラインにより提供されてもよい。ここで、導電性ラインとは、例えばワード線、ビット線、ソース線、データ線等である。さらなる実施形態においては、第２コンタクト層３１４は、貴金属（例：Ａｇ，Ｐｄ，Ｐｔ，Ａｕ等）又は少なくとも一部が貴金属で構成された金属合金（例：Ａｇ−Ａｌ，Ａｇ−Ｐｄ−Ｃｕ，Ａｇ−Ｗ，Ａｇ−Ｔｉ，Ａｇ−ＴｉＮ，Ａｇ−ＴａＮ等）を含んでもよい。貴金属又は貴金属の合金は、第２コンタクト層３１４と選択材料３１２の間に作用する化学的相互作用又はイオン結合を低減するために利用されてもよい。低減された化学的相互作用は、一例として、セレクタデバイス３１０の寿命と信頼性を高めることができる。他の実施形態においては、第２コンタクト層３１４は、比較的速い拡散粒子を有する物質を含んでもよい。かかる物質は、例えば、セレクタ材料３１２内の欠陥サイトにおいて比較的高い移動度を有する粒子を含んでもよい。例えば、分子中のボイドやギャップ等である。高速拡散粒子は、いくつかの実施形態において、セレクタデバイス３１０の活性化／非活性化を速くすることに貢献し、さらなる実施形態では、低いバイアス値で実現することができる。高速拡散物質の好ましい例としては、Ａｇ，Ｃｕ，Ａｕ，Ｃｏ，Ｎｉ，Ａｌ，Ｆｅ若しくはこれらに類似するもの、これらの適切な合金、又はこれらの適切な組み合わせを含んでもよい。
さらなる実施形態では、導電体３０８は、すでに開示された第２コンタクト層３１４のための物質から選ばれたものを含んでもよい。少なくとも一つの実施形態では、導電体３０８は、第２コンタクト層３１４と同じ又は実質的に同じ物質を含んでもよい。さらなる実施形態では、導電体３０８及び第２コンタクト層３１４は異なる物質を含んでもよい。また、導電体３０８及び第２コンタクト層３１４は少なくとも一部に同じ物質を含み、少なくとも一部に異なる物質を含んでもよい。例えば、導電体３０８は、適切な導電性材料を含んでもよく、第２コンタクト層３１４は、適切な導電性材料の合金又は他の適切な導電体と組み合わせた適切な導電性材料を含んでもよい。少なくとも一つの実施形態では、メモリセル３００は導電体３０８を含まず、スイッチング材料３０６が選択材料３１２と隣接していてもよい。他の実施形態では、導電体３０８は、複数の材料を積層させた層であってもよい。複数の材料を積層させた層に用いられる物質は、少なくとも一部をメモリデバイス３０２又はセレクタデバイス３１０に用いられる物質又はこれらのスイッチング特性により選択することができる。例えば、メモリデバイス３０２がＴｉＮイオンにより動作するように構成され、セレクタデバイス３１０がＡｇイオンにより動作するように構成されている場合、導電体３０８はＴｉＮ及びＡｇの積層体を含んでもよい。
本開示における代替的又はさらなる実施形態では、メモリセル３００はすでに述べられたものに加え、さらに１又は複数の層又は材料を含んでもよい。例えば、メモリセル３００は、１又は複数のメモリセル３００の間にバリヤ層又は保護層を含んでもよい。ここで、バリヤ層とは、例えば酸素や反応性ガスをブロックするものであり、保護層とは、例えば上記の１又は複数の層における化学結合を防ぐものである。他の実施形態では、メモリセル３００は、層の境界を超えたイオンの移動を促進又は阻害するための層を適切に含んでもよい。少なくとも一つの実施形態においては、メモリセル３００は図３に示された構成より少ない数の層を含んでもよい。
図４は、１又は複数の実施形態に係るクロスバー社のメモリアレイ４００（以下、クロスバーメモリアレイ４００）の例を示すブロック図である。少なくとも一つの実施形態においては、クロスバーメモリアレイ４００は、メモリアーキテクチャ１００又は他の開示されたメモリアーキテクチャのトップダウンビュー（Ｚ軸に沿ったＹ−Ｘ方向図）とすることができる。しかし、本開示はかかる実施形態に限定されない。
クロスバーメモリアレイ４００は、１組のビット線４０４（灰色のドット部）に対して垂直に延びている１組のワード線４０２（水平の線部）を含むことができる。図１及び以下に示されるように、１組のワード線４０２は、Ｚ軸方向（ページの前後方向）に沿った複数のワード線４０２で構成される複数の層を含んでもよい。さらに、酸化物材料４０６（暗い灰色部）又は他の適切な絶縁体は、少なくともビット線４０４間の空間のサブセット及び少なくともワード線４０２間の空間のサブセットを埋めることができる。いずれかのビット線４０４がいずれかのワード線４０２と重なる場合、形成されるビアは、メモリ層４１０が充填されたビアとして説明されるように、複数のメモリセルの層を含むように形成されてもよい。
メモリセル４１２の部分拡大図を図４の右下に示す。メモリセル４１２は、いくつかの実施形態におけるメモリセル３００と実質的に同一であってもよいが、これに限定されない。例えば、メモリセル４１２は、ビット線４０４の一部分を含む第１コンタクト層４１４を含んでもよい。スイッチング材料層４１６は、第１コンタクト層４１４と隣接してもよい。スイッチング材料層４１６は、１又は複数の開示された実施形態における不揮発性のフィラメンベースのスイッチングデバイスを含んでもよい。少なくとも一つの実施形態においては、導電体４１８は、スイッチング材料層４１６に隣接した位置に配置されてもよい。さらに、揮発性のスイッチング層４２０は、導電体４１８と第２コンタクト層４２２の間に配置されてもよい。いくつかの実施形態では、第２コンタクト層４２２は、いずれかのワード線４０２を含んでもよく、いずれかのワード線４０２と電気的に接触していてもよい。他の実施形態では、第１コンタクト層４１４は、いずれかのビット線４０４を含んでもよく、いずれかのビット線４０４と電気的に接触していてもよい。さらなる実施形態では、スイッチング層４１６と選択層４２０の位置を交換可能である。かかる実施形態では、第１電極４１４はいずれかのワード線４０２であってもよく、第２電極４２２はいずれかのビット線４０４であってもよい。ここで、例えば代替的なメモリアーキテクチャにおいては、ビット線４０２とワード線４０４の位置が交換されている。
図５は、さらなる実施形態に係るメモリアーキテクチャ５００の例を示すブロック図である。いくつかの実施形態では、メモリアーキテクチャ５００は、基板５０２上部において積層された複数のワード線５０６を構成するそれぞれのワード線５０６を個別に制御することを容易にすることができる。１組のビット線を構成するそれぞれのビット線５１４の個別制御と併せて、メモリアーキテクチャ５００はメモリ動作の細かな調整（例えば、一つ一つのセルへのアクセス）を容易にすることができる。
メモリアーキテクチャ５００は、酸化物５０４を含む基板５０２を有してもよい。ここで、酸化物５０４は基板５０２上に配置される。酸化物５０４は、基板５０２上に単一のブロックとして設けられてもよい。これにより、ある実施形態では、酸化物５０４がエッチング及びリセスエッチングされてメモリアーキテクチャ５００の他のコンポーネントを形成する。他の実施形態では、酸化物５０４は、メモリアーキテクチャ５００の他の１又は複数のコンポーネントと共に散在する層の中に設けられてもよい。他の実施形態では、酸化物５０４のうちのいくつかは層が被覆される前にパターニングされてもよい。
ビアの反対側に図示される２組のワード線５０６は、スイッチング材料５１２及びビット線５１４を含む。ワード線５０６の組はそれぞれ、図５のＺ軸方向（図５における垂直方向）に積層された複数のワード線を含む。メモリセル５１５の組は、いくつかの実施形態において、ワード線５０６の組のそれぞれ又はそのサブセットに隣接して形成することができる。各メモリセル５１５は、少なくとも一つの実施形態において、ワード線５０６の組のそれぞれと、スイッチング材料５１２及びビット線５１４のサブセットのそれぞれを含んでもよい。他の実施形態では、１又は複数のメモリセル５１５は、本明細書において説明されたように、各セレクタデバイスを含んでもよい。
１組の垂直導電性配線５１６は、１又は複数の実施形態においては、メモリアーキテクチャ５００内に形成されてもよい。各垂直導電性配線５１６は、各ワード線５０６と電気的に接触してもよい。従って、電気信号をいずれかの垂直導電性配線５１６に与えると、対応するワード線５０６に電気信号が伝搬することとなる。従って、ビット線５１４及び（１又は複数の）いずれかの垂直導電性配線５１６に電圧を印加することで、ターゲット信号（例えば、メモリ動作信号）を、１又は複数の垂直導電性配線５１６と対応するターゲットメモリセル５１５に与えることができる。さらに、ターゲット信号に影響される非ターゲットメモリセル５１５を軽減又は避けるように構成される非活性化電圧を、非ターゲットメモリセル５１５と対応する１又は複数の垂直導電性配線５１６に与えることができる。他の実施形態では、対応するメモリチップアーキテクチャの相互接続方式に応じて、少なくとも垂直導電性配線５１６のサブセットは、基板５０２に対してルーティングすることができる。
上記に基いて、メモリアーキテクチャ５００は、メモリ動作のために選択されたメモリセルの数を柔軟に制御できるように構成されてもよい。例えば、メモリアーキテクチャ５００は、いくつかの実施形態において、個々のアドレス指定を容易にすることができる。他の実施形態では、メモリアーキテクチャ５００は、単一のワード、２つのワード、ページ、ページのサブセット、ブロック、ブロックのサブセット若しくはこれらに類するもの、又はこれらの適切な組み合わせに対してのアドレス指定を容易にすることができる。例えば、抵抗性スイッチングメモリセルを含むメモリアーキテクチャ５００においては、単一のワード、ページ、２つのワード、等がプログラムされ、消去され又は書き込まれる。不揮発性メモリ構造に関してみると、これはページの書き込み、ブロックの消去等が制限された他のシステムと比べて明らかな利点を提供することができる。
図６Ａ〜図６Ｆは、本開示におけるさらなる実施形態に係るメモリアーキテクチャの製造に関するブロック図である。例えば、この製造は、ある実施形態において、ビアエッチングプロセスを含むことができる。かかるビアエッチングプロセスは、メモリセルの層を形成するための１又は複数のリセスエッチングプロセスを含む（又は、共に実行される）。他の実施形態では、エッチングプロセス及びリセスエッチングプロセスにより、垂直に配置されたメモリセルの複数の層を形成することができる。
図６Ａを参照すると、基板６０６Ａが設けられている。基板６０６Ａは、いくつかの実施形態において、例えばＳｉ又はＣＭＯＳ回路を含む他の適切な基板材料のような半導体材料であってもよい。基板６０６Ａ上には絶縁体層６０２Ａ（例：酸化物又は他の適切な電気絶縁体材料）が灰色の影で図示されている。絶縁体層６０２Ａ上には導電体層６０４Ａが水平の線で図示されている。いくつかの実施形態では、導電体層６０４Ａの間に散在する複数の絶縁体層６０２Ａの組が提供される。種々の実施形態において、導電体層６０４Ａは、メモリアーキテクチャのワード線であってもよい。
図６Ｂは、基板６０６Ｂ上において、それぞれの導電体層６０４Ｂと共に散在している複数の絶縁体層６０２Ｂの積層体を表す図である。ビアエッチング及びワード線リセスエッチング６０８Ｂにより、基板６０６Ｂ上における絶縁体材料及び導電体材料が除去される。少なくとも一つの実施形態においては、ビアエッチング部は基板６０６Ｂまで到達しておらず、その底部において基板６０６Ｂの上面に絶縁体層６０２Ｂ材料を残している（下向きの破線矢印を参照）。ビアエッチング及びワード線リセスエッチング６０８Ｂはさらに、導電体層６０４Ｂ材料をビアエッチングの左右の幅方向に水平方向に除去する。これは、水平方向の破線矢印により表される。ある実施形態では、複合エッチングプロセスにおいて、ビアエッチングの一部としてリセスエッチングを提供することができる。他の実施形態では、リセスエッチングは、ビアエッチングの後に続き、導電体層６０４Ｂ材料を水平に除去することができる。ビアエッチング及びワード線リセスエッチング６０８Ｂの工程が完了すると、垂直なビアが複数の絶縁体層６０２Ｂの積層体内に形成される。ここで、絶縁体層６０２Ｂは、導電体層６０４Ｂのそれぞれに散在する。そして、水平なリセスが導電体層６０４Ｂのそれぞれに形成される。これにより、各絶縁体層６０２Ｂの間に開いた空間のサブセットを残す。
図６Ｃでは、スイッチング層６０２Ｃがビアエッチング及びワード線リセスエッチング６０８Ｂにより露出された表面上に配置されている。種々の実施形態において、スイッチング層６０２Ｃは薄膜として配置することができる。従って、いくつかの実施形態では、スイッチング層６０２Ｃは比較的薄くてもよい（例えば、約１ｎｍ〜約２０ｎｍの薄さ）。他の実施形態では、スイッチング層６０２Ｃは、部分エッチバック６０６Ｃとして図示されるように、基板の直上においてビアエッチング部の底部から取り除くことができる。スイッチング層６０２Ｃが配置された後、残されたビア及びリセスエッチング部は導電性材料で満たされてもよい。一実施形態では、導電性材料は、図３及び以下に示される導電体３０８と実質的に同一であってもよい。
図６Ｄでは、導電体層からワード線６０２Ｄがパターン形成される。少なくとも一つの実施形態においては、ラインエッチングは、メモリアーキテクチャの導電体層（例：図６Ｂの導電体層６０４Ｂ）に対して下向きに実行することができる。エッチングされた導電体間のギャップは、酸化物又は他の適切な絶縁体材料により再充填される。これは、形成されたそれぞれのワード線６０２Ｄどうしを電気的に隔離するためである。さらに、上面からイッチング層６０２Ｃ材料を除去し、導電性材料及び酸化物を上面に沿ってならすために、メモリアーキテクチャの上面の表面は研磨されてもよい（図の６０４Ｄ）。
図６Ｅは、導電体材料をエッチングするときの代替的な実施形態を示す図である。第１の実施形態では、導電体エッチング部６００Ｅにより導電体材料を酸化物の底部まで除去してもよく、いくつかの実施形態では、酸化物を基板上に残してもよい。かかる実施形態によれば、導電体エッチング部６００Ｅの内径方向にスイッチング層６０２Ｅを残してもよい。代替的な実施形態では、導電体エッチング部及びスイッチング層エッチング部６０４Ｅは、酸化物６０６Ｅを流し込むことで導電体材料除去することができる。
図６Ｆは、不揮発性の層及びビット線６００Ｆが形成される様子を示す図である。不揮発性スイッチング層６０２Ｆは、導電体エッチング６００Ｅにより露出された表面上に膜として形成される。従って、不揮発性スイッチング層６０２Ｆのサブセットのそれぞれは、図６Ｂ及び図６Ｃにおいて形成されたリセスエッチング部内の導電体材料のそれぞれと隣接する。活性金属６０４Ｆは、導電体エッチング６００Ｅにより露出された残存空間に充填される。一つの実施形態では、活性金属６０４Ｆは残存空間を全て埋め、揮発性スイッチング層６０２Ｆの上面の上でビット線を形成するかビット線と接触する。従って、形成されたワード６０２Ｄとビット線６０４Ｆの間の１領域は、１つのメモリセルを含む。種々の実施形態において、かかるメモリセルは図３のメモリセル３００と実質的に同一であってもよい。また、他の実施形態では、メモリセルは本明細書で開示された他のメモリセルでもよく、当業者に知られるメモリセルの種々の変形でもよく、本明細書の開示により当業者に認識されるものであってもよい。
図７は、本開示におけるさらなる実施形態に係る代替的なメモリアーキテクチャ７００を示す図である。かかるメモリアーキテクチャ７００は、図６Ａ〜図６Ｅのプロセスに従って製造されたメモリアーキテクチャと実質的に同一であってもよい。従って、メモリアーキテクチャ７００は、ワード線及びリセスエッチング部の積層体を有し、揮発性スイッチング材料及び導電性材料が積層されてもよい。不揮発性スイッチング層７０２は、メモリアーキテクチャ７００の（濃い灰色で示される）酸化物材料上において、メモリアーキテクチャ７００の上面の少なくとも一部に渡って延びることができる。さらに、活性金属層７０４を不揮発性スイッチング層７０２上に配置することができる。また、導電性エッチング部の残存空間を活性金属層７０４で充填することに代えて、活性金属層７０４を配置させることができる。これに代えて、残存空間に活性金属層７０４を配置した後に、導電性の線材料を充填することもできる。ここで、導電性の線材料よは、例えばＷ，Ｔｉ，Ｃｕ，Ａｌ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄ，Ｔａ， Ｎｉ，Ｃｒ，金属窒化物，ＴｉＮ，ＴａＮ若しくはこれらに類するもの、又はこれらの適切な組み合わせ（例：合金等）である。
図８は、本開示におけるさらなる実施形態に係るメモリデバイスを製造するための、細分化された代替的なワード線プロセス８００を示す図である。代替的なワード線プロセス８００は、導電体層のパターン及びエッチングプロセスを含んでもよい。パターン及びエッチングプロセスは、導電体層及び絶縁体層を交互に堆積することを繰り返すことで、パターン形成されたワード線（例：断線又は細分化されたワード線）を有するメモリデバイスを得ることができる。
８０２において、基板が準備され、基板上に絶縁体層８０２Ａが形成され、絶縁体層８０２Ａ上に導電体層８０２Ｂが形成される。８０４において、１又は複数のマスク８０４Ａは、ワード線のパターンを保持するための導電体層８０２Ｂの領域上に設けることができる。エッチング８０４Ｂは、少なくとも絶縁体層８０２Ａから導電体材料を除去してもよい。いくつかの実施形態では、エッチング８０４Ｂは、絶縁体層８０２Ａの少なくとも一部から導電体材料を除去してもよく、絶縁体層８０２Ａの手前で導電体材料の除去を止め、絶縁体層８０２Ａを無傷のまま残すこともできる。８０６において、揮発性スイッチング層８０６Ａがエッチング８０４Ｂにより露出された表面上に設けられ、導電体フィル８０６Ｂがエッチング８０４Ｂにより除去された残存空間に充填されてもよい。
図９を参照し、図８の８０６から続くワード線プロセス８００について説明する。８０８において、絶縁体層及びパターン化された導電体層を交互に積層させるために、さらに絶縁体層／導電体層に対してステップ８０２，８０４及び８０６が繰り返されてもよい。８１０において、パターン及びエッチングステップにより、絶縁体層及びパターン化された導電体層の積層体を通ってエッチング部８１０Ｂが形成されてもよい。不揮発性スイッチング層８１０Ａは、エッチング部８１０Ｂにより露出された絶縁体及びパターン化された導電体層の積層体の表面上に配置されてもよい。さらに、ワード線エッチング８１０Ｃ部及び充填された酸化物により、複数のワード線８１０Ｄを隔て、電気的に隔離することができる。
８１２及び８１４において、細分化された代替的なワード線プロセス８００におけるメモリデバイスの製造方法についての代替的な実施形態を示す。８１２において、活性金属８１２Ａが、エッチング８１０Ｂにより開けられた残存空間に充填されてもよい。活性金属８１２Ａは、メモリデバイスのビット線又はビット線のサブセットを形成し得る。代替的な実施形態では、８１４において、活性金属層８１４Ａを不揮発性スイッチング層８１０Ａ上に配置することができる。フィル８１４Ｂは、活性金属層８１４Ａ上のエッチング８１０Ｂにより開けられた残存空間内で形成されてもよい。ここで、フィル８１４Ｂは、ビット線ワイヤ材料８１４Ｃを含む。
細分化された代替的なワード線プロセス８００により、細分化された又は断線されたワード線並びにマスク及びパターン化により形成されたリセスエッチング部を有するメモリデバイスが図６Ａ〜図６Ｆのビアエッチング部の代替として提供される。リセスエッチング部は、スイッチング材料層の内部に充填され、複数のパターン化されたワード線は、パターン化されたワード線及びメモリセル層が垂直に積層された積層体を形成するために作成される。最後のパターン化及びエッチングは、個々のメモリセルに対して不揮発性メモリ層及び第２コンタクト層又はビット線を作成するために利用される。
上記の図により、メモリセルの複数のコンポーネント（例：層）間、種々のコンポーネント（例：メモリ要素、セレクタ要素等）又はそれらのメモリセルやコンポーネントを構成するメモリアーキテクチャ間における相互作用について説明された。当然のことであるが、本開示におけるいくつかの好適な代替的側面として、これらの図は種々のコンポーネント及び図中で指定された層、いくつかの指摘されたコンポーネント／層又はさらなるコンポーネント／層を含むことができる。サブコンポーネントは、親コンポーネント／層に含まれるのみならず、他のサブコンポーネントと電気的に接続されることにより実現されてもよい。例えば、開示された１又は複数の層に隣接して中間層を設けてもよい。一例としては、開示された１又は複数の層の間に、意図しない酸化を低減又は制御する適切なバリア層を設けてもよい。他の例としては、ある層のイオンが隣接する層へ移動することを低減する粒子／イオン緩和層を設けてもよい。さらに他の例としては、保護層を開示された１又は複数の層の間に配置し、各層における粒子の化学結合を低減するようにしてもよい。さらに他の実施形態では、開示されたメモリスタック及び１組の膜層は、すでに説明されたものよりも少ない層であってもよい。例えば、スイッチング層は、間に電極層を挟むことなく、導電性線と直接電気的に接触してもよい。さらに、開示された１又は複数のプロセスを組み合わせ、集約された単一のプロセスとすることもできる。開示されたアーキテクチャのコンポーネントは、本明細書に直接記載されていないが、当業者に知られているような１又は複数の他のコンポーネントと相互作用することができる。
上記の例示的な図と併せ、図１０〜図１４のフローチャートを参照することで、本明細書において開示される主題により実行される製造プロセスについての理解が深まるであろう。説明の簡略化のため、かかる方法を図１０〜図１４において一連のブロックとして図示する。ここで、請求の範囲に開示された主題はこれらのブロックの順番に限定されず、本明細書において図示又は説明されたいくつかのブロックの順番が入れ替わることもあり、他のブロックと同時に実行されることもあることは理解されるべきである。さらに、図示された全てのブロックは、必ずしも本明細書に記載された方法を実施するために必要とされるわけではない。さらに、本明細書を通して開示されるいくつか又は全ての方法（例：これらの方法の各ステップを実行するために、装置、機械又はコンピュータ等を自動化する指示）を製品に記憶し、これらの方法を電子機器に利用することを促進できることは理解されるできである。ここで使用される製品という用語は、コンピュータ読取可能装置からアクセス可能なプログラム、キャリアを伴う装置又は記憶媒体を含むことを意図したものである。
図１０及び図１１は、本開示における代替的な又はさらなる側面についてのモノリシック製造プロセスに係るメモリアーキテクチャを提供するための例示的な方法１０００を表すフローチャートである。いくつかの実施形態では、モノリシック製造プロセスは、ＣＭＯＳデバイスの熱収支の範囲内において、１又は複数のＣＭＯＳデバイスを含む基板上に形成されるものであってもよい。代替的又はさらなる実施形態では、モノリシック製造プロセスは、バックエンド工程における製造プロセスにおいて実行されてもよい。
１００２において、方法１０００は、絶縁半導体基板上に第１のワード線材料層を配置することを含んでもよい。１００４において、方法１０００は、第１のワード線材料層上に第１の絶縁性材料層を配置することを含んでもよい。１００６において、方法１０００は、第１の絶縁性材料層上に第２のワード線材料層を配置することを含んでもよい。上記に加えて、１００８において、方法１０００は、第２のワード線材料層上に第２の絶縁性材料層を配置することを含んでもよい。
上記に加え、方法１０００は少なくとも１０１０において第１のワード線材料層、第１の絶縁性材料層、第２のワード線材料層及び第２の絶縁性材料層を貫通するビアを形成することを含んでもよい。いくつかの実施形態では、第１のワード線材料層及び第２のワード線材料層は、ビア内で（例：ビアの水平又は深さに向かって）オーバーエッチングされてもよい。さらなる実施形態においては、ビア内のオーバーエッチングは、を第１のリセスを第１のワード線材料層内に、第２のリセスを第２のワード線材料層内に形成し得る。
方法１０００は、１０１２において、選択材料をビアの第１のリセス及び第２のリセス内に配置することを含んでもよい。一実施形態では、選択材料のそれぞれのサブセットが第１のワード線材料層及び第２のワード線材料層と電気的に接触してもよい。。方法１０００は、１０１４において、接触材料をビアの第１のリセス及び第２のリセス内に配置することを含んでもよい。さらなる実施形態においては、接触材料が選択材料と電気的に接触してもよい。ここで、方法１０００は図１１の１０１６へと続く。
図１１を参照すると、方法１０００は、１０１６において、ビア内にスイッチング材料層を配置することを含んでもよい。一実施形態では、スイッチング材料層は、ビアの第１のリセス及び第２のリセス内の選択材料と接触してもよい。さらなる実施形態では、スイッチング材料層は、ビアの第１のリセス及び第２のリセス内の接触材料と電気的に接触してもよい。他の実施形態では、これらの態様は組み合わせることができる。例えば、スイッチング材料層は、ビアの第１のリセス及び第２のリセス内の選択材料及び接触材料の双方と接触してもよい。方法１０００は、１０１８において、スイッチング材料をビア内にビット線材料層と電気的に接触するように配置することを含んでもよい。
一実施形態では、方法１０００はさらに、選択材料の配置に先立ち、第１のワード線材料層、第１の絶縁性材料層、第２のワード線材料層及び第２の絶縁性材料層をエッチングするようにしてもよい。さらなる実施形態では、選択材料の配置に先立つエッチングにより、第１のワード線及び第２のワード線を形成するようにしてもよい。さらなる他の実施形態では、第１のワード線及び第２のワード線を貫通するビアを形成してもよい。
本開示の少なくとも一つの実施形態においては、絶縁半導体基板は複数のＣＭＯＳデバイスを含んでもよい。他の実施形態においては、複数のＣＭＯＳデバイスは、プロセッサ、論理アレイ、バッファ、ビット線コントローラ、ワード線コントローラ及びコントローラからなる群から選択されてもよい。さらなる側面においては、第１のワード線は、複数のＣＭＯＳデバイスの少なくとも第１の部分に連結される。他の実施形態においては、方法１０００はさらに、外部メモリインターフェースコントローラを絶縁半導体基板に連結することを含んでもよい。さらなる他の実施形態においては、方法１０００は、絶縁半導体基板及び外部メモリインターフェースをプリント回路基板上に配置することを含んでもよい。さらなる実施形態においては、方法１０００は、絶縁半導体基板、外部メモリインターフェースコントローラ及びプリント回路基板をひとまとめに配置してもよい。さらに別の実施形態では、プリント回路基板をフレキシブルプリント回路基板又はリジッドプリント 回路基板とすることができる。１又は複数の他の実施形態においては、方法１０００は、ビジュアルディスプレイを複数のＣＭＯＳデバイスの少なくとも第２の部分と連結すること、無線通信インターフェースを複数のＣＭＯＳデバイスの少なくとも第３の部分と連結すること、電源を複数のＣＭＯＳデバイスの少なくとも第４の部分と連結すること又は絶縁半導体基板、ビジュアルディスプレイ、無線通信インターフェース及び電源をひとまとめに配置することを含んでもよい。
さらなる実施形態によれば、かかる方法は、少なくとも１つの第１ビット線を形成するようにビット線材料層をエッチングすることを含んでもよい。ここで、第１ビット線は、第１のワード線と略直交又は直交する。他の実施形態では、かかる方法は、絶縁半導体基板内に形成された複数のＣＭＯＳデバイスに第１ビット線を連結させることを含んでもよい。さらなる実施形態では、ＣＭＯＳデバイスは、プロセッサ、論理アレイ、バッファ、ビット線ドライバ、ワード線ドライバ及びコントローラからなる群から選択されてもよい。
さらなる実施形態においては、第１のワード線材料は、Ｗ，Ｔｉ，Ｃｕ，Ａｌ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄ，Ｔａ，Ｎｉ，Ｃｒ，金属窒化物，ＴｉＮ及びＴａＮからなる群から選択することができる。さらに別の実施形態においては、選択材料は、ａ−Ｓｉ，不定比の酸化物，ＴｉＯｘ，ＡｌＯｘ，ＨｆＯｘ，ＳｉＯｘ，ＴａＯｘ，ＣｕＯｘ及び真性半導体材料からなる群から選択された物質を含んでもよい。さらなる他の実施形態においては、接触材料は、Ｗ，Ｔｉ，Ｃｕ，Ａｌ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄ，Ｔａ， Ｎｉ，Ｃｒ，金属窒化物，ＴｉＮ，ＴａＮ，導電性半導体材料，ＳｉＧｅ，ドープされた多結晶Ｓｉ，ドープされたＳｉＧｅ及びＳｉからなる群から選択することができる。さらなる実施形態では、スイッチング材料層は、ａ−Ｓｉ，不定比の酸化物，ＴｉＯｘ，ＡｌＯｘ，ＨｆＯｘ，ＳｉＯｘ，ＴａＯｘ，ＣｕＯｘ及び真性半導体材料からなる群から選択された物質を含んでもよい。さらに別の実施形態においては、ビット線材料層は、Ｗ，Ｔｉ，Ｃｕ，Ａｌ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄ，Ｔａ，Ｎｉ，Ｃｒ，金属窒化物，ＴｉＮ及びＴａＮからなる群から選択することができる。
１又は複数のさらなる実施形態においては、方法１０００は、ビット線材料層上に保護材料層を配置することを含んでもよい。他の実施形態では、方法１０００は、ビアの形状を、シリンダ、略シリンダ、直方体、略直方体、円錐台及び略円錐台からなる群から選択される形状とすることを含んでもよい。
さらなる実施形態においては、方法１０００は、第１メモリデバイスを形成することを含んでもよい。第１メモリデバイスは、第１のワード線材料層の一部、ビアの第１のリセス内の選択材料、ビアの第１のリセス内の接触材料を含んでもよい。さらに、第１メモリデバイスは、ビア内のスイッチング材料層の第１の部分を含み、ビアの第１のリセス内の選択材料に水平方向に隣接し、ビアの第１のリセス内の接触材料に水平方向に隣接してもよい。さらに、第１メモリデバイスは、ビア内のビット線材料の第１の部分を含み、スイッチング材料層の第１の部分に水平方向に隣接してもよい。さらなる実施形態では、方法１０００は、第２メモリデバイスを形成することを含んでもよい。第２メモリデバイスは、第２のワード線材料層の一部、ビアの第２のリセス内の選択材料、ビアの第２リセス内の接触材料を含んでもよい。さらに、第２メモリデバイスは、ビア内のスイッチング材料層の第２の部分を含み、ビアの第２のリセス内の選択材料に水平方向に隣接し、ビアの第２のリセス内の接触材料に水平方向に隣接してもよい。さらに、第２メモリデバイスは、ビア内のビット線材料の第２の部分を含み、スイッチング材料層の第２の部分に水平方向に隣接してもよい。さらなる実施形態では、第２メモリデバイスは、第１メモリデバイスに垂直に積層されてもよい。
さらなる実施形態においては、方法１０００はビアを形成する前に、第１のワード線材料層から第３のワード線を形成し、第２のワード線材料層から第４のワード線を形成し、第３のワード線及び第４のワード線を貫通する第２のビアを形成することを含んでもよい。代替的又はさらなる実施形態においては、第１のワード線材料層及び第２のワード線材料層は、第２のビア内でオーバーエッチングされ、第３のワード線内に第３のリセスを、第４のワード線内に第４のリセスを形成するようにしてもよい。さらなる実施形態では、第１のワード線を第３のワード線に対して水平に配置し、第２のワード線を第４のワード線に対して垂直に配置してもよい。ここで、第２のワード線は第１のワード線の垂直方向の上部に位置し、第４のワード線は第３のワード線の垂直方向の上部に位置する。
図１２、図１３及び図１４は、さらなる実施形態に係るメモリデバイスを製造するための例示的な方法１２００を示すフローチャートである。方法１２００は、１２０２において、ＣＭＯＳデバイスを含む基板上に第１のワード線材料層を配置することを含んでもよい。方法１２００は、１２０４において、第１のワード線材料層をパターニングし、第１のワード線の組を形成することを含んでもよい。方法１２００は、１２０６において、選択層を第１のワード線の組及び第１のワード線の組の間のギャップ上に配置することを含んでもよい。方法１２００は、１２０８において、導電性フィルを、第１のワード線の組の間のギャップに配置することを含んでもよい。方法１２００は、１２１０において、第１の絶縁層を、第１のワード線材料層、選択層及び導電性フィルの上に配置することを含んでもよい。
上記に加え、方法１２００は、１２１２において、第２のワード線材料層を第１の絶縁層上に配置することを含んでもよい。方法１２００は、１２１４において、第２のワード線材料層をパターニングし、第２のワード線の組を形成することを含んでもよい。方法１２００は、１２１６において、第２の選択層を第２のワード線の組及び第２のワード線の組の間のギャップ上に配置することを含んでもよい。方法１２００は、１２１８において、第２の導電性フィルを、第２のワード線の組の間のギャップに配置することを含んでもよい。
さらに、方法１２００は、１２２０において、第２の絶縁層を、第２のワード線材料層、第２の選択層及び第２の導電性フィルの上に配置することを含んでもよい。ここで、方法１２００は、１２２０から図１３の１２２２へと続く。
ここで、図１３を参照すると、方法１２００は、１２２２において、第２の絶縁層、第２の導電性フィル、第１の絶縁層及び第１の導電性フィルのサブセットを貫通するビアを形成することを含んでもよい。方法１２００は、１２２４において、不揮発性スイッチング層をビア上に配置することを含んでもよい。方法１２００は、１２２６において、電極を、ビア内の不揮発性スイッチング層上に配置することを含んでもよい。さらに、方法１２００は、１２２８において、ビット線を、電極及び第２の絶縁層上に配置することを含んでもよい。また、方法１２００は、１２３０において、保護材料層をビット線上に配置することを含んでもよい。
方法１２００は、１２３２において、ビット線及びＣＭＯＳデバイスの間、第１のワード線の組とＣＭＯＳデバイスの間若しくは第２のワード線の組とＣＭＯＳデバイスの間又はこれらの適切な組み合わせの間を電気的に接続することを含んでもよい。方法１２００は、１２３４において、外部メモリインターフェースコントローラを基板に接続することを含んでもよい。方法１２００は、１２３６において、基板又は外部メモリインターフェースコントローラを回路基板上に配置することを含んでもよい。方法１２００は、１２３８において、ビジュアルディスプレイを、基板内の第２のＣＭＯＳデバイスに接続することを含んでもよい。ここで、方法１２００は、１２３８から図１４の１２４０へと続く。
ここで、図１４を参照すると、方法１２００は１２４０から続くことができる。例えば、方法１２００は、１２４０において、無線通信インターフェースを、基板内の第３のＣＭＯＳデバイスに接続することを含んでもよい。方法１２００は、１２４２において、電源を、基板内の第４のＣＭＯＳデバイスに接続することを含んでもよい。方法１２００は、１２４４において、基板、外部メモリインターフェースコントローラ、回路基板、ビジュアルディスプレイ、無線通信インターフェース又は電源をひとまとめに配置することを含んでもよい。
本開示の種々の実施形態において、開示されたメモリ又はメモリアーキテクチャは、スタンドアロンメモリ又はＣＰＵ若しくはマイクロコンピュータのために統合された一体型のメモリとして利用することができる。いくつかの実施形態は、例えば、コンピュータメモリの一部として実装することができる。ここで、コンピュータメモリの一部とは、例えば、ランダムアクセスメモリ、キャッシュメモリ、リードオンリーメモリ、格納メモリ又はこれらに類するものである。他の実施形態では、例えば、携帯用記憶装置として実装することができる。好ましい携帯用記憶装置の一例は、セキュアデジタル（ＳＤ）カード、ユニバーサルシリアルバス（ＵＳＢ）メモリスティック、コンパクトフラッシュ（ＣＦ）カード若しくはこれらに類するもの又はこれらの適切な組み合わせを含む（図１４、図１５及び以下を参照）。
ＮＡＮＤフラッシュは、他のフォームファクタと同様に、コンパクトＦＬＡＳＨデバイス、ＵＳＢデバイス、ＳＤカード、ソリッドステートドライブ（ＳＳＤ）及びストレージクラスメモリとして利用される。ＮＡＮＤ技術は、過去１０年において、装置の小型化及びチップ密度の向上を強く加速さるものであると証明されてきたといえども、メモリセル技術がすでに２５ナノメートル（ｎｍ）のサイズまで小型化されたにも関わらず、いくつかのアーキテクチャ、性能及び信頼性の問題が明らかになった。これらのサブセット又は似たような問題には、本明細書に開示された側面により対処できる。
開示された主題の様々な側面のコンテキストを提供するために、図１５は、以下の説明と同様に、開示された主題の様々な側面が実施又は処理可能となるための適切な環境についての簡潔且つ一般的な説明を提供するものである。かかる主題が、これらのメモリ又はアーキテクチャを製造又は動作させるための固体メモリ、半導体アーキテクチャ及びプロセス方法論に関する一般的なコンテキストとしてすでに説明されたが、当業者であれば、本開示は他のアーキテクチャ又はプロセス方法論と組み合わせて実施することができることを認識するであろう。さらに、 当業者は、開示されたプロセスは、単独の又はホストコンピュータ（例：図１５のコンピュータ１５０２及び後述のコンピュータ）と連動するプロセッシングシステム又はコンピュータプロセッサを用いて実施できることを理解するであろう。これは、シングルプロセッサ又はマルチプロセッサコンピュータシステム、ミニコンピューティングデバイス、メインフレームコンピュータを含むことができる。同様に、パーソナルコンピュータ、ハンドヘルドコンピューティングデバイス（例：ＰＤＡ、スマートフォン、スマートウォッチ）、マイクロプロセッサベースの又はプログラム可能な家庭用又は産業用電子機器及びこれらに類するものを用いることができる。図示された側面は、分散コンピューティング環境でも実施することができる。ここで、分散コンピューティング環境においては、通信ネットワークを介してリンクされるリモート処理装置によってタスクが実行される。しかし、開示された革新的技術の全ての側面ではないにしろ、いくつかの側面は、スタンドアロンの電子デバイスで実施することができる。スタンドアロンの電子デバイスとは、例えば、メモリカード、フラッシュメモリモジュール、リムーバブルメモリ等である。分散コンピューティング環境においては、プログラムモジュールは、ローカル及び遠隔のメモリ記憶モジュール又はデバイスの両方に配置することができる。
図１５は、本開示の態様に係るメモリセルアレイ１５０２のための例示的な動作及び制御環境１５００を示すブロック図である。本開示の少なくとも１つの側面では、メモリセルアレイ１５０２は、種々のメモリセル技術を含んでもよい。少なくとも一つの実施形態においては、メモリセル技術のメモリセルは、非線形のＩ−Ｖ応答を有する二端子メモリを含んでもよい。かかる二端子メモリは、本明細書に開示されているように、２次元又は３次元アーキテクチャにコンパクトに配置されてもよい。他の実施形態では、メモリセルアレイ１５０２は、選択装置と電気的に直列接続される二端子メモリセルを装置に製造させるように構成される命令を格納することができる。
コラムコントローラ１５０６は、メモリセルアレイ１５０２に隣接して形成されてもよい。さらに、コラムコントローラ１５０６メモリセルアレイ１５０２のビット線と電気的に接続されてもよい。コラムコントローラ１５０６は、それぞれのビット線を制御し、適切なプログラムを適用し、ビット線を選択するために電圧を消去又は読取することができる。
さらに、動作及び制御環境１５００は、ローコントローラ１５０４を含んでもよい。ローコントローラ１５０４はコラムコントローラ１５０６に隣接して形成され、メモリセルアレイ１５０２のワード線と電気的に接続されていてもよい。ローコントローラ１５０４は、適切な選択電圧で、メモリセルの特定の行を選択することができる。さらに、ローコントローラ１５０４は、選択されたワード線に適切な電圧を印加することにより、プログラム、消去又は読取動作を容易にすることができる。
クロックソース１５０８は、ローコントローラ１５０４及びコラムコントローラ１５０６のために、読取、書込及びプログラム動作のタイミングを容易にするためのクロックパルスを発生させることができる。クロックソース１５０８はさらに、動作及び制御環境１５００により受け取られた外部又は内部コマンドに応じて、ワード線又はビット線の選択を容易にすることができる。入力／出力バッファ１５１２は、Ｉ／Ｏバッファや他のＩ／Ｏ通信インターフェースを介して、外部のホスト装置に接続することができる。外部のホスト装置としては、例えば、コンピュータ又は他の処理装置（図示しないが、例えば、図１２のコンピュータ８０２及び下記を参照）が挙げられる。入力／出力バッファ１５１２は、各命令のためのアドレスデータと同様に、書込データを受け取り、消去指示を受け取り、読取データを出力するように構成されていてもよい。アドレスデータは、アドレスレジスタ１５１０により、ローコントローラ１５０４及びコラムコントローラ１５０６に転送されてもよい。さらに、入力データは信号入力線を介してメモリセルアレイ１５０２に伝達され、出力データは信号出力線を介してメモリセルアレイ１５０２から受信される。Ｉ／Ｏバッファを介して、入力データがホスト装置から受信され、出力データがホスト装置に伝達されるようにしてもよい。
ホスト装置から受信したコマンドを、コマンドインターフェース１５１４に提供することができる。コマンドインターフェース１５１４は、ホスト装置からの外部制御信号を受信するように構成することができる。そして、入力／出力バッファ１５１２へ入力されたデータが、書込データ、コマンド、又はアドレスである入力コマンドは状態マシン１５１６に転送されてもよい。
状態マシン１５１６は、メモリセルアレイ１５０２のプログラム又は再プログラムを制御するように構成されてもよい。状態マシン１５１６は、入力／出力バッファ１５１２及びコマンドインターフェース１５１４を介して、ホスト装置からコマンドを受信することができる。また、メモリセルアレイ１５０２と協働して、読取、書込、消去、データ入力、データ出力及びこれらと同様の機能を制御することができる。いくつかの側面においては、状態マシン１５１６は、受信成功又は各種コマンド実行に関する肯定応答及び否定応答を送受信することができる。
読取、書込、消去、入力、出力等の機能を実装するため、状態マシン１５１６は、クロックソース１５０８を制御することができる。クロックソース１５０８を制御することで、ローコントローラ１５０４及びコラムコントローラ１５０６が特定の機能を実行することを容易にするように構成された出力パルスを発生させることができる。出力パルスは、例えばコラムコントローラ１５０６により選択されたビット線に転送することができ、例えばローコントローラ１５０４により、ワード線に転送することができる。
図１５に関連して、以下に説明されるシステム及び方法は、ハードウェアを用いて具現化することができる。ハードウェアとしては、例えば、単一の集積回路（ＩＣ）チップ、複数のＩＣ、特定用途向け集積回路（ＡＳＩＣ）等が挙げられる。さらに、各プロセスにおける一部又は全部のプロセスブロックの順番は、これらに限定されない。むしろ、プロセスブロックの一部は、様々な順序で実行することができ、あらゆる態様を本明細書において明示的に示しているわけではないことを理解されたい。
図１６を参照すると、請求の範囲に開示される主題の種々の側面を実施するための適切な動作環境１６００は、コンピュータ１６０２を含む。コンピュータ１６０２は、プロセッシングユニット１６０４、システムメモリ１６０６、コーデック１６３５及びシステムバス１６０８を含む。システムバス１６０８は、コンポーネントを結びつける。例えば、システムメモリ１６０６をプロセッシングユニット１６０４に接続することができるが、これに限定されない。プロセッシングユニット１６０４は、利用可能な種々のプロセッサであってもよい。デュアルマイクロプロセッサ及び他のマルチプロセッサアーキテクチャもまた、プロセッシングユニット１６０４として採用することができる。
システムバス１６０８はいかなるタイプのバス構造でもよい。例えば、メモリバス、メモリコントローラ、周辺バス、外部バス及び／又は利用可能な種々のバスアーキテクチャを利用するローカルバス等である。利用可能な種々のバスアーキテクチャとは、例えば、業界標準アーキテクチャ（ＩＳＡ）、マイクロチャネルアーキテクチャ（ＭＳＡ）、拡張ＩＳＡ（ＥＩＳＡ）、インテリジェントドライブエレクトロニクス（ＩＤＥ）、ＶＥＳＡローカルバス（ＶＬＢ）、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）、カードバス、ユニバーサルシリアルバス（ＵＳＢ）、アドバンストグラフィックスポート（ＡＧＰ）、パーソナルコンピュータメモリカードインターナショナルアソシエーションバス（ＰＣＭＣＩＡ）、ファイヤーワイヤー（ＩＥＥＥ １３９４）及びスモールコンピュータシステムインターフェース（ＳＣＳＩ）等であるが、これらに限定されない。
システムメモリ１６０６は、揮発性メモリ１６１０及び不揮発性メモリ１６１２を含む。揮発性メモリ１６１０及び不揮発性メモリ１６１２は、種々の実施形態において開示された１又は複数のメモリアーキテクチャを採用することができる。基本的な入力／出力システム（ＢＩＯＳ）は、起動時等におけるコンピュータ１６０２内のコンポーネント間の情報伝達のための基本的なルーチンを含み、不揮発性メモリ１６１２に格納される。さらに、本革新的技術によれば、コーデック１６３５は、少なくとも一つのエンコーダ又はデコーダを含んでもよい。ここで、少なくとも一つのエンコーダ又はデコーダは、ハードウェア、ソフトウェア又はこれらの組み合わせにより構成することができる。ここで、コーデック１６３５は別個のコンポーネントとして図示されているが、不揮発性メモリ１６１２内に含まれていてもよい。限定するわけではないが、不揮発性メモリ１６１２は、例えば、読み取り専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、電気的にプログラム可能なＲＯＭ（ＥＰＲＯＭ）、電気的に消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ）又はフラッシュメモリを含んでもよい。不揮発性メモリ１６１２には、少なくともいくつかの実施形態において開示された１又は複数のメモリアーキテクチャを用いることができる。さらに、不揮発性メモリ１６１２は、コンピュータメモリ又はリムーバブルメモリであってもよい。ここで、コンピュータメモリとは、例えば物理的にコンピュータ１６０２又はそのメインボードと一体化したメモリのことである。開示された実施形態を実施可能とするリムーバブルメモリの好適な例は、セキュアデジタル（ＳＤ）カード、コンパクトフラッシュ（ＣＦ）カード、ユニバーサルシリアルバス（ＵＳＢ）メモリスティック又はこれらに類するものを含むことができる。揮発性メモリ１６１０には、外部キャッシュメモリとして機能するランダムアクセスメモリ（ＲＡＭ）を用いることができる。また、種々の実施形態における１又は複数の開示されたメモリアーキテクチャを用いることもできる。限定するわけではないが、ＲＡＭは、例えば、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、ダブルデータレートＳＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）、拡張ＳＤＲＡＭ（ＥＳＤＲＡＭ）等の多くの形態で利用することができる。
コンピュータ１６０２はまた、リムーバブル／非リムーバブル、揮発性／不揮発性のコンピュータ記憶媒体を含んでもよい。図１６では、一例としてディスクストレージ１６１４を示す。ディスクストレージ１６１４は、磁気ディスクドライブ、ソリッドステートディスク（ＳＳＤ）、フロッピーディスクドライブ、テープドライブ、Ｊａｚドライブ、Ｚｉｐドライブ、ＬＳ−１００ドライブ、フラッシュメモリカード又はメモリスティック等を含むが、これらに限定さない。さらに、ディスクストレージ１６１４は、光学ドライブを含む他の記憶媒体と独立又は組み合わせて用いる記憶媒体を含んでもよい。光学ドライブとしては、例えば、コンパクトディスクＲＯＭデバイス（ＣＤ−ＲＯＭ）、ＣＤ記録可能ドライブ（ＣＤ−Ｒドライブ）、ＣＤリライタブルドライブ（ＣＤ−ＲＷドライブ）、又はデジタル多用途ディスクＲＯＭドライブ（ＤＶＤ−ＲＯＭ）が挙げられる。システムバス１６０８へのディスクストレージ１６１４の接続を容易にするために、インターフェース１６１６のようなリムーバブル又は非リムーバブルインターフェースが一般的に用いられる。ディスクストレージ１６１４が、ユーザに関する情報を格納可能であることは理解される。このような情報は、サーバに格納されるか、サーバ又はユーザデバイス上で実行中のアプリケーションに提供されてもよい。一つの実施形態においては、ユーザに、情報の種類を例えばアウトプットデバイス１６３６により通知してもよい。かかる情報は、ディスクストレージ１６１４に格納され及び／又はサーバやアプリケーションに送信されるものである。ユーザには、例えばインプットデバイス１６２８からの入力により、収集及び／又はサーバやアプリケーションと共有された情報へのオプトイン又はオプトアウトの機会が提供される。
図１６は、適切な動作環境１６００において、ユーザと基本的なコンピュータ資源とを仲介する働きをするソフトウェアを説明するものであることは理解されるべきである。このようなソフトウェアはオペレーシングシステム１６１８を含む。オペレーシングシステム１６１８は、ディスクストレージ１６１４に格納されており、コンピュータ１６０２の制御及びリソース配分を行う。アプリケーション１６２０は、オペレーシングシステム１６１８により、プログラムモジュール１６２４及びプログラムデータ１６２６のリソース管理を活用する。プログラムデータ１６２６としては、例えばブート／シャットダウントランザクションテーブル窓が挙げられる。また、プログラムモジュール１６２４及びプログラムデータ１６２６は共に、システムメモリ１６０６又はディスクストレージ１６１４に格納される。請求の範囲に開示された主題は、種々のオペレーシングシステム又はオペレーシングシステムの組み合わせにより実施することができることは理解されるべきである。
ユーザは、インプットデバイス１６２８によりコマンド又は情報をコンピュータ１６０２に入力する。インプットデバイス１６２８は、例えば、マウス、トラックボール、スタイラス、タッチパッド、キーボード、マイクロフォン、ジョイスティック、ゲームパッド、衛生テレビ受信用アンテナ、スキャナ、ＴＶチューナカード、デジタルカメラ、デジタルビデオカメラ、ウェブカメラ等のポインティングデバイスであるが、これに限定されない。これらの及び他のインプットデバイスは、インターフェースポート１６３０を介して、システムバス１６０８を通じてプロセッシングユニット１６０４に接続される。インターフェースポート１６３０は、例えば、シリアルポート、パラレルポート、ゲームポート、及びユニバーサルシリアルバス（ＵＳＢ）を含む。また、アウトプットデバイス１６３６は、インプットデバイス１６２８と同じ種類のポートをいくつか用いることができる。従って、例えば、ＵＳＢポートによりコンピュータ１６０２に情報を入力し、且つＵＳＢポートによりコンピュータ１６０２からアウトプットデバイス１６３６へ情報を出力させることができる。アウトプットアダプタ１６３４は、特別なアダプタを必要とするいくつかのアウトプットデバイスがあることを示すために提供される。ここで、いくつかのアウトプットデバイスとは、例えば、モニタ、スピーカ、プリンタ等である。アウトプットアダプタ１６３４は、アウトプットデバイス１６３６とシステムバス１６０８を接続する手段としてのビデオ及びサウンドカードを含むことができる。ただし、これらは単なる例示であって、これらに限定されるものではない。ここで、他のデバイス及び／又はデバイスシステムは、例えばリモートコンピュータ１６３８のように、入力機能及び出力機能の両方を提供することができることに留意すべきである。
コンピュータ１６０２は、１又は複数のリモートコンピュータと論理的に接続するネットワーク環境において動作可能である。１又は複数のリモートコンピュータは、例えばリモートコンピュータ１６３８である。リモートコンピュータ１６３８は、パーソナルコンピュータ、サーバ、ルータ、ネットワークＰＣ、ワークステーション、マイクロプロセッサベースの装置、ピアデバイス、スマートフォン、タブレット又は他のネットワークノードであってもよい。そして、一般的には、コンピュータ１６０２に関して説明されたコンポーネントを多く含む。簡潔にするため、メモリストレージ１６４０は、リモートコンピュータ１６３８と共に示される。リモートコンピュータ１６３８は、ネットワークインターフェース１６４２を介してコンピュータ１６０２と論理的に接続される。そして、コミュニケーションコネクション１６４４を介して接続される。ネットワークインターフェース１６４２は、有線及び／又は無線通信ネットワークを含む。これらのネットワークのとしては、例えば、ローカルエリアネットワーク（ＬＡＮ、ワイドエリアネットワーク（ＷＡＮ）及びセルラネットワーク等が挙げられる。ＬＡＮ技術には、ファイバー分散データインターフェース（ＦＤＤＩ）、銅線分散データインターフェース（ＣＤＤＩ）、イーサネット、トークンリング又はこれらに類するものが含まれる。ＷＡＮ技術には、特に限定されないが、例えば、ポイントツーポイントリンク、統合サービスデジタル網（ＩＳＤＮ）及びその変形のような回路交換ネットワーク、パケット交換ネットワーク及びデジタル加入者回線（ＤＳＬ）が含まれる。
コミュニケーションコネクション１６４４は、ネットワークインターフェース１６４２をシステムバス１６０８に接続するために用いられるハードウェア／ソフトウェアのことを意味する。説明の明瞭化のためにコミュニケーションコネクション１６４４がコンピュータ１６０２の内部に図示されているが、外部のコンピュータ１６０２の内部に設けられてもよい。単なる例示であるが、ネットワークインターフェース１６４２への接続に必要なハードウェア／ソフトウェアは、内部技術及び外部技術を含む。内部技術及び外部技術としては、例えば、通常の電話グレードモデムを含むモデム、ケーブルモデム及びＤＳＬモデム、ＩＳＤＮアダプタ並びに有線又は無線のイーサネットカード、ハブ、ルータが挙げられる。
本開示において説明された側面はまた、分散コンピューティング環境においても実施することができる。ここで、分散コンピューティング環境とは、通信ネットワークを介してリンクされる遠隔処理装置により特定のタスクが実行される環境のことである。分散コンピューティング環境においては、プログラムモジュール、記憶された情報、指示又はこれらに類するものは、ローカル又はリモートのメモリ記憶装置に格納することができる。
さらに、本開示の実施形態を実施するために、本明細書において開示された種々のコンポーネントは、適切な個数のコンポーネント及び回路要素を有する電気回路を含むことができることは理解されるべきである。さらに、様々なコンポーネントの多くは、１又は複数のＩＣチップ上に実装できることが理解される。例えば、一つの実施形態では、１組のコンポーネントが単一のＩＣチップ上に実装される。他の実施形態では、１又は複数のコンポーネントのそれぞれが、別々のＩＣチップ上に製造又は実装される。
本明細書で使用される用語「コンポーネント」、「システム」、「アーキテクチャ」等は、コンピュータ、電子関連部品、ハードウェア、ハードウェアとソフトウェアの組み合わせ、ソフトウェア（実行中のものも含む）、又はファームウェアを指すことを意図している。例えば、コンポーネントは、１又は複数のトランジスタ、メモリセル、トランジスタ又はメモリセルの配置、ゲートアレイ、プログラマブルゲートアレイ、特定用途向け集積回路、コントローラ、プロセッサ、プロセッサで実行されるプロセス、オブジェクト、実行ファイル、プログラム、半導体メモリとのインターフェースを有し半導体メモリへアクセス可能なプログラム又はアプリケーション、コンピュータ若しくはこれらに類するもの、又はこれらの適切な組み合わせであってよい。コンポーネントは、消去可能なプログラム又は消去不可能なプログラムを含むことができる。ここで、消去可能なプログラムとは、例えば、少なくとも一部分が消去可能なメモリに格納された処理命令のことであり、消去不可能なプログラムとは、例えば、製造時において消去不能メモリに焼き付けられた処理命令のことである。
実例として、メモリ及びプロセッサから実行される両方のプロセスはコンポーネントであり得る。他の例では、アーキテクチャは、電子機器（例：並列又は直列トランジスタ）の配置、処理命令及びプロセッサを含むことができる。プロセッサは、電子機器の配置に適した方法で処理命令を実行する。さらに、アーキテクチャは単一のコンポーネント又は複数のコンポーネントの配置を含んでもよい。ここで、単一のコンポーネントとは、例えば、トランジスタ、ゲートアレイのことであり、複数のコンポーネントの配置とは、例えば、トランジスタのシリーズ又は並列配置、プログラム回路に接続されたゲートアレイ、電源リード線、電気接地、入力信号線及び出力信号線のことである。システムの一例としては、スイッチングブロックアーキテクチャを含んでもよい。ここで、かかるスイッチングブロックアーキテクチャは、交差する入力／出力線及びパスゲートトランジスタ、電源、信号発生器、通信バス（ＳＥＳ）、コントローラ、Ｉ／Ｏインターフェース、アドレスレジスタ等を含むものである。これらの定義は互いに重複することが予想され、アーキテクチャ又はシステムは、スタンドアロン型のコンポーネント又は他のアーキテクチャのコンポーネント等とすることができることは理解されるべきである。
上記に加えて、開示された主題は、方法、装置、一般的な製造方法により製造された製品、ハードウェアを製造するためのプログラミング又はエンジニアリング技術、ファームウェア、ソフトウェア、若しくはこれらの適切な組み合わせであって、開示された主題を実施するための電子機器を制御する組み合わせにより実現することができる。本明細書で使用される用語「装置」及び「製品」は、電子機器、半導体デバイス、コンピュータ、若しくは任意のコンピュータ読取可能装置、キャリア又は媒体からアクセス可能なコンピュータプログラムを包含することを意図している。コンピュータ読取可能媒体は、ハードウェア媒体又はソフトウェア媒体を含んでもよい。さらに、媒体は、非一時的媒体又は搬送媒体を含んでもよい。一つの例では、非一時的媒体は、コンピュータ読取可能なハードウェア媒体を含んでもよい。コンピュータ読取可能なハードウェア媒体の具体例としては、これらに限定されるわけではないが、例えば磁気記憶装置（例：ハードディスク、フロッピーディスク、磁気ストリップ等）、光学ディスク（例：コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）、スマートカード及びフラッシュメモリデバイス（例：カード、スティック、キードライブ等）が挙げられる。コンピュータ読取可能な搬送媒体は、搬送波等を含んでもよい。もちろん、当業者であれば、開示された主題の範囲又は精神から逸脱することなく、多くの変形がこの構成になされることを認識できる。
上記で開示された内容は、本革新的技術の例を含むものである。もちろん、本革新的技術の主題を説明するために考えられるコンポーネント又は方法のあらゆる組み合わせを全て記述することは不可能であるが、当業者であれば、本革新的技術のさらなる多くの組み合わせ及び置換を認識することができる。従って、開示された主題は、本開示の精神及び範囲内に入るあらゆる変更、修正及び変形を包含することが意図されている。さらに、用語「含む」、「含んでいる」、「有する」、「有している」及びこれらの変形は、明細書の詳細な説明及び請求項において用いられる。これらの単語は、請求項中の移行語として用いられた場合における「有する」の解釈と同様の意味を包含することが意図されている。
さらに、本明細書において用いられる単語「例えば」とは、例、事例、例示的な図を意味するものとして用いている。本明細書において「例えば」として記載されているいかなる側面及び設計は、必ずしも他の側面及び設計よりも好ましい態様として解釈されるとは限らない。そうではなく、「例えば」という単語の使用は、概念を具体的に提示することを意図している。本明細書において用いられる単語「又は」とは、排他的な「又は」というよりもむしろ包括的な「又は」という意味を意図している。つまり、特に指定されず、又は文脈から明らかでない限り、「ＸはＡ又はＢを用いる」とは、ＡとＢの少なくとも一方を用いるという意味であり、Ａのみを用いてＢを用いない（又はその逆）という意味ではない。さらに、本明細書又は請求の範囲において用いられている冠詞「ａ」及び「ａｎ」とは、「単一」であると特に指定されず又は文脈からそれが明らかでない限り、「１又は複数の」と解釈されるべきである。
さらに、詳細な説明のいくつかの部分は、電子メモリ内のデータビットのアルゴリズムや処理動作の観点で提示される。これらのプロセスの記述又は表現は、当業者により利用されるメカニズムであり、彼らの仕事を同程度のレベルを有する他の当業者に効果的に伝えることができる。ここで、プロセスは一般的に、望ましい結果につながる行為の無人しないシーケンスであると考えられる。行為とは、物理量の物理的操作を要するものである。必ずしもそうではないが、典型的には、これらの物理量は、格納、転送、結合、比較及び／又は他の操作が可能な電気及び／又は磁気信号の形をとる。
主に一般的な利用のために、これらの信号を、ビット、値、要素、シンボル、文字、用語、数字等と呼ぶことが便利であることが証明された。しかし、これらの用語及びこれらに類似する用語は全て、適切な物理量に関連付けられており、これらの物理量に付された単なる便利なラベルに過ぎないということに留意すべきである。特に明記され又は上記の議論から明らかでない限り、開示された主題を通して、処理、計算、複製、模倣、決定又は送信等の用語を用いた説明は、処理システム及び／又はこれらに類似する消費者向け／産業用の電子機器／機械のアクション及びプロセスについて言及するものであることを理解されたい。かかるアクション及びプロセスは、電子機器内における回路、レジスタ又はメモリ内の（電気的又は電子的な）物理量として表されるデータ又は信号を操作又は他のデータ若しくは信号に変換する。他のデータもまた、変換前のデータと同様に、機械又はコンピュータシステム内におけるメモリ、レジスタ又はこのような他の情報ストレージ、伝送及び／又は表示装置内の物理量として表される。
特に明記しない限り、上記のコンポーネント、アーキテクチャ、回路、プロセス等により実行される様々な機能に関して、これらのコンポーネントを表す用語（「手段」への言及も含む）はあらゆるコンポーネントに対応することが意図される。あらゆるコンポーネントとは、開示された構造と等価でないとしても、開示されたコンポーネントの特定の機能を実行し（例：機能的に等価である）、その実施形態の例示的な側面として本明細書において示された機能を実行するものである。さらに、特定の特徴が複数の実装のうちの一つについてしか開示されていなかったとしても、かかる特徴は１又は複数の他の特徴と組み合わせることが可能であり、任意の又は特定のアプリケーションに対して望ましく且つ有利である。また、本実施形態はコンピュータ読取可能媒体と同様にシステムを含んでもよいことも認識される。コンピュータ読取可能媒体及びシステムは、種々のプロセスの動作及び／又はイベントを実行するためのコンピュータ実行可能命令を有する。
図１５は種々の開示された実施形態におけるメモリデバイスのための制御システムの例を示すブロック図である。
図１６は種々の実施形態において適用できる、実施可能なコンピューティング環境の例を示すブロック図である。
Claims (20)
- ３次元メモリデバイスを含むデバイスを形成する方法であって、
絶縁半導体基板上に第１のワード線材料層を配置し、
前記第１のワード線材料層上に第１の絶縁性材料層を配置し、
前記第１の絶縁性材料層上に第２のワード線材料層を配置し、
前記第２のワード線材料層上に第２の絶縁性材料層を配置し、
前記第１のワード線材料層、前記第１の絶縁性材料層、前記第２のワード線材料層及び前記第２の絶縁性材料層を貫通するビアを形成し、前記第１のワード線材料層及び前記第２のワード線材料層は前記ビア内でオーバーエッチングされ、前記第１のワード線材料層内に第１のリセスを、前記第２のワード線材料層内に第２のリセスを形成し、
前記ビアの前記第１のリセス及び前記第２のリセス内に、前記第１のワード線材料層及び前記第２のワード線材料層と電気的に接触する選択材料を配置し、
前記ビアの前記第１のリセス及び前記第２のリセス内に、前記選択材料と電気的に接触する接触材料を形成し、
前記ビアの前記第１のリセス及び前記第２のリセス内に配置された前記選択材料と、前記ビアの前記第１のリセス及び前記第２のリセス内に形成された前記接触材料と電気的に接触するように、前記ビア内にスイッチング材料層を配置し、
前記スイッチング材料と電気的に接触するように、前記ビア内にビット線材料層を配置する方法。 - 請求項１に記載の方法であって、前記選択材料を配置する前に、前記方法はさらに、
前記第１のワード線材料層、前記第１の絶縁性材料層、前記第２のワード線材料層及び前記第２の絶縁性材料層をエッチングして第１のワード線及び第２のワード線を形成し、
前記ビアをさらに、前記第１のワード線及び前記第２のワード線を貫通して形成する方法。 - 請求項２に記載の方法であって、
前記絶縁半導体基板は、内部に製造された複数のＣＭＯＳデバイスを含み、
複数の前記ＣＭＯＳデバイスは、プロセッサ、ロジックアレイ、バッファ、ビット線コントローラ、ワード線コントローラ及びコントローラからなる群から選択され、
前記第１のワード線は、少なくとも複数の前記ＣＭＯＳデバイスの第１の部分に連結され、
さらに、
ビジュアルディスプレイを少なくとも複数の前記ＣＭＯＳデバイスの第２の部分に連結し、
無線通信インターフェースを少なくとも複数の前記ＣＭＯＳデバイスの第３の部分に連結し、
電源を少なくとも複数の前記ＣＭＯＳデバイスの第４の部分に連結し、
前記絶縁半導体基板、前記ビジュアルディスプレイ、前記無線通信インターフェース及び前記電源をエンクロージャ内に配置する方法。 - 請求項３記載の方法であって、
絶縁半導体基板を回路基板上に配置し、
前記回路基板は、フレキシブルプリント回路基板又はリジッドプリント回路基板から選択される方法。 - 請求項１に記載の方法であって、前記第１のワード線材料、前記選択材料、前記接触材料、前記スイッチング材料層及び前記ビット線材料層の少なくともいずれかについて、
前記第１のワード線材料が、タングステン、チタン、銅、アルミニウム、銀、銅、白金、パラジウム、タンタル、ニッケル、クロム、金属窒化物、窒化チタン、窒化タンタル及びこれらの合金からなる郡から選択され、
前記選択材料が、アモルファスシリコン、不定比の酸化物、ＴｉＯｘ，ＡｌＯｘ，ＨｆＯｘ，ＳｉＯｘ，ＴａＯｘ，ＣｕＯｘ、ＮｂＯｘ、真性半導体材料、カルコゲナイド、及びこれらの合金からなる郡から選択された物質を含み、
前記接触材料が、タングステン、チタン、銅、アルミニウム、銀、銅、白金、パラジウム、タンタル、ニッケル、クロム、金属窒化物、窒化チタン、窒化タンタル、導電性半導体材料、シリコンゲルマニウム、ドープされた多結晶シリコン、ドープされたシリコンゲルマニウム、シリコン及びこれらの合金からなる郡から選択され、
前記スイッチング材料層が、アモルファスシリコン、不定比の酸化物、ＴｉＯｘ，ＡｌＯｘ，ＨｆＯｘ，ＳｉＯｘ，ＴａＯｘ，ＣｕＯｘ、ＮｂＯｘ及び真性半導体材料からなる郡から選択された物質を含み、
前記ビット線材料層が、タングステン、チタン、銅、アルミニウム、銀、銅、白金、パラジウム、タンタル、ニッケル、クロム、金属窒化物、窒化チタン、窒化タンタル及びこれらの合金からなる郡から選択される方法。 - 請求項１に記載の方法であって、
ビット線材料層の上部に保護材料層を配置する方法。 - 請求項１に記載の方法であって、
前記ビアの形状が、シリンダ、略シリンダ、直方体、略直方体、円錐台及び略円錐台からなる群から選択される形状である方法。 - 請求項１に記載の方法であって、
第１メモリデバイス及び第２メモリデバイスをさらに有し、
前記第１メモリデバイスは、
前記第１のワード線材料層の一部、前記ビアの前記第１のリセス内の前記選択材料、前記ビアの前記第１のリセス内の前記接触材料と、
前記ビア内に位置且つ前記ビアの前記第１のリセス内の前記選択材料と水平方向に隣接し且つ前記ビアの前記第１のリセス内の前記接触材料に垂直方向に隣接する前記スイッチング材料層の第１の部分と、
前記ビア内に位置し且つ前記スイッチング材料層の前記第１の部分と水平方向に隣接する前記ビット線材料層の第１の部分を含み、
前記第２メモリデバイスは、
前記第２のワード線材料層の一部、前記ビアの前記第２のリセス内の前記選択材料、前記ビアの前記第２のリセス内の前記接触材料と、
前記ビア内に位置し且つ前記ビアの前記第２のリセス内の前記選択材料と水平方向に隣接し且つ前記ビアの前記第２のリセス内の前記接触材料に垂直方向に隣接する前記スイッチング材料層の第２の部分と、
前記ビア内に位置し且つ前記スイッチング材料層の前記第２の部分と水平方向に隣接する前記ビット線材料層の第２の部分を含む方法。 - 請求項８に記載の方法であって、
前記第２メモリデバイスが前記第１メモリデバイスに対して垂直に積層される方法。 - 請求項１に記載の方法であって、
前記ビアを形成する前に、
前記第１のワード線材料層から第１のワード線を形成し、
前記第２のワード線材料層から第２のワード線を形成し、
前記ビアをさらに、前記第１のワード線及び前記第２のワード線を貫通して形成し、
前記第１のリセスが前記第１のワード線から形成され、
前記第２のリセスが前記第２のワード線から形成される方法。 - 請求項１０に記載の方法であって、
前記ビアを形成する前に、
前記第１のワード線材料層から第３のワード線を形成し、
前記第１のワード線材料層から第４のワード線を形成し、
第２のビアを前記第３のワード線及び前記第４のワード線を貫通して形成し、
前記第１のワード線材料層及び前記第２のワード線材料層は前記第２のビア内でオーバーエッチングされ、前記第３のワード線内に第３のリセスを、前記第４のワード線内に第４のリセスを形成する方法。 - 請求項１１に記載の方法であって、
前記第１のワード線が前記第３のワード線に対して水平方向に配置され、
前記第２のワード線が前記第４のワード線に対して水平方向に配置され、
前記第２のワード線が前記第１のワード線上に垂直方向に配置され、
前記第４のワード線が前記第３のワード線上に垂直方向に配置される方法。 - ３次元メモリデバイスを含むデバイスであって、
第１のワード線材料層と、第１の絶縁性材料層と、第２のワード線材料層と、第２の絶縁性材料層と、ビアと、選択材料と、接触材料と、スイッチング材料層と、ビット線材料層と、を備え、
前記第１のワード線材料層は、絶縁半導体基板上に配置され、
前記第１の絶縁性材料層は、前記第１のワード線材料層上に配置され、
前記第２のワード線材料層は、前記第１の絶縁性材料層上に配置され、
前記第２の絶縁性材料層は、前記第２のワード線材料層上に配置され、
前記ビアは、前記第１のワード線材料層、前記第１の絶縁性材料層、前記第２のワード線材料層及び前記第２の絶縁性材料層を貫通するように形成され、
前記第１のワード線材料層及び前記第２のワード線材料層は前記ビア内でオーバーエッチングされ、前記第１のワード線材料層内に第１のリセスを、前記第２のワード線材料層内に第２のリセスを形成し、
前記選択材料は、前記ビアの前記第１のリセス及び前記第２のリセス内に配置され、前記第１のワード線材料層及び前記第２のワード線材料層と電気的に接触し、
前記接触材料は、前記ビアの前記第１のリセス及び前記第２のリセス内に配置され、
前記スイッチング材料層は、前記ビアの前記第１のリセス及び前記第２のリセス内に配置された前記選択材料と、前記ビアの前記第１のリセス及び前記第２のリセス内に形成された前記接触材料と電気的に接触するように前記ビア内に配置され、
前記ビット線材料層は、前記スイッチング材料と電気的に接触するように前記ビア内に配置される、
デバイス。 - 請求項１３に記載のデバイスであって、
前記第１のワード線材料、前記選択材料、前記接触材料、前記スイッチング材料層及び前記ビット線材料層の少なくともいずれかについて、
前記第１のワード線材料が、タングステン、チタン、銅、アルミニウム、銀、銅、白金、パラジウム、タンタル、ニッケル、クロム、金属窒化物、窒化チタン、窒化タンタル及びこれらの合金からなる郡から選択され、
前記選択材料が、アモルファスシリコン、不定比の酸化物、ＴｉＯｘ，ＡｌＯｘ，ＨｆＯｘ，ＳｉＯｘ，ＴａＯｘ，ＣｕＯｘ、ＮｂＯｘ、真性半導体材料、カルコゲナイド、及びこれらの合金からなる郡から選択された物質を含み、
前記接触材料が、タングステン、チタン、銅、アルミニウム、銀、銅、白金、パラジウム、タンタル、ニッケル、クロム、金属窒化物、窒化チタン、窒化タンタル、導電性半導体材料、シリコンゲルマニウム、ドープされた多結晶シリコン、ドープされたシリコンゲルマニウム、シリコン及びこれらの合金からなる郡から選択され、
前記スイッチング材料層が、アモルファスシリコン、不定比の酸化物、ＴｉＯｘ，ＡｌＯｘ，ＨｆＯｘ，ＳｉＯｘ，ＴａＯｘ，ＣｕＯｘ、ＮｂＯｘ及び真性半導体材料からなる郡から選択された物質を含み、
前記ビット線材料層が、タングステン、チタン、銅、アルミニウム、銀、銅、白金、パラジウム、タンタル、ニッケル、クロム、金属窒化物、窒化チタン、窒化タンタル及びこれらの合金からなる郡から選択されるデバイス。 - 請求項１３に記載のデバイスであって、
前記ビアの形状が、シリンダ、略シリンダ、直方体、略直方体、円錐台及び略円錐台からなる群から選択される形状であるデバイス。 - 請求項１３に記載のデバイスであって、
第１メモリデバイス及び第２メモリデバイスをさらに有し、
前記第１メモリデバイスは、
前記第１のワード線材料層の一部と、
前記ビアの前記第１のリセス内の前記選択材料と、
前記ビアの前記第１のリセス内の前記接触材料と、
前記ビア内に位置且つ前記ビアの前記第１のリセス内の前記選択材料と水平方向に隣接し且つ前記ビアの前記第１のリセス内の前記接触材料に垂直方向に隣接する前記スイッチング材料層の第１の部分と、
前記ビア内に位置し且つ前記スイッチング材料層の前記第１の部分と水平方向に隣接する前記ビット線材料層の第１の部分を含み、
前記第２メモリデバイスは、
前記第２のワード線材料層の一部と、
前記ビアの前記第２のリセス内の前記選択材料と、
前記ビアの前記第２のリセス内の前記接触材料と、
前記ビア内に位置し且つ前記ビアの前記第２のリセス内の前記選択材料と水平方向に隣接し且つ前記ビアの前記第２のリセス内の前記接触材料に垂直方向に隣接する前記スイッチング材料層の第２の部分と、
前記ビア内に位置し且つ前記スイッチング材料層の前記第２の部分と水平方向に隣接する前記ビット線材料層の第２の部分を含むデバイス。 - 請求項１６に記載のデバイスであって、
前記第２メモリデバイスが前記第１メモリデバイスに対して垂直に積層されるデバイス。 - 請求項１７に記載のデバイスであって、
前記第１のリセスが前記第１のワード線から形成され、
前記第２のリセスが前記第２のワード線から形成されるデバイス。 - 請求項１８に記載のデバイスであって、
前記第１のワード線材料層の一部を含む第３のワード線と、
前記第２のワード線材料層を含む第４のワード線と、
前記第３のワード線及び前記第４のワード線を貫通する第２のビアを有し、
前記第１のワード線材料層及び前記第２のワード線材料層は前記第２のビア内でオーバーエッチングされ、前記第３のワード線内に第３のリセスを、前記第４のワード線内に第４のリセスを形成するデバイス。 - 請求項２０に記載のデバイスであって、
前記第１のワード線が前記第３のワード線に対して水平方向に配置され、
前記第２のワード線が前記第４のワード線に対して水平方向に配置され、
前記第２のワード線が前記第１のワード線上に垂直方向に配置され、
前記第４のワード線が前記第３のワード線上に垂直方向に配置されるデバイス。
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