KR20130132374A - 수직 비트 라인들 및 워드 라인들의 효율적인 디코딩으로 엘리먼트들을 판독/기입하는 3d 어레이를 갖는 비휘발성 메모리 - Google Patents
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Abstract
메모리 엘리먼트들의 3차원 어레이가 반도체 기판 위의 다른 거리에 위치된 평면들의 복수의 층들에 걸쳐 형성된다. 메모리 엘리먼트들은 이들에 인가되는 전압차에 응답하여 전기적 도전성의 레벨을 가역적으로 변경한다. 3차원 어레이는 평면들의 복수의 층들을 통해 기판으로부터 기둥 라인들(331, 332)의 3차원 어레이를 포함한다. 기둥 라인들의 제 1 세트(331)는 각 평면 상의 워드 라인들(340)의 어레이와 함께 메모리 엘리먼트들에 액세스하기 위한 로컬 비트 라인들로서 동작한다. 기둥 라인들의 제 2 세트(332)는 워드 라인들(340)로 연결된다. 기판 상의 금속 라인들(251, 252)의 어레이는 기둥 라인들의 제 1 세트(331) 및 제 2 세트(332)로의 액세스를 제공하기 위해 기둥 라인들에 스위치가능하게 연결됨으로써, 3차원 어레이의 비트 라인들 및 워드 라인들에 대해 각각 액세스를 제공한다.
Description
본 출원의 청구물은 재프로그램가능 비휘발성 메모리 셀 어레이, 보다 구체적으로는 반도체 기판 상에 형성된 메모리 저장 엘리먼트들의 3차원 어레이의 구조, 사용 및 제조이다.
플래시 메모리를 이용하는 재프로그램가능 비휘발성 대량 데이터 저장 시스템의 사용은 컴퓨터 파일의 데이터, 카메라 사진 및 다른 유형의 호스트들에 의해 생성되고/되거나 사용되는 데이터를 저장하기 위해 광범위하게 보급되어 있다. 플래시 메모리의 대중적인 형태는 커넥터를 통해 호스트에 탈착가능하게 접속되는 카드이다. 상업적으로 이용가능한 다수의 상이한 플래스 메모리 카드들이 존재하며, 그 예들이 CompactFlash(CF), MultiMediaCard(MMC), SD(Secure Digital), miniSD, microSD, Memory Stick, Memory Stick Micro, xD-Picture Card, SmartMedia 및 TransFlash의 상표로 판매되고 있다. 이러한 카드들은 그 사양에 따른 고유의 기계적인 플러그들 및/또는 전기적 인터페이스와, 호스트의 일부로서 제공되거나 호스트에 접속되는 메이팅 리셉터클들로의 플러그를 갖는다.
폭넓게 사용되고 있는 플래시 메모리 시스템들의 다른 형태는 플래시 드라이브이며, 이는 호스트의 USB 리셉터클로 이를 플러깅함으로써 호스트에 접속하기 위한 Universal Serial Bus(USB) 플러그를 갖는 소형의 연장된 패키지 내의 휴대용 메모리 시스템이다. 그 양수인인 SanDisk Corporation은 Cruzer, Ultra 및 Extreme Contour 상표로 플래시 드라이브들을 판매한다. 플래시 메모리 시스템들의 또 다른 형태로, 통상적인 디스크 드라이브 대량 데이터 저장 시스템 대신 노트북 컴퓨터의 내부에서와 같이 호스트 시스템의 내부에 대량의 메모리가 영구적으로 설치된다. 이러한 형태의 대량 데이터 저장 시스템들의 각각은 일반적으로 동일한 유형의 플래시 메모리 어레이들을 포함한다. 또한, 이들 각각은 그 자체의 메모리 컨트롤러 및 드라이버들을 포함하지만, 메모리가 접속되는 호스트에 의해 실행되는 소프트웨어에 의해 적어도 일부 대신 제어되는 일부 메모리만의 시스템들도 있다. 플래시 메모리는 통상적으로 하나 이상의 집적 회로 칩들 및 다른 회로 칩 상의 컨트롤러 상에 형성된다. 하지만, 특히 호스트 내에 매립되는 컨트롤러를 포함하는 일부 메모리 시스템들에서, 메모리, 컨트롤러 및 드라이버들은 종종 단일 집적 회로 칩 상에 형성된다.
데이터가 호스트와 플래시 메모리 시스템들 사이에서 통신되는 2개의 주요한 기술들이 존재한다. 이들 중 하나에서, 시스템에 의해 생성되거나 수신된 데이터 파일들의 어드레스는 시스템에 대해 확립된 연속적인 논리적 어드레스 공간의 별개의 영역으로 매핑된다. 어드레스 공간의 범위는 시스템이 다룰 수 있는 어드레스들의 전체 범위를 담당하기에 통상적으로 충분하다. 일례로서, 자기 디스크 저장 드라이브들은 이러한 논리적 어드레스 공간을 통해 컴퓨터들 또는 다른 호스트 시스템들과 통신한다. 호스트 시스템은 FAT(file allocation table)에 의해 그 파일로 할당된 논리적 어드레스들을 계속 파악하고, 메모리 시스템은 데이터가 저장되는 물리적인 메모리 어드레스들로의 이러한 논리적 어드레스들의 맵을 유지한다. 상업적으로 이용가능한 대부분의 메모리 카드들 및 플래시 드라이브들은 이러한 유형의 인터페이스를 이용하는데, 이는 이것이 호스트들이 통상적으로 인터페이싱되었던 자기 디스크 드라이브들의 인터페이스를 에뮬레이팅하기 때문이다.
2개의 기술들 중 두번째에서, 전자 시스템에 의해 생성된 데이터 파일들은 고유하게 식별되고 이들의 데이터는 파일 내의 오프셋들에 의해 논리적으로 어드레싱된다. 이러한 파일 식별자들은 그 후에 물리적 메모리 위치로 메모리 시스템 내에서 직접 매핑된다. 호스트/메모리 시스템 인터페이스들의 양쪽 유형이 특허 출원 공보 US 2006/0184720 A1호에서와 같이 설명되고 대조된다.
플래시 메모리 시스템들은 이들 내에 저장되고 있는 데이터에 따라 메모리 셀들의 임계 레벨을 제어하는 전하를 개별적으로 저장하는 메모리 셀들의 어레이들을 갖는 집적 회로들을 이용한다. 도전성 플로팅(floating) 게이트들이 전하를 저장하기 위해 메모리 셀들의 일부로서 가장 통상적으로 제공되지만, 유전성 전하 트래핑 재료가 대안적으로 사용된다. NAND 아키텍처가 대용량의 대량 저장 시스템에 대해 사용되는 메모리 셀 어레이들에 대해 일반적으로 선호된다. NOR와 같은 다른 아키텍처들은 그 대신 소용량 메모리들에 대해 통상적으로 사용된다. NAND 플래시 어레이들과 플래시 메모리 시스템들의 일부로서의 그 동작의 예들은 미국 특허 5,570,315호, 5,774,397호, 6,046,935호, 6,373,746호, 6,456,528호, 6,522,580호, 6,643,188호, 6,771,536호, 6,781,877호 및 7,342,279호에 참조로써 포함될 수 있다.
메모리 셀 내에 저장된 데이터의 각 비트에 필요한 집적 회로 영역의 양은 해가 지남에 따라 현저하게 감소되었으며, 그 목표는 여전히 이를 더욱 감소시키는 것이다. 따라서, 플래시 메모리 시스템들의 비용 및 사이즈가 그 결과로서 감소되고 있다. NAND 어레이 아키텍처의 사용이 이에 기여하지만, 다른 접근법도 메모리 셀 어레이들의 사이즈를 감소시키는 데 채용되었다. 이러한 다른 접근법들 중 하나는 보다 통상적인 단일 어레이 대신에, 상이한 평면의 다른 것의 톱 상에 하나를 형성하는 것과 같이 반도체 기판 상에 복수의 2차원 메모리 셀 어레이들을 형성하는 것이다. 복수의 스택형 NAND 플래시 메모리 셀 어레이 평면들을 갖는 집적 회로의 예들이 미국 특허 7,023,739호 및 7,177,191호에 개시된다.
다른 유형의 재프로그램가능 비휘발성 메모리 셀은 도전 또는 비도전 상태(또는, 대안적으로 각각 저저항 상태 또는 고저항 상태) 중 어느 하나, 및 일부 추가적으로 부분적인 도전 상태로 설정될 수 있고 후속적으로 초기 조건으로 리셋될 때까지 그 상태에서 유지할 수 있는 가변 저항 메모리 엘리먼트들을 사용한다. 가변 저항 엘리먼트들은 이들이 2차원 어레이에서 서로 교차하는 2개의 수직으로 연장하는 도전체들(통상적으로 비트 라인들 및 워드 라인들) 사이에 개별적으로 접속된다. 이러한 엘리먼트들의 상태는 교차하는 도전체들 상에 인가되는 적절한 전압에 의해 통상적으로 변경된다. 선택되지 않은 저항성 엘리먼트들이 프로그램되거나 판독되고 있는 선택된 엘리먼트들의 상태로서 동일한 도전체들을 따라 접속되므로 이러한 전압들이 다수의 다른 선택되지 않은 저항성 엘리먼트들에도 필연적으로 인가되기 때문에, 이들을 통해 흐를 수 있는 누설 전류를 감소시키기 위해 다이오드들이 가변 저항성 엘리먼트들과 통상적으로 직렬로 접속된다. 다수의 메모리 셀들로 데이터 판독 및 프로그램 동작을 병렬로 수행하는 요구는 매우 많은 수의 다른 메모리 셀들에 판독 또는 프로그램 전압이 인가되는 것을 초래한다. 가변 저항 메모리 엘리먼트들과 연관된 다이오드들의 어레이의 예가 특허 출원 공보 US 2009/0001344 A1호에 개시된다.
본 발명의 목적은 재프로그램가능 비휘발성 메모리 셀 어레이 관하여, 반도체 기판 상에 형성된 메모리 저장 엘리먼트들의 3차원 어레이의 구조, 사용 및 제조 방법을 제공함에 있다.
본 발명의 일반적인 구조에 따르면, 3D 메모리는 x, y 및 z 방향을 갖는 직교 좌표에 의해 규정되는 3차원 패턴으로 배열되고, z 방향으로 적층된 복수의 평행 평면들을 갖는 메모리 엘리먼트들을 포함한다. 각 평면 내의 메모리 엘리먼트들은 복수의 글로벌 비트 라인들과 탠덤형으로 연결된 복수의 비교적 짧은 로컬 비트 라인들과 워드 라인들에 의해 액세스된다. 복수의 로컬 비트 라인들은 x 방향의 행과 y 방향의 열의 2차원 직사각형 어레이로 배열되고 복수의 평면들을 통하는 z 방향이다. 각 평면 내의 복수의 워드 라인들은 x 방향으로 연장되고 개별 평면들 내의 복수의 로컬 비트 라인들 사이에서 y 방향으로 이격되고 이들로부터 분리된다. 비휘발성, 재프로그램가능 엘리먼트는, 메모리 엘리먼트들의 그룹이 공통 워드 라인과 로컬 비트 라인들의 행에 의해 병렬로 액세스가능한 워드 라인과 로컬 비트 라인에 의해 액세스가능하고 워드 라인과 로컬 비트 라인 사이의 교차점 부근에 위치된다.
메모리는 3D 저항성 메시의 구조를 갖는다. 3차원 어레이에서 사용되는 메모리 엘리먼트들은 가변 저항성 메모리 엘리먼트들인 것이 바람직하다. 즉, 개별 메모리 엘리먼트들의 저항(따라서 도전성의 반대임)은 엘리먼트가 연결되는 수직하게 교차하는 도전체 양단에 인가된 전압의 결과로서 통상적으로 변한다. 가변 저항성 엘리먼트의 종류에 따라서, 상태는 양단의 전압, 이를 통해 흐르는 전류의 레벨, 양단의 전계량, 인가되는 열의 레벨 등에 응답하여 변할 수 있다. 몇몇 가변 저항성 엘리먼트 재료에 있어서, 변화가 발생하는 방향과 그 도전 상태가 변하는 때를 결정하는 것은 엘리먼트에 전압, 전류, 전계, 열 등이 인가되는 시간량이다. 이러한 상태 변화 동작들 사이에서, 메모리 엘리먼트의 저항은 변하지 않고 유지되어, 비휘발성이다. 위에서 요약한 3차원 어레이 아키텍처는 다른 특성 및 동작 특징을 갖는 이러한 광범위한 재료로부터 선택된 메모리 엘리먼트 재료로 구현될 수 있다.
3D 메모리는 메모리 엘리먼트들의 하나의 행에 배타적으로 연결된 각 워드 라인을 갖는 단일측 워드 라인 아키텍처를 갖는 것이 바람직하다. 이것은, 메모리 엘리먼트들의 2개의 행들 사이에서 하나의 워드 라인을 공유하고 워드 라인들을 가로질러 어레이에 걸쳐 메모리 엘리먼트를 링크하는 대신 각 메모리 엘리먼트들의 행에 대해 하나의 워드 라인을 제공함으로써 달성된다. 단일측 워드 라인 아키텍처는 메모리 엘리먼트들의 2개의 행들 사이에서 하나의 워드 라인을 공유하는 대신 메모리 엘리먼트들의 각 행에 대하여 배타적으로 워드 라인을 제공함으로써 워드 라인들에 가로질러 어레이에 걸쳐 메모리 엘리먼트들을 링크하는 것을 회피한다. 메모리 엘리먼트들의 행 또한 로컬 비트 라인들의 대응 행에 의해 액세스되고 있지만, 로컬 비트 라인들의 인접 행들 사이의 커플링이 존재하지 않으므로 워드 라인 외부로의 누설 전류가 없다. 이것은 저항성 메시에 걸친 누설을 감소시키는 것을 돕는다.
수직 비트 라인들 및 수평 워드 라인들의 효율적인 디코딩
메모리 엘리먼트들의 3차원 어레이가 반도체 기판 위의 다른 거리에 위치된 복수층의 평면들에 걸쳐 형성된다. 메모리 엘리먼트들은 이들 양단에 인가되고 있는 전압차에 응답하여 전기적 도전성의 레벨을 가역적으로 변경시킨다. 3차원 어레이는 평면의 복수의 층들을 통해 기판으로부터의 기둥 라인들의 2차원 어레이를 포함한다. 기둥 라인들의 제 1 세트는 각 평면 상에서 워드 라인들의 어레이와 함께 메모리 엘리먼트들로 액세스하기 위한 로컬 비트 라인들로서 동작한다. 기둥 라인들의 제 2 세트는 워드 라인에 연결된다. 기판 상의 금속 라인들의 어레이는 기둥 라인들에 스위칭가능하게 연결되어 기둥 라인들의 제 1 및 제 2 세트들로의 액세스를 제공함으로써 3차원 어레이의 비트 라인들 및 워드 라인들에 대해 각각 액세스를 제공한다.
이것은 비트 라인들 및 워드 라인들을 디코딩하기 위한 고도의 스케일가능한 아키텍처를 제공한다. 예를 들어, 저항성 메시 내의 누설의 원인 중 하나는 개별 워드 라인들의 길이에 따른 유한한 저항 때문이다. 워드 라인은 그 저항을 감소시키기 위하여 분할될 수 있다. 분할된 워드 라인들은 증가된 수의 세그먼트들에 대해 기둥 라인들 및 금속 라인들의 더 많은 수를 사용함으로써 용이하게 액세스될 수 있다.
신규한 3차원 가변 저항성 엘리먼트 메모리 시스템의 다양한 양태들, 이점들, 특징들 및 상세사항이 후속하는 그 실시예들의 설명에 포함되며, 이 설명은 첨부도면과 함께 연계하여 이해되어야 한다.
본 명세서에서 참조되는 모든 특허, 특허 출원, 논문, 기타 공보, 문서 및 글은 그 전체가 순전히 참조로써 통합되었다. 통합된 문헌, 문서 또는 글 중 임의의 것과 본 출원 사이의 어느 정도까지의 용어 사용 또는 정의에 있어서의 불일치 또는 충돌에 대해, 본 출원의 용어 사용과 정의가 우선할 것이다.
본 발명은 재프로그램가능 비휘발성 메모리 셀 어레이 관하여, 반도체 기판 상에 형성된 메모리 저장 엘리먼트들의 3차원 어레이의 구조, 사용 및 제조 방법을 제공할 수 있다.
도 1은 가변 저항 메모리 엘리먼트들의 3차원 어레이의 일부의 등가 회로이며, 여기에서 어레이는 수직 비트 라인들을 갖는다.
도 2는 도 1의 메모리 셀 어레이를 이용하는 재프로그램가능 비휘발성 메모리 시스템의 개략 블록도이며, 메모리 시스템과 호스트 시스템의 접속을 나타낸다.
도 3은 일부 구조가 추가된 도 1의 3차원 어레이의 2개의 평면들과 기판의 평면도를 제공한다.
도 4는 그 내부에서 데이터를 프로그램하는 효과를 나타내기 위해 주석이 달린, 도 3의 평면들 중 하나의 일부의 확대도이다.
도 5는 데이터를 판독하는 효과를 나타내기 위해 주석이 달린, 도 3의 평면들 중 하나의 일부의 확대도이다.
도 6은 예시적인 메모리 저장 엘리먼트를 도시한다.
도 7은 그 구현의 제 1 구체예에 따른 도 1에 도시된 3차원 어레이의 일부의 투시도이다.
도 8은 그 구현의 제 2 구체예에 따른 도 1에 도시된 3차원 어레이의 일부의 단면도이다.
도 9 내지 14는 도 8의 3차원 어레이 예를 형성하는 프로세스를 도시한다.
도 15는 그 구현의 제 3 구체예에 따른 도 1에 도시된 3차원 어레이의 일부의 단면이다.
도 16은 도 1 및 도 3에 도시된 3D 메모리의 복수의 평면에 걸쳐 판독 바이어스 전압 및 전류 누설을 도시한다.
도 17은 로컬 비트 라인들의 세트에 대한 향상된 액세스를 위한 더블-글로벌-라인 아키텍처를 갖는 3차원 메모리를 도시한다.
도 18은 도 17의 더블-글로벌-라인 아키텍처 3D 어레이에서의 누설 전류의 제거를 도시한다.
도 19는 단일측 워드 라인 아키텍처를 개략적으로 도시한다.
도 20은 단일측 워드 라인 아키텍처를 갖는 3D 어레이의 하나의 평면 및 기판을 도시한다.
도 21은 도 19 및 20의 단일측 워드-라인 아키텍처 3-D 어레이에서의 누설 전류의 제거를 도시한다.
도 22는 도 19에 도시된 단일측 워드 라인 아키텍처를 갖는 3D 어레이의 일부의 투시도이다.
도 23은 수직 로컬 비트 라인들과 수평으로 형성된 액티브 메모리 엘리먼트들과 다이오드들을 갖는 바람직한 3D 메모리 구조를 도시한다.
도 24a는 R/W 엘리먼트 및 교차점에서 워드 라인과 비트 라인의 쌍 사이에 형성된 다이오드를 더욱 상세하게 도시한다.
도 24b는 워드 라인(340)과 로컬 비트 라인(330)의 각 교차점 사이에서 직렬로 연결된 R/W 메모리 엘리먼트(346)와 다이오드(336)의 등가 회로를 개략적으로 도시한다.
도 25a는 FEOL 베이스층의 톱(top)에 형성되고 있는 다중층 구조로서의 BEOL 부분의 형성을 도시한다.
도 25b는 복수의 로컬 비트 라인들(330)이 도 25a의 3D 구조에서 형성되는 트렌치의 형성을 도시한다.
도 25c는 도 25b에서의 로컬 비트 라인들의 형성을 도시한다.
도 25d는 계층화된 3D 구조에 수평으로 액세스하는 입구의 형성을 도시한다.
도 25e는 각 층의 구조를 형성하기 위한 오목한 공간들의 형성을 도시한다.
도 25f는 모든 오목한 공간들의 각각에 대한 워드 라인에 선행하는 R/W층의 형성을 도시한다.
도 25g는 x-방향에 따른 로컬 비트 라인 슬래브의 제 1 제거 부분에 의한 개별 로컬 비트 라인 열들의 형성을 도시한다.
도 26a는 상이한 층들에서의 오프셋을 제공하기 위해 계단식으로 된 3D 구조를 도시한다.
도 26b는 라이저(riser) 열에 의해 각 워드 라인들로 연결하는 표면 금속 라인들의 형성을 도시한다.
도 27은 도 22에 도시된 글로벌 비트 라인들의 일부를 글로벌 워드 라인들로서 기능하도록 사용하는 것과 같이, 워드 라인들이 3D 구조의 베이스 부분에서 금속 와이어들에 의해 액세스되는 다른 실시예를 도시한다.
도 28은 글로벌 라인들과 선택 디바이스들의 세트를 통해 3D 메모리 어레이에서의 수직 비트 라인들과 수평 워드 라인들의 효율적인 디코딩을 도시한다.
도 29는 도 28에 도시된 3D 어레이에 대한 제 1 아키텍처에 따른 워드 라인들과 R/W 엘리먼트들에 대한 BEOL(3D 메모리의 톱 부분)을 도시한다.
도 30a는 BEOL이 도 29의 제 1 아키텍처를 가질 경우에 단위 블록의 FEOL 레이아웃의 제 1 실시예를 도시한다.
도 30b는 BEOL이 도 29의 제 1 아키텍처를 가질 경우에 단위 블록의 FEOL 레이아웃의 제 2 실시예를 도시한다.
도 30c는 BEOL이 도 29의 제 1 아키텍처를 가질 경우에 단위 블록의 FEOL 레이아웃의 제 3 실시예를 도시한다.
도 31은 도 28에 도시된 3D 어레이에 대한 제 2 아키텍처에 따른 워드 라인들 및 R/W 엘리먼트들에 대한 BEOL(3D 메모리의 톱 부분) 레이아웃을 도시한다.
도 32는 도 31의 BEOL 레이아웃의 y-z 평면에서의 단면을 도시한다.
도 33은 BEOL이 도 31의 제 2 아키텍처를 가질 경우에 단위 블록의 FEOL 레이아웃의 제 1 실시예를 도시한다.
도 34는 주변 회로들을 포함하는 전체 3D 어레이의 개략적인 평면도를 도시한다.
도 2는 도 1의 메모리 셀 어레이를 이용하는 재프로그램가능 비휘발성 메모리 시스템의 개략 블록도이며, 메모리 시스템과 호스트 시스템의 접속을 나타낸다.
도 3은 일부 구조가 추가된 도 1의 3차원 어레이의 2개의 평면들과 기판의 평면도를 제공한다.
도 4는 그 내부에서 데이터를 프로그램하는 효과를 나타내기 위해 주석이 달린, 도 3의 평면들 중 하나의 일부의 확대도이다.
도 5는 데이터를 판독하는 효과를 나타내기 위해 주석이 달린, 도 3의 평면들 중 하나의 일부의 확대도이다.
도 6은 예시적인 메모리 저장 엘리먼트를 도시한다.
도 7은 그 구현의 제 1 구체예에 따른 도 1에 도시된 3차원 어레이의 일부의 투시도이다.
도 8은 그 구현의 제 2 구체예에 따른 도 1에 도시된 3차원 어레이의 일부의 단면도이다.
도 9 내지 14는 도 8의 3차원 어레이 예를 형성하는 프로세스를 도시한다.
도 15는 그 구현의 제 3 구체예에 따른 도 1에 도시된 3차원 어레이의 일부의 단면이다.
도 16은 도 1 및 도 3에 도시된 3D 메모리의 복수의 평면에 걸쳐 판독 바이어스 전압 및 전류 누설을 도시한다.
도 17은 로컬 비트 라인들의 세트에 대한 향상된 액세스를 위한 더블-글로벌-라인 아키텍처를 갖는 3차원 메모리를 도시한다.
도 18은 도 17의 더블-글로벌-라인 아키텍처 3D 어레이에서의 누설 전류의 제거를 도시한다.
도 19는 단일측 워드 라인 아키텍처를 개략적으로 도시한다.
도 20은 단일측 워드 라인 아키텍처를 갖는 3D 어레이의 하나의 평면 및 기판을 도시한다.
도 21은 도 19 및 20의 단일측 워드-라인 아키텍처 3-D 어레이에서의 누설 전류의 제거를 도시한다.
도 22는 도 19에 도시된 단일측 워드 라인 아키텍처를 갖는 3D 어레이의 일부의 투시도이다.
도 23은 수직 로컬 비트 라인들과 수평으로 형성된 액티브 메모리 엘리먼트들과 다이오드들을 갖는 바람직한 3D 메모리 구조를 도시한다.
도 24a는 R/W 엘리먼트 및 교차점에서 워드 라인과 비트 라인의 쌍 사이에 형성된 다이오드를 더욱 상세하게 도시한다.
도 24b는 워드 라인(340)과 로컬 비트 라인(330)의 각 교차점 사이에서 직렬로 연결된 R/W 메모리 엘리먼트(346)와 다이오드(336)의 등가 회로를 개략적으로 도시한다.
도 25a는 FEOL 베이스층의 톱(top)에 형성되고 있는 다중층 구조로서의 BEOL 부분의 형성을 도시한다.
도 25b는 복수의 로컬 비트 라인들(330)이 도 25a의 3D 구조에서 형성되는 트렌치의 형성을 도시한다.
도 25c는 도 25b에서의 로컬 비트 라인들의 형성을 도시한다.
도 25d는 계층화된 3D 구조에 수평으로 액세스하는 입구의 형성을 도시한다.
도 25e는 각 층의 구조를 형성하기 위한 오목한 공간들의 형성을 도시한다.
도 25f는 모든 오목한 공간들의 각각에 대한 워드 라인에 선행하는 R/W층의 형성을 도시한다.
도 25g는 x-방향에 따른 로컬 비트 라인 슬래브의 제 1 제거 부분에 의한 개별 로컬 비트 라인 열들의 형성을 도시한다.
도 26a는 상이한 층들에서의 오프셋을 제공하기 위해 계단식으로 된 3D 구조를 도시한다.
도 26b는 라이저(riser) 열에 의해 각 워드 라인들로 연결하는 표면 금속 라인들의 형성을 도시한다.
도 27은 도 22에 도시된 글로벌 비트 라인들의 일부를 글로벌 워드 라인들로서 기능하도록 사용하는 것과 같이, 워드 라인들이 3D 구조의 베이스 부분에서 금속 와이어들에 의해 액세스되는 다른 실시예를 도시한다.
도 28은 글로벌 라인들과 선택 디바이스들의 세트를 통해 3D 메모리 어레이에서의 수직 비트 라인들과 수평 워드 라인들의 효율적인 디코딩을 도시한다.
도 29는 도 28에 도시된 3D 어레이에 대한 제 1 아키텍처에 따른 워드 라인들과 R/W 엘리먼트들에 대한 BEOL(3D 메모리의 톱 부분)을 도시한다.
도 30a는 BEOL이 도 29의 제 1 아키텍처를 가질 경우에 단위 블록의 FEOL 레이아웃의 제 1 실시예를 도시한다.
도 30b는 BEOL이 도 29의 제 1 아키텍처를 가질 경우에 단위 블록의 FEOL 레이아웃의 제 2 실시예를 도시한다.
도 30c는 BEOL이 도 29의 제 1 아키텍처를 가질 경우에 단위 블록의 FEOL 레이아웃의 제 3 실시예를 도시한다.
도 31은 도 28에 도시된 3D 어레이에 대한 제 2 아키텍처에 따른 워드 라인들 및 R/W 엘리먼트들에 대한 BEOL(3D 메모리의 톱 부분) 레이아웃을 도시한다.
도 32는 도 31의 BEOL 레이아웃의 y-z 평면에서의 단면을 도시한다.
도 33은 BEOL이 도 31의 제 2 아키텍처를 가질 경우에 단위 블록의 FEOL 레이아웃의 제 1 실시예를 도시한다.
도 34는 주변 회로들을 포함하는 전체 3D 어레이의 개략적인 평면도를 도시한다.
우선 도 1을 참조하면, 3차원 메모리(10)의 아키텍처가 이러한 메모리의 일부의 등가 회로의 형태로 개략적이고 일반적으로 도시된다. 이것은 앞에서 요약한 3차원 어레이의 구체적인 예이다. 표준 3차원 직교 좌표계(11)가 기준으로 사용되며, 벡터 x, y 및 z의 각각의 방향은 다른 2개에 대해 직교한다.
내부 메모리 엘리먼트들을 외부 데이터 회로들과 선택적으로 접속하기 위한 회로는 반도체 기판(13)으로 형성되는 것이 바람직하다. 이러한 구체예에서, 선택 또는 스위칭 디바이스 Qxy의 2차원 어레이가 사용되며, 여기에서, x는 x 방향에서의 디바이스의 상대적인 위치를 부여하고, y는 y 방향에서의 그 상대적인 위치를 부여한다. 개별 디바이스 Qxy는 예를 들어 선택 게이트 또는 선택 트랜지스터일 수 있다. 글로벌 비트 라인들(GBLx)은 y 방향으로 연장되고, 아래첨자에 의해 표기되는 x 방향으로의 상대적인 위치를 갖는다. 글로벌 비트 라인들(GBLx)은 x 방향으로 동일한 위치를 갖는 선택 디바이스들 Q의 소스 또는 드레인에 개별적으로 접속가능하지만, 판독 동안 또한 통상적으로 프로그래밍 동안 특정 글로벌 비트 라인에 접속된 단지 하나의 선택 디바이스가 그 시간에 온된다. 개별 선택 디바이스들 Q의 소스 또는 드레인 중 다른 쪽은 로컬 비트 라인들(LBLxy) 중 하나에 접속된다. 로컬 비트 라인들은 z 방향으로 수직으로 연장되며, x(행) 및 y(열) 방향으로의 2차원 어레이를 형성한다.
로컬 비트 라인들 중 하나의 세트(본 예에서는 하나의 행으로 지정됨)를 대응하는 글로벌 비트 라인들에 접속시키기 위하여, 제어 게이트 라인들 SGy가 x 방향으로 연장되며, y 방향으로 공통 위치를 갖는 선택 디바이스들 Qxy의 단일 행의 제어 단자들(게이트들)에 접속한다. 따라서, 선택 디바이스들 Qxy는 어느 시간에 (y 방향으로 동일한 위치를 갖는) x 방향으로 로컬 비트 라인들(LBLxy) 중 하나의 행을, 어느 제어 게이트 라인들 SGy가 접속되는 선택 디바이스를 온시키는 전압을 수신하는지에 따라서, 글로벌 비트 라인들(GBLx) 중 대응하는 것들에 접속시킨다. 나머지 제어 게이트 라인들은 이들의 접속된 선택 디바이스들을 오프로 유지하는 전압을 수신한다. 하나의 선택 디바이스(Qxy)만이 로컬 비트 라인들(LBLxy)의 각각과 함께 사용되므로, x 및 y 방향으로의 반도체 기판을 가로지르는 어레이의 피치는 매우 작게 만들어질 수 있어, 메모리 저장 엘리먼트들의 밀도가 크게 될 수 있다는 점에 유의할 수 있다.
메모리 저장 엘리먼트들 Mzxy은 기판(13) 위의 z 방향으로의 상이한 거리들에 위치된 복수의 평면들에 형성된다. 2개의 평면 1 및 2가 도 1에 도시되지만, 통상적으로 4, 6 또는 그 보다도 많을 것이다. 거리 z에 있는 각 평면에서, 워드 라인들 WLzy는 x 방향으로 연장되고 로컬 비트 라인들(LBLxy) 사이에서 y 방향으로 이격된다. 각 평면의 워드 라인들 WLzy는 워드 라인들의 어느 한 측 상의 로컬 비트 라인들 LBLxy 중 인접한 2개와 각각 교차한다. 개별 메모리 저장 엘리먼트들 Mzxy는 하나의 로컬 비트 라인 LBLxy와 이러한 개별 교차점에 인접하는 하나의 워드 라인 WLzy 사이에 연결된다. 따라서, 개별 메모리 엘리먼트 Mzxy는 그 사이에 메모리 엘리먼트가 연결되는 로컬 비트 라인 LBLxy와 워드 라인 WLzy 상에 적절한 전압을 인가함으로써 다루어질 수 있다. 기존 상태로부터 원하는 새로운 상태로 메모리 엘리먼트의 상태를 변화시키기 위해 필요한 전기적 자극을 제공하기 위해 전압이 선택된다. 이러한 전압의 레벨, 구간 및 다른 특성은 메모리 엘리먼트에 사용되는 재료에 의존한다.
3차원 메모리 셀 구조의 각 "평면"은 적어도 2개의 층으로 통상적으로 형성되며, 도전성 워드 라인들 WLzy가 위치되는 하나와 유전 재료의 다른 하나가 평면들을 서로 전기적으로 격리시킨다. 추가적인 층들이 예를 들어 메모리 엘리먼트들 Mzxy의 구조에 따라 존재할 수도 있다. 평면들이 반도체 기판 상에 서로의 톱 상에 적층되며, 로컬 비트 라인들 LBLxy는 로컬 비트 라인들이 연장하는 각 평면의 저장 엘리먼트들 Mzxy에 연결된다.
도 2는 도 1의 3차원 메모리(10)를 사용할 수 있는 예시적인 메모리 시스템의 블록도이다. 데이터 입력-출력 회로들(21)은 어드레싱되는 저장 엘리먼트들 Mzxy에 저장된 데이터를 나타내는 아날로그 전기량을 도 1의 글로벌 비트-라인들 GBLx를 통해 병렬로 (프로그래밍 동안) 제공하고, (판독 동안) 수신하기 위해 연결된다. 회로들(21)은 판독 동안 이러한 전기량을 디지털 데이터 값들로 변환시키기 위한 감지 증폭기들을 통상적으로 포함하며, 그 후에 디지털 값들은 라인들(23)을 통해 메모리 시스템 컨트롤러(25)로 전달된다. 반대로, 어레이(10)로 프로그래밍되는 데이터는 컨트롤러(25)에 의해 입력-출력 회로들(21)로 전송되며, 이는 그 후에 글로벌 비트 라인들 GBLx 상에 적절한 전압을 인가함으로써 이 데이터를 어드레싱되는 메모리 엘리먼트로 프로그램한다. 이진 연산을 위해, 하나의 전압 레벨이 통상적으로 글로벌 비트 라인 상에 인가되어 이진값 "1"을 나타내고, 다른 전압 레벨이 이진값 "0"을 나타낸다. 메모리 엘리먼트들은 각각의 워드 라인 선택 회로(27)와 로컬 비트 라인 회로들(29)에 의해 워드 라인들 WLzy 및 선택 게이트 제어 라인들 SGy 상에 인가되는 전압에 의해 판독 또는 프로그래밍을 위해 어드레싱된다. 도 1의 특정 3차원 어레이에서, 선택된 워드 라인과 선택 디바이스들 Qxy를 통해 글로벌 비트 라인들 GBLx로 일 시점에서 연결되는 로컬 비트 라인들 LBLxy 중 임의의 것 사이에 있는 메모리 엘리먼트들은 선택 회로들(27, 29)을 통해 인가되는 적절한 전압에 의해 프로그래밍 또는 판독을 위해 어드레싱될 수 있다.
메모리 시스템 컨트롤러(25)는 호스트 시스템(31)으로부터 데이터를 수신하고, 호스트 시스템(31)으로 데이터를 송신한다. 컨트롤러(25)는 이러한 데이터를 일시적으로 저장하고 정보를 연산하기 위한 상당한 양의 랜덤-액세스-메모리(RAM)(34)를 통상적으로 포함한다. 판독 또는 프로그래밍되고 있는 데이터의 커맨드들, 상태 신호들 및 어드레스들도 컨트롤러(25)와 호스트(31) 사이에서 교환된다. 메모리 시스템은 매우 다양한 호스트 시스템들과 동작한다. 이들은 개인용 컴퓨터들(PC들), 랩톱 및 다른 휴대용 컴퓨터들, 셀룰라 폰들, 개인용 디지털 장비(PDA들), 디지털 스틸 카메라들, 디지털 무비 카메라들 및 휴대용 오디오 플레이어들을 포함한다. 호스트는 통상적으로 하나 이상의 유형의 메모리 카드 또는 메모리 시스템의 메이팅(mating) 메모리 시스템 플러그(35)를 위한 내장형 리셉터클(33)을 포함하지만, 일부 호스트들은 메모리 카드가 플러깅되는 어댑터들의 사용을 필요로 하며 다른 것들은 이들 사이에 케이블의 사용을 필요로 한다. 대안적으로, 메모리 시스템은 그 필수 부분으로서 호스트 시스템에 내장될 수 있다.
메모리 시스템 컨트롤러(25)는 호스트로부터 수신된 커맨드들을 디코더/드라이버 회로들(37)로 전달한다. 마찬가지로, 메모리 시스템에 의해 생성된 신호들은 회로들(37)로부터 컨트롤러(25)로 전달된다. 회로들(37)은, 컨트롤러가 메모리 연산의 거의 모두를 제어하는 경우에 단순한 논리 회로들일 수 있거나, 부여된 커맨드들을 수행하는 데 필요한 반복적인 메모리 연산들의 적어도 일부를 제어하는 상태 머신을 포함할 수 있다. 디코딩 커맨드들로부터 유래하는 제어 신호들은 회로들(37)로부터 워드 라인 선택 회로들(27), 로컬 비트 라인 선택 회로들(29) 및 데이터 입력-출력 회로들(21)로 인가된다. 또한, 호스트로부터의 커맨드를 수행하기 위하여 어레이(10) 내에서 액세스되는 메모리 엘리먼트들의 물리적인 어드레스들을 전달하는, 컨트롤러로부터의 어드레스 라인들(39)이 회로들(27, 29)에 연결된다. 물리적 어드레스들은 호스트 시스템(31)으로부터 수신된 논리적 어드레스들에 대응하며, 컨트롤러(25) 및/또는 디코더/드라이버(37)에 의해 변환이 이루어진다. 그 결과, 회로들(29)은 선택 디바이스들 Qxy의 제어 엘리먼트들 상에 적절한 전압을 인가함으로써 어레이(10) 내의 지정된 저장 엘리먼트들을 부분적으로 어드레싱하여 선택된 로컬 비트 라인들(LBLxy)을 글로벌 비트 라인들(GBLx)에 연결한다. 어드레싱은 어레이의 워드 라인들 WLzy에 적절한 전압을 인가하는 회로들(27)에 의해 완료된다.
도 2의 메모리 시스템이 도 1의 3차원 메모리 엘리먼트 어레이(10)를 사용하지만, 시스템은 이러한 어레이 아키텍처만의 사용에 한정되지 않는다. 소정의 메모리 시스템이 대안적으로 NAND 메모리 셀 어레이 아키텍처, 자기 디스크 드라이브 또는 몇몇 다른 유형의 메모리를 갖는 플래시와 같은 플래시 메모리를 포함하는 또 다른 유형의 메모리와 이러한 유형의 메모리를 결합할 수 있다. 다른 유형의 메모리는 그 자체의 컨트롤러를 가질 수 있거나 일부 경우에 특히 연산 레벨에서 2개 유형의 메모리 사이에 어느 정도의 호환성이 있는 경우에 3차원 메모리 셀 어레이(10)를 갖는 컨트롤러(25)를 공유할 수 있다.
도 1의 어레이의 메모리 엘리먼트들 Mzxy의 각각이 진입 데이터에 따라 그 상태를 변경하거나 그 기존 저장 상태를 판독하기 위해 개별적으로 어드레싱될 수 있지만, 병렬로 복수의 메모리 엘리먼트들의 단위로 어레이를 프로그램하고 판독하는 것이 확실히 바람직하다. 도 1의 3차원 어레이에서, 하나의 평면 상의 메모리 엘리먼트들의 하나의 행은 병렬로 프로그램 및 판독된다. 병렬로 연산되는 메모리 엘리먼트들의 개수는 선택된 워드 라인에 연결된 메모리 엘리먼트들의 개수에 따른다. 일부 어레이들에서, 그 길이를 따라 연결된 메모리 엘리먼트들의 전체 개수의 일부만이 병렬 연산을 위해 어드레싱될 수 있도록, (도 1에 미도시된) 워드 라인들이 분할될 수 있으며, 즉 메모리 엘리먼트들이 세그먼트들 중 선택된 하나에 연결된다.
그 데이터가 쓰여지지 않게 된 이전에 프로그램된 메모리 엘리먼트들은 이들이 이전에 프로그램된 상태로부터 어드레싱되고 재프로그램될 수 있다. 따라서, 병렬로 재프로그램되고 있는 메모리 엘리먼트들의 상태는 이들 중에서 상이한 개시 상태를 매우 종종 가질 것이다. 이는 다수의 메모리 엘리먼트 재료들에 대해 수용가능하지만, 이들이 재프로그램되기 전에 메모리 엘리먼트들의 그룹을 통상 상태로 리셋하는 것이 통상적으로 바람직하다. 이를 위해서, 메모리 엘리먼트들이 블록들로 그룹화되며, 이들을 후속적으로 프로그램하기 위한 준비에서 각 블록의 메모리 엘리먼트들은 공통 상태, 바람직하게는 프로그램된 상태 중 하나로 동시에 리셋된다. 사용되고 있는 메모리 엘리먼트 재료가 제 2 상태로부터 다시 제 1 상태로 변경되는 데 걸리는 시간보다 현저히 짧은 시간에 제 1 상태로부터 제 2 상태로 변경함으로써 특징화되면, 보다 긴 시간이 드는 전이가 이루어지도록 리셋 연산이 바람직하게 선택된다. 그러면 프로그래밍은 리셋보다 빠르게 수행된다. 쓰여지지 않는 데이터 외에 아무것도 포함하지 않는 메모리 엘리먼트들의 블록들을 리셋하는 것은 통상적으로 백그라운드에서의 경우의 높은 퍼센티지로 통상적으로 달성되어, 메모리 시스템의 프로그래밍 성능에 악영향을 주지 않으므로, 보다 긴 리셋 시간은 통상적으로 문제가 되지 않는다.
메모리 엘리먼트들의 블록 리셋의 사용으로, 가변 저항 메모리 엘리먼트들의 3차원 어레이가 현재 플래시 메모리 셀 어레이들과 유사한 방식으로 연산될 수 있다. 통상 상태로의 메모리 엘리먼트들의 블록의 리셋은 플래시 메모리 셀들의 블록을 삭제된 상태로 삭제하는 것에 대응한다. 여기에서 메모리 엘리먼트들의 개별 블록들은 저장 엘리먼트들의 복수의 페이지들로 추가적으로 분할될 수 있으며, 여기에서 페이지의 메모리 엘리먼트들은 함께 프로그램되고 판독된다. 이것은 플래시 메모리들의 페이지들의 사용과 같다. 개별 페이지의 메모리 엘리먼트들은 함께 프로그램되고 판독된다. 물론, 프로그램할 때, 이러한 메모리 엘리먼트들은 리셋 상태로 나타내어지고 리셋 상태로부터 변경되지 않는 데이터를 저장한다. 이들에 저장되고 있는 데이터를 나타내기 위하여 다른 상태로 변경될 필요가 있는 페이지의 메모리 엘리먼트들은 프로그래밍 연산에 의해 변경된 이들의 상태를 갖는다.
이러한 블록들 및 페이지들의 사용의 예가 도 3에 도시되며, 도 3은 도 1의 어레의 평면 1 및 2의 개략 평면도를 제공한다. 각 평면을 횡으로 연장하는 상이한 워드 라인들 WLzy 및 평면들을 관통하여 연장하는 로컬 비트 라인들 LBLxy가 2차원으로 도시된다. 평면의 단일한 하나에서 개별 블록들은 하나의 워드 라인 또는 워드 라인들이 분할된다면 워드 라인의 하나의 세그먼트의 양측에 연결된 메모리 엘리먼트들로 이루어진다. 따라서, 매우 많은 수의 이러한 블록들이 어레이의 각 평면에 존재한다. 도 3에 도시된 블록에서, 하나의 워드 라인 WL12의 양측에 연결된 메모리 엘리먼트들 M114, M124, M134, M115, M125 및 M135의 각각이 블록을 형성한다. 물론, 워드 라인의 길이에 따라 연결된 다수의 더 많은 메모리 엘리먼트들이 있을 것이지만, 이들 중 일부만을 단순화를 위해 도시하였다. 각 블록의 메모리 엘리먼트들은 단일 워드 라인과 로컬 비트 라인들 중 상이한 하나 사이에, 즉 도 3에 도시한 블록에 있어서, 워드 라인 WL12와 각각의 로컬 비트 라인들 LBL12, LBL22, LBL32, LBL13, LBL23 및 LBL33 사이에 연결된다.
페이지도 도 3에 도시된다. 설명되는 구체적인 실시예에서 블록당 2 페이지가 존재한다. 하나의 페이지는 블록의 워드 라인의 일측에 따른 메모리 엘리먼트들에 의해 형성되고, 다른 페이지는 워드 라인의 대향측에 따른 메모리 엘리먼트들에 의해 형성된다. 도 3에 마킹된 예시적인 페이지는 메모리 엘리먼트들 M114, M124 및 M134에 의해 형성된다. 물론, 한번에 대량의 데이터를 프로그램 및 판독할 수 있도록 페이지는 통상적으로 매우 많은 수의 메모리 엘리먼트들을 가질 것이다. 도 3의 페이지의 저장 엘리먼트들의 일부만이 설명의 단순화를 위해 포함된다.
도 2의 메모리 시스템의 어레이(10)로서 동작할 때, 도 1 및 3의 메모리 어레이의 예시적인 리셋, 프로그래밍 및 판독 연산에 대해 이하 설명한다. 이 예들에 있어서, 메모리 엘리머트들 Mzxy의 각각은 메모리 엘리먼트 양단의 상이한 극성의 전압(또는 전류)을 가하거나 동일한 극성이지만 다른 크기 및/또는 구간의 전압을 가함으로써 상이한 저항의 2개의 안정한 상태 사이에서 스위칭될 수 있는 비휘발성 메모리 재료를 포함하는 것으로 이해된다. 예를 들어, 한 종류의 재료가 엘리먼트를 통해 한 방향으로 전류를 통과시킴으로써 고저항 상태로 되고, 엘리먼트를 통해 다른 방향으로 전류를 통과시킴으로써 저저항 상태로 될 수 있다. 또는, 동일한 전압 극성을 사용하는 스위칭의 경우에는, 하나의 엘리먼트가 고저항 상태로 스위칭하기 위해 보다 높은 전압과 보다 짧은 시간을 필요로 할 수 있고, 저저항 상태로 스위칭하기 위해 보다 낮은 전압과 보다 긴 시간을 필요로 할 수 있다. 이것은 메모리 엘리먼트 상태에 따라 "0" 또는 "1" 중 어느 하나인 데이터의 1 비트의 저장을 나타내는 개별 메모리 엘리먼트들의 2개 메모리 상태이다.
메모리 엘리먼트들을 리셋(삭제)하기 위해 블록 내의 메모리 엘리먼트들이 고저항 상태로 된다. 이 상태는 현재 플래시 메모리 어레이에서 사용되는 관행에 따라 논리 데이터 상태 "1"로서 표기되지만, 대안적으로 "0"이 되게 표기될 수 있다. 도 3의 예에서 도시된 바와 같이, 블록은 하나의 워드 라인 WL 또는 그 세그먼트에 전기적으로 연결되는 모든 메모리 엘리먼트들을 포함한다. 블록은 함께 리셋되는 어레이 내의 메모리 엘리먼트들의 최소 유닛이다. 이는 수천 메모리 엘리먼트들을 포함할 수 있다. 예를 들어, 워드 라인의 일측 상의 메모리 엘리먼트들의 행이 이들 중 1000을 포함한다면, 블록은 워드 라인의 어느 한 측 상의 2개의 행들로부터 2000 메모리 엘리먼트들을 가질 것이다.
예를 들어, 도 3에 도시된 블록을 사용해서, 이하의 단계들이 블록의 모든 메모리 엘리먼트들을 리셋하기 위해 실행될 수 있다.
1. 도 2의 회로들(21)에 의해 글로벌 비트 라인들 모두(도 1 및 3의 어레이의 GBL1 GBL2 및 GBL3)를 제로 볼트로 설정함.
2. 블록의 하나의 워드 라인의 어느 측 상의 적어도 2개의 선택 게이트 라인들을 H' 볼트로 설정하여, y 방향으로의 워드 라인의 각 측 상의 로컬 비트 라인들이 이들의 선택 디바이스를 통해 각각의 글로벌 비트 라인들로 연결되어 제로 볼트로 된다. 전압 H'는 1 내지 3 볼트의 범위 내의 어느 것, 통상적으로는 2 볼트와 같이, 선택 디바이스 Qxy를 온 시키기에 충분히 높게 된다. 도 3에 도시된 블록은 워드 라인 WL12를 포함하여, 이러한 워드 라인의 어느 측 상의 선택 게이트 라인들 SG2 및 SG3(도 1)이 선택 디바이스 Q12, Q22, Q32, Q13, Q23 및 Q33을 온 시키기 위해 도 2의 회로들(29)에 의해 H' 볼트로 설정된다. 이것은 x 방향으로 연장하는 2개의 인접 행들에서 로컬 비트 라인들 LBL12, LBL22, LBL32, LBL13, LBL23 및 LBL33의 각각이 글로벌 비트 라인들 GBL1, GBL2 및 GBL3의 각각의 하나에 연결되게 한다. y 방향으로 서로 인접하는 로컬 비트 라인들 중 2개는 단일 글로벌 비트 라인에 연결된다. 그 후에, 이러한 로컬 비트 라인들은 글로벌 비트 라인들의 제로 볼트로 설정된다. 나머지 로컬 비트 라인들은 연결되지 않은 채로 유지되고 그 전압이 플로팅인 것이 바람직하다.
3. H 볼트로 리셋되고 있는 블록의 워드 라인을 설정한다. 이러한 리셋 전압값은 메모리 엘리먼트의 스위칭 재료에 따르며, 1분의 수 볼트 내지 수 볼트 사이일 수 있다. 선택된 평면 1의 다른 워드 라인들 및 다른 선택되지 않은 평면들 상의 모든 워드 라인들을 포함하는 어레이의 모든 다른 워드 라인들은 제로 볼트로 설정된다. 도 1 및 3의 어레이에서, 워드 라인 WL12는 H 볼트로 되는 한편, 어레이의 모든 다른 워드 라인들은 모두 도 2의 회로들(27)에 의해 제로 볼트로 된다.
그 결과는 H 볼트가 블록의 메모리 엘리먼트의 각각에 인가되는 것이다. 도 3의 예시적인 블록에서, 이것은 메모리 엘리먼트들 M114, M124, M134, M115, M125 및 M135를 포함한다. 예로서 사용되고 있는 메모리 재료의 유형에 있어서, 이러한 메모리 엘리먼트들을 통과하는 결과적인 전류는 이미 고저항 상태에 있지 않은 것들 중 임의의 것을 리셋 상태로 한다.
단지 하나의 워드 라인이 논-제로 전압을 가지므로 표류 전류가 흐르지 않는다는 것에 유의할 수 있다. 블록의 하나의 워드 라인 상의 전압은, 전류가 블록의 메모리 엘리먼트들을 통해서만 접지로 흐르게 할 수 있다. 또한, 선택되지 않고 전기적으로 플로팅인 로컬 비트 라인들 중 임의의 것을 H 볼트로 구동할 수 있는 것이 없으므로, 블록의 어레이 외측의 임의의 다른 메모리 엘리먼트들 양단에 전압차가 존재하지 않을 것이다. 따라서, 이들이 의도하지 않게 방해받거나 리셋되게 할 수 있는 다른 블록들에서 선택되지 않은 메모리 엘리먼트들에 전압이 인가되지 않는다.
또한, 워드 라인과 인접한 선택 게이트들의 임의의 조합을 각각 H 또는 H'로 설정함으로써 복수의 블록들이 동시에 리셋될 수 있다는 것에 유의할 수 있다. 이 경우, 이렇게 하는 것에 대한 유일한 불이익은 증가된 개수의 메모리 엘리먼트들을 동시에 리셋하는 데 필요한 전류량의 증가이다. 이는 필요한 전원의 크기에 영향을 미친다.
페이지의 메모리 엘리먼트들은 메모리 시스템 연산의 병렬화를 증가시키기 위하여 동시에 프로그램되는 것이 바람직하다. 도 3에 나타내어진 페이지의 확대된 버전이 도 4에 제공되며, 프로그래밍 연산을 예시하기 위해 주석이 추가되었다. 페이지의 개별 메모리 엘리먼트들은, 그 블록의 모든 메모리 엘리먼트들이 이전에 리셋되었으므로, 초기에 그 리셋 상태에 있다. 리셋 상태는 여기에서 논리 데이터 "1"을 나타내는 것으로 취해진다. 프로그램되고 있는 진입 데이터에 따라 논리 데이터 "0"을 페이지에 저장하는 이러한 메모리 엘리먼트들 중 임의의 것에 있어서, 이러한 메모리 엘리먼트들은 이들의 저저항 상태, 이들의 설정 상태로 스위칭되는 한편, 페이지의 나머지 메모리 엘리먼트들은 리셋 상태로 유지된다.
페이지 프로그래밍에 있어서, 선택 디바이스의 하나의 행만이 온 되어, 로컬 비트 라인들 중 하나의 행만이 글로벌 비트 라인들에 연결되는 것으로 귀결된다. 이러한 연결은 대안적으로 블록의 양쪽 페이지의 메모리 엘리먼트들이 2개의 순차적인 프로그래밍 사이클로 프로그래밍될 수 있게 하고, 이는 그 후에 리셋 및 프로그래밍 유닛들의 메모리 엘리먼트들의 개수를 동등하게 한다.
도 3 및 4를 참조하여, 메모리 엘리먼트들 M114, M124 및 M134의 표기된 하나의 페이지 내의 예시적인 프로그래밍 연산을 설명하면 이하와 같다:
1. 글로벌 비트 라인들 상에 인가되는 전압은 프로그래밍을 위해 메모리 시스템에 의해 수신되는 데이터의 패턴에 따른다. 도 4의 예에서, GBL1은 논리 데이터 비트 "1"을 반송하고, GBL2는 논리 비트 "0"을 반송하고, GBL3은 논리 비트 "1"을 반송한다. 비트 라인들은 도시된 바와 같이 대응하는 전압 M, H 및 M에 대해 각각 설정되며, 여기에서, M 레벨 전압은 높지만 메모리 엘리먼트들을 프로그램하기에 불충분하고, H 레벨은 메모리 엘리먼트들을 프로그램된 상태로 만들기에 충분히 높다. M 레벨 전압은 제로 볼트와 H 사이에서, H 레벨 전압의 대략 절반이 될 수 있다. 예를 들어, M 레벨은 0.7 볼트일 수 있고, H 레벨은 1.5 볼트일 수 있다. 프로그래밍을 위해 사용되는 H 레벨은 리셋 또는 판독에 사용되는 H 레벨과 반드시 동일하지는 않다. 이 경우에, 수신된 데이터에 따라, 메모리 엘리먼트들 M114 및 M134는 이들의 리셋 상태를 유지하는 한편, 메모리 엘리먼트 M124는 프로그램되고 있다. 따라서, 프로그래밍 전압이 이하의 단계들에 의해 이 페이지의 메모리 엘리먼트 M124에만 인가된다.
2. 프로그램되고 있는 페이지의 워드 라인, 이 경우 선택된 워드 라인 WL12을 0 볼트로 설정한다. 이것은 그 페이지의 메모리 엘리먼트들이 연결된 유일한 워드 라인이다. 모든 평면들에 있는 다른 워드 라인들의 각각은 레벨 M으로 설정한다. 이 워드 라인 전압들은 도 2의 회로(27)에 의하여 가해진다.
3. 프로그래밍을 하기 위한 페이지를 선택하기 위하여 아래에 있고 선택된 워드 라인의 어느 한쪽에 있는 선택 게이트 라인들의 하나를 H' 전압 레벨으로 설정한다. 도 3 및 4에 표기된 페이지에 있어서, 선택 디바이스 Q12, Q22 및 Q32(도 1)를 온시키기 위하여 H' 전압이 선택 게이트 라인 SG2 상에 인가된다. 본 예에서, 모든 다른 선택 게이트 라인들, 즉 라인들 SG1 및 SG3은 이들의 선택 디바이스들을 오프로 유지하기 위하여 0 볼트로 설정된다. 선택 게이트 라인 전압은 도 2의 회로(29)에 의해 인가된다. 이것은 로컬 비트 라인들의 하나의 행을 글로벌 비트 라인들에 연결하고, 모든 다른 로컬 비트 라인들은 플로팅 상태로 둔다. 본 예에서, 로컬 비트 라인들 LBL12, LBL22 및 LBL32의 행은 온 되는 선택 디바이스들을 통해 각각의 글로벌 비트 라인들 GBL1, GBL2 및 GBL3에 연결되는 한편, 어레이의 모든 다른 로컬 비트 라인들(LBL들)은 플로팅 상태로 남는다.
이러한 연산의 결과는, 상술한 예시적인 메모리 엘리먼트 재료에 있어서, 프로그래밍 전류 IPROG가 메모리 엘리먼트 M124를 통해 송신되어, 메모리 엘리먼트가 리셋으로부터 설정된(프로그램된) 상태로 변경되게 한다. 프로그래밍 전압 레벨 H가 인가된 로컬 비트 라인(LBL)과 선택된 워드 라인 WL12 사이에 연결되는 (미도시된) 다른 메모리 엘리먼트들에 대해 동일한 상황이 발생할 것이다.
상술한 프로그래밍 전압을 인가하는 상대적인 타이밍의 예는 하나의 페이지 모두에 대해 선택된 워드 라인의 어느 한 측 상의 모든 글로벌 비트 라인들(GBL들), 선택된 선택 게이트 라인(SG), 선택된 워드 라인 및 2개의 인접한 워드 라인들을 초기에 전압 레벨 M으로 설정하는 것이다. 그 후에, GBL들 중 선택된 하나가 프로그램되고 있는 데이터에 따라 전압 레벨 H로 상승되는 한편, 프로그래밍 사이클의 구간 동안 선택된 워드 라인의 전압을 0 볼트로 동시에 강하시킨다. 선택된 워드 라인 WL12 외의 평면 1의 워드 라인들과 선택되지 않은 다른 평면들의 워드 라인들은 약하게 M, 소정의 더 낮은 전압으로 구동될 수 있거나, 도 2의 회로들(27)의 일부인 워드 라인 드라이버들에 의해 전달되어야 하는 전력을 감소시키기 위하여 플로팅으로 될 수 있다.
선택된 행 외의 모든 로컬 비트 라인들 모두(본 예에서는, LBL12, LBL22 및 LBL32 외의 모두)를 플로팅으로 함으로써, 플로팅 로컬 비트 라인들과 인접 워드 라인들 사이에 연결되는, 이들의 저저항 상태(프로그램됨)의 메모리 엘리먼트들을 통해 플로팅으로 될 수 있는 다른 평면들의 워드 라인과 선택된 평면 1의 외부 워드 라인들에 전압이 느슨하게 커플링될 수 있다. 선택된 평면의 이러한 외부 워드 라인들과 선택되지 않은 평면들의 워드 라인들은, 플로팅으로 되지만, 프로그램된 메모리 엘리먼트들의 결합을 통해 전압 레벨 M까지 궁극적으로 구동될 수 있다.
선택된 워드 라인 및 글로벌 비트 라인들을 통해 공급되어야 하는 전류를 증가시킬 수 있는 프로그래밍 연산 동안 존재하는 기생 전류가 통상적으로 존재한다. 프로그래밍 동안 기생 전류의 2개 소스가 존재하며, 하나는 상이한 블록의 인접 페이지에 있고, 다른 하나는 동일한 블록의 인접 페이지에 있다. 첫번째 예는 프로그래밍 동안 전압 레벨 H로 상승된 로컬 비트 라인 LBL22로부터의, 도 4에 도시된 기생 전류 IP1이다. 메모리 엘리먼트 M123은 그 워드 라인 WL11 상의 전압 레벨 M과 그 전압 사이에 연결된다. 이러한 전압차는 기생 전류 -IP1이 흐르게 할 수 있다. 로컬 비트 라인들 LBL12 또는 LBL32와 워드 라인 WL11 사이에 이러한 전압차가 없으므로, 메모리 엘리먼트들 M113 또는 M133 중 어느 하나를 통해 이러한 기생 전류가 흐르지 않으며, 그 결과 메모리 엘리먼트들이 프로그램되고 있는 데이터에 따라 리셋 상태로 유지된다.
다른 기생 전류가 마찬가지로 동일한 로컬 비트 라인 LBL22로부터 다른 평면들의 인접 워드 라인으로 흐를 수 있다. 이러한 전류의 존재는, 전체 전류가 평면들의 개수와 함께 증가할 수 있으므로, 메모리 시스템에 포함될 수 있는 평면들의 개수를 한정할 수 있다. 프로그래밍에 대한 한정은 메모리 전원의 전류 용량이며, 따라서 평면들의 최대 개수는 전원의 크기와 평면들의 개수 사이에서의 트레이드오프이다. 4-8 평면들의 개수가 대부분의 경우에 일반적으로 사용될 수 있다.
프로그래밍 동안의 기생 전류의 외부 소스는 동일한 블록에서의 인접 페이지이다. 플로팅으로 남겨진 로컬 비트 라인들(프로그램되고 있는 메모리 엘리먼트들의 행에 연결된 것을 제외한 모두)은 임의의 평면 상의 임의의 프로그램된 메모리 엘리먼트를 통해 선택되지 않은 워드 라인들의 정압 레벨 M으로 구동되기 쉬울 것이다. 그 후에, 이는 기생 전류가 M 전압 레벨에 있는 이러한 로컬 비트 라인들로부터 선택된 평면에서 제로 볼트인 선택된 워드 라인으로 흐르게 할 수 있다. 이것의 예가 도 4에 도시된 전류 IP2, IP3 및 IP4에 의해 예시된다. 일반적으로, 이러한 전류가 선택된 평면에서 선택된 워드 라인에 인접한 이들의 도전 상태에 있는 이러한 메모리 엘리먼트들을 통해서만 흐르므로, 이러한 전류는 상술한 다른 기생 전류 IP1보다 훨씬 적을 것이다.
상술한 프로그래밍 기술들은, 선택된 페이지가 프로그램되고(H에 있는 로컬 비트 라인들, 0에 있는 선택된 워드 라인) 인접한 선택되지 않은 워드 라인들이 M에 있는 것을 보장한다. 상술한 바와 같이, 다른 선택되지 않은 워드 라인들은 M으로 약하게 구동될 수 있거나, 초기에 M으로 구동되고 그 후 플로팅으로 남을 수 있다. 대안적으로, 선택된 워드 라인으로부터 떨어진(예를 들어, 5 워드 라인 초과로 이격) 임의의 평면의 워드 라인들이 (접지에서) 대전되지 않거나 플로팅으로 남을 수도 있으며, 이는 이들이 5개 초과의 ON 디바이스들(이들의 저저항 상태에 있는 디바이스들)의 직렬 결합을 통해 흘러야 하므로 이들로 흐르는 기생 전류들이 매우 낮아 식별되는 기생 전류에 비해 무시할 수 있기 때문이다. 이것은 많은 개수의 워드 라인들을 대전시킴으로써 야기되는 전력 분산을 감소시킬 수 있다.
상술한 설명은, 프로그램되고 있는 페이지의 각 메모리 엘리먼트들이 프로그래밍 펄스의 1개의 인가로 그 원하는 ON 값에 도달할 것이라는 것을 상정하며, NOR 또는 NAND 플래시 메모리 기술에서 통상적으로 사용되는 프로그램-확인 기술이 대안적으로 사용될 수 있다. 이 프로세스에서, 소정의 페이지에 대한 완전한 프로그래밍 연산은, ON 저항에서 보다 작은 변화가 각 프로그램 연산에서 발생하는 일련의 개별 프로그래밍 연산들을 포함한다. 개별 메모리 엘리먼트가 메모리 엘리먼트에서 프로그램되고 있는 데이터와 일치하는 저항 또는 도전성의 그 원하는 프로그램된 레벨에 도달했는지에 대해 판정하는 확인(판독) 연산이 각 프로그램 연산 사이에 점재된다. 저항 또는 도전성의 원하는 값에 도달했는지 확인되면 프로그램/확인의 시퀀스가 각 메모리 엘리먼트에 대해 종료된다. 프로그램되고 있는 모든 메모리 엘리먼트들이 그 원하는 프로그램된 값에 도달했는지 확인된 후에, 메모리 엘리먼트들의 페이지의 프로그래밍이 완료된다. 이 기술의 예가 미국 특허 제5,172,338호에 개시되어 있다.
주로 도 5를 참조하여, 메모리 엘리먼트들 M114, M124 및 M134와 같은 메모리 엘리먼트들의 페이지의 상태의 병렬 판독에 대해 설명한다. 예시적인 판독 프로세스의 단계들은 이하와 같다:
1. 모든 글로벌 비트 라인들 GBL들 및 모든 워드 라인들 WL을 전압 VR로 설정한다. 전압 VR은 단지 편리한 기준 전압이며 임의의 수의 값들일 수 있지만, 통상적으로 0과 1볼트 사이일 것이다. 일반적으로, 반복된 판독이 발생하는 연산 모드들에 있어서, 이것이 모든 워드 라인들을 대전시키는 것을 필요로 하더라도, 기생 판독 전류를 감소시키기 위해 어레이의 모든 워드 라인을 VR로 설정하는 것이 편리하다. 하지만, 대안으로서, 선택된 워드 라인(도 5의 WL12), 선택된 워드 라인과 동일한 위치에 있는 다른 평면들의 각각에 있는 워드 라인 및 모든 평면들의 바로 인접한 워드 라인들을 VR로 상승시키기만 하면 된다.
2. 판독될 페이지를 규정하기 위해서 선택된 워드 라인에 인접한 제어 라인 상의 전압을 인가함으로써 선택 디바이스들의 하나의 행을 온 시킨다. 도 1 및 5의 예에서, 선택 디바이스들 Q12, Q22 및 Q32를 온 시키기 위해서 전압이 제어 라인 SG2에 인가된다. 이것은 로컬 비트 라인들 LBL12, LBL22 및 LBL32의 하나의 행을 그 각각의 글로벌 비트 라인들 GBL1, GBL2 및 GBL3에 연결시킨다. 그 후에, 이러한 로컬 비트 라인들이 도 2의 회로들(21)에 존재하는 개별적인 감지 증폭기들(SA)에 연결되며, 이들이 연결되는 글로벌 비트 라인들의 전위 VR을 상정한다. 모든 다른 로컬 비트 라인들 LBL들은 플로팅으로 된다.
3. 선택된 워드 라인(WL12)을 VR±Vsense의 전압으로 설정한다. Vsense의 부호는 감지 증폭기에 기초하여 선택되며 대략 0.5 볼트의 크기를 갖는다. 모든 다른 워드 라인들 상의 전압은 동일하게 남아 있다.
4. 시간 T 동안 각 감지 증폭기로 흐르는(VR+Vsense) 전류와 이로부터 흘러나오는(VR-Vsense) 전류를 감지한다. 이것은 도 5의 예의 어드레싱된 메모리 엘리먼트들을 통해 흐르는 것으로 도시되는 전류 IR1, IR2 및 IR3이며, 이는 각 메모리 엘리먼트들 M114, M124 및 M134의 프로그램된 상태에 비례한다. 메모리 엘리먼트들 M114, M124 및 M134의 상태는 각각의 글로벌 비트 라인들 GBL1, GBL2 및 GBL3에 연결되는 회로들(21) 내의 감지 증폭기들의 이진 출력에 의해 부여된다. 감지 증폭기 출력은 라인들(23)(도 2)을 통해 컨트롤러(25)로 전송되며, 그 후 컨트롤러(25)는 판독 데이터를 호스트(31)로 공급한다.
5. 글로벌 비트 라인들로부터 로컬 비트 라인들을 연결해제하기 위하여, 선택 게이트 라인(SG2)으로부터 전압을 제거함으로써 선택 디바이스들(Q12, Q22 및 Q32)을 오프시킨다.
이러한 판독 연산 동안 기생 전류는 2개의 바람직하지 않는 효과를 갖는다. 프로그래밍에 있어서, 기생 전류는 메모리 시스템 전원에 대한 증가된 수요를 부가한다. 또한, 판독되고 있는 어드레싱된 메모리 엘리먼트들을 통해 전류에 오류로 포함된 기생 전류가 존재할 수 있다. 따라서, 이러한 기생 전류가 충분히 많다면 잘못된 판독 결과를 초래할 수 있다.
프로그래밍 경우에 있어서, 선택된 행(도 5의 예에서 LBL12, LBL22 및 LBL32)을 제외한 로컬 비트 라인들 모두는 플로팅이다. 하지만, 플로팅 로컬 비트 라인들의 전위는 그 프로그램된(저저항) 상태에 있고 플로팅 로컬 비트 라인과 VR에 있는 워드 라인 사이에 연결되는 임의의 메모리 엘리먼트에 의해 임의의 평면에서 VR로 구동될 수 있다. 프로그래밍 경우(도 4)에서의 IP1에 비교될 수 있는 기생 전류는 데이터 판독 동안 존재하지 않으며, 이는 선택된 로컬 비트 라인들과 인접한 비선택 워드 라인들 양쪽이 모두 VR에 있기 때문이다. 하지만, 기생 전류는 플로팅 로컬 비트 라인들과 선택된 워드 라인 사이에 연결된 저저항 메모리 엘리먼트들을 통해 흐를 수 있다. 이것은 도 5의 IP5, IP6 및 IP7로 나타낸, 프로그래밍 동안의 전류 IP2, IP3 및 IP4(도 4)에 비교될 수 있다. 이러한 전류들의 각각은 어드레싱된 메모리 엘리먼트를 통하는 최대 판독 전류에 대한 크기와 동등할 수 있다. 하지만, 이러한 기생 전류가 감지 증폭기들을 통해 흐르지 않고, 전압 VR에 있는 워드 라인들로부터 전압 VR±Vsense에 있는 선택된 워드 라인으로 흐르고 있다. 이러한 기생 전류는 감지 증폭기들이 연결되는 선택된 로컬 비트 라인들(도 5의 LBL12, LBL22 및 LBL32)을 통해 흐르지 않을 것이다. 이들이 전력 분산에 기여하지만, 이러한 기생 전류는 그에 따라 감지 오류를 도입하지 않는다.
기생 전류를 최소화하기 위하여 이웃 워드 라인들이 VR에 있어야 하지만, 프로그래밍 경우에서와 같이, 이러한 워드 라인들을 약하게 구동하거나 또한 플로팅으로 하는 것이 바람직할 수 있다. 일 변형에서, 선택된 워드 라인 및 이웃 워드 라인들이 VR로 미리 대전될 수 있고 그 후 플로팅으로 될 수 있다. 감지 증폭기에 전압이 가해질 때, (워드 라인 드라이버로부터의 기준 전압에 반대되는) 감지 증폭기로부터의 기준 전압에 의해 이러한 라인들 상의 전위가 정확하게 설정되도록 이들을 VR로 대전시킬 수 있다. 이것은 선택된 워드 라인이 VR±Vsense로 대전되기 전에 발생할 수 있지만, 감지 증폭기 전류는 이러한 대전 과도 상태가 완료될 때까지 측정되지 않는다.
통상 데이터 연산들(삭제, 프로그램 또는 판독)의 임의의 것 또는 모두를 편리하게 하기 위하여 메모리 어레이(10) 내에 기준 셀들도 포함될 수 있다. 기준 셀이란 저항이 특정값으로 설정되는 데이터 셀과 가능한 구조적으로 거의 동일한 셀이다. 이것은 온도, 프로세스 비균일성, 반복되는 프로그래밍, 시간 또는 메모리의 연산 동안 변할 수 있는 다른 셀 특성과 연관된 데이터 셀들의 저항 드리프트를 취소 또는 추적하기에 유용하다. 통상적으로, 이들은 (ON 저항과 같은) 하나의 데이터 상태에 있는 메모리 엘리먼트의 최고의 수용가능 저저항값 초과이고, (오프 저항과 같은) 다른 데이터 상태에 있는 메모리 엘리먼트의 최저의 수용가능 고저항값 미만의 저항을 갖도록 설정된다. 기준 셀들은 평면 또는 전체 어레이에 "글로벌"일 수 있거나, 각 블록 또는 페이지 내에 포함될 수 있다.
일 실시예에서, 복수의 기준 셀들이 각 페이지 내에 포함될 수 있다. 이러한 셀들의 개수는 수개만일 수 있거나(10개 미만), 각 페이지 내의 셀들의 전체 개수의 수 퍼센트까지 될 수 있다. 이 경우에, 기준 셀들은 페이지 내의 데이터에 독립한 별도의 연산에서 통상적으로 리셋 및 기입된다. 예를 들어, 이들은 공장에서 한번 설정될 수 있거나, 메모리 어레이의 연산 동안 한번 또는 복수회 설정될 수 있다. 상술한 리셋 연산 동안, 모든 글로벌 비트 라인들이 낮게 설정되지만, 이것은 낮은 값으로 리셋되고 있는 메모리 엘리먼트들과 연관된 글로벌 비트 라인들만을 설정하도록 변형될 수 있으며, 기준 셀들과 연관된 글로벌 비트 라인들이 중간값으로 설정되어 이들이 리셋되는 것을 방해한다. 대안적으로, 소정의 블록 내의 기준 셀들을 리셋하기 위하여, 기준 셀들과 연관된 글로벌 비트 라인들이 낮은 값으로 설정되며, 데이터 셀들과 연관된 글로벌 비트 라인들은 중간값으로 설정된다. 프로그래밍 동안, 이 프로세스는 반전되며, 기준 셀들과 연관된 글로벌 비트 라인들이 높은 값으로 상승되어 기준 셀들을 원하는 ON 저항으로 설정하며, 메모리 엘리먼트들은 리셋 상태로 남아 있는다. 통상적으로 프로그래밍 전압 또는 시간은 메모리 엘리먼트들을 프로그램할 때보다 높은 ON 저항으로 기준 셀들을 프로그램하도록 변경될 것이다.
예를 들어, 각 페이지 내의 기준 셀들의 개수가 데이터 저장 메모리 엘리먼트들의 개수의 1%가 되게 선택되면, 각 기준 셀이 100 데이터 셀들만큼 그 이웃으로부터 떨어지도록 각 워드 라인을 따라 물리적으로 배치될 수 있으며, 기준 셀을 판독하는 것과 연관된 감지 증폭기가 그 기준 정보를 데이터를 판독하는 개입하는 감지 증폭기들과 공유할 수 있다. 기준 셀들은, 데이터가 충분한 마진으로 프로그램되는 것을 보장하기 위해 프로그래밍 동안 사용될 수 있다. 페이지 내의 기준 셀들의 사용에 관한 추가적인 정보는 미국 특허 번호 제6,222,762호, 제6,538,922호, 제6,678,192호 및 제7,237,074호에서 발견될 수 있다.
특정 실시예에서, 기준 셀들은 어레이에서 기생 전류를 근사적으로 없애는 데 사용될 수 있다. 이 경우에, 기준 셀(들)의 저항값은 상술한 바와 같이 리셋 상태와 데이터 상태 사이의 값이 아니라 리셋 상태의 값으로 설정된다. 각 기준 셀의 전류는 그 관련 감지 증폭기에 의해 측정될 수 있고, 이 전류는 이웃 데이터 셀들로부터 제거될 수 있다. 이 경우에, 기준 셀은 추적하는 메모리 어레이의 영역 내에 흐르는 기생 전류를 근사하고, 데이터 연산 동안 어레이의 영역 내에 흐르는 기생 전류와 유사하다. 이러한 보정이 2단계 연산(기준 셀들에서 기생 전류를 측정하고 그 후에 데이터 연산 동안 얻어진 값으로부터 그 값을 뺌) 또는 데이터 연산과 동시에 적용될 수 있다. 동시 연산이 가능한 하나의 방식은 기준 셀을 사용하여 인접하는 데이터 감지 증폭기들의 기준 레벨들 또는 타이밍을 조정하는 것이다. 이에 대한 예가 미국 특허 제7,324,393호에 개시되어 있다.
가변 저항 메모리 엘리먼트의 종래의 2차원 어레이에서, 다이오드가 교차 비트와 워드 라인들 사이의 메모리 엘리먼트와 직렬로 통상적으로 포함된다. 다이오드의 주요 목적은 메모리 엘리먼트들을 리셋(삭제), 프로그램 및 판독하는 동안 기생 전류의 수 및 크기를 감소시키는 것이다. 여기에서 3차원 어레이의 현저한 효과는, 결과적인 기생 전류가 더 적어지고 그에 따라 다른 유형의 어레이보다 어레이의 연산에 대한 감소된 악영향을 갖는다는 것이다.
또한, 기생 전류의 수를 추가적으로 감소시키기 위해서 가변 저항 메모리 엘리먼트들의 다른 어레이에서 현재 행해지는 바와 같이, 다이오드가 3차원 어레이의 개별 메모리 엘리먼트들과 직렬로 연결될 수도 있지만, 이렇게 함에 있어서 불리한 점도 있다. 우선, 제조 프로세스가 더욱 복잡화된다. 그리고, 추가된 마스크들과 추가된 제조 단계들이 필요하다. 또한, 실리콘 p-n 다이오드의 형성은 종종 적어도 하나의 고온 단계를 필요로 하므로, 후속하는 고온 단계 도안에 용융될 수 있기 때문에 워드 라인들 및 로컬 비트 라인들이 집적 회로 제조에서 통상적으로 사용되는 알루미늄과 같은 낮은 용융점을 갖는 금속으로 이루어질 수 없다. 금속 또는 금속을 포함하는 합성 재료의 사용은, 이러한 고온에 노출되는 이유로 통상적으로 비트 및 워드 라인들에 사용되는 도전성으로 도핑된 폴리실리콘 재료보다 높은 도전성을 이유로 바람직하다. 개별 메모리 엘리먼트들의 부분으로서 형성되는 다이오드를 갖는 저항 스위칭 메모리 엘리먼트들의 어레이의 예가 미국 특허 출원 공보 US2009/0001344 A1호에 개시되어 있다.
여기에서 3차원 어레이에서의 기생 전류의 감소된 수로 인해, 기생 전류의 전체 크기가 이러한 다이오드들의 사용 없이도 관리될 수 있다. 보다 단순한 제조 프로세스에 추가하여, 다이오드들의 부재는 바이-폴라 연산을 허용한다; 즉, 메모리 엘리먼트를 그 첫번째 상태로부터 그 두번째 메모리 상태로 스위칭하는 전압 극성이 메모리 엘리먼트를 그 두번째 메모리 상태로부터 그 첫번째 메모리 상태로 변환하는 전압 극성과 반대되는 연산. 유니폴라 연산(메모리 엘리먼트를 그 두번째 메모리 상태로부터 첫번째 메모리 상태로 스위칭하는 것과, 그 첫번째 메모리 상태로부터 두번째 메모리 상태로 스위칭하는 데 동일한 극성의 전압이 사용됨)에 대한 바이-폴라 연산의 이점은 메모리 엘리먼트를 스위칭하는 전력의 감소와, 메모리 엘리먼트의 신뢰도의 향상이다. 바이-폴라 연산의 이러한 이점은 금속 산화물 및 고체 전해질 재료로 이루어진 메모리 엘리먼트에서와 같이 도전성 필라멘트의 형성 및 파괴가 스위칭을 위한 물리적인 메커니즘인 메모리 엘리먼트들에서 보인다.
기생 전류의 레벨은 평면의 수와, 각 평면 내의 개별 워드 라인들에 따라 연결된 메모리 엘리먼트들의 수에 따라 증가한다. 하지만, 각 평면 상의 워드 라인들의 수는 기생 전류의 양에 현저하게 영향을 주지 않으므로, 평면들은 개별적으로 다수의 워드 라인들을 포함할 수 있다. 개별 워드 라인들의 길이에 따라 연결된 다수의 메모리 엘리먼트들로부터 유래하는 기생 전류는 워드 라인들을 메모리 엘리먼트들의 더 적은 수의 섹션들로 분할함으로써 추가적으로 관리될 수 있다. 삭제, 프로그래밍 및 판독 연산들이 그 후 워드 라인의 전체 길이에 따라 연결된 메모리 엘리먼트들의 전체 개수 대신 각 워드 라인의 하나의 세그먼트에 따라 연결된 메모리 엘리먼트들에 대해 수행된다.
본 명세서에서 설명되는 재프로그램가능 비휘발성 메모리 어레이는 많은 이점을 갖는다. 반도체 기판 영역의 단위 당 저장될 수 있는 디지털 데이터의 양이 많다. 데이터의 저장된 비트 당 더 낮은 비용으로 제조될 수 있다. 각 평면에 대해 별도 세트의 마스크들을 필요로 하지 않고, 몇 개의 마스크들만이 평면들의 전체 스택에 대해 필요하다. 기판과의 로컬 비트 라인의 연결 개수가 수직 로컬 비트 라인들을 사용하지 않는 다른 다중-평면 구조에 비해 현저히 감소된다. 이 아키텍처는 각 메모리 셀이 저항 메모리 엘리먼트와 직렬로 연결된 다이오드를 가질 필요성을 제거함으로써, 제조 프로세스를 추가적으로 단순화하고 금속 도전성 라인들의 사용을 가능하게 한다. 또한 어레이를 연산하는 데 필요한 전압은 현재의 상용 플래시 메모리들에 사용되는 것보다 훨씬 더 낮다.
각 전류 경로의 적어도 절반이 수직이므로, 큰 교차점 어레이들에 존재하는 전압 강하가 현저하게 감소된다. 보다 짧은 수직 컴포넌트로 인한 전류 경로의 감소된 길이는, 각 전류 경로 상에 대략 절반 개수의 메모리 셀들이 존재하여, 데이터 프로그래밍 또는 판독 연산 동안 선택되지 않은 개수의 셀들이 방해되므로 누설 전류가 감소된다는 것을 의미한다. 예를 들어, 워드 라인과 연관된 N 셀들과 종래의 어레이에서 동등한 길이의 비트 라인과 연관된 N 셀들이 있다면, 데이터 연산 마다 연관되거나 "접촉되는" 2N 셀들이 존재한다. 본 명세서에서 설명되는 수직 로컬 비트 라인 아키텍처에서, 비트 라인과 연관된 n 셀(n은 평면들의 개수이고 통상적으로 4 내지 8과 같은 작은 수이다)이 존재하거나, N+n 셀들이 데이터 연산과 연관된다. 큰 N에 있어서, 이것은 데이터 연산에 의해 영향을 받는 셀들의 개수가 종래의 3차원 어레이에 비해 대략 절반이라는 것을 의미한다.
메모리 저장
엘리먼트들에
대해 유용한 재료
도 1의 어레이에서 비휘발성 메모리 저장 엘리먼트들 Mzxy에 대해 사용되는 재료는 칼코게나이드, 금속 산화물 또는 금속을 통해 전달되는 전류 또는 외부에서 인가되는 전압에 응답하여 저항에서의 안정적이고 가역적인 시프트를 나타내는 다수의 재료들 중 임의의 하나일 수 있다.
금속 산화물은 초기에 피착될 때 절연화하는 것에 특징이 있다. 하나의 적절한 금속 산화물은 티탄 산화물(TiOx)이다. 이러한 재료를 사용하는 미리 보고된 메모리 엘리먼트가 도 6에 도시된다. 이 경우에, 거의 화학량적인 TiO2 벌크 재료가 어닐링 프로세스에서 변하여 바닥 전극의 부근에서 산소 결핍층(또는 산소 결함을 갖는 층)을 생성한다. 높은 일함수를 갖는 톱 백금 전극은 전자에 대해 높은 전위의 Pt/TiO2 장벽을 생성한다. 그 결과, 적절한 전압(1 볼트 미만)에서, 매우 낮은 전류가 구조체를 통해 흐를 것이다. 바닥 Pt/TiO2 장벽은 산소 결함(O+ 2)의 존재에 의해 낮아지고 낮은 저항 접촉(옴 접촉)으로서 기능한다. (TiO2에서의 산소 결함은 전기적으로 도전성으로 도핑된 반도체에서 절연 산화물을 변형시키는 n-타입 도펀트로서 기능하는 것으로 알려져 있다.) 결과적인 합성 구조는 비도전성(고저항) 상태에 있다.
하지만, (1.5볼트와 같은) 큰 음의 전압이 구조체에 인가되면, 산소 결함이 톱 전극을 향해 드리프팅되며, 그 결과, 전위 장벽 Pt/TiO2가 감소되고, 상대적으로 높은 전류가 구조체를 통해 흐를 수 있다. 그 후 디바이스는 그 저저항(도전성) 상태에 있게 된다. 다른 사람들에 의해 보고된 실험들은, 아마도 입자 경계를 따라, TiO2의 필라멘트형 영역에서 도전이 발생한다는 것을 보여 주었다.
도전성 경로는 도 6의 구조체에 큰 양의 전압을 인가함으로써 파괴된다. 이러한 양의 바이어스 하에서, 산소 결함은 톱 Pt/TiO2 장벽의 부근으로부터 멀어지며 이동하고, 필라멘트를 "파괴"한다. 디바이스는 그 고저항 상태로 복귀한다. 도전성 및 비도전성 상태들 양쪽은 비휘발성이다. 대략 0.5 볼트의 전압을 인가함으로써 메모리 저장 엘리먼트의 도전을 감지하는 것은 메모리 엘리먼트의 상태를 용이하게 판정할 수 있다.
이러한 특정 도전 메커니즘은 그룹으로서 모든 금속 산화물에 적용되지 않을 수 있지만, 이들은 유사한 작용을 갖는다: 적절한 전압이 인가되는 경우 저도전성 상태로부터 고도전성으로의 전이가 발생하고, 2개의 상태는 비휘발성이다. 다른 재료들의 예들은, HfOx, ZrOx, WOx, NiOx, CoOx, CoalOx, MnOx, ZnMn204, ZnOx, TaOx, NbOx, HfSiOx, HfAlOx를 포함한다. 적절한 톱 전극들은 접촉부에서 산소 결함을 생성하기 위하여 금속 산화물과 접촉하는 게터 산소에 가능한 높은 일함수(통상적으로 > 4.5eV)를 갖는 금속들을 포함한다. 몇몇 예들은, TaCN, TiCN, Ru, RuO, Pt, Ti 부유 TiOx, TiAlN, TaAlN, TiSiN, TaSiN, Ir02이다. 바닥 전극으로서 적절한 재료들은 Ti(O)N, Ta(O)N, TiN 및 TaN과 같은 임의의 도전성 산소 부유 재료이다. 전극들의 두께는 통상적으로 1nm 이상이다. 금속 산화물의 두께는 5nm 내지 50nm의 범위에 있는 것이 일반적이다.
메모리 저장 엘리먼트들에 대한 적절한 재료의 또 다른 종류는 고체 전해질이지만, 피착될 때 이들이 전기적으로 도전성이므로, 개별 메모리 엘리먼트는 형성되어 서로 격리될 필요가 있다. 고체 전해질은 금속 산화물과 다수 유사하며, 도전성 메커니즘은 톱 전극과 바닥 전극 사이의 금속 필라멘트의 형성인 것으로 상정된다. 이 구조에서, 필라멘트는 하나의 전극(산화가능 전극)으로부터 셀의 몸체(고체 전해질)로 이온을 용해시킴으로써 형성된다. 일례에서, 고체 전해질은 은 이온 또는 구리 이온을 함유하고, 산화가능 전극은 AX(MB2)1-X와 같은 전이 금속 황화물 또는 셀렌화물 재료에 삽입되는 금속인 것이 바람직하며, 여기에서, A는 Ag 또는 Cu이고, B는 S 또는 Se이고, M은 Ta, V 또는 Ti와 같은 전이 금속이고, x는 대략 0.1 내지 대략 0.7의 범위에 있다. 이러한 조성은 원하지 않는 재료가 고체 전해질로 산화되는 것을 최소화한다. 이러한 조성의 일례는 Agx(TaS2)i-x이다. 대안적인 합성 재료는 α-AgI를 포함한다. 다른 전극(중간 또는 중성의 전극)은 양호한 전기적 도전체이어야 하지만, 고체 전해질 재료에서 용해되지 않고 남아 있다. 예들은 W, Ni, Mo, Pt와 같은 금속 및 화합물, 금속 실리사이드 등을 포함한다.
고체 전해질 재료의 예들은 다음과 같다: TaO, GeSe 또는 GeS. 고체 전해질 셀들로서 사용하기 위해 적절한 다른 시스템들은 다음과 같다: Cu/TaO/W, Ag/GeSe/W, Cu/GeSe/W, Cu/GeS/W, 및 Ag/GeS/W, 여기에서 제 1 재료는 산화가능 전극이며, 중간 재료는 고체 전해질이며, 제 3 재료는 중간(중성)의 전극이다. 고체 전해질의 통상적인 두께는 30nm와 100nm 사이이다.
최근에, 카본이 비휘발성 메모리 재료로서 광범위하게 연구되었다. 비휘발성 메모리 엘리먼트로서, 카본은 도전성 (또는 그래핌(grapheme)형 카본) 및 절연성(또는 비정질 카본)의 2개 형태로 사용되는 것이 통상적이다. 2개 유형의 카본 재료에서의 차이점은 카본 화학 결합 소위 sp2 및 sp3 혼성의 컨텐트이다. sp3 구조에서, 카본 원자가 전자는 강한 공유 결합으로 유지되고, 그 결과 sp3 혼성은 비도전성이다. sp3 구조가 지배적인 카본 필름은 사면체-비정질 카본 또는 다이아몬드형이라고 통상적으로 칭해진다.sp2 구조에서, 모든 카본 원자가 전자들이 공유 결합으로 유지되지는 않는다. 약하게 결합된 전자들(파이 결합)이 주로 sp2 구조를 도전성 카본 재료로 만드는 전기적 도전성에 기여한다. 카본 저항성 스위칭 비휘발성 메모리들의 연산은, 카본 구조에 적절한 전류(또는 전압)를 인가함으로써 sp3 구조를 sp2 구조로 변형시키는 것이 가능하다는 사실에 기초한다. 예를 들어, 매우 짧은(1 -5ns) 고진폭 전압 펄스가 재료 양단에 인가되는 경우, 재료 sp2가 sp3 형태("리셋" 상태)로 변함에 따라 도전성이 급격하게 감소된다. 이러한 펄스에 의해 생성된 높은 로컬 온도는 재료 내의 이상을 야기하며, 펄스가 매우 짧다면, 카본은 비정질 상태(sp3 혼성)에서 "멈춘다"는 것이 이론화되었다. 한편, 리셋 상태에 있는 경우에, 보다 긴 시간 동안(~300n초) 더 낮은 전압을 인가하는 것은 재료의 일부가 sp2 형태("설정" 상태)로 변하게 한다. 카본 저항 스위칭 비휘발성 메모리 엘리먼트들은 커패시터형 구성을 가지며, 여기에서 전극들의 톱 및 바닥은 W, Pd, Pt 및 TaN과 같은 고온 용융점 재료로 이루어진다.
최근 비휘발성 메모리 재료로서 카본 나노튜브(CNT들)의 응용에 대한 상당한 관심이 있어 왔다. (단일벽) 카본 나노튜브는 카본의 중공 실린더이고, 통상적으로 말려져 있고 하나의 카본 원자 두께의 자체 폐쇄(self-closing) 시트이며, 대략 1-2nm의 통상적인 직경을 갖고 수백배 더 긴 길이를 갖는다. 이러한 나노튜브들은 매우 높은 도전성을 입증할 수 있고, 다양한 제한 제안들이 집적 회로 제조와의 호환성과 관련하여 이루어져 왔다. 비활성 바인더 매트릭스 내에 "짧은" CNT들을 캡슐화하여 CNT들의 패브릭을 형성하는 것이 제안되었다. 이것은 스핀-온 또는 스프레이 코팅을 이용하여 실리콘 웨이퍼 상에 피착될 수 있고, 도포되면 CNT들은 서로에 대해 랜덤한 배향을 갖는다. 전기장이 이러한 패브릭에 인가되는 경우, CNT는 굴곡되거나 자체 정렬하는 경향이 있어 이러한 패브릭의 도전성이 변한다. 낮은 저항에서 높은 저항과 그 반대로의 스위칭 메커니즘은 매우 잘 이해되지는 않는다. 저항성 스위칭 비휘발성 메모리들에 기초한 다른 카본에서와 같이, CNT계 메모리들은 상술한 것들과 같은 고 용융점 재료로 이루어진 톱 및 바닥 전극들을 갖는 커패시터형 구조를 갖는다.
메모리 저장 엘리먼트들에 대해 적절한 재료의 또 다른 종류는 위상 변화 재료이다. 위상 변화 재료의 바람직한 그룹은 종종GexSbyTez의 조성인 칼코게나이드 유리를 포함하고, 여기에서 바람직하게는 x=2, y=2 및 z=5이다. GeSb도 유용한 것으로 알려졌다. 다른 재료들은 AgInSbTe, GeTe, GaSb, BaSbTe, InSbTe 및 이러한 기본 엘리먼트들의 다양한 다른 조합을 포함한다. 두께는 일반적으로 1nm 내지 500nm의 범위에 있다. 스위칭 메커니즘에 대해 일반적으로 수용되는 설명은, 높은 에너지 펄스가 매우 짧은 시간 동안 인가되어 재료의 영역을 용융시키고, 재료가 낮은 도전 상태인 비정질 상태에서 "멈춘다"는 것이다. 보다 낮은 에너지 펄스가 보다 긴 시간 동안 인가되어, 온도가 결정화 온도보다 높지만 용융 온도보다 낮게 머무르는 경우에, 금속은 결정화하여 높은 도전성의 폴리-결정 위상을 형성한다. 이러한 디바이스들은 히터 전극들과 일체화된 서브-리소그래픽 기둥을 사용하여 종종 제조된다. 종종 위상 변화를 경험하는 로컬화된 영역은 스텝 에지에 걸친 전이, 또는 재료가 낮은 열 도전성 재료에서 에칭된 슬롯 위로 교차되는 영역에 대응하도록 설계될 수 있다. 접촉 전극들은 1nm 내지 500nm의 두께로 TiN, W, WN 및 TaN과 같은 임의의 고용융점 금속일 수 있다.
상술한 예들의 대부분에서의 메모리 재료들은 근 조성이 구체적으로 선택되는 어느 하나의 측 상의 전극들을 이용한다는 것에 유의한다. 본 명세서에서의 3차원 메모리 어레이의 실시예들에서, 워드 라인들(WL) 및/또는 로컬 비트 라인들(LBL)도 메모리 재료와의 직접 접촉에 의해 이러한 전극들을 형성하고, 이러한 라인들은 상술한 도전성 재료로 이루어지는 것이 바람직하다. 2개의 메모리 엘리먼트 전극들 중 적어도 하나를 위한 추가적인 도전성 세그먼트들을 사용하는 실시예들에서, 이러한 세그먼트들은 그에 따라 메모리 엘리먼트 전극들에 대해 상술한 재료들로 이루어진다.
스티어링 엘리먼트들은 제어가능한 저항 유형의 메모리 저장 엘리먼트들에 통상적으로 내장된다. 스티어링 엘리먼트들은 트랜지스터 또는 다이오드일 수 있다. 본 명세서에 설명된 3차원 아키텍처의 이점은, 이러한 스티어링 엘리먼트들이 불필요하다는 것이지만, 스티어링 엘리먼트들을 포함하는 것이 바람직한 특정 구성이 있을 수 있다. 다이오드는 p-n 접합(반드시 실리콘은 아님), 금속/절연체/절연체/금속(MIIM) 또는 쇼트키형 금속/반도체 접촉일 수 있지만, 대안적으로 고체 전해질 엘리먼트일 수 있다. 이러한 유형의 다이오드의 특성은 메모리 어레이에서 정확한 동작을 위해서, 각 어드레스 동작 동안 "온" 및 "오프"로 스위칭되는 것이 필요하다는 것이다. 메모리 엘리먼트들이 어드레싱될 때까지, 다이오드는 고저항 상태("오프" 상태)에 있고, 교란 전압으로부터 저항성 메모리 엘리먼트를 "차폐"한다. 저항 메모리 엘리먼트에 액세스하기 위해 3개의 상이한 연산이 요구된다: a) 다이오드를 고저항에서 저저항으로 변환한다, b) 다이오드를 통해 적절한 전압 또는 전류의 인가에 의해 메모리 엘리먼트를 프로그램, 판독 또는 리셋(삭제)한다, c) 다이오드를 리셋(삭제)한다. 일부 실시예들에서, 하나 이상의 이러한 연산들이 동일 단계에서 결합될 수 있다. 다이오드를 리셋하는 것은 다이오드를 포함하는 메모리 엘리먼트에 역전압을 인가함으로써 달성되며, 이는 다이오드 필라멘트가 붕괴되게 하고, 다이오드가 고저항 상태로 복귀하게 한다.
상술한 설명을 단순화하기 위하여, 각 셀 내에 하나의 데이터값을 저장하는 가장 단순한 경우를 고려한다: 각 셀은 리셋 또는 설정되고 하나의 비트의 데이터를 보유한다. 하지만, 본 출원의 기술들은 이러한 단순한 경우로 한정되지 않는다. ON 저항의 다양한 값들을 사용하고 감지 증폭기가 이러한 값들의 몇 개 사이에서 구분할 수 있게 설계함으로써, 각 메모리 엘리먼트는 다중 레벨 셀(MLC) 내의 복수의 비트의 데이터를 보유할 수 있다. 이러한 연산의 원리가 전에 언급된 미국 특허 제5,172,338호에 개시되어 있다. 메모리 엘리먼트들의 3차원 어레이들에 적용된 MLC 기술의 예들은 Proceeding of the International Conference on Electronic Devices and Memory, Grenoble, France, 2005년 6월 12-17, pp4853에서 Kozicki 등에 의한 "Multi-bit Memory Using Programmable Metallization Cell Technology"와, Schrogmeier 등에 의한 "Time Discrete Voltage Sensing and Iterative Programming Control for a 4F2 Multilevel CBRAM"(2007 Symposium on VLSI Circuits)라는 제목의 논문을 포함한다.
3차원 어레이의 특정의
구조예들
도 1의 3차원 메모리 엘리먼트를 구현하기 위한 3개의 대안적인 반도체 구조를 이하 설명한다.
도 7에 도시된 첫번째 예는 첫번째로 피착될 때 비도전성인 메모리 엘리먼트(NVM) 재료의 사용을 위해 구성된다. 상술한 금속 산화물의 유형이 이러한 특성을 갖는다. 도 6에 대해 설명한 바와 같이, 도전성 필라멘트들이 이러한 전극들 상에 인가되는 적절한 전압에 응답하여 재료의 대향 측들 상의 전극들 사이에 형성된다. 이 전극들이 어레이에서 비트 라인이며 워드 라인이다. 이 재료는 이와 달리 비도전성이므로, 워드 라인과 비트 라인들의 교점에서 메모리 엘리먼트들을 서로 격리시킬 필요가 없다. 몇개의 메모리 엘리먼트들이 단일의 연속한 재료층에 의해 구현될 수 있으며, 이는 도 7의 경우에 y 방향으로 수직 비트 라인들의 대향 측들에 따라 수직으로 배향되고 모든 평면들을 통해 상방으로 연장하는 NVM 재료의 스트립들이다. 도 7의 구조의 현저한 효과는, 모든 워드 라인들과 평면들의 그룹에서 이들 하의 절연의 스트립들이 단일 마스크의 사용에 의해 동시에 규정될 수 있어, 제조 프로세스를 크게 단순화시킨다는 것이다.
도 7을 참조하면, 3차원 어레이의 4개 평면들(101, 103, 105, 107)의 작은 부분들이 도시된다. 도 1의 등가 회로의 것들에 대응하는 도 7의 엘리먼트들의 어레이는 동일한 참조 부호에 의해 식별된다. 도 7은 도 1의 2개의 평면(1, 2)에 이들의 톱 상에 2개의 추가적인 평면들을 더한 것을 도시한다는 것에 유의한다. 모든 평면들은 동일한 수평 패턴의 게이트와, 유전체 및 메모리 저장 엘리먼트(NVM) 재료를 갖는다. 각 평면에서, 금속 워드 라인들(WL)은 x 방향으로 연장하며, y 방향으로 이격된다. 각 평면은 그 워드 라인들을 그 아래의 평면, 또는 평면(101)의 경우에 그 아래의 기판 회로 요소들의 워드 라인들과 격리하는 절연 유전층을 포함한다. 각 평면을 통하여 연장하는 것은 수직의 z 방향으로 연장되고 x-y 방향으로 정규 어레이를 형성하는 금속 로컬 비트 라인(LBL) "기둥들"의 집합이다.
각 비트 라인 기둥 기판에서도 형성되는, x 방향으로 연장된 선택 게이트 라인들(SG)에 의해 그 게이트가 구동되는 기판에 형성된 선택 디바이스들(Qxy)을 통해 이격하는 기둥과 동일한 피치에서 y 방향으로 전개되는 실리콘 기판에서의 글로벌 비트 라인들(GBL)의 세트 중 하나에 연결된다. 스위칭 디바이스들 Qxy는 종래의 CMOS 트랜지스터들(또는 수직 npn 트랜지스터들)일 수 있고, 다른 종래의 회로를 형성하는 데 사용되는 것과 동일한 프로세스를 사용하여 제조된다. MOS 트랜지스터 대신에 npn 트랜지스터들을 사용하는 경우에, 선택 게이트(SG) 라인들이 x 방향으로 연장되는 베이스 접촉 전극으로 교체된다. 도 7에 도시되지는 않았지만, 감지 증폭기들, 입력-출력(I/O) 회로, 제어 회로 및 임의의 다른 필요한 주변 회로가 기판에 제조된다. x 방향으로 로컬 비트 라인 기둥들의 각 행에 대해 하나의 선택 게이트 라인(SG)과 각각의 개별 로컬 비트 라인(LBL)에 대해 하나의 선택 디바이스(Q)가 존재한다.
비휘발성 메모리 엘리먼트(NVM) 재료의 각각의 수직 스트립은 수직 로컬 비트 라인들(LBL)과 모든 평면들에서 수직으로 적층된 복수의 워드 라인들(WL) 사이에 개재된다. NVM 재료가 x 방향으로 로컬 비트 라인들(LBL) 사이에 존재하는 것이 바람직하다. 메모리 저장 엘리먼트(M)는 워드 라인(WL)과 로컬 비트 라인(LBL)의 각 교차점에 위치한다. 메모리 저장 엘리먼트 재료에 대해 상술한 금속 산화물의 경우에, 교차 로컬 비트 라인(LBL)과 워드 라인(WL) 사이의 NVM 재료의 작은 영역은 교차 라인들로 인가되는 적절한 전압에 의해 도전(설정)과 비도전(리셋) 상태 사이에 제어가능하게 교대된다.
또한, LBL과 평면들 사이의 유전체 사이에 기생 NVM 엘리먼트가 존재할 수 있다. 유전성 스트립들의 두께를 NVM 재료층의 두께(즉, 로컬 비트 라인들과 워드 라인들 사이의 간격)에 비해 크게 선택함으로써, 동일한 수직 워드 라인 스택에서 워드 라인들 사이의 전압들을 다르게 함으로써 발생되는 필드가 충분히 작게 만들어질 수 있어, 기생 엘리먼트가 상당한 양의 전류를 도통시키지 않는다. 마찬가지로, 다른 실시예들에서, 비도전성 NVM 재료는, 인접하는 LBL들 사이의 연산 전압이 프로그래밍 임계값 미만으로 남아 있는 경우에 인접 로컬 비트 라인들 사이에 남아 있을 수 있다.
도 7의 구조를 제조하기 위한 프로세스의 개요는 이하와 같다.
1. 선택 디바이스 Q를 포함하는 지지 회로, 글로벌 비트 라인들 GBL, 선택 게이트 라인들 SG 및 어레이 주변의 다른 회로들이 종래의 방식으로 실리콘 기판에 형성되고, 회로 위에 놓인 에치 스톱 재료의 층의 사용으로 에칭하는 것에 의하는 바와 같이 이러한 회로의 톱 표면이 평탄화된다.
2. 유전체(절연체) 및 금속의 교대층들이 서로의 톱 상과 선택 디바이스 Q가 형성되는 적어도 기판의 영역 위에 시트들로서 형성된다. 도 7의 예에서, 이러한 4개의 시트들이 형성된다.
3. 그 후에 이러한 시트들은 x 방향으로 연장되고 y 방향으로 이격된 슬릿들을 갖는 것들 중 톱 위에 형성된 마스크를 이용하여 에칭(격리)된다. 모든 재료는 로컬 비트 라인(LBL) 기둥들과 NVM 재료가 후에 형성되는 도 7에 도시된 트렌치들을 형성하기 위해 에치 스톱으로 하방으로 제거된다. 접촉 홀도 트렌치들의 바닥에 있는 에치 스톱 재료층을 통해 에칭되어 후속적으로 형성된 기둥들의 위치에 있는 선택 디바이스들 Q의 드레인으로의 액세스를 허용한다. 트렌치의 형성도 워드 라인들(WL)의 y 방향으로의 폭을 규정한다.
4. 비휘발성 메모리(NVM) 재료가 이러한 트렌치들의 측벽을 따르고 트렌치들 위의 구조체를 횡단하여 박층으로 피착된다. 이것은 NVM 재료가 트렌치들의 각각의 대향 측벽들을 따르고 트렌치들로 노출되는 워드 라인(WL) 표면과 접촉하게 한다.
5. 그 후에 비휘발성 메모리(NVM) 재료와 접촉하기 위하여 이러한 트렌치들에 금속이 피착된다. 금속은 y 방향으로의 슬릿들을 갖는 마스크를 사용하여 패턴화된다. 이러한 마스크를 통한 에칭에 의해 금속 재료를 제거하는 것은 로컬 비트 라인(LBL) 기둥들을 남긴다. x 방향으로의 비휘발성 메모리(NVM) 재료도 기둥들 사이에서 제거될 수 있다. x 방향으로의 기둥들 사이의 간격은 그 후에 유전체 재료로 채워지고 구조체의 톱으로 다시 평탄화된다.
도 7의 구성의 상당한 이점은, 한 번에 평면들의 금속의 모든 층들을 통해 트렌치들을 형성하는 데 단일 마스크를 통한 하나의 에칭 연산만이 필요하다는 것이다. 하지만, 프로세스 제한은 이러한 방식으로 함께 에칭될 수 있는 평면들의 수를 제한할 수 있다. 모든 층들의 전체 두께가 너무 크다면, 트렌치는 순차적인 단계로 형성될 필요가 있을 수 있다. 첫번째 개수의 층들이 에칭되고, 두번째 수의 층들이 첫번째 개수의 트렌칭된 층들의 톱 상에 형성된 후에, 톱 층들이 두번째 에칭 단계를 거쳐 바닥 층들에서의 트렌치들과 정렬된 것들에서 트렌치들을 형성한다. 이러한 시퀀스는 매우 많은 개수의 층들을 갖는 구현에 대해 더욱 많은 횟수로 반복될 수 있다.
도 1의 3차원 메모리 셀 어레이를 구현하는 두번째 예가 도 8에 의해 도시되고, 이러한 구조체를 형성하는 프로세스가 도 9 내지 14에 대해 개관된다. 이러한 구조체는 상술한 것과 같이, 구조체 상에 피착될 때 전기적으로 도전성 또는 비도전성인 비휘발성 메모리 저장 엘리먼트들에 대한 임의의 유형의 재료를 사용하도록 구성된다. NVM 엘리먼트는 LBL로부터 격리되고 바닥 금속 전극과 워드 라인 사이에 개재된다. 바닥 전극은 LBL과의 전기적 접촉을 만드는 한편, 워드 라인은 절연체를 통해 LBL로부터 전기적으로 격리된다. 로컬 비트 라인들(LBL)과 워드 라인들(WL)의 교차점에 있는 NVM 엘리먼트들은 x 및 z 방향으로 서로 전기적으로 격리된다.
도 8은 로컬 비트 라인(LBL)의 단지 일측 상의 이러한 두번째 구조예의 3개의 평면들(111, 113, 115)의 각각의 일부를 도시한다. 워드 라인들(WL) 및 메모리 저장 엘리먼트들(Mxy)은 2개의 마스킹 단계들을 사용하여 평면이 형성될 때 각 평면에서 규정된다. 그룹의 각 평면을 z 방향으로 교차하는 로컬 비트 라인들은, 그룹 내의 최종 평면이 규정된 후에 글로벌로 규정된다. 도 8의 구조의 주요한 특징은, 저장 엘리먼트들 Mxy가 도 7의 예에서 행해진 바와 같이 워드 라인들(WL)과 수직 로컬 비트 라인들(LBL) 사이에서 절연체로서의 역할을 하지 않고, 이들의 각각의 워드 라인들 아래에 있다는 것이다. 또한, 바닥 전극은 각 스토리지 엘리먼트 Mxy의 하면에 접촉하고 로컬 비트 라인(LBL)에 y 방향으로 횡으로 연장한다. 메모리 셀들 중 하나를 통한 도전은 비트 라인을 통하고, 바닥 전극을 따라 횡으로, 저장 엘리먼트들 Mxy(그리고 존재한다면 장벽 금속의 선택적인 층)의 스위칭 재료를 통하여 z 방향으로 수직으로, 그리고 선택된 워드 라인(WL)으로 통한다. 이것은 도 7의 예에서 서로 그 위에 수직인 상이한 평면들에서 워드 라인들을 전기적으로 단락시키는 저장 엘리먼트 Mzxy에 대한 도전성 스위칭 재료의 사용을 허용한다. 도 8에 도시된 바와 같이, 워드 라인들(WL)은 로컬 비트 라인들(LBL)의 y 방향으로의 단락을 중지하고 도 7의 예의 경우에서와 같은 z 방향에서 워드 라인들과 로컬 비트 라인들 사이에 개재되는 비휘발성 메모리(NVM) 재료를 갖지 않는다. 저장 엘리먼트들 Mxy는 로컬 비트 라인들(LBL)로부터 마찬가지로 이격되고, 바닥 전극에 의해 이로 전기적으로 연결된다.
x-y 방향으로의 정규의 어레이로 저장 엘리먼트들 Mzxy를 갖는 도 8의 3차원 구조의 하나의 평면을 형성하기 위한 프로세스의 개관은 아래와 같다:
a. 연속적인 유전체(절연체) 층 상에, 바닥 전극의 스트립들을 포함하는 스택들, 스위칭 재료들 및 (선택적으로) 장벽 금속의 평행 세트를 형성하며, 여기에서 스택들은 y 방향으로 연장되며 x 방향으로 이격된다. 이러한 중간 구조체가 도 9에 도시된다. 이러한 구조체를 형성하는 프로세스는 포토레지스트 재료의 첫번째 층에 선행하는, (층들(113, 115)에서 하부 평면들로부터, 그리고 층들(111)에서 기판으로부터 디바이스를 절연하는) 바닥 절연체, 전기적으로 도전성 재료(예를 들어, 티탄)의 바닥 전극, 스위칭 NVM 재료층, 톱 전극 장벽 금속(예를 들어, 백금)의 층들을 순차적으로 피착시키는 것을 포함한다. 포토레지스트를 수평 라인과 y 방향으로의 간격의 세트로서 패턴화한다. 포토레지스트 라인들의 폭은 감소되어(포토레지스트가 "슬림화됨") 마스크 재료의 라인들의 폭을 감소시켜 스택들 사이의 간격이 라인들의 폭보다 더 크다. 이것은 상이한 평면들 사이의 스위칭 엘리먼트들의 행들의 가능한 후속적인 오정렬에 대해 보상하고, 통상의 수직 로컬 비트 라인이 모든 평면들에서 동시에 바닥 전극에 접촉할 수 있게 하려는 것이다. 또한, 이것은 스위칭 엘리먼트들의 크기(따라서 전류)를 감소시킨다. 포토레지스트를 마스크로서 사용하여, 스택이 에칭되고, 바닥 절연층 상에서 멈춘다. 그 후, 포토레지스트가 제거되고, 행들 사이의 갭들이 다른 절연체(도 9에 도시하지 않음)로 채워지고 결과적인 구조체가 평탄화된다.
b. 도 10 내지 12를 참조하면, 스택들은 각각 y 방향으로 2개의 인접하는 메모리 엘리먼트들을 연결하는 바닥 전극을 포함하는 개별 메모리 엘리먼트들의 x-y 어레이를 형성하기 위해 분리된다.
1. 구조체 위에 유전체(절연체) 층을 피착한다.
2. x 방향으로 전개되는 포토레지스트의 평행한 라인들을 패턴화하고 톱 절연층을 에칭하여 이러한 층으로부터 도 10에 도시된 절연체의 평행 스트립들(I1)을 형성한다. 이러한 에칭은 장벽 금속(또는 장벽 금속이 존재하지 않는다면 메모리 재료) 상에서 멈추고, 절연체가 스택들(미도시) 사이의 갭들을 채운다.
3. 이렇게 형성된 어레이의 노출된 영역들이 절연체(I1)와 다른 에칭 특성을 갖는 제 2 절연체(12)로 채워지고, 그 후에 평탄화된다. 그 결과가 도 11에 도시된다.
4. 그 후에, 모든 나머지 절연체(I1)가, 마스크로서 노광된 I2를 사용하는 선택적인 에칭에 의해 제거된다. 스페이서가 도 12에서 도시된 바와 같이 I2의 에지를 따라 그 후에 형성된다.
5. 스페이서들과 I2 스트립들을 마스크로서 사용하여, 바닥 전극 스트립들을 포함하는 평행한 스택들이 에칭됨으로써, 바닥 전극 스트립들을 이들 사이의 트렌치들에 의해 격리하여 각각의 스트립들이 2개의 인접한 메모리 엘리먼트들 Mzxy에만 접촉한다. 에치 마스크의 일부로서 사용하기 위한 스페이서를 형성하는 대안으로서, 포토레지스트 마스크가 대신 형성될 수 있다. 하지만, 이러한 포토레지스트 마스크의 오정렬의 가능성이 있고, 그 피치가 스페이서들의 사용자에 의해 획득될 수 있는 것만큼 작지 않을 수 있다.
6. 그 후에, 제 3 절연층이 구조체 위에, 그리고 방금 에칭된 트렌치 내로 피착되고, 제 3 절연층에 노출된 스위칭 재료의 높이보다 약간 위로 에치 백됨으로써, 제 3 절연층 I3을 남긴다. 그 결과가 도 12에 도시되며, 하나의 바닥 전극 라인을 따라 y 방향으로 단면이 도시된다.
c. 그 후에 워드 라인들이 노출된 영역에 형성되어, 2개의 인접한 메모리 엘리먼트들에 옴 접촉을 이룬다(이것은 다마신 프로세스임).
1. 스페이서들이 우선 제거된다. 그 결과가 도 13에 도시되며, (상방으로 향하는 기둥과 같은) 메모리 스택들의 직사각형 x-y 어레이, 각각의 2개의 y 방향으로의 인접 스택들이 공통 바닥 전극에 의해 연결된다. 기둥들 사이의 바닥 전극 위의 영역을 채우는 절연체 I2 및 바닥 전극들과 인접 기둥들을 구분하는 갭들 사이의 트렌치를 채우는 절연체 I3는 명료화를 위해 도시되지 않았다.
2. 도전성 워드 라인 재료가 그 후에 피착되고, CMP에 의해 제거되어, 노출된 트렌치, 절연체 I3 및 (존재한다면) 장벽 금속 상의 스토핑 또는 메모리 재료를 채운다. 절연체 I2는, 도전성 워드 라인 재료가 (다마신 프로세스로서) 한정되는 트렌치를 형성한다는 것에 유의한다. 워드 라인(WL)은 절연체 I3 과 2개의 인접 메모리 스택들(여기에서는 장벽 금속으로 도시됨) 위에 놓인다. 결과적인 구조가 도 14에 도시되었다.
d. 상술한 처리 단계들은 평면들의 그룹 내의 각 평면에 대해 반복된다. 하나의 평면에서의 메모리 엘리먼트들은 포토리소그래피 오정렬로 인해 다른 평면의 메모리 엘리먼트들과 정확하게 정렬되지 않을 것이라는 것에 유의한다.
e. 모든 평면들의 회로 엘리먼트들이 형성된 후에, 수직 로컬 비트 라인들이 그 후에 형성된다:
1. 톱 절연체가 상부 평면의 워드 라인들 위에 피착된다.
2. 포토레지스트 마스크를 사용해서, x-y "접촉" 패턴이 개별 로컬 비트 라인들에 대해 개방되고, 에칭이 기판으로의 모든 평면들의 그룹을 통해 수행된다. 이러한 개구들의 행들은 x 방향을 따라 워드 라인들에 평행하게 정렬되지만, y 방향으로의 워드 라인들 사이의 갭들에서 중간에 이격된다. 이러한 개구들의 사이즈는 워드 라인들 사이의 간격보다 더 작으며, x 방향으로 정렬되어 각 평면에서의 바닥 전극들 사이로 길을 낸다. 에치가 몇몇 평면들의 바닥 전극들의 각 층을 통해 이동하므로, 바닥 전극들을 2개의 세그먼트들로 분할하여, 각 세그먼트가 하나의 메모리 엘리먼트에만 접촉한다. 에칭은 선택 디바이스들 Qxy로의 접촉부를 노출하는 기판까지 계속된다.
3. 이러한 홀들이 그 후에 금속으로 채워져 로컬 비트 라인들을 형성하며, 톱 표면이 평탄화되어, 각각의 로컬 비트 라인이 임의의 다른 로컬 비트 라인과 독립하게 된다. 장벽 금속은 이러한 프로세스의 일부로서 선택적으로 피착될 수 있다. 결과적인 구조가 도 8의 수직 단면에 도시된다.
4. 대안적으로, 로컬 비트 라인들에 대한 x-y "접촉" 패턴을 에칭하는 대신, x 방향으로 연장되고 y 방향으로 이격된 슬릿들이 I2 산화물 영역들에서 에칭된다. 에칭은 로컬 비트 라인 기둥들이 후에 형성되는 트렌치들을 형성하는 기판까지 내내 평면들의 그룹들을 통해 수행된다.
5. 금속이 그 후 피착되어 이러한 트렌치들을 채운다. 피착된 금속 마스크는 모든 평면들의 메모리 엘리먼트의 바닥 전극과 접촉한다. 그 후에, 금속은 x 방향으로의 슬릿들을 갖는 마스크를 이용하여 패턴화된다. 이러한 마스크를 통한 에칭에 의한 금속 재료의 제거는 로컬 비트 라인 기둥들을 남긴다. x 방향으로의 기둥들 사이의 간격은 유전성 재료들로 채워지며 구조체의 톱으로 다시 평탄화된다.
제 3 구체적인 구조의 예가 도 15에 도시되며, 여기에서는 3개의 평면(121, 123, 125)의 작은 부분들을 도시한다. 메모리 저장 엘리먼트들 Mzxy가 또한 도전성 스위칭 재료로부터 형성된다. 이것은 제 2 예의 변형이며, 여기에서 도 15의 메모리 엘리먼트들은 개별적으로 바닥 전극의 형상을 취하며 수직 로컬 비트 라인(LBL)에 접촉한다. 도 8의 예의 바닥 전극들은 도 15에 도시된 층들로부터 빠진다.
도 15에 도시된 구조는 제 2 예에 대해 상술한 것과 본질적으로 동일한 프로세스에 의해 이루어진다. 주요한 차이점은, 제 2 예에서는, 바닥 전극에 대한 참조가 제 3 예에서 스위칭 재료로 대체되며, 제 2 실시예의 스위칭 재료에 대한 참조가 이러한 제 3 실시예에서는 사용되지 않는다는 것이다.
도 8의 제 2 예시적인 구조는 절연체 또는 전기적 도전체로서 피착되는 임의의 스위칭 재료에 특히 적합하다. 도 15에 도시된 제 3 예시적인 구조체는 전기적 도전체(위상 변화 재료, 카본 재료, 카본 나노튜브 등의 재료)로서 피착되는 스위칭 재료들에 대해 주로 적합하다. 2개의 스택들 사이의 영역에 미치지 않도록 스위칭 재료를 격리함으로써, 스위칭 엘리먼트들 사이의 도전적인 단락의 가능성이 제거된다.
감소된
누설 전류를 갖는
실시예들
종래에는, 다이오드들은 이들을 통해 흐를 수 있는 누설 전류들을 감소시키기 위해서 통상적으로 메모리 어레이의 가변 저항 엘리먼트들과 직렬로 연결된다. 본 발명에서 설명되는 매우 컴팩트한 3D 재프로그램가능 메모리는 각 메모리 엘리먼트와 직렬로 연결되는 다이오드를 필요로 하지 않으면서 누설 전류를 감소한 채 유지하는 아키텍처를 갖는다. 이것은 글로벌 비트 라인들의 세트에 선택적으로 연결되는 짧은 로컬 수직 비트 라인들로 가능하다. 이러한 방식으로, 3D 메모리의 구조는 필연적으로 분할되고, 메시에서의 개별 경로들 사이의 연결이 감소된다.
3D 재프로그램가능 메모리가 감소된 누설 전류를 허용하는 아키텍처를 갖는다고 하더라도 이들을 더 감소시키는 것이 바람직하다. 도 5와 연계하여 상술한 바와 같이, 기생 전류가 판독 동작 동안 존재할 수 있으며, 이러한 전류는 2개의 바람직하지 않는 효과를 갖는다. 첫번째로, 이들은 보다 높은 전력 소모를 초래한다. 두번째로, 보다 심각한 것은, 이들은 감지되고 있는 메모리 엘리먼트의 감지 경로에서 발생할 수 있어, 감지된 전류의 잘못된 판독을 초래한다는 것이다.
도 16은 도 1 및 도 3에 도시된 3D 메모리의 복수의 평면을 가로지르는 판독 바이어스 전압 및 전류 누설을 도시한다. 도 16은 도 1에 도시된 메모리의 투시도적인 3D 뷰의 일부의 x 방향에 따른 4개의 평면들을 가로지르는 평면도이다. 하나의 평면에서 다른 평면으로의 전류 누설의 효과를 더욱 잘 예시하기 위해, 도 1이 기판과 2 평면들을 도시하고, 도 16이 기판과 4 평면들을 도시하는 것이 명료하여야 한다.
도 5와 관련하여 설명된 일반적인 원리에 따르면, 도 16에서의 메모리 엘리먼트(200)의 저항 상태가 결정되어야 할 때, 바이어스 전압이 메모리 엘리먼트에 인가되고, 그 엘리먼트 전류 IELEMENT가 감지된다. 메모리 엘리먼트(200)는 평면 4에 있고, 워드 라인(210)(Sel-WLi) 및 로컬 비트 라인(220)(Sel-LBLj)을 선택함으로써 액세스가능하다. 예를 들어, 바이어스 전압을 인가하여, 선택된 워드 라인(210)(Sel-WLi)이 0v로 설정되고, 대응하여 선택되는 로컬 비트 라인(220)(Sel-LBLj)이 감지 증폭기(240)에 의해 온된 선택 게이트(222)를 통해 0.5V와 같은 기준으로 설정된다. 또한 모든 평면들의 모든 미선택 않은 워드 라인이 기준 0.5V로 설정되고, 모든 미선택 로컬 비트 라인들도 기준 0.5V로 설정되어, 감지 증폭기(240)에 의해 감지된 전류는 단지 메모리 엘리먼트(200)의 IELEMENT일 것이다.
도 1 및 도 16에 도시된 아키텍처는 미선택 로컬 비트 라인들(LBLj+1, LBLj+2,...) 및 감지 증폭기(240)에 대하여 동일한 글로벌 비트 라인(250)(GBLi)을 모두 공유하는 선택된 로컬 비트 라인(Sel-LBLj)을 갖는다. 메모리 엘리먼트(200)의 감지 동안, 미선택 로컬 비트 라인들은 게이트(232)와 같은 그 각각의 선택 게이트를 오프시킴으로써 감지 증폭기(240)로부터 단지 격리될 수 있다. 이러한 방식으로, 미선택 로컬 비트 라인은 플로팅 상태로 남게 되며, 0.5V에 있는 인접 노드들에 의해 기준 0.5V에 연결될 것이다. 하지만, 인접 노드들은 정확하게 기준 0.5V에 있지 않다. 이것은 (도 16의 평면에 수직인) 각 워드 라인 내의 유한한 저항에 기인하며, 이는 0.5V가 인가되는 워드 라인의 일단으로부터 멀어질수록 전압이 하강하는 결과를 초래한다. 이것은 궁극적으로 기준 0.5V와 약간 다른 전압에 연결되는 플로팅의, 인접하는 미선택 로컬 비트 라인들을 초래한다. 이러한 예에서, 도 16의 흐름 파선에서 도시되는 바와 같이 선택된 로컬 비트 라인들과 미선택 로컬 비트 라인들 사이에 누설 전류가 있을 것이다. 이렇게 감지된 전류는 단지 IELEMENT 대신에 IELEMENT+ 누설 전류이다. 이러한 문제는 워드 라인의 길이와 저항이 증가하면서 악화된다.
더블-글로벌-비트 라인 아키텍처
본 발명의 일 양태에 따르면, 3D 메모리는 x, y 및 z 방향을 갖는 직교 좌표에 의해 규정되는 3차원 패턴으로 배열되고, z 방향으로 적층된 평행한 복수의 평면들을 갖는 메모리 엘리먼트들을 포함한다. 각 평면의 메모리 엘리먼트들은 복수의 글로벌 비트 라인들과 탠덤형으로 연결된 복수의 워드 라인들과 로컬 비트 라인들에 의해 액세스된다. 복수의 로컬 비트 라인들은 복수의 평면들을 통해 z 방향으로 존재하며, x 방향으로의 행과 y 방향으로의 열의 2차원 직사각형 어레이로 배치된다. 각 평면에서의 복수의 워드 라인들은 x 방향으로 연장되고 개별 평들에서 복수의 로컬 비트 라인들 사이에서 y 방향으로 이격되며 이들로부터 분리된다. 비휘발성, 재프로그램가능 메모리 엘리먼트는 워드 라인과 비트 라인에 의해 액세스 가능한 로컬 비트 라인과 워드 라인 사이의 교차점 부근에 위치하며, 여기에서 메모리 엘리먼트들의 그룹은 공통 워드 라인과 로컬 비트 라인들의 행에 의해 병렬로 액세스가능하다. 3D 메모리는 y 방향으로 그 열에서 짝수 및 홀수의 로컬 비트 라인들로서의 역할을 각각 하는 2개의 글로벌 비트 라인들을 갖는 더블-글로벌-비트 라인 아키텍처를 추가적으로 포함한다. 이러한 아키텍처는 하나의 글로벌 비트 라인이 감지 증폭기에 의해 사용되어 선택된 로컬 비트 라인에 액세스하게 하며, 다른 글로벌 비트 라인이 사용되어 y 방향으로 선택된 로컬 비트 라인에 인접한 미선택 로컬 비트 라인들에 액세스하게 한다. 이러한 방식으로 인접하는 미선택 로컬 라인들이 인접 비트 라인들 사이의 누설 전류를 제거하기 위해 선택된 로컬 비트 라인의 전압과 정확하게 동일한 기준 전압으로 설정될 수 있다.
도 17은 로컬 비트 라인들의 세트로의 향상된 액세스를 위한 더블-글로벌-비트-라인 아키텍처를 갖는 3차원 메모리를 도시한다. 3차원 메모리(10')의 아키텍처는 이러한 메모리의 일부의 등가 회로의 양식으로 개략적이고 일반적으로 도시된다. 이것은 상술한 3차원 어레이의 구체적인 예이다. 표준 3차원 직교 좌표계(11)가 기준으로서 사용되며, 벡터의 x, y 및 z의 각각의 방향은 서로 직교하는 것이 바람직하고 z 방향으로 적층된 평행한 복수의 평면들을 갖는다. 로컬 비트 라인들은 수직, z 방향으로 연장되며, x(행) 및 y(열) 방향으로의 규칙적인 2차원 어레이를 형성한다.
메모리 저장 엘리먼트들 Mzxy는 기판(13) 위의 z 방향으로 상이한 거리에 위치한 복수의 평면들에 형성된다. 2개의 평면(1, 2)이 도 17에 도시되지만, 통상적으로 4, 6 또는 이보다 더 많을 것이다. 거리 z에 있는 각 평면에서, 워드 라인 WLzy는 x 방향으로 연장하고 로컬 비트 라인들(LBLxy) 사이에서 y 방향으로 이격된다. 각 평면의 로컬 비트 라인들 LBLxy의 각 열은 한 쌍의 워드 라인 WLzy과 WLzy +1 사이에 끼어진다. 개별적으로 로컬 비트 라인과 워드 라인 사이에서 교차가, 로컬 비트 라인이 평면을 교차하는 각 평면에서 발생한다. 개별 메모리 저장 엘리먼트들 Mzxy은 하나의 로컬 비트 라인 LBLxy와 이러한 개별 교차점에 인접하는 하나의 워드 라인 WLzy 사이에 연결된다. 따라서, 개별 메모리 엘리먼트 Mzxy는 이들 사이에 메모리 엘리먼트가 연결되는 워드 라인 WLzy와 로컬 비트 라인 LBLxy 상에 적절한 전압을 인가함으로써 어드레스가능하다. 메모리 엘리먼트의 상태가 기존 상태로부터 원하는 새로운 상태로의 변경을 야기하는 데 필요한 전기적인 자극을 제공하기 위해 전압이 선택된다. 이러한 전압의 레벨, 기간 및 다른 특성들은 메모리 엘리먼트에 사용되는 재료에 따른다.
3차원 메모리 셀 구조의 각 "평면"은 적어도 2개의 층으로 형성되는 것이 통상적이며, 하나에는 도전성 워드 라인 WLzy이 위치되고, 유전성 재료의 다른 하나는 평면들을 서로 전기적으로 격리시킨다. 메모리 엘리먼트들 Mzxy의 구조에 대한 예에 따라서, 추가적인 층들이 각 평면에 또한 존재할 수 있다. 평면들은 반도체 기판 상에서 서로의 톱에 적층되며, 로컬 비트 라인들 LBLxy는 로컬 비트 라인들이 연장되는 각 평면의 저장 엘리먼트들 Mzxy와 연결된다.
도 17에 도시된 3차원인 메모리(10')는, 글로벌 비트 라인들의 더블링을 갖는 글로벌 비트 라인들의 구조를 제외하고는 도 1에 도시된 3D 메모리(10)와 본질적으로 동일하다.
내부 메모리 엘리먼트들을 외부 데이터 회로들과 선택적으로 연결하기 위한 회로가 반도체 기판(13)에 형성되는 것이 바람직하다. 이러한 구체예에서, 선택 또는 스위칭 디바이스들 Qxy의 2차원 어레이가 이용되며, 여기에서 x는 x 방향으로의 디바이스의 상대적인 위치를 부여하며, y는 y 방향에서의 그 상대적인 위치를 부여한다. 개별 디바이스들 Qxy는 예를 들어 선택 게이트 또는 선택 트랜지스터일 수 있다.
한 쌍의 글로벌 비트 라인들(GBLxA, GBLxB)은 y 방향으로 연장되며, 아래첨자에 의해 나타내어지는 x 방향으로의 상대적인 위치를 갖는다. 개별 디바이스들 Qxy 각각은 로컬 비트 라인을 하나의 글로벌 비트 라인에 연결한다. 본질적으로, 행에 있는 각 로컬 비트 라인은 글로벌 비트 라인들의 대응하는 쌍 중 하나에 연결가능하다. 로컬 비트 라인들의 열을 따라, 짝수의 로컬 비트 라인들이 글로벌 비트 라인의 대응하는 쌍 중 첫번째 것에 연결가능하며, 홀수의 로컬 비트 라인들이 글로벌 비트 라인의 대응하는 쌍들 중 두번째 것에 연결가능하다.
따라서, x' 위치 주위에 있는 한 쌍의 글로벌 비트 라인들(GBLx'A, GBLx'B)은, x' 위치에 있고 y 방향을 따르는 로컬 비트(LBLx'y)가 글로벌 비트 라인들의 쌍(GBLx'A, GBLx'B)에 교대로 연결가능한 방식으로 선택 디바이스 Q의 소스 또는 드레인에 개별적으로 연결가능하다. 예를 들어, x=1 위치에 있는 y 방향으로의 열을 따르는 홀수의 로컬 비트 라인들(LBL11, LBL13,...)은 선택 디바이스들(Q11, Q13,...)을 통해 x=1에 있는 글로벌 비트 라인의 쌍의 첫번째 것인 GBL1A에 각각 연결가능하다. 마찬가지로, x=1 위치에 있는 동일한 열을 따르는 짝수의 로컬 비트 라인들(LBL12, LBL14,...)은 선택 디바이스들(Q12, Q14,...)을 통해 x=1에 있는 글로벌 비트 라인의 쌍의 두번째 것인 GBL1B에 각각 연결가능하다.
판독 동안 또한 통상적으로 프로그래밍 동안, 각 글로벌 비트 라인은 온 된 대응하는 선택 디바이스를 통해 액세스함으로써 하나의 로컬 비트 라인에 통상적으로 연결된다. 이러한 방식으로, 감지 증폭기가 연결된 글로벌 비트 라인을 통해 로컬 비트 라인에 액세스할 수 있다.
로컬 비트 라인들의 하나의 세트(예를 들어, 하나의 행으로서 지정됨)를 글로벌 비트 라인들의 대응하는 세트에 연결하기 위해서, 제어 게이트 라인들 SGy가 x 방향으로 연장되며, y 방향으로 공통 위치를 갖는 선택 디바이스 Qxy의 단일 행의 제어 단자들(게이트들)에 연결된다. 이러한 방식으로, 메모리 엘리먼트들의 세트 또는 페이지가 병렬로 액세스될 수 있다. 따라서, 선택 디바이스들 Qxy는 한 번에 x 방향(y 방향으로 동일한 위치를 가짐)을 가로질러 로컬 비트 라인들(LBLxy)의 하나의 행을, 제어 게이트 라인들 SGy 중 어느 것이 이것이 연결되는 선택 디바이스들을 온 시키는 전압을 수신할지에 따라, 글로벌 비트 라인들 중 대응하는 하나에 연결한다. 더블-글로벌-비트 라인 아키텍처에서, 각 x 위치 주위에 한 쌍의 글로벌 비트 라인들이 있다. x 방향을 따르는 글로벌 비트 라인들의 행이 대응하는 글로벌 비트 라인들의 각 쌍 중 첫번째 것에 연결가능하면, y 방향을 따라, 로컬 비트 라인들의 인접한 행이 대응하는 글로벌 비트 라인들의 각 쌍의 두번째 것에 연결가능할 것이다. 예를 들어, x 방향을 따르는 로컬 비트 라인들의 행(LBL11, LBL21, LBL31)이 제어 게이트 라인 SG1을 통해 선택 디바이스들(Q11, Q21, Q31,...)을 온 시킴으로써 대응하는 글로벌 비트 라인들의 각 쌍의 첫번째(GBL1A, GBL2A, GBL3A,...)에 연결된다. y-방향에 따라, x 방향을 따른 로컬 비트 라인들(LBL12, LBL22, LBL32,...) 의 인접 행이 제어 게이트 라인 SG2를 통해 선택 디바이스들(Q12, Q22, Q32,...)을 온 시킴으로써 대응하는 글로벌 비트 라인들의 각 쌍의 두 번째 것에 연결된다. 마찬가지로, 다음의 인접하는 로컬 비트 라인들의 행(LBL13, LBL23, LBL33,...)이 각 쌍의 첫번째와 두번째 것 사이에 교대하는 방식으로 대응하는 글로벌 비트 라인들의 각 쌍의 첫번째(GBL1A, GBL2A, GBL3A,...)에 연결된다.
대응하는 글로벌 비트 라인들의 각 쌍 중 다른 것들을 사용하여 로컬 비트 라인들의 행과 인접 행에 액세스함으로써, 로컬 비트 라인들의 행 및 인접 행이 동시에 독립하게 액세스될 수 있다. 이것은, 글로벌 비트 라인들의 행과 그 인접하는 행 양쪽이 동일한 대응 글로벌 비트 라인들을 공유하는, 도 1에 도시된 단일-글로벌-비트-라인 아키텍처의 경우와 반대이다.
도 16과 연계하여 설명한 바와 같이, 인접 행들로 인한 누설 전류는, 전류 누설을 제거하기 위해 인접 비트 라인들이 기준 전압에 독립적으로 설정될 수 없는 경우에는 잘 제어되지 않는다.
도 18은 도 17의 더블-글로벌-라인 아키텍처 3D 어레이에서의 누설 전류의 제거를 도시한다. 누설 전류의 분석은 도 16에 대하여 설명된 것과 마찬가지이다. 하지만, 더블-글로벌-비트-라인 아키텍처에 있어서, 선택된 로컬 비트 라인(220)(Sel-LBLj)은 기준 전압(예를 들어, 0.5V)에서 유지되는 글로벌 비트 라인 GBL i A의 쌍 중 첫번째 것을 통해 메모리 엘러먼트(200)가 감지 증폭기(240)에 의해 감지될 수 있게 한다. 동시에, 인접 로컬 비트 라인(230)은 글로벌 비트 라인 GBL i B의 쌍 중 두번째 것에 의해 독립적으로 액세스될 수 있다. 이것은 인접 로컬 비트 라인(230)이 동일한 기준 전압으로 설정될 수 있게 한다. 선택된 로컬 비트 라인(220) 및 그 인접 로컬 비트 라인(y 방향을 따름) 양쪽이 동일한 기준 전압에 있으므로, 서로 인접하는 2개의 로컬 비트 라인들 사이에 누설 전류는 없을 것이다.
더블-글로벌-비트-라인 아키텍처는 도 1에 도시된 아키텍처에 비해 메모리 어레이에서의 글로벌 비트 라인들의 수를 2배로 한다. 하지만, 이러한 불리한 점은 메모리 엘리먼트들 사이에서의 보다 적은 누설 전류를 갖는 메모리 어레이를 제공함으로써 상쇄된다.
단일측
워드 라인 아키텍처
본 발명의 또 다른 실시예에 따르면, 3D 메모리는 x, y 및 z 방향을 갖는 직교 좌표와 z 방향으로 적층된 평행한 복수의 평면들에 의해 규정되는 3차원 패턴으로 배치된 메모리 엘리먼트들을 포함한다. 각 평면의 메모리 엘리먼트들은 복수의 글로벌 비트 라인들과 탠덤형으로 연결된 복수의 워드 라인들 및 로컬 비트 라인들에 의해 액세스된다. 복수의 로컬 비트 라인들은 복수의 평면들을 통하는 z 방향으로 있으며, x 방향으로의 행과 y 방향으로의 열의 2차원 직사각형 어레이로 배치된다. 각 평면의 복수의 워드 라인들은 x 방향으로 연장되고, 개별 평면들에서 복수의 로컬 비트 라인들 사이에서 y 방향으로 이격되며 이들과 분리된다. 비휘발성, 재프로그램가능 메모리 엘리먼트는 워드 라인과 비트 라인에 의해 액세스가능한 로컬 비트 라인과 워드 라인 사이의 교차점 부근에 위치하며, 여기에서 메모리 엘리먼트들의 그룹은 공통 워드 라인과 로컬 비트 라인들의 행에 의해 병렬로 액세스가능하다. 3D 메모리는 메모리 엘리먼트들의 하나의 행에 배타적으로 연결된 각 워드 라인을 갖는 단일측 워드 라인 아키텍처를 갖는다. 이것은 메모리 엘리먼트들의 2개의 행들 사이에서 하나의 워드 라인을 공유하고 워드 라인을 가로지르는 어레이를 가로지르는 메모리 엘리먼트를 링크하는 대신 메모리 엘리먼트들의 각 행에 애해 하나의 워드 라인을 제공함으로써 달성된다. 또한 메모리 엘리먼트들의 행이 로컬 비트 라인들의 대응하는 행에 의해 액세스되며, 워드 라인을 지나서 로컬 비트 라인들의 행에 대한 커플링의 확장은 없다.
각 워드 라인이 로컬 비트 라인들의 대응하는 2개의 행들과 연관된 메모리 엘리먼트들의 2개의 인접 행들에 연결되고, 하나의 인접 행이 워드 라인의 일측을 따르고, 다른 인접 행이 다른 측을 따르는 이중측 워드 라인 아키텍처에 대해 상술하였다. 예를 들어, 도 1 및 도 3에 도시된 바와 같이, 워드 라인 WL12은 로컬 비트 라인들(LBL12, LBL22, LBL32,...)과 각각 연관된 메모리 엘리먼트들(M114, M124, M134,...)의 첫번째 행(또는 페이지)에 대하여 일측에 연결되고, 또한 로컬 비트 라인들(LBL13, LBL23, LBL33,...)과 각각 연관된 메모리 엘리먼트들(M115, M125, M135,...)의 두번째 행(또는 페이지)에 대하여 다른 측에 연결된다.
도 19는 단일측 워드 라인 아키텍처를 개략적으로 도시한다. 각 워드 라인은 단지 일측 상에서 로컬 비트 라인들의 하나의 행과 연관된 메모리 엘리먼트들의 인접 행에 연결된다.
도 1에 도시된 이중측 워드 라인 아키텍처를 갖는 3D 메모리 어레이는 단일측 워드 라인 아키텍처로 변형될 수 있으며, 여기에서 어레이의 에지에 있는 것들을 제외한 각 워드 라인이 한 쌍의 워드 라인으로 교체될 것이다. 이러한 방식으로, 각 워드 라인은 메모리 엘리먼트들의 하나의 행에 배타적으로 연결되고 있다. 따라서, 도 1에 도시된 워드 라인 WL12는 이제 도 19에서 워드 라인들의 쌍 WL13 및 WL14로 교체된다. WL13은 메모리 엘리먼트들(M114, M124, M134,...)의 하나의 행에 연결되고, WL14는 메모리 엘리먼트들(M115, M125, M135,...)의 하나의 행에 연결된다는 것을 알 것이다. 상술한 바와 같이, 메모리 엘리먼트들의 행은 병렬로 판독 또는 기입되는 페이지를 구성한다.
도 20은 단일측 워드 라인 아키텍처를 갖는 3D 어레이의 하나의 평면 및 기판을 도시한다. 도 3의 이중측 워드 라인 아키텍처로부터, 마찬가지로 도 3의 WL12는 도 20에서의 WL13, WL14 등으로 교체될 것이다. 도 3에서, 통상적인 이중측 워드 라인(예를 들어, WL12)은 (워드 라인의 양측 상에서) 메모리 엘리먼트들의 2개의 행에 연결된다. 도 20에서, 각 단일측 워드 라인(예를 들어, WL13)은 메모리 엘리먼트들의 하나의 행에만 연결된다.
또한, 도 20은 메모리 엘리먼트들의 2개의 행 (M113, M123, M133,...) 및 (M114, M124, M134,...)에 의해 규정되는 유닛으로서 삭제가능하고 로컬 비트 라인들의 동일한 행(예를 들어, LBL12, LBL22, LBL32,...)을 공유하는 메모리 엘리먼트들의 최소 블록을 도시한다.
도 21은 도 19 및 20의 단일측 워드 라인 아키텍처 3-D 어레이에서의 누설 전류의 제거를 도시한다. 누설 전류의 분석은 도 16에 대하여 설명한 것과 유사하다. 하지만, 단일측 워드 라인 아키텍처에 있어서는, 선택된 로컬 비트 라인(220)(Sel-LBLj)가 분리된 워드 라인(210, 212)을 가로질러 인접 비트 라인(230)에 연결되지 않는다. 따라서, 인접 로컬 비트 라인들 사이에 누설 전류가 없으며, 글로벌 비트 라인(250)과 로컬 비트 라인(220)을 통해 감지 증폭기(240) 내의 감지 전류는 메모리 엘리먼트의 전류 IELEMENT로부터 나오는 바로 그것일 것이다.
단일측 워드 라인 아키텍처는 도 1에 도시된 아키텍처에 비해 메모리 어레이 내의 워드 라인의 수를 2배로 한다. 하지만, 이러한 불리한 점은 메모리 엘리먼트들 사이에서 보다 작은 누설 전류를 갖는 메모리 어레이를 제공함으로써 상쇄된다.
도 22는 도 19에 도시된 단일측 워드 라인 아키텍처를 갖는 3D 어레이의 일부의 투시도이다. 다시, 도 7에 도시된 이중측 워드 라인 아키텍처에 대한 투시도와 유사하게, 도 22는 단일측 워드 라인 아키텍처에 대한 구현의 하나의 구체적인 예이다. 도 7에 비해 주요한 차이점은 각 워드 라인이 메모리 엘리먼트들의 행의 일측에 연결된다는 것이다. 상술한 바와 같이, 이러한 아키텍처는 y 방향으로의 복수의 워드 라인들을 횡단하여 연결되는 비트 라인 대 비트 라인을 디커플링하는 이점을 갖는다.
3D 어레이는 첫번째로 피착될 때 비도전성인 메모리 엘리먼트(NVM) 재료의 사용을 위해 구성된다. 상술한 유형의 금속 산화물은 이러한 특성을 갖는다. 도 6에 대하여 설명한 바와 같이, 도전성 필라멘트들은 이러한 전극들에 인가되는 적절한 전압에 응답하여 재료의 대향 측들 상의 전극들 사이에 형성된다. 이러한 전극들은 어레이 내의 비트 라인 및 워드 라인이다. 이와 달리 재료가 비도전성이므로, 워드 라인과 비트 라인들의 교점에 있는 메모리 엘리먼트들을 서로 격리시킬 필요성이 없다. 도 22의 경우에 모든 평면들을 통하여 상방으로 연장하고 y 방향의 수직 비트 라인들의 대향 측들을 따라 수직으로 배향된 NVM 재료의 스트립들인 재료의 단일 연속층에 의해 몇몇 메모리 엘리먼트들이 구현될 수 있다. 도 22의 구조의 주요한 이점은, 모든 워드 라인들과 평면들의 그룹에서 이들 아래에 있는 절연 스트립들이 단일 마스크의 사용에 의해 동시에 한정될 수 있으므로, 제조 프로세스를 현저하게 단순화시킨다는 것이다.
도 22를 참조하면, 3차원 어레이의 4개 평면들의 작은 부분들(101, 103, 105, 107)이 도시된다. 도 19의 등가 회로의 엘리먼트에 대응하는 도 22 어레이의 엘리먼트들은 동일한 참조 번호에 의해 식별된다. 도 22는 도 19의 2개의 평면 1 및 2와 이들의 톱 상의 추가적인 2개의 평면들을 더한 것을 도시한다는 것에 유의한다. 모든 평면들은 워드 라인들, 유전성 및 메모리 저장 엘리먼트(NVM) 재료의 동일한 수평 패턴을 갖는다. 각 평면에서, 금속 워드 라인(WL)은 x 방향으로 연장되며 y 방향으로 이격된다. 각 평면은 그 아래의 평면, 또는 평면 101의 경우에는 그 아래의 기판 회로 컴포넌트의 워드 라인들로부터 그 워드 라인들을 격리하는 절연 유전층을 포함한다. 수직의 z 방향으로 연장된 금속 로컬 비트 라인(LBL) "기둥들"의 집합이 각 평면으로부터 연장되고 x-y 방향의 규칙적인 어레이를 형성한다.
각 비트 라인 기둥은, 기판에도 형성되는, x 방향으로 연장되는 선택 게이트 라인들(SG)에 의해 그 게이트들이 구동되는 기판에 형성되는 선택 디바이스들(Qxy)을 통해 기둥 간격과 동일한 피치로 y 방향으로 전개하는 실리콘 기판 내의 글로벌 비트 라인들(GBL)의 세트 중 하나에 연결된다. 스위칭 디바이스들(Qxy)은 종래의 CMOS 트랜지스터들(또는 수직 npn 트랜지스터들)일 수 있으며, 다른 종래의 회로를 형성하기 위해 사용되는 것과 동일한 프로세스를 사용하여 제조될 수 있다. MOS 트랜지스터 대신 npn 트랜지스터를 사용하는 경우에, 선택 게이트(SG) 라인들은 x 방향으로 연장된 베이스 접촉 전극 라인들로 교체된다. 도 22에 도시되지는 않았지만, 기판에는, 감지 증폭기들, 입력-출력(I/O) 회로, 제어 회로 및 임의의 다른 필요한 주변 회로가 제조된다. x 방향으로의 로컬 비트 라인 기둥들의 각 열에 대해 하나의 선택 게이트 라인(SG)이 존재하고 각 개별 로컬 비트 라인(LBL)에 대해 하나의 선택 디바이스(Q)가 존재한다.
비휘발성 메모리 엘리먼트(NVM) 재료의 각 수직 스트립은 모든 평면에서 수직으로 적층된 복수의 워드 라인들(WL)과 수직 로컬 비트 라인들(LBL) 사이에 개재된다. 바람직하게는, NVM 재료는 x 방향으로의 로컬 비트 라인들(LBL) 사이에 존재한다. 메모리 저장 엘리먼트(M)는 워드 라인(WL)과 로컬 비트 라인(LBL)의 각 교점에 위치된다. 메모리 저장 엘리먼트 재료에 대하여 상술한 금속 산화물의 경우에, 교차하는 로컬 비트 라인(LBL)과 워드 라인(WL) 사이의 작은 영역의 NVM 재료가 교차하는 라인들에 인가되는 적절한 전압에 의해 도전(설정) 상태와 비도전(리셋) 상태 사이에서 제어가능하게 교대된다.
또한, LBL과 평면들 사이의 유전체 사이에 형성된 기생 NVM 엘리먼트가 존재할 수 있다. 유전체 스트립의 두께를 NVM 재료층의 두께(즉, 로컬 비트 라인들과 워드 라인들 사이의 간격)에 비해 크게 선택함으로써 동일한 수직 워드 라인 스택에서 워드 라인들 사이의 전압을 다르게 함으로써 야기되는 필드가 충분히 작게 될 수 있어, 기생 엘리먼트가 상당한 양의 전류를 도전하지 않는다. 마찬가지로, 다른 실시예들에서, 비도전성 NVM 재료가, 인접하는 LBL들 사이의 동작 전압이 프로그래밍 임계값 아래에 머물러 있다면 인접 로컬 비트 라인들 사이에 놓일 수 있다.
단일측 워드 라인 아키텍처는 이중측 워드 라인 아키텍처에 비해 메모리 어레이의 워드 라인의 수를 거의 2배로 한다. 이러한 불리한 점은 메모리 엘리먼트들 사이에서 보다 적은 누설 전류를 갖는 더욱 분할된 메모리 어레이를 제공함으로써 상쇄된다.
본 실시예는 바람직하게는 직교축을 갖는 3D 좌표계를 사용하여 설명되었지만, 로컬 비트 라인들 LBL, 워드 라인들 WL 및 글로벌 비트 라인들 GBL이 90도와 다른 각도로 교차하는 실시예도 가능하고 고려된다.
수직 비트 라인들을 갖는 판독/
기입
엘리먼트들과
횡으로 정렬된 액티브
엘리먼트들의
3D 어레이
삭제된 상태로부터 시작하는 것으로 프로그램되어야 하는 전하 저장 엘리먼트를 갖는 메모리 디바이스들과 달리, 상술한 가변 저항 메모리는 소정의 상태로부터 시작되지 않고도 그 상태들 중 임의의 하나로 기입될 수 있다. 따라서, 전하 저장 유형의 판독/삭제/프로그램 메모리에 대비하여, 이는 기입/판독(R/W) 메모리로 칭해진다. 따라서, 앞서 참조된 저항성 메모리 엘리먼트들은 또한 R/W 메모리 엘리먼트들 또는 R/W 엘리먼트들로서 알려져 있다. 이러한 R/W 엘리먼트들의 3D 어레이는 3D 상호연결 저항 메시로서 고려될 수 있다.
상술한 바와 같이, 종래에는, 저항성 메시에서의 누설 전류를 감소시키기 위하여 다이오드들은 3D 메모리 어레이의 R/W 엘리먼트와 직렬로 공통 연결된다. 워드 라인과 비트 라인 사이의 각 교차를 가로질러 직렬로 적층된 다이오드를 갖는 R/W 엘리먼트(NVM이라고도 앞서 칭해짐)가 배치된다. 다이오드는 통상적으로 NVM에 비해 사이즈가 훨씬 크다. 따라서, 다이오드는 NVM 위의 층을 형성하며, 메모리의 두께를 실질적으로 증가시킨다.
도 1 및 도 7과 관련하여 상술한 짧은 수직 비트 라인들을 갖는 3D 어레이는 저항성 메시의 상호연결, 따라서 누설을 제한하는 것을 돕는다.
또한, 도 19와 관련하여 상술한 3D 어레이에 대한 단일측 워드 라인 아키텍처도 저항성 메시를 분할하는 것과, 또한 상호연결 및 누설을 감소시키는 것을 돕는다.
R/W 엘리먼트의 재료 및 특성에 따라, 누설의 감소는, 가능한 3D 어레이가 모든 R/W 엘리먼트와 직렬로 연결되는 다이오드를 없앨 수 있게 한다. 적어도, 짧은 비트 라인들과 단일측 워드 라인들에 의한 누설의 감소는, 가능한 3D 어레이가 각 R/W 엘리먼트와 직렬로 연결된 이상적인 다이오드(또는 "라우지(lousy) 다이오드"로서 고려될 수 있는 것)를 보다 적게 채용할 수 있게 한다.
본 발명의 일 양태에 따르면, R/W 엘리먼트들의 2D 어레이의 복수의 층들로서의 역할을 하는 수직 방향으로 배향된 비트 라인과, 각 층에서 수평 또는 횡 방향으로의 워드 라인들로, 직렬의 다이오드를 갖는 각 R/W 엘리먼트가 교점에서 워드 라인과 비트 라인 사이에서 횡 방향으로 형성된다. 다이오드 및 R/W 엘리먼트를 수평 또는 횡 방향으로 정렬함으로써, 워드 라인들의 각 층의 두께가 증가하지 않는다. 또한, 다이오드가 비트 라인 구조의 일부로서 형성 또는 통합됨으로써, 이에 대한 추가적인 공간을 소비하지 않고 다이오드를 제공한다.
본 발명의 다른 양태에 따르면, 3D 어레이는, R/W 엘리먼트들 및 다이오드들이 종래 기술처럼 수직으로 층별로 형성되는 것이 아니라 평행하게 모든 층들 상에서 횡으로 형성되는 프로세스에 의해 형성된다. 이것은 단순한 복수층 구조를 생성하고, 입구를 개방함으로써 층상화된 층들의 단면을 노출하고, 횡 방향으로 노출된 층들의 각각에 정밀한 구조를 형성함으로써 달성된다. 이러한 프로세스는 다이오드들이 포함되든지 또는 포함되지 않든지간에 유리하다.
다이오드와 같은 액티브 디바이스들을 형성하는 것은 고온의 프로세스이다. 이전에 금속화가 일어난다면, 금속은 후속하는 고온 프로세스를 견딜 수 있어야 할 것이다. 이것은 더 양호한 도전성 및 경제성을 위해 알루미늄 또는 구리의 사용을 배제할 수 있다. 워드 라인들의 증가된 저항은 누설 문제를 악화시킬 수 있다.
본 프로세스는 모든 층들에 대한 고온 프로세스가 함께 모일 수 있게 하고, 워드 라인들에 대한 금속화가 고온 프로세스 이후에 수행될 수 있게 한다.
도 23은 수직 로컬 비트 라인들과 수평으로 형성된 액티브 메모리 엘리먼트들과 다이오드를 갖는 바람직한 3D 메모리 구조를 도시한다. 3D 메모리 구조는 x-y-z 좌표계에 대해 규정된다. 글로벌 비트 라인들은 z 방향이고, 워드 라인들은 x 방향이고, 글로벌 라인들은 y 방향이다.
3D 구조는 2개의 부분을 포함하는 것으로 간주될 수 있다. 통상적으로 FEOL("Front End Of (Manufacturing) Lines")로 칭해지는 베이스 부분은, 그 위에 선택 또는 스위칭 디바이스들 Qxy가 형성되는 반도체 기판에 의해 지지된다(또한 도 1 및 도 7 참조). 글로벌 라인들 및 다양한 금속 접촉 패드들로서의 역할을 하는 직렬의 금속 라인들이 액티브 엘리먼트들의 톱 상에 형성된다. 각 선택 디바이스 Qxy는 금속 라인에 연결된 소스와 드레인 단자에 연결된 드레인을 갖는다. 이러한 방식으로, 선택 디바이스는 금속 라인과 드레인 단자 사이에서 스위치로서 기능한다. 상술한 바와 같이, x 방향에 따른 소정의 y에 대한 Qxy는 x 방향을 따라 전개되는 폴리 라인의 형태인 공통 게이트를 갖는다. 예를 들어, 선택 신호 SG1이 Q11, Q21, Q31,...의 y=1에 대한 공통 게이트에 대해 어써팅되는 경우에, x=1, 2, 3,...에 따른 드레인 단자들은 글로벌 라인들 GBL1, GBL2, GBL3,...에 각각 연결된다. 후에 알 수 있는 바와 같이, 드레인 단자들은 접촉 패드들(310)을 통해 각각의 로컬 비트 라인들 또는 워드 라인들에 연결된다.
베이스 부분 위의 제 2 부분을 BEOL("Back End Of (Manufacturing) Lines")이라 칭해진다. BEOL은 R/W 재료의 복수층들, 워드 라인들 및 수직 로컬 비트 라인들이 형성되는 장소이다. 로컬 비트 라인들은 FEOL 부분의 각 접촉 패드들에 연결된다. 도식적으로, z 방향의 복수의 로컬 비트 라인들(330)은 접촉점들(310)의 세트에 연결된다. z 방향에 따라, 메모리 엘리먼트 층들의 스택이 형성된다. 각 층에서, 한 쌍의 워드 라인들(340)이 로컬 비트 라인(330)의 세트의 대향 측들로부터 포위한다. 예를 들어, 로컬 비트 라인들의 세트(LBL11, LBL21, LBL31,...)는 층 1의 워드 라인들(WL10 , WL11)과 층 2의 (WL20, WL21),..에 의해 포위된다.
비트 라인(330)은 P+ 폴리실리콘으로부터 형성되는 것이 바람직하다. 워드 라인에 인접하는 비트 라인의 영역에서, 영역(332)은 N+ 도핑으로 도핑된다. 이러한 방식으로 워드 라인(340)에 인접하는 경우에 다이오드(336)가 비트 라인(330)의 각 영역에 형성된다. 각 워드 라인(340)과 다이오드(336) 사이에 R/W 메모리 엘리먼트(346)가 형성된다. 바람직한 실시예에서, 저항성 메모리 엘리먼트(346)가 HfOx 층(342)에 선행하는 워드 라인(340) 옆의 Ti 층(344)에 의해 형성된다. 3D 구조의 톱 층은 질화물 층(350)에 의해 덮어진다. 따라서, R/W 엘리먼트(342, 344)와 다이오드들(332, 330)의 다양한 층들이 x 방향에 따른 각 수직 로컬 비트 라인(330)(예를 들어, LBL11, LBL21, LBL31,...) 주위에 형성되어, 이들은 각 비트 라인들(330)에 대한 일측과 후속적으로 형성된 각 워드 라인들 WL(340)(예를 들어, WL10, WL20, WL30,...)에 대한 다른 측 상에 연결된다. 유사한 R/W 엘리먼트들 및 다이오드들은 x 방향에 따른 비트 라인들(330)(LBL11, LBL21, LBL31,...)의 동일한 세트의 다른 측 상에 형성되며, 또한 각 워드 라인들(WL11 , WL21, WL31,...)에 연결된다.
BEOL 부분의 다른 볼륨은 산화물(320)과 같은 유전체에 의해 채워진다. 이러한 방식으로, 각 R/W 엘리먼트와 그 각 비트 라인 사이에 직렬로 연결된 다이오드를 제외하고는, 3D R/W 어레이가 도 19에 개략적으로 도시된 것과 유사하게 형성된다.
도 24a는 교차점에서 워드 라인과 비트 라인의 쌍 사이에 형성된 다이오드와 R/W 엘리먼트에 대해 더욱 상세하게 도시한다. 일 실시예에서, R/W 메모리 엘리먼트(346)가 Ti 층(344)과 HfOx 층(342)으로 형성된다. Ti 층은 워드 라인(340)과 전기적으로 접촉하며, HfOx 층(342)은 다이오드(336)와 전기적으로 접촉한다. 일반적으로 비트 라인(330)은 P+ 폴리실리콘으로 도핑된다. 하지만, 이것은 워드 라인(340)과 같은 워드 라인과 교차하는 영역(332)에서 N+로서 반대로 도핑된다. 결과적인 PN 접합은 워드 라인(340)과 로컬 비트 라인(330) 사이의 R/W 엘리먼트(346)와 직렬로 배치된 다이오드(336)를 유효하게 형성한다.
도 24b는 워드 라인(340)과 로컬 비트 라인(330)의 각 교차점 사이에 직렬로 연결된 R/W 메모리 엘리먼트(346)와 다이오드(336)의 등가 회로를 개략적으로 도시한다.
도 23 및 도 24a와 도 24b에도 도시된 3D 메모리 구조는, 인접 로컬 비트 라인들로의 전류 누설을 감소시키기 위해 각 메모리 엘리먼트가 다이오드 격리를 갖는 3D 메모리를 구현하는 이점을 갖는다. 다이오드가 z 방향의 각 메모리 엘리먼트의 톱 상에 형성되는 이전 기술의 구조와는 달리, 메모리 엘리먼트(346)의 수평(x 방향) 배향은 각 다이오드가 로컬 비트 라인의 영역으로서 형성될 수 있게 하여 추가적인 공간을 점유하지 않는다.
도 25a 내지 25f는 다양한 처리 스테이지들에서 도 23에 도시된 3D 메모리의 BEOL (톱) 부분의 형성을 도시한다.
도 25a는 FEOL 베이스층의 톱 상에 형성되고 있는 복수층 구조로서의 BEOL 부분의 형성을 도시한다. 전체 구조는 산화물(320)과 희생 재료층(322)의 복수의 교대층의 샌드위치로서 형성된다. 미도핑된 폴리실리콘은, 용이하게 에칭될 수 있으므로 희생층(322)을 형성하는 데 사용되는 것이 바람직하며 다른 구조로 교체된다. FEOL 베이스층은 상술한 바와 같이 각 글로벌 라인과 드레인 단자들 사이에서 스위칭하는 스위칭 디바이스들 Qxy로 형성된다. 바람직하게는 W 또는 TiN의 금속 패드가 각 드레인 단자 상에 형성되어 연결을 만든다. 이는 산화물층(320)에 선행한다. 그 후에, 산화물층은 평탄화되어 금속 패드들의 것으로 씻겨진다. 후속적으로, 미도핑된 폴리실리콘(322) 및 산화물(320)의 교대층의 샌드위치가 놓여진다. 샌드위치는 보호 질화물층(350)에 의해 덮여진다. 바람직한 실시예에서, 산화물의 다른 희생층도 질화물층의 톱 상에 피착된다.
도 25b는 복수의 로컬 비트 라인들(330)이 도 25a의 3D 구조에서 형성되는 트렌치의 형성을 도시한다. 본질적으로 하드 마스크("HM") 피착 및 리소그래피가 셋업되어, 3D 구조에서 x 방향으로 전개되는 수직 트렌치들이 에칭되어 나가 로컬 비트 라인들이 형성되는 트렌치를 형성할 수 있다. 트렌치들은 x 방향의 접촉 패드들과 정렬되어, 로컬 비트 라인들이 형성되어 접촉 패드들과 접촉할 것이다.
도 25c는 도 25b의 트렌치의 로컬 비트 라인들의 형성을 도시한다. HM 제거 후에, BOE("buffered oxide etch)는 톱 층으로서 질화물층을 노출시키는 구조를 세정하는 것을 돕는다. 그 후, 로컬 비트 라인들(330)이 트렌치들을 P+ 폴리로 채움으로써 (x 방향에 따른 슬랩의 형태로) 형성된다. P+ 폴리가 그 후 평탄화된다.
도 25d는 횡으로 계층화된 3D 구조에 액세스하는 입구의 형성을 도시한다. 이것은 각 층에서 R/W 엘리먼트들, 다이오드들 및 워드 라인들과 같은 구조체가 평행하게 모든 층들에 대하여 형성될 수 있게 한다. 이것은 리소와 에칭에 선행하는 HM 피착에 의해 달성된다.
도 25e는 각 층의 구조체를 형성하기 위한 오목 공간의 형성을 도시한다. 모든 층들에 대한 오목 공간이 평행하게 생성된다. 이것은 로컬 비트 라인들의 열까지 미도핑된 폴리를 즉시 선택적으로 제거하는 제 2, 등방성 오목 에칭에 선행하는 KOH 습식 에칭에 의해 달성된다.
로컬 비트 라인들의 슬랩들의 노출된 밴드들은 그 후 가스상 도핑 프로세스에 의해 N+로 반대로 도핑된다. 이것은 로컬 비트 라인들의 노출된 표면 바로 아래에 PN 접합을 생성시킬 것이다.
다른 실시예에서, 로컬 비트 라인들은 N+ 폴리실리콘으로 형성된다. 다이오드는 그 후에 P+ 확산에 의해 만들어질 것이다.
다이오드가 제공되지 않는 다른 실시예에서, N+ 도핑은 생략될 것이다. 이 경우에, 로컬 비트 라인들은 금속으로 형성될 수 있다.
도 25f는 모든 오목 공간의 각각에 대해 워드 라인에 선행하는 R/W 층의 형성을 도시한다. 오목 공간은 에칭된 제 1 BOE(Buffered Oxide Etched)이다. 그 후에 R/W 재료는 제 1 층(342)(예를 들어, HFOx)의 Atomic Layer Deposition에 의해 형성된다. 이것은 Chemical Vapor Deposition에 의한 제 2 층(344)(예를 들어, Ti(티탄))을 피착하는 것에 선행한다.
다음으로, 워드 라인(340)이 형성될 수 있다. 도 25e에서 설명된 바와 같이 모두 완성된 다이오드들(332, 330)의 능동 엘리먼트들을 형성하는 고온 프로세스로, 금속화가 후속하는 고온 열화에 상관없이 그 도전성에 대해 최적화될 수 있다. 예를 들어, 알루미늄 또는 구리가 피착될 수 있다. 다른 실시예들에서, Chemical Vapor Deposition에 의한 W(티탄)의 벌크층에 선행하는 TiN의 박층과 같은 고온 금속들도 고려될 수 있다. 다양한 피착들로부터의 과잉부는 에치백될 수 있다.
도 25g는 x 방향에 따른 로컬 비트 라인 슬랩의 제 1 제거 부분에 의한 개별적인 로컬 비트 라인 열의 형성을 도시한다. 결과적인 공극들이 그 후 도 23에 도시된 바와 같이 산화물(320)로 채워진다. 톱 층은 화학적 기계적 연마에 의해 평탄화된다.
도 26a 및 26b는 도 23에 도시된 3D 메모리의 워드 라인들(340)에 액세스하기 위한 접촉부 및 금속 라인들의 형성을 도시한다. 본질적으로, 워드 라인들은 3D 메모리 구조의 톱 또는 바닥 중 어느 하나로부터의 접촉에 의해 액세스된다. 각 워드 라인은 수직 라이저(riser) 열(314)에 의해 3D 메모리 구조의 표면에서 금속 라인에 연결된다.
도 26a는 3D 구조가 계단식으로 되어 다른 층들에서의 오프셋을 제공하는 것을 도시한다. 다른 층들을 계단화함으로써, 각 층에 있는 워드 라인들은 톱으로부터 그 라이저 열에 대해 방해되지 않는 경로를 가질 것이다. 바람직하게는, 액세스가 워드 라인들의 단부들에 있다. 예를 들어, 계단은 x 방향에 따른 3D 구조의 양쪽 단부에 형성되어, 그 표면에 있는 금속 라인들이 일단부로부터의 모든 워드 라인에 액세스하는 것에 비해 절반의 밀도에 있다. 계단화와 워드 라인들의 각 층에 대한 방해받지 않는 시야를 생성한 후에, 계단화 동안 제거된 볼륨이 산화물로 다시 채워지고 평탄화된다.
도 26b는 라이저 열들에 의해 각 워드 라인들로 연결하는 표면 금속 라인들의 형성을 도시한다. 라이저 열들에 대한 공간은 계단층들의 각각의 톱으로부터 에칭되어 라이저 열을 위한 길을 만든다. 결과적인 공극은 그 후 워드 라인을 3D 구조의 톱 표면에 연결하는 라이저 열(314)로 채워진다.
일 실시예에서, 라이저 열(314)은 그 후 톱 표면에 형성된 금속 라인(312)에 의해 연결될 수 있다.
다음 섹션에서 보다 상세하게 설명되는 본 발명의 다른 양태에 따르면, 워드 라인들은 도 22에 도시된 것과 같이 글로벌 비트 라인들의 일부를 통해 액세스된다.
도 27은 도 22에 도시된 글로벌 비트 라인들의 일부를 글로벌 워드 라인들로서 동작하도록 사용하는 것과 같이, 워드 라인들에 3D 구조의 베이스 부분에 있는 금속 와이어들에 의해 액세스되는 다른 실시예를 도시한다. 일 실시예에서, 워드 라인으로의 연결은 도 26a 및 도 26b에서와 같이 3D 구조의 톱에 있는 금속 라인으로 오게 된다. 연결 브릿지로서의 역할을 하는 톱에 있는 금속 라인으로, 제 2 열 라이저(316)는 아래로 뚫어, 접촉 패드들(310) 중 하나를 통해 적절한 글로벌 워드 라인과의 접촉을 이룬다. 제 2 라이저 열들(316)을 형성하기 위해, 열들이 3D 구조의 톱으로부터 비워지고, 그 후 금속과 같은 도전성 재료로 채워진다. 그 후 연결 브릿지로서의 역할을 하는 톱에 있는 금속 라인들(312)이 형성된다.
수직 비트 라인들 및 수평 워드 라인들의 효율적인 디코딩
본 발명의 다른 양태에 따르면, x-y 방향의 R/W 엘리먼트들의 2D 어레이의 복수층들을 갖는 3D 메모리는 각 층 사이의 워드 라인과 모든 층들에 공통인 z 방향의 수직 로컬 라인들의 어레이에 의해 액세스가능하다. y 방향에 따른 복수의 금속 라인이 3D 메모리의 베이스 부분 또는 톱 표면 중 어느 하나에 제공된다. 금속 라인들의 제 1 세트는 스위칭가능하게 연결되어 선택된 그룹 수직 로컬 비트 라인들로서 동작하는 수직 로컬 라인들의 제 1 세트로의 액세스를 허용한다. 금속 라인들의 제 2 세트는 각 층에서의 선택된 워드 라인들에 연결된 수직 로컬 라인들의 제 2 세트로의 액세스를 허용하도록 스위칭가능하게 연결된다.
금속 라인들의 세트는 로컬 비트 라인들과 워드 라인들의 선택된 세트들에 대한 글로벌 액세스 라인들로서의 역할을 한다. 선택된 로컬 비트 라인들과 워드 라인들의 세트로의 금속 라인들의 세트의 스위칭은 3D 메모리의 베이스 부분에 있는 스위칭 트랜지스터들의 세트에 의해 달성된다. 금속 라인들이 3D 메모리의 톱 표면에 위치되는 경우에, 라이저 열들의 세트는 스위칭 트랜지스터들로부터 금속 라인으로의 연결을 제공한다.
상술한 바와 같이, 3D 메모리 어레이는 복수의 층 메모리 엘리먼트 평면들을 갖는 다른 부분(BEOL)과 베이스층(FEOL)을 갖는다. 도 1, 도 7 및 도 22와 관련하여 상술한 실시예들에서, 글로벌 비트 라인들로서 동작하는 금속 라인들의 세트는 3D 구조의 베이스 부분(FEOL)에 형성된다.
본 발명에서, 세트 내의 모든 금속 라인들이 로컬 비트 라인들을 디코딩하는 데 사용되지는 않는다. 마찬가지로, 어레이 내의 모든 로컬 수직 라인들이 로컬 비트 라인들로서 사용되지는 않는다. 대신, 금속 라인들의 일부와 로컬 수직 라인들의 일부가 각 층으로부터의 2개의 선택된 워드 라인들의 세트를 디코딩하는 데 보류된다. 이러한 스킴은 매우 스케일링가능한 디코딩 아키텍처를 제공한다. 이는 워드 라인들과 로컬 비트 라인들의 임의의 조합의 디코딩을 허용한다. 이는 워드 라인들의 로컬 워드 라인들로의 추가적인 분할을 허용하여, 워드 라인 저항과 3D 저항성 메시의 상호작용을 감소시키는 것을 돕는다.
도 28은 글로벌 라인들과 선택 디바이스들의 세트를 통해 3D 메모리 어레이에서의 수직 비트 라인들과 수평 워드 라인들의 효율적인 디코딩을 도시한다. z 방향에 따라 적층된 4 층들을 갖는 예시적인 3D 어레이가 도시된다. 도 17 및 도 23에 도시된 3D 어레이와 유사하게, 4 층들이 z 방향의 로컬 수직 라인들(331, 332)의 2D 어레이에 의해 액세스가능하다. 로컬 수직 라인들의 2D 어레이는 2개의 세트로 분할된다. 로컬 수직 라인들(331)이 제 1 세트는 로컬 비트 라인들로서 개별적으로 동작하고 글로벌 비트 라인들(251)과 같은 글로벌 라인들의 제 1 세트로 스위칭가능하게 연결된다. 로컬 수직 라인들(332)의 제 2 세트는 글로벌 워드 라인들(252)과 같은 글로벌 라인들의 제 2 세트와 워드 라인들(340) 사이에 스위칭가능하게 연결되는 상호연결부로서 개별적으로 동작한다. 로컬 수직 라인들(332)의 제 1 세트의 각각은 커넥터 또는 접촉부(348)를 통해 각 층에 있는 워드 라인과 접촉한다. 각 층에서 y 방향에 따라 이격되고 각 워드 라인이 x 방향에 따라 전개하는 워드 라인들(340)의 세트가 존재할 것이다.
도 28은 로컬 비트 라인들(LBL11, LBL21, LBL31,..., LBL(P-1)1, LBLP1)로서 동작하는 수직 로컬 라인들(331)의 선택된 페이지의 양측상에 감싸는, 각 층 상의 선택된 워드 라인들(340)의 쌍으로 구성되는 메모리 엘리먼트들의 하나의 블록만을 도시한다. 따라서, WL10 및 WL11은 층 1에 있는 워드 라인들의 선택된 쌍이고; WL20 및 WL21은 층 2에 있는 워드 라인들의 선택된 쌍이고; WL30 및 WL31은 층 3에 있는 워드 라인들의 선택된 쌍이고; WL40 및 WL41은 층 4에 있는 워드 라인들의 선택된 쌍이다. 블록은 메모리 엘리먼트들의 2*P_bl*L_layer로 구성된다. 현재 예에서 P_bl=P 이고 L_layer=L이 되어 2PL 메모리 엘리먼트에 이른다.
로컬 비트 라인들의 선택된 페이지의 디코딩은 수직 로컬 라인들(331)의 제 1 세트 중에서 로컬 비트 라인들의 선택된 페이지에 액세스하기 위해 글로벌 라인들(글로벌 비트 라인들)(251)의 제 1 세트로서 동작하는 제 1 세트 P 금속 라인들(GBL1, GBL2, GBL3,... GBLP)이 존재하는 전의 것과 유사하다. 메모리는 로컬 비트 라인들의 동리 페이지 주위의 각 층 상의 2개의 워드 라인(짝수 또는 홀수)을 갖는 페이지 아키텍처를 가지므로, 글로벌 라인들(글로벌 워드 라인들)(252)의 제 2 세트로서 동작하는 2×4 금속 라인들의 제 2 세트가 존재한다. 4 층들의 각각에 있는 홀수의 워드 라인들(WL11, WL21, WL31, WL41)에 대하여 각각 4 금속 라인들(GWL11, GWL21, GWL31, GWL41)의 좌측 플랭크를 갖는 금속 라인들이 제 1 세트의 양측 상에 분포된다. 유사하게, 4 층의 각각에 있는 짝수의 워드 라인들(WL10, WL20, WL30, WL40)에 대해 각각 4 금속 라인들(GWL10, GWL20, GWL30, GWL40)의 우측 플랭크가 존재한다. 선택된 워드 라인들 및 로컬 비트 라인들로의 금속 라인들(글로벌 라인들)의 연결은 블록 선택 라인으로서 동작하는 SG1과 같은 선택 라인(221)에 의해 선택 디바이스 Qxy(222)를 통해 제어된다.
따라서, 선택된 페이지/블록은 블록 선택 라인 SG1을 어써팅함으로써 디코딩된다. 상술한 바와 같이, 블록 내의 R/W 엘리먼트들(346)은 글로벌 라인(252)을 통해 워드 라인들과 글로벌 라인들(251)을 통해 액세스되는 비트 라인들을 갖는 글로벌 라인들에 의해 액세스가능하다. 감지 회로가 그 후 R/W 엘리먼트들의 메모리 상태를 감지하기 위한 비트 라인들에 연결가능하다.
도 29는 도 28에 도시된 3D 어레이에 대한 제 1 아키텍처에 따른 R/W 엘리먼트들 및 워드 라인들에 대한 BEOL(3D 메모리의 톱 부분) 레이아웃의 평면도를 도시한다. 제 1 BEOL 아키텍처에서, 글로벌 라인들(250)(글로벌 워드 라인들(252) 및 글로벌 비트(251) 라인들을 포함함)은 수직 로컬 라인들(330)(수직 로컬 비트 라인들(331) 및 수직 로컬 라인들(332)을 포함함)의 기둥들의 각각으로부터 오프셋된다(~1F; F는 피쳐 길이).
수직 로컬 라인들의 어레이는 제 1 세트와 제 2 세트로 분할된다. 제 1 세트는 수직 로컬 비트 라인들로서 동작하며, 여기에서 각 로컬 비트 라인(331)은 워드 라인(340)과 함께 R/W 엘리먼트(346)에 액세스하는 데 사용된다. 바람직한 실시예에서, 각 층에서, 로컬 비트 라인은 2개의 R/W 엘리먼트들에 액세스하기 위한 한 쌍의 워드 라인들 사이에서 공유된다. 각 로컬 비트 라인(331)은 글로벌 비트 라인(251)을 형성하는 금속 라인에 연결된다.
수직 로컬 라인들(332)의 제 2 세트의 각각은 글로벌 워드 라인들(252)을 형성하는 금속 라인과 워드 라인(340) 사이의 상호연결부로서 동작한다. 수직 로컬 라인(332)은 커넥터(348)를 통해 워드 라인(340)에 연결된다. 4개의 층들이 존재한다면, 워드 라인들의 행 당 4개의 수직 로컬 라인이 존재할 것이다. 제 1 수직 로컬 라인은 제 1 층의 워드 라인에 연결되며, 제 2 수직 로컬 라인은 제 2 층의 워드 라인에 연결되며, 등등이 연결된다.
단위 셀은 XF*YF의 치수를 갖는다. XF는 비트 라인 간격(~4F)으로 비트 라인 기둥에 의해 제한된다. YF는 R/W 재료에 대한 로컬 WL에 대해 BL 기둥(~2,5F)으로 로컬 WL에 의해 제한된다. 이들은 각 층에 대해 ~10F2의 셀 사이즈를 부여한다. 복수의 층들에 대해 분할될 때, 셀 사이즈는 XF*XY/L_layer이다. 하지만, WL 드라이버들에 의해 점유되는 공간을 고려하면, 유효 셀 사이즈=XF*XY/L_layer+2*XF*XF/P_bl이며, 여기에서, L_layer= 층들의 수이고, P_bl은 병렬로 판독 또는 기입되는 셀들의 페이지 내의 비트 라인 수이다. 따라서, WL 드라이버들로 인한 퍼센티지 손실=2*L_layer/P_bl이다.
블록은 공통 게이트 선택 라인(예를 들어, SG1, 도 28 참조)을 통해 선택 디바이스들의 뱅크를 인에이블함으로써 선택될 수 있다. 따라서, FEOL(3D 메모리의 베이스 부분)의 레이아웃은 P + 2L 금속 라인들 더하기 (P+2L)*(각 층의 워드 라인들의 쌍의 개수)와 동등한 선택 디바이스들의 수를 수용해야만 한다. 각 선택 디바이스는 3D 메모리의 베이스 부분(또는 FEOL 평면) 상의 액티브 영역이다. 통상적으로, 선택 디바이스는 소스 및 드레인 확산 스팟의 쌍 위의 폴리 게이트를 갖는 기판 상에 형성된다. 선택 디바이스들의 뱅크에 대해, 공통 폴리 라인이 선택 디바이스들의 뱅크에 대한 병렬적인 제어를 가능하게 한다.
도 30a는 BEOL이 도 29의 제 1 아키텍처를 갖는 경우에 단위 블록의 평면도에서 FEOL 레이아웃의 제 1 실시예를 도시한다. 폴리 라인(221)의 어느 한 측 상에, 복수의 선택 트랜지스터들(222)이 존재하며(명확하게 도시되지는 않았음), 그 각각은 수직 로컬 라인 기둥(331 또는 332) 또는 접촉부(253) 중 어느 하나와 일치하는 그 소스 및 드레인을 갖는다는 것이 이해될 것이다. 선택 트랜지스터들은 도 28에 도시된 선택 디바이스들 Qxy(222)이다. 글로벌 라인들(251, 252)로 비트 라인들(331) 및 워드 라인들(340)을 스위칭하기 위한 선택 디바이스들은 y 방향에 따른 기둥들(331 또는 332) 사이의 간격에 의해 각각 사이즈가 제한된다는 것을 알 수 있다. 하지만, 동일한 글로벌 라인에 연결되어 있는 수직 로컬 라인 기둥에 인접한 2개의 접촉부(253)로 인해, 병렬로 사용되는 선택 디바이스들의 2개의 뱅크들을 허용함으로써 구동 전력을 2배로 하는 이점을 갖는다. 따라서 승수 M=2를 갖는다.
도 30b는 BEOL이 도 29의 제 1 아키텍처를 가질 경우에, 단위 블록의 평면도에서 FEOL 레이아웃의 제 2 실시예를 도시한다. 글로벌 라인들에 대해 대각선으로 액티브 엘리먼트들(선택 트랜지스터들(222)이 명확하게 도시되지 않았지만, 각각은 수직 로컬 라인 기둥(331 또는 332) 또는 접촉부(253) 중 어느 하나와 일치하는 그 소스 드레인을 가짐)을 형성함으로써, 선택 디바이스들의 길이가 SQRT(2)의 인수만큼 증가될 수 있다. 하지만, 로컬 비트 라인 기둥에 인접하는 2개의 접촉점들이 동일한 글로벌 라인에 연결되지 않으므로, 선택 디바이스의 뱅크들을 2배까지로 하는 특징은 이용가능하지 않다. 따라서, 승수 M=1만을 갖는다.
도 30c는 BEOL이 도 29의 제 1 아키텍처를 갖는 경우에 단위 블록의 평면도에서 FEOL 레이아웃의 제 3 실시예를 도시한다. 제 3 실시예는 제 2 실시예의 M=1을 갖는 감소된 구동 전력의 단점을 극복하는 역할을 한다. 도 30c의 레이아웃에서는, 로컬 비트 라인 기둥의 어느 하나의 측 상의 2개의 접촉부들이 동일한 글로벌 라인에 연결된다. 따라서, M은 다시 2와 같다.
도 31은 도 28에 도시된 3D 어레이에 대한 제 2 아키텍처에 따른 R/W 엘리먼트들 및 워드 라인들에 대한 평면도에서의 BEOL(3D 메모리의 톱 부분) 레이아웃을 도시한다. 제 2 BEOL 아키텍처에서, 글로벌 라인들(글로벌 워드 라인들(252) 및 글로벌 비트 라인들(251)을 포함함)은 3D 메모리의 톱 부분에 형성된다. 글로벌 라인들은 수직 로컬 라인들(331, 332)의 기둥들과 정렬된다. 단위 셀은 XF*YF 치수를 갖는다. XF는 수직 로컬 라인 기둥(331, 332)에 의해 기둥 간격(~2F)으로 제한된다. YF는 로컬 WL(340)에 의해 로컬 WL로 R/W 재료(346)로 수직 로컬 라인 기둥(331, 332)으로, 또한 접촉부(253)에 대한 추가적인 간격으로(~3.5F) 제한된다. 이것은 각 층에 대해 ~7F2의 셀 사이즈를 부여한다. 각 비트 라인 기둥은 글로벌 라인(251, 252)과 접촉한다.
도 32는 도 31의 BEOL 레이아웃의 y-z 평면의 단면을 도시한다. 본질적으로, 워드 라인(340)과 연관된 로컬 비트 라인(331)은 선택 트랜지스터(222)의 일 단자(소스(224) 또는 드레인(226) 중 어느 하나) 상에 있고, 3D 메모리의 톱 상에 있는 글로벌 라인들(251) 중 하나와 라이저 열(314) 및 선택 트랜지스터를 통해 접촉한다.
도 33은 BEOL이 도 31의 제 2 아키텍처를 갖는 경우에 단위 블록의 평면도에서의 FEOL 레이아웃의 제 1 실시예를 도시한다. 수직 로컬 라인 기둥(331 또는 332)의 어느 한 측 상에 2개의 접촉부들(253)이 존재하며 이들은 동일한 글로벌 라인(251 또는 252)에 연결된다. 따라서, M은 다시 2와 같다.
도 33에 도시된 제 2 아키텍처의 제 1 실시예는 도 30a에 도시된 제 1 아키텍처의 제 1 실시예와 유사하다. 동일한 방식으로, 도 30b 및 도 30c에 각각 도시된 제 1 아키텍처의 제 2 실시예 및 제 3 실시예가 제 2 아키텍처에 대해 용이하게 개조될 수 있다.
도 34는 주변 회로들을 포함하는 전체 3D 어레이의 개략 평면도를 도시한다. 로컬 비트 라인들 및 워드 라인들 양쪽을 디코딩하기 위해 글로벌 라인들을 사용하는 본 아키텍처는 고도로 스케일링 가능 하다는 것을 알 것이다. 글로벌 워드 라인 드라이버들, 감지 증폭기들 및 블록 선택 드라이버들이 어레이의 동일측 또는 교대측 상에 있을 수 있다.
예를 들어, 각 워드 라인의 길이는 그 길이 양단의 저항 및 커패시턴스를 감소시키기 위해 절반으로 도리 수 있다. 워드 라인의 길이가 절반으로 될 때마다, 디코드되는 워드 라인의 개수는 2배로 되고, 보다 많은 수직 로컬 라인들 및 글로벌 라인들이 워드-라인 디코딩에 대해 수용될 필요가 있을 것이다.
볼 발명의 다양한 양태들이 그 예시적인 실시예들에 대해 설명되었지만, 본 발명은 첨부된 청구항의 전체 범위 내의 보호를 받을 자격이 있다는 것이 이해될 것이다.
10: 메모리 셀 어레이
21: 데이터 입력-출력 회로들
23: 데이터 입력-출력 라인들
25: 컨트롤러
27: 워드 라인(WL) 선택
29: 로컬 비트 라인(LBL) 선택
31: 호스트 시스템
37: 디코더/드라이버
39: 어드레스 라인들
21: 데이터 입력-출력 회로들
23: 데이터 입력-출력 라인들
25: 컨트롤러
27: 워드 라인(WL) 선택
29: 로컬 비트 라인(LBL) 선택
31: 호스트 시스템
37: 디코더/드라이버
39: 어드레스 라인들
Claims (30)
- x, y 및 z 방향을 갖는 직교 좌표에 의해 규정되는 3차원 패턴으로 배열되고, z 방향으로 적층된 복수의 평행 평면들을 갖는 메모리 엘리먼트들을 포함하는 메모리로서, 상기 메모리는,
x 방향의 행과 y 방향의 열의 2차원 직사각형 어레이로 배열되고 복수의 평면들을 통하여 z 방향으로 연장되는 복수의 제 1 도전성 라인들이며, 상기 복수의 제 1 도전성 라인들은 제 1 도전성 라인들의 제 1 세트 및 제 2 세트로 분할되는 상기 복수의 제 1 도전성 라인들;
개별 평면들을 가로질러 x 방향으로 연장되고, 개별 평면들 내의 상기 복수의 제 1 도전성 라인들 사이에서 y 방향으로 이격되고, 개별 평면들 내의 상기 복수의 제 1 도전성 라인들로부터 분리되는 복수의 제 2 도전성 라인들로서, 상기 제 1 도전성 라인들 및 상기 제 2 도전성 라인들이 상기 개별 평면들을 가로지르는 복수의 위치들에서 서로 인접하게 교차하는 상기 복수의 제 2 도전성 라인들;
상기 제 1 도전성 라인들과 상기 복수의 위치들의 제 1 세트에 있는 그 교차점들에 인접하는 상기 제 2 도전성 라인들의 제 1 세트 사이에 개별로 연결되는 복수의 비휘발성 재프로그램가능 메모리 엘리먼트들;
상기 제 1 도전성 라인들과 상기 복수의 위치들의 제 2 세트에 있는 그 교차점들에 인접하는 상기 제 2 도전성 라인들의 제 2 세트 사이에 개별로 연결되는 복수의 커넥터들;
제 3 도전성 라인들의 제 1 및 제 2 그룹들로 분할되는 복수의 제 3 도전성 라인들; 및
x 방향의 상기 제 1 도전성 라인들의 선택된 행을 상기 제 3 도전성 라인들의 제 1 세트로 스위칭하도록 구성된 제 1 그룹의 선택 디바이스들; 및
상기 복수의 제 2 도전성 라인들의 선택된 세트를 상기 제 3 도전성 라인들의 각각의 제 2 세트로 스위칭하도록 구성된 제 2 그룹의 선택 디바이스들을 더 포함하는, 메모리. - 제 1 항에 있어서,
상기 제 2 도전성 라인들의 각각의 인접 쌍은 이들 사이에 배타적으로 동작하기 위하여 x 방향의 상기 제 1 도전성 라인들의 대응 행 주위에 배치되는, 메모리. - 제 1 항에 있어서,
상기 복수의 제 2 도전성 라인들의 선택된 세트는 복수의 평면들의 모두에서 상기 제 1 도전성 라인들의 선택된 행 주위에 배치되는 상기 제 2 도전성 라인들의 인접하는 쌍들을 포함하는, 메모리. - 제 1 항에 있어서,
상기 제 3 도전성 라인들은 y 방향으로 연장되고,
상기 선택 디바이스들은 x 방향으로 정렬된 상기 제 1 도전성 라인들의 라인들이 상기 복수의 제3 도전성 라인들의 선택된 라인들과 연결가능하게 하도록 구성되고,
복수의 제어 라인들이 x 방향으로 연장되고 x 방향으로 정렬된 복수의 상기 선택 디바이스들과 개별로 연결되어, x 방향으로 정렬된 복수의 제 1 도전성 라인들과 상기 제3 도전성 라인들 중 다른 것들과의 연결을 가능하게 하는, 메모리. - 제 1 항에 있어서,
복수의 상기 선택 디바이스들 및 상기 복수의 제3 도전성 라인들은 반도체 기판에 형성되고, 상기 복수의 평면들은 상기 반도체 기판 위의 스택으로서 형성되는, 메모리. - 제 5 항에 있어서,
개별적인 제 3 도전성 라인들은 x-y 평면 내의 x 방향으로 가로질러 상기 제 1 도전성 라인들의 인접 열들 사이에 각각 위치되는, 메모리. - 제 6 항에 있어서,
상기 선택 디바이스들 각각은 x-y 평면 내에서 상기 제 1 도전성 라인들의 2차원 어레이와 정렬되는 소스 단자 및 드레인 단자를 갖는, 메모리. - 제 7 항에 있어서,
각 선택 디바이스의 소스 및 드레인 단자는 y 방향으로 정렬되는, 메모리. - 제 7 항에 있어서,
각 선택 디바이스의 소스 및 드레인 단자는 x-y 평면 내에서 대각선으로 정렬되는, 메모리. - 제 8 항 또는 제 9 항에 있어서,
상기 제 1 도전성 라인들의 행은 인접하는 선택 디바이스들의 2개의 행들에 의해 상기 제 3 도전성 라인들의 다른 행들로 동시에 스위칭되는, 메모리. - 제 5 항에 있어서,
개별적인 제 3 도전성 라인들은 x-y 평면 내의 x 방향으로 가로질러 상기 제 1 도전성 라인들의 열들과 일치하도록 각각 위치되는, 메모리. - 제 11 항에 있어서,
각 선택 디바이스의 소스 및 드레인 단자는 y 방향으로 정렬되는, 메모리. - 제 1 항에 있어서,
복수의 상기 선택 디바이스들은 반도체 기판에서 형성되고;
상기 복수의 평면들은 상기 반도체 기판 위의 스택으로서 형성되고;
상기 복수의 제 3 도전성 라인들은 상기 스택 위에 형성되는, 메모리. - 제 13 항에 있어서,
개별 선택 디바이스들과 각각의 제 3 도전성 라인들 사이의 스택을 통하는 수직 상호연결 도전성 라인들을 더 포함하는, 메모리. - 제 1 항에 있어서,
개별 메모리 엘리먼트들은 상기 제 1 도전성 라인들과 상기 제 2 도전성 라인들 사이에 상기 메모리 엘리먼트가 연결되는 상기 제 1 및 제 2 도전성 라인들을 통해 인가되는 전기적 자극에 응답하여 적어도 제 1 및 제 2 안정 레벨들 사이의, 전기적 도전성의 그 레벨을 가역적으로 변경하는 재료를 포함하는 것을 특징으로 하는, 메모리. - 재프로그램가능 비휘발성 메모리 시스템 동작 방법으로,
x, y 및 z 방향을 갖는 직교 좌표에 의해 규정되는 3차원 패턴의 메모리 엘리먼트들을 포함하는 적어도 하나의 집적 회로를 사용하는 단계
를 포함하고, 상기 적어도 하나의 집적 회로는,
반도체 기판의 톱 상에 z 방향으로 적층된 복수의 평행 평면들;
x 방향의 행과 y 방향의 열의 2차원 직사각형 어레이로 배열되고 복수의 평면들을 통하여 z 방향으로 연장되는 복수의 제 1 도전성 라인들이며, 상기 복수의 제 1 도전성 라인들은 로컬 비트 라인들로서 동작하는 제 1 도전성 라인들의 제 1 세트 및 제 1 도전성 라인들의 제 2 세트로 분할되는 상기 복수의 제 1 도전성 라인들;
개별 평면들을 가로질러 x 방향으로 연장되고, 개별 평면들 내의 상기 복수의 제 1 도전성 라인들 사이에서 y 방향으로 이격되고, 개별 평면들 내의 상기 복수의 제 1 도전성 라인들로부터 분리되는 복수의 제 2 도전성 라인들로서, 상기 복수의 제 2 도전성 라인들은 워드 라인들로서 동작하고, 상기 제 1 도전성 라인들 및 상기 제 2 도전성 라인들은 상기 개별 평면들을 가로지르는 복수의 위치들에서 서로 인접하게 교차하는 상기 복수의 제 2 도전성 라인들;
상기 복수의 위치들의 제 1 세트에 있는 그 교차점들에 인접하는 상기 워드 라인들 및 로컬 비트 라인들 사이에 개별로 연결되는 복수의 비휘발성 재프로그램가능 메모리 엘리먼트들;
상기 복수의 위치들의 제 2 세트에 있는 그 교차점들에 인접하는 워드 라인들과 상기 제 1 도전성 라인들의 제 2 세트 사이에 개별로 연결되는 복수의 커넥터들;
제 3 도전성 라인들의 제 1 및 제 2 그룹들로 분할되는 복수의 제 3 도전성 라인들; 및
x 방향의 로컬 비트 라인들의 선택된 행을 선택 제어 신호들에 응답하여 상기 제 3 도전성 라인들의 제 1 세트로 스위칭하도록 구성된 제 1 그룹의 선택 디바이스들; 및
상기 복수의 제 2 도전성 라인들의 선택된 제 2 세트를 선택 제어 신호들에 응답하여 상기 제 3 도전성 라인들의 각각의 제 2 세트로 스위칭하여, 선택된 워드 라인들을 상기 제 3 도전성 라인들의 각각의 제 2 세트로 스위칭하고; 로컬 비트 라인들의 선택된 행을 상기 제 3 도전성 라인들의 제 1 세트의 개별적인 것들에 연결하고 선택된 워드 라인들을 상기 제 3 도전성 라인들의 제 2 세트의 개별적인 것들에 연결하기 위하여 선택 제어 신호를 선택 디바이스들의 제 1 및 제 2 그룹들에 인가하고; 상기 제 3 도전성 라인들의 제 1 및 제 2 세트들 사이에 복수의 메모리 엘리먼트들 중 선택된 하나 이상이 동작가능하게 연결되는 상기 제 3 도전성 라인들의 제 1 및 제 2 세트들 중 개별적인 것들을 통한 제 1 및 제 2 자극 중 하나를 인가함으로써 복수의 메모리 엘리먼트들 중 선택된 하나 이상이 적어도 제 1 및 제 2 상태들 사이에서 동시에 변하도록 하는, 제 2 그룹의 선택 디바이스들
을 포함하는, 메모리 시스템 동작 방법. - 제 16 항에 있어서,
상기 제 2 도전성 라인들의 각각의 인접 쌍은 이들 사이에 배타적으로 동작하기 위하여 x 방향의 상기 제 1 도전성 라인들의 대응 행 주위에 배치되는, 메모리 시스템 동작 방법. - 제 16 항에 있어서,
상기 복수의 제 2 도전성 라인들의 선택된 세트는 복수의 평면들의 모두에서 상기 제 1 도전성 라인들의 선택된 행 주위에 배치되는 상기 제 2 도전성 라인들의 인접하는 쌍들을 포함하는, 메모리 시스템 동작 방법. - 제 16 항에 있어서,
상기 제 3 도전성 라인들은 y 방향으로 연장되고,
상기 선택 디바이스들은 x 방향으로 정렬된 상기 제 1 도전성 라인들의 라인들이 상기 복수의 제3 도전성 라인들의 선택된 라인들과 연결가능하게 하도록 구성되고,
복수의 제어 라인들이 x 방향으로 연장되고 x 방향으로 정렬된 복수의 상기 선택 디바이스들과 개별로 연결되어, x 방향으로 정렬된 복수의 제 1 도전성 라인들과 상기 제3 도전성 라인들 중 다른 것들과의 연결을 가능하게 하는, 메모리 시스템 동작 방법. - 제 16 항에 있어서,
복수의 상기 선택 디바이스들 및 상기 복수의 제3 도전성 라인들은 반도체 기판에 형성되고, 상기 복수의 평면들은 상기 반도체 기판 위의 스택으로서 형성되는, 메모리 시스템 동작 방법. - 제 20 항에 있어서,
개별적인 제 3 도전성 라인들은 x-y 평면 내의 x 방향으로 가로질러 상기 제 1 도전성 라인들의 인접 열들 사이에 각각 위치되는, 메모리 시스템 동작 방법. - 제 21 항에 있어서,
상기 선택 디바이스들 각각은 x-y 평면 내에서 상기 제 1 도전성 라인들의 2차원 어레이와 정렬되는 소스 단자 및 드레인 단자를 갖는, 메모리 시스템 동작 방법. - 제 22 항에 있어서,
각 선택 디바이스의 소스 및 드레인 단자는 y 방향으로 정렬되는, 메모리 시스템 동작 방법. - 제 22 항에 있어서,
각 선택 디바이스의 소스 및 드레인 단자는 x-y 평면 내에서 대각선으로 정렬되는, 메모리 시스템 동작 방법. - 제 23 항 또는 제 24 항에 있어서,
상기 제 1 도전성 라인들의 행은 인접하는 선택 디바이스들의 2개의 행들에 의해 상기 제 3 도전성 라인들의 다른 행들로 동시에 스위칭되는, 메모리 시스템 동작 방법. - 제 20 항에 있어서,
개별적인 제 3 도전성 라인들은 x-y 평면 내의 x 방향으로 가로질러 상기 제 1 도전성 라인들의 열들과 일치하도록 각각 위치되는, 메모리 시스템 동작 방법. - 제 26 항에 있어서,
각 선택 디바이스의 소스 및 드레인 단자는 y 방향으로 정렬되는, 메모리 시스템 동작 방법. - 제 16 항에 있어서,
복수의 상기 선택 디바이스들은 반도체 기판에서 형성되고;
상기 복수의 평면들은 상기 반도체 기판 위의 스택으로서 형성되고;
상기 복수의 제 3 도전성 라인들은 상기 스택 위에 형성되는, 메모리 시스템 동작 방법. - 제 28 항에 있어서,
개별 선택 디바이스들과 각각의 제 3 도전성 라인들 사이의 스택을 통하는 수직 상호연결 도전성 라인들을 더 포함하는, 메모리 시스템 동작 방법. - 제 16 항에 있어서,
개별 메모리 엘리먼트들은 상기 제 1 도전성 라인들과 상기 제 2 도전성 라인들 사이에 상기 메모리 엘리먼트가 연결되는 상기 제 1 및 제 2 도전성 라인들을 통해 인가되는 전기적 자극에 응답하여 적어도 제 1 및 제 2 안정 레벨들 사이의, 전기적 도전성의 그 레벨을 가역적으로 변경하는 재료를 포함하는 것을 특징으로 하는, 메모리 시스템 동작 방법.
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