CN102971799A - 具有含垂直位线和横向对准的有源元件的读/写元件的3d 阵列的非易失性存储器及其方法 - Google Patents

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Abstract

跨过位于半导体基板以上不同距离处的多层平面形成存储器元件的三维阵列。响应于跨过存储器元件而施加的电压差，存储器元件可逆地改变电导的水平。该三维阵列包括从基板穿过多层平面的柱线（330）的二维阵列，这些柱线的二维阵列与每个平面上的字线（340）的阵列一起用于访问存储器元件。在与基板平行的取向上同时形成该多层的存储器元件（342,344），由此降低工艺成本。在另一方面，二极管（332）与每个存储器元件（342,344）串联地形成以降低电流泄漏。二极管（332）被并入担当位线的柱线（330）内而不占据另外的空间。

Description

具有含垂直位线和横向对准的有源元件的读/写元件的3D 阵列的非易失性存储器及其方法
技术领域
本申请的主题是可再编程非易失性存储器单元阵列的结构、使用和制作，更具体地，是在半导体基板上形成的存储器存储元件的三维阵列。
背景技术
利用闪存的可再编程非易失性大容量数据存储系统的使用广泛用于存储计算机文件的数据、相机图片和由其他类型的主机产生和/或使用的数据。闪存的流行形式是通过连接器可移除地连接到主机的卡。存在商业上可获得的许多不同的闪存卡，其例子是以商标CompactFlash(CF)、MultiMediaCard(MMC)、Secure Digital(SD)、miniSD、microSD、Memory Stick、Memory StickMicro、xD-Picture Card、SmartMedia和TransFlash等销售的那些闪存卡。这些卡根据其规范具有特有的机械插头和/或电接口，并且插入作为主机的部分提供的或者与主机连接的匹配插座中。
广泛使用的另一形式的闪存系统是作为小的伸长的封装中的手持存储器系统的快闪驱动器，该封装具有通用串行总线（USB）插头，用于通过将该插头插入主机的USB插座中而与主机连接。本申请的受让人SanDisk公司以其Cruzer、Ultra和Extreme Contour商标销售快闪驱动器。在另一形式的闪存系统中，大量的存储器永久地安装在主机系统内，比如在笔记本计算机内，代替通常的盘驱动器大容量数据存储系统。这三种形式的大容量数据存储系统中的每个通常包括同一类型的闪存阵列。其每个还通常包括其自身的存储器控制器及驱动器，但还存在某些仅存储器系统(memory only system)，这些仅存储器系统替代地至少部分地由该存储器所连接到的主机所执行的软件来控制。闪存通常形成在一个或多个集成电路芯片上，且控制器通常形成在另一电路芯片上。但是在包含控制器的某些存储器系统中，尤其在嵌入主机内的那些存储器系统中，存储器、控制器及驱动器通常形成在单个集成电路芯片上。
存在通过其在主机与闪存系统之间传送数据的两种主要技术。在该两种技术之一中，由该采统产生或接收的数据文件的地址被映射到为该系统创建的连续逻辑地址空间的不同范围中。该地址空间的广度通常足以覆盖该系统能够处置的地址的全部范园。作为一个实例，磁盘存储驱动器通过这样的逻辑地址空间与计算机或其它主机系统通信。主机系统通过文件分配表(FAT)记录（keep track of）分配给其文件的逻辑地址，且存储器系统维持那些逻辑地址到其中存储了数据的物理存储器地址的映射。大多数商业上可获得的存储卡和闪存驱动器利用此类型的接口，因为其模拟主机普遍接口到的磁盘驱动器的接口。
在该两种技术中的第二者中，唯一地标识由电子系统产生的数据文件，且通过在文件内的偏移而逻辑寻址其数据。然后，在存储器系统内将这些文件标识符直接映射到物理存储器位置。在别处、比如在US 2006/0184720Al号专利申请公开中描述和对比了这两种类型的主机/存储器系统接口。
闪存系统通常利用具有存储器单元的阵列的集成电路，这些存储器单元根据其中所存储的数据各自存储控制存储器单元的阈值水平的电荷。导电的浮置栅极最普遍地被提供为存储器单元的用以存储该电荷的部分，但替代地使用介电电荷俘获材料。对于用于大容量存储系统的存储器单元阵列，通常优选NAND结构。诸如NOR的其它架构通常替代地用于小容量存储器。通过参考美国专利5,570,315、5,774,397、6,046,935、6,373,746、6,456,528、6,522,580、6,643,188、6,771,536、6,781,877及7,342,279号可获得作为闪存系统的部分的NAND快闪阵列及其操作的实例。
多年以来，存储器单元阵列中所存储的每一位数据所必需的集成电路面积的量已显著减小，且目标仍是进一步减小此面积。因此，闪存系统的成本和大小也在减小。NAND阵列架构的使用有助于此，但也已采用其它途径来减小存储器单元阵列的大小。这些其它途径之一是：在半导体基板上形成在不同平面中一个在另一个之上的多个二维存储器单元阵列，替代更典型的单个阵列。在美国专利7,023,739及7,177,191号中给出了具有多个堆叠的NAND闪存单元阵列平面的集成电路的实例。
另一类型的可再编程非易失性存储器单元使用可变电阻存储器元件，该可变电阻存储器元件可以被设置到导电或不导电状态(或替换地，分别设置到低或高电阻状态)，且一些另外被设置到部分导电状态且保持在该状态中直到随后被重设到初始状况。可变电阻元件各自连接在以二维阵列彼此交叉的两个正交延伸的导体(通常是位线和字线)之间。这样的元件的状态通常通过被放置在相交的导体上的恰当电压而改变。由于这些电压还需要施加到大量其它未选的电阻元件，因为当所选元件的状态是被编程或读取时，它们沿相同导体连接，所以二极管通常与可变电阻元件串联连接以便减小可以流经其的漏电流。期望对大量存储器单元并行执行数据读取和编程操作导致将读取或编程电压施加到极大量的其它存储器单元。在专利申请公开US 2009/0001344Al号中给出了可变电阻存储器元件及相关的二极管的阵列的实例。
发明内容
根据本发明的一般框架，3D存储器包括以由具有z、y和z方向的矩形坐标定义的并且具有在半导体基板上方在z方向上堆叠的多个平行平面的三维样式的形式布置的存储器元件。每个平面中的存储器元件可以由多条字线以及相对短的局部位线与多条全局位线合作来访问。多条局部位线在z方向上穿过多个平面并且以x方向上的行和y方向上的列的二维矩形阵列的形式布置。每个平面中的多条字线在x方向上伸长并且在y方向上在各个平面中的多条局部位线之间间隔开并且与这多条局部位线分离。非易失性可再编程存储器元件位于字线和局部位线的交叉点附近并且可以由字线和局部位线访问，其中一组存储器元件可由公共字线和一行局部位线并行访问。
存储器具有3D电阻网状结构。在三维阵列中使用的存储器优选是可变电阻存储器元件。即，各个存储器元件的电阻（及因此相反地电导）通常由于跨过该元件所连接到的正交相交的导体放置的电压而改变。依赖于可变电阻元件的类型，状态可以响应于跨过其的电压、经过其的电流的水平、跨过其的电场量、施加到其的热的水平等等而改变。对于一些可变电阻元件材料，正是电压、电流、电场、热等施加到其的时间量确定其导电状态何时改变以及改变发生的方向。在这样的状态改变操作之间，存储器元件的电阻保持不变，因此是非易失性的。以上概括的三维阵列架构可以用从具有不同属性和操作特性的各种各样的材料中选择的存储器元件材料来实现。
该3D存储器优选具有单侧字线架构，每条字线独占地连接到一行存储器元件。这通过为每行存储器元件提供一条字线来实现而不是在两行存储器元件之间共享一条字线并跨过字线链接跨过该阵列的存储器元件。单侧字线架构提供了独占地用于每行存储器元件的字线，而不是在两行存储器元件之间共享一条字线，由此避免跨过字线链接跨过该阵列的存储器元件。尽管该行存储器元件也由相应行的局部位线访问，但是在相邻行的局部位线之间的耦合以及因此的在该字线外的漏电流不存在扩展。这帮助减小跨过该电阻网络的泄漏。
具有垂直位线和横向对准的有源元件的读/写元件的3D阵列
根据本发明的一个方面，通过其中R/W元件以及可选地二极管不是像现有技术中那样一层一层垂直地形成而是同时在所有层上横向地(laterally)形成的工艺来形成3D阵列。这通过创建简单的多层结构、通过打开入口暴露分层的层的截面部分并在横向方向上在每个暴露的层中形成精细结构来实现。无论是否包括二极管，此工艺都是有利的，因为其不需要像逐层处理那样多数量的处理步骤。
占据最小空间的横向对准的二极管
传统上，二极管通常与3D存储器阵列的R/W元件串联连接以便降低电阻网络中的漏电流。跨过字线和位线之间的每个交叉点布置R/W元件（之前也称为NVM）和松散串联的二极管。二极管与NVM相比通常尺寸上大得多。因此，二极管在NVM上方形成层并且实质上增加了存储器的厚度。
依赖于R/W元件的材料和属性，本说明书中公开的各种技术提供泄漏的减小使得能够实现可以去除与每个R/W元件串联的二极管的可行3D阵列。至少，由短位线和单侧字线带来的泄漏的降低使得可行3D阵列能够采用与每个R/W元件串联的不那么理想的二极管（或者可以被看作是“低劣的二极管”）。
根据本发明的另一方面，利用服务于R/W元件的2D阵列的多个层的在垂直方向上取向的位线以及每个层中的水平或者横向方向上的字线，具有串联的二极管的每个R/W元件在横向方向上形成在交叉点处形成在字线和位线之间。通过在水平或者横向方向上将二极管和R/W存储器元件对准，不增加每层字线的厚度。此外，二极管被形成为或者并入为位线结构的一部分，由此提供二极管而不为其花费额外的空间。
形成诸如二极管的有源器件是高温工艺。如果在有源器件的形成之前发生金属化，则金属将需要能够承受接下来的高温工艺。这可以排除因其更好的导电性和经济性而使用铝或铜。字线中增加的电阻可能加剧泄漏问题。
本工艺允许将对于所有层的高温工艺集合在一起并且同时处理，而不是逐层地进行。因此，字线的金属化可以在高温工艺之后进行。因此，经得起使用相对低温的金属化。
创新的三维可变电阻元件存储器系统的各个方面、优点、特征和细节被包括在接下来的其示例实施例的描述中，该描述应该结合附图来考虑。
在此引用的所有专利、专利申请、论文、其他出版物、文献和事物为了所有目的通过全部引用被合并于此。至于在任何所并入的出版物、文献或事物与本申请之间在术语的定义或使用上的任何不一致或者矛盾之处，应以本申请的定义或使用为准。
附图说明
图1是可变电阻存储器元件的三维阵列的部分的等效电路，其中该阵列具有垂直位线。
图2是利用图1的存储器单元阵列的可再编程非易失性存储器系统的示意性方块图，且该方块图指示存储器系统与主机系统的连接。
图3提供添加了某结构的图1的三维阵列的两个平面及基板的平面图。
图4是图3的平面之一的部分的展开图，其经注释以示出编程其中的数据的影响。
图5是图3的平面之一的部分的展开图，其经注释以示出从其读取数据的影响。
图6图示示例性存储器存储元件。
图7是根据三维阵列的实施方式的第一具体示例的在图1中所示的三维阵列的部分的等距视图。
图8是根据三维阵列的实施方式的第二具体示例的在图1中所示的三维阵列的部分的截面图。
图9-14例示形成图8的三维阵列示例的处理。
图15是根据三维阵列的实施方式的第三具体示例的在图1中所示的三维阵列的部分的截面图。
图16例示跨过在图1和图3中所示的3D存储器的多个平面的读取的偏压电压及电流泄漏。
图17例示具有用于对一组局部位线的改进的访问的双全局位线架构的三维存储器。
图18例示图17的双全局位线架构3D阵列中的漏电流的消除。
图19示意性地例示单侧字线絮构。
图20例示具有单侧字线架构的3D阵列的一个平面和基板。
图21例示在图19和20的单侧字线架构3-D阵列中的漏电流的消除。
图22是在具有图19中所示的单侧字线架构的3D阵列的部分的等距视图。
图23例示具有垂直局部位线及水平形成的有源存储器元件和二极管的优选的3D存储器结构。
图24A更详细地例示在交叉点处在一对字线和位线之间形成的R/W元件和二极管。
图24B示意性地例示串联于字线340和局部位线330的每个交叉点之间的R/W存储器元件346和二极管336的等效电路。
图25A例示作为在FEOL基础层的顶部形成的多层结构的BEOL部分的形成。
图25B例示在其处多个局部位线330要被形成在图25A的3D结构中的沟槽的形成。
图25C例示图25B的沟槽中的局部位线的形成。
图25D例示用于横向访问分层的3D结构的入口的形成。
图25E例示用于在每层中形成这些结构的凹入空间的形成。
图25F例示对于所有凹入空间的每个的R/W层后跟随字线的形成。
图25G例示通过首先沿x方向移除局部位线板的部分的各个局部位线列的形成。
图26A例示三维结构被阶梯化以在不同层处提供偏移。
图26B例示通过竖立的柱状物连接到各自字线的表面金属线的形成。
图27例示其中字线由在3D结构的基础部分处的金属线存取的另一实施例，比如拨出图22中所示的全局位线中的一些全局位线来充当全局字线。
图28例示经由一组全局线和选择器件对3D存储器阵列中的垂直位线和水平字线的有效解码。
图29例示根据图28中所示的3D阵列的第一架构的字线和R/W元件的BEOL(3D存储器的顶部部分)布局。
图30A例示当BEOL具有图29的第一架构时单位块的FEOL布局的第一实施例。
图30B例示当BEOL具有图29的第一架构时单位块的FEOL布局的第二实施例。
图30C例示当BEOL具有图29的第一架构时单位块的FEOL布局的第三实施例。
图31例示根据图28中所示的3D阵列的第二架构的字线和R/W元件的BEOL(3D存储器的顶部部分)布局。
图32例示y-z平面中图31的BEOL布局的截面部分。
图33例示当BEOL具有图31的第二架构时单位块的FEOL布局的第一实施例。
图34例示包括外围电路的整个3D阵列的示意性顶视图。
具体实施方式
首先参考图1，三维存储器10的架构示意性并概括地以这样的存储器的部分的等效电路的形式而例示。这是以上概括的三维阵列的具体例子。标准三维直角坐标系11用于参照，每个向量x、y和z的方向与另外两个正交。
用于选择性地连接内部存储器元件与外部数据电路的电路优选形成在半导体基板13中。在此具体例子中，利用选择或切换器件Qxy的二维阵列，其中x给出器件在x方向上的相对位置，y给出其在y方向上的相对位置。作为例子，各个器件Qxy可以是选择栅极或者选择晶体管。全局位线（GBLx）在y方向上伸长并具有由下标指示的在x方向上的相对位置。全局位线（GBLx）各自可与在x方向上具有相同的位置的选择器件Q的源极或漏极连接，尽管在读取以及通常在编程期间一次仅导通与具体全局位线连接的一个选择器件导通。各个选择器件Q的源极或漏极中的另一个与局部位线（LBLxy）之一连接。局部位线在z方向上垂直地伸长并且在x（行）和y（列）方向上形成规则的二维阵列。
为了将一组（在此例子中指定为一行）局部位线与相应的全局位线连接，控制栅极线SGy在x方向上伸长并且与在y方向上具有共同位置的单行选择器件Qxy的控制端（栅极）连接。因此，依赖于控制栅极线SGy中的哪条接收到将其所连接的选择器件导通的电压，选择器件Qxy因此一次将穿过x方向（在y方向上具有相同的位置）的一行局部位线（LBLxy）连接到全局位线（GBLx）中的相应全局位线。其余的控制栅极线接收保持其连接的选择器件截止的电压。可以注意到，因为仅一个选择器件（Qxy）与每条局部位线（LBLxy）一起使用，所以可以使得该阵列在x和y两个方向上跨过半导体基板的间距非常小，因此存储器存储元件的密度大。
存储器存储元件Mzxy形成在位于基板13上方在z方向上的不同距离处的多个平面中。两个平面1和2例示在图1中，但是通常将存在更多的、比如4个、6个或甚至更多的平面。在距离z处的每个平面中，字线WLzy在x方向上伸长并且在局部位线（LBLxy）之间在y方向上间隔开。每个平面的字线WLy各自与在字线的每侧的局部位线LBLxy中的相邻两条交叉。各个存储器存储元件Mzxy连接在与这些各个交叉点相邻的一条局部位线LBLxy和一条字线WLzy之间。因此可通过在单个存储器元件Mzxy连接于其间的局部位线LBLxy和字线WLzy上放置适当的电压来寻址该单个存储器元件Mzxy。选择电压以提供致使存储器元件的状态从现有状态改变到期望的新状态所需的电刺激。这些电压的电平、持续时间和其他特性依赖于用于存储器元件的材料。
三维阵列存储器单元结构的每个“平面”通常由至少两层形成：导电的字线WLzy位于其中的一层以及将平面彼此电隔离的电介质材料的另一层。例如依赖于存储器元件Mzxy的结构，每个平面中也可以存在另外的层。平面一个在另一个上地堆叠在半导体基板上，其中局部位线LBLxy与这些局部位线延伸穿过的每个平面的存储元件Mzxy连接。
图2是可以使用图1的三维存储器10的例示性存储器系统的框图。连接数据输入-输出电路21以经过图1的全局位线GBLx并行地提供（在编程期间）和接收（在读取期间）代表在被寻址的存储元件Mzxy中存储的数据的模拟电学量。电路21通常包含用于在读取期间将这些电学量转换成数字数据值的感测放大器，这些数据值然后通过线路23被传送到存储器系统控制器25。相反，要被编程到该阵列10中的数据被控制器25发送到输入-输出电路21，然后该输入-输出电路21通过在全局位线GBLx上放置适当的电压将该数据编程到被寻址的存储器元件中。对于二进制操作，一个电压电平通常被放置在全局位线上以表示二进制“1”，并且另一电压电平通常被放置在全局位线上以表示二进制“0”。通过由各个字线选择电路27和局部位线电路29放置在字线WLzy和选择栅极控制线SGy上的电压来寻址存储器元件用于读取或编程。在图1的具体三维阵列中，可以通过经由选择电路27和29施加的适当的电压来寻址位于所选的字线和在一种情况下通过选择器件Qxy连接到全局位线GBLx的局部位线LBLxy中的任意一条之间的存储器元件用于编程或读取。
存储器系统控制器25通常接收来自主机系统31的数据并向主机系统31发送数据。控制器25通常包含用于暂时存储这样的数据和操作信息的一些随机存取存储器（RAM）34。还在控制器25和主机31之间交换命令、状态信号和正被读取或编程的数据的地址。存储器系统与各种主机系统一起操作。它们可以包括个人计算机（PC）、膝上型和其他可携式计算机、蜂窝电话、个人数字助理（PDA）、数字静止相机、数字摄像机和可携式音频播放器。主机通常包括用于一种或多种类型的存储卡或者快闪驱动器的内置插座33，该插座33接受存储器系统的匹配的存储器系统插头35，但是一些主机需要使用存储卡被插入其中的适配器，并且其他主机需要使用在其之间的线缆。或者，存储器系统可以被内置于主机系统中作为其组成部分。
存储器系统控制器25向解码器/驱动器电路37传送从主机接收的命令。类似地，由存储器系统产生的状态信号从电路37传送到控制器25。在其中控制器控制几乎所有的存储器操作的情况下，电路37可以是简单的逻辑电路，或者电路37可以包括状态机以控制执行给定命令所需的重复存储器操作的至少一些。从解码命令得到的控制信号从电路37施加到字线选择电路27、局部位线选择电路29和数据输入-输出电路21。地址线39还从控制器连接到电路27和29，这些地址线39携带在阵列10内的要被访问的存储器元件的物理地址以便执行来自主机系统31的命令。物理地址对应于从主机系统31接收的逻辑地址，由控制器25和/或解码器/驱动器37进行转换。结果，电路29通过在选择器件Qxy的控制元件上放置适当的电压以将所选局部位线（LBLxy）与全局位线（GBLx）连接而在阵列10内部分地寻址指定的存储元件。通过电路27向阵列的字线WLzy施加适当的电压而完成寻址。
尽管图2的存储器系统利用图1的三维存储器元件阵列10，但是该系统不限于仅该阵列架构的使用。给定的存储器系统替换地可以将此类型的存储器与其他另一类型、包括闪存、比如具有NAND存储器单元阵列架构的闪存、磁盘驱动器或者某些其他类型的存储器相组合。其他类型的存储器可以具有其自己的控制器或者在某些情况下可以与三维存储器单元阵列10共享控制器25，特别是如果处于操作级的两种类型的存储器之间存在某些兼容性时。
尽管图1的阵列中的每个存储器元件Mzxy可以各自被寻址用于根据到来的数据改变其状态或者用于读取其现有的存储状态，但是当然优选以多个存储器元件为单位并行地编程和读取阵列。在图1的三维阵列中，在一个平面上的一行存储器元件可以并行被编程和读取。并行操作的存储器元件的数量依赖于连接到所选字线的存储器元件的数量。在一些阵列中，字线可以被分段（未在图1中示出）以便沿着其长度连接的总数量的存储器元件的仅一部分、即连接到这些片段中的所选片段的存储器元件可以被寻址用于并行操作。
其数据已经变得废弃的先前编程的存储器元件可以被寻址并从它们先前被编程处于的状态再编程。因此正被并行地再编程的存储器元件的状态将经常彼此之间具有不同的开始状态。这对于许多存储器元件材料是可接受的，但是通常优选在一组存储器元件被再编程之前将其复位到共同状态。为此目的，存储器元件可以被分组为块，其中每块的存储器元件同时被复位到共同状态，优选是被编程状态之一，以准备用于随后对它们编程。如果正被使用的存储器元件材料特征是以比从第二状态改变回第一状态所花费的少得多的时间从第一状态改变到第二状态，则优选选择复位操作以致使做出花费更长时间的转变。然后，比复位更快地进行编程。较长的复位时间通常不是问题，因为将仅含有弃用的数据的存储器元件的块复位通常在很高比例的情况下在后台进行，因此不会不利地影响存储器系统的编程性能。
利用存储器元件的块复位，可变电阻存储器元件的三维阵列可以按与当前闪存单元阵列类似的方式操作。将一块存储器元件复位到共同状态对应于将一块闪存单元擦除到被擦除状态。在此的各块存储器元件还可以进一步被划分为多页存储元件，其中一页存储元件一起被编程和读取。这类似于闪存中的页的使用。单个页的存储器元件一起被编程和读取。当然，当编程时，要存储由复位状态表示的数据的那些存储器元件不从复位状态改变。一页存储器元件中的需要改变到另一状态以便表示存储在其中的数据的那些存储器元件通过编程操作改变其状态。
使用这样的块和页的例子在图3中例示，图3提供了图1的阵列的平面1和2的平面示意图。跨过每个平面延伸的不同字线WLzy和穿过平面延伸的局部位线LBLxy以二维示出。各个块由在各平面的单个平面中连接到一条字线的两侧的存储器元件构成，或者如果字线被分段，则由连接到字线的一段的两侧的存储器元件构成。因此，在阵列的每个平面中存在非常大量的这种块。在图3所示的块中，连接到一条字线WL12的两侧的每个存储器元件M114、M124、M134、M115、M125和M135形成块。当然，将存在沿着字线的长度连接的许多更多的存储器元件，但是为了简化仅例示了它们中的少量。每个块的存储器元件连接在单个字线和局部位线中的不同位线之间，即，对于图3中所示的块，连接在字线WL12和各自的局部位线LBL12、LBL22、LBL32、LBL13、LBL23和LBL33之间。
还在图3中例示了页。在所描述的具体实施例中，每块存在两页。一页由沿着该块的字线的一侧的存储器元件形成，另一页由沿着该字线的相对侧的存储器元件形成。在图3中标记的示例的页由存储器元件M114、M124和M134形成。当然，页通常将具有非常大数量的存储器元件以便能够在一次编程和读取大量的数据。为了简化说明，仅包括了图3的页的少量存储元件。
现在将描述当操作为图2的存储器系统中的阵列10时图1和3的存储器阵列的示例复位、编程和读取操作。对于这些例子，每个存储器元件Mzxy被认为包括可以通过在存储器元件两端加以不同极性的电压（或电流）或者相同极性但不同幅度和/或持续时间的电压而在不同电阻水平的两个稳定状态之间切换的非易失性存储器材料。例如，一类材料可以通过使电流在一个方向上穿过元件而被置于高电阻状态，并且可以通过使电流在另一方向上穿过该元件而被置于低电阻状态。或者，在使用相同电压极性切换的情况下，一个元件可能需要更高的电压并且更短的时间来切换到高电阻状态，并且可能需要更低的电压和更长的时间来切换到较低电阻状态。这些是指示一位数据的存储的各个存储器元件的两个存储器状态，依赖于存储器元件状态，这是“0”或者“1”。
为了复位（擦除）一块存储器元件，将该块中的存储器元件置于其高电阻状态。该状态将遵循在当前的闪存阵列中使用的惯例被指定为逻辑数据状态“1”，但是其可以替换地被指定为“0”。如图3中的例子所示，一块包括电连接到一条字线WL或其片段的所有存储器元件。块是阵列中一起被复位的存储器元件的最小单位。其可以包括数千的存储器元件。如果例如在字线的一侧的一行存储器元件包括1000个存储器元件，则块将具有来自在字线的每侧的两行的2000个存储器元件。
可以采取以下步骤来复位一块的所有存储器元件，使用图3所示的块作为例子：
1.通过图2的电路21将所有全局位线（在图1和3的阵列中的GBL1、GBL2和GBL3）设置到0伏。
2.将在该块的一条字线的每侧的至少两个选择栅极线设置到H’伏，以便在y方向上的在字线的每侧的局部位线经过其选择器件连接到其各自的全局位线，并因此达到0伏。使得电压H’足够高以导通选择器件Qxy,如在1-3伏的范围内的电压，通常是2伏。图3中所示的块包括字线WL12，使得在该字线的每侧的选择栅极线SG2和SG3（图1）被图2的电路29设置到H’伏，以便导通选择器件Q12、Q22、Q32、Q13、Q23和Q33。这致使在X方向上延伸的两个相邻行中的每条局部位线LBL12、LBL22、LBL32、LBL13、LBL23和LBL33连接到全局位线GBL1、GBL2和GBL3中的各自的全局位线。在y方向上彼此相邻的局部位线中的两条连接到单个全局位线。然后那些局部位线被设置到全局位线的0伏。其余的局部位线优选保持未连接并且其电压浮置。
3.将正被复位的块的字线设置到H伏。此复位电压值依赖于存储器元件中的切换材料并且可以在一伏的几分之一到几伏之间。该阵列的所有其他字线、包括所选平面1的其他字线以及在其他未选平面上的所有字线被设置到0伏。在图1和3的阵列中，字线WL12被置于H伏，而该阵列中的所有其他字线被置于0伏，所有这些操作都是通过图2的电路27。
结果是跨过该块的每个存储器元件放置H伏。在图3的示例块中，这包括存储器元件M114、M124、M134、M115、M125和M135。对于正被用作例子的存储器材料的类型，经过这些存储器元件的得到的电流将还没有处于高电阻状态的存储器元件中的任意元件置于该复位状态。
可以注意到，将没有杂散电流流动，因为仅一条字线具有非零电压。该块的该一条字线上的电压可以致使电流仅经过该块的存储器元件流到地。也没有可以将未选的以及电浮置的局部位线的任意一个驱动到H伏的任何之物，因此将不存在跨过该块之外的阵列的任何其他存储器元件的电压差。因此，不跨过其他块中的未选存储器元件施加可以致使它们无意被干扰或复位的电压。
还可以注意到，通过将字线和相邻选择栅极的任意组合分别设置到H或者H’，可以同时复位多个块。在此情况下，这样做的唯一代价是同时复位增加数量的存储器元件所需的电流量的增加。这影响需要的电力供应的大小。
优选同时编程一页的存储器元件以便增加存储器系统操作的并行性。在图4中提供了图3所示的页的展开图，添加注释以例示编程操作。该页的各个存储器元件最初处于其复位状态，这是因为其块的所有存储器元件先前已被复位。在此取复位状态来表示逻辑数据“1”。对于根据正被编程到该页中的到来的数据而要存储逻辑数据“0”的这些存储器元件中的任意一个，那些存储器元件被切换到其低电阻状态，即其设置状态，而该页的其余的存储器元件保持在复位状态。
为了编程页，仅导通一行选择器件，从而导致仅一行局部位线被连接到全局位线。该连接交替地允许该块的两页的存储器元件在两个依次的编程周期中被编程，然后这使得在复位和编程单元中的存储器元件的数量相等。
参考图3和图4，描述了在所指示的一页的存储器元件M114、M124和M134内的示例编程操作，如下：
1.放置在全局位线上的电压是根据存储器系统接收的用于编程的数据样式。在图4的例子中，GBL1携带逻辑数据位“1”，GBL2携带逻辑位“0”，GBL2携带逻辑位“1”。位线分别被设置到相应的电压M、H和M，如所示，其中M电平电压高但是不足以编程存储器元件，并且H电平足够高以迫使存储器元件进入被编程状态(programmedstate)。M电平电压可以是H电平电压的大约一半，在0伏和H之间。例如，M电平可以是0.7伏，H电平可以是1.5伏。用于编程的H电平不需要与用于复位或读取的H电平相同。在此情况下，根据接收的数据，存储器元件M114和M134将保持在其复位状态，而存储器元件M124正被编程。因此，通过以下步骤仅向此页的存储器元件M124施加编程电压。
2.将正被编程的页的字线（在此情况下是所选字线WL12）设置到0伏。这是该页的存储器元件连接到的唯一字线。所有平面上的其他字线的每条被设置到M电平。通过图2的电路27施加这些字线电压。
3.将在所选字线的每侧下方以及在每侧上的选择栅极线之一设置到H’电压电平，以便选择一页用于编程。对于图3和4所示的页，H’电压被置于选择栅极线SG2上以便导通选择器件Q12、Q22和Q32（图1）。所有其他选择栅极线、即在此例子中的线SG1和SG3被设置到0伏以便保持其选择器件截止。通过图2的电路29施加选择栅极线电压。这将一行局部位线连接到全局位线并使所有其他局部位线浮置。在此例子中，该行局部位线LBL12、LBL22和LBL32通过被导通的选择器件连接到各自的全局位线GBL1、GBL2和GBL3，而使该阵列的所有其他局部位线（LBL）浮置。
对于上述的示例存储器元件材料，此操作的结果是发送编程电流IPROG穿过存储器元件M124，由此致使该存储器元件从复位改变到设置（被编程）状态。对于连接在所选字线WL12和施加有编程电压电平H的局部位线（LBL）之间的其他存储器元件（未示出）将发生同样情形。
施加以上列出的编程电压的相对时刻的例子是最初将一页上的所有全局位线（GBL）、所选选择栅极线（SG）、所选字线和在所选字线的每侧的两条相邻字线都设置到电压电平M。在此之后，在编程周期的持续时间内根据正被编程的数据将GBL中的所选者升高到电压电平H，同时将所选字线的电压降到0伏。平面1中的除了所选字线WL12之外的字线以及未选的其他平面中的所有字线可以被弱驱动到M、某个更低的电压或者被允许浮置以便降低由作为图2的电路27的部分的字线驱动器必须传递的功率。
通过将除了所选行之外的所有局部位线（在此例子中除了LBL12、LBL22和LBL32之外的所有局部位线）浮置，电压可以通过连接在浮置局部位线和相邻字线之间的处于其低电阻状态（被编程）的存储器元件松散地耦合到所选平面1的外部字线以及被允许浮置的其他平面的字线。这些所选平面的外部字线和未选平面中的字线尽管被允许浮置，但是可能通过被编程的存储器元件的组合最终被驱动到电压电平M。
在编程操作期间通常存在寄生电流，这可能增加必须经过所选字线和全局位线提供的电流。在编程期间，存在两个寄生电流源，一个寄生电流源到不同块中的相邻页，另一个寄生电流源到相同块中的相邻页。第一个寄生电流源的例子是来自在编程期间已经被升高到电压电平H的局部位线LBL22的图4所示的寄生电流IP1。存储器元件M123连接在该电压和其自己的字线WL11上的电压电平M之间。该电压差可以致使寄生电流-IP1流动。因为在局部位线LBL12或LBL32与字线WL11之间没有这样的电压差，所以没有这样的寄生电流流经存储器元件M113或者M133中的任一个，因此这些存储器元件根据被编程的数据保持在复位状态。
其他类寄生电流可能类似地从相同的局部位线LBL22流到其他平面中的相邻字线。这些电流的存在可能限制可以包括在存储器系统中的平面的数量，这是因为总的电流可能随着平面的数量而增加。对编程的限制是在于存储器电力供应的电流容量，因此平面的最大数量是电力供应的大小和平面的数量之间的折衷。在大多数情况下通常可以使用4-8个平面。
在编程期间的其他寄生电流源是到相同块中的相邻页。被留在浮置的局部位线（除了连接到正被编程的该行存储器元件的局部位线之外的所有局部位线）将趋向于通过任意平面上的任何被编程的存储器元件被驱动到未选字线的电压电平M。这又可以致使寄生电流在所选平面中从处于M电压电平的这些局部位线流动到处于0伏的所选字线。通过图4所示的电流IP2、IP3和IP4给出其例子。通常，这些电流将比以上所述的其他寄生电流IP1小得多，这是因为这些电流仅流经与所选平面中的所选字线相邻的处于其导电状态的那些存储器元件。
上述编程技术确保了所选页被编程（局部位线处于H，所选字线处于0）并且相邻的未选字线处于M。如之前所述，其他未选字线可以被弱驱动到M或者初始地驱动到M然后被留在浮置。或者，远离所选字线（例如距离多于5条字线）的任何平面中的字线也可以被留在不充电（处于接地）或者浮置，因为流向它们的寄生电流如此低以至于与识别的寄生电流相比可被忽略，这是因为这些寄生电流必须流经五个或更多导通器件（处于其低电阻状态的器件）的一系列组合。这可以降低通过对大量字线充电引起的功率消耗。
尽管以上描述假设通过编程脉冲的一次施加，正被编程的页的每个存储器元件将达到其期望的导通值，但是替换地可以使用在NOR或者NAND闪存技术中使用的编程-验证技术。在此过程中，对于给定页的完整的编程操作包括一系列各个编程操作，其中在每个编程操作中发生在导通电阻上的较小改变。散布在每个编程操作之间的是验证（读取）操作，该操作确定个别存储器元件是否已经达到与在该存储器元件中正被编程的数据一致的其电阻或电导的期望的编程水平。在验证每个存储器元件达到电阻或电导的期望值时对每个存储器元件终止该编程/验证序列。在正被编程的所有存储器元件都被验证已经达到其期望的编程值之后，则该页存储器元件的编程完成。在美国专利第5,172,33号中描述了此技术的例子。
主要参考图5，描述对诸如存储器元件M114、M124和M134的一页存储器元件的状态的并行读取。示例的读取处理的步骤如下：
1.将所有全局位线GBL和所有字线WL设置到电压VR。电压VR仅仅是方便的参考电压，并且可以是任意数量的值，但是通常将在0和1伏之间。通常，对于其中发生重复的读取的操作模式，将阵列中的所有字线设置到VR以便降低寄生读取电流是方便的，即使这需要对所有字线充电。但是，作为替换，仅需要将所选字线（图5中的WL12）、其他平面每个中处于与所选字线相同位置的字线以及在所有平面中紧接相邻的字线升高到VR。
2.通过在与所选字线相邻的控制线上放置电压来导通一行选择器件以便定义要读取的页。在图1和图5的例子中，电压被施加到控制线SG2以便导通选择器件Q12、Q22和Q32。这将一行局部位线LBL12、LBL22和LBL32连接到其各自的全局位线GBL1、GBL2和GBL3。这些局部位线然后连接到存在于图2的电路21中的各个感测放大器（SA），并且采取它们所连接到的全局位线的电势VR。允许所有其他局部位线LBL浮置。
3.将所选字线（WL12）设置到电压VR±Vsense。Vsense的符号基于感测放大器而选取并且具有大约0.5伏的幅度，所有其他字线上的电压保持相同。
4.对于时间T感测流入（VR+Vsense）或流出（VR-Vsense）每个感测放大器的电流。这些是示出为流经图5的例子的被寻址存储器元件的电流IR1、IR2和IR3，它们与各个存储器元件M114、M124和M134的被编程状态成比例。然后通过与各个全局位线GBL1、GBL2和GBL3连接的电路21内的感测放大器的二进制输出给出存储器元件M114、M124和M134的状态。然后这些感测放大器输出经过线路23（图2）被发送到控制器25，然后该控制器25将读取的数据提供给主机31。
5.通过从选择栅极线（SG2）移除电压来断开选择器件（Q12、Q22和Q32）以便将局部位线与全局位线断开连接，并将所选字线（WL12）返回到电压VR。
在这样的读取操作期间的寄生电流具有两个所不期望的影响。如像编程那样，寄生电流使得对存储器系统电力供应的需求增加。另外，被错误地包括在经过正被读取的被寻址存储器元件的电流中的寄生电流可能存在。因此，如果这样的寄生电流足够大，则这可能导致错误的读取结果。
如在编程情况下那样，除了所选行（图5的例子中的LBL12、LBL22和LBL32）之外的所有局部位线浮置。但是，通过在任意平面中的处于其被编程（低电阻）状态并且连接在浮置的局部位线和处于VR的字线之间的任意存储器元件，浮置的局部位线的电势可能被驱动到VR。在数据读取期间，不存在与编程情况下（图4）的IP1可比的寄生电流，这是因为所选局部位线和相邻的未选字线两者都处于VR。但是，寄生电流可能流经连接在浮置的局部位线和所选字线之间的低电阻存储器元件。这些寄生电流与在编程期间（图4）的电流IP2、IP3和IP4可比，指示为图5中的IP5、IP6和IP7。这些电流的每个在幅度上可以等于经过被寻址存储器元件的最大读取电流。但是，这些寄生电流从处于电压VR的字线流向处于电压VR±Vsense的所选字线而不流经感测放大器。这些寄生电流将不流经感测放大器连接到的所选局部位线（图5中的LBL12、LBL22和LBL32）。尽管它们对功率消耗做出贡献，但是这些寄生电流并不因此引起感测错误。
尽管相邻字线应该处于VR以最小化寄生电流，但是如在编程情况下那样，可能希望弱驱动这些字线或者甚至允许它们浮置。在一个变型中，所选字线和相邻字线可以被预充电到VR然后被允许浮置。当感测放大器被激励(energize)时，该感测放大器可以将它们充电到VR以便这些线上的电势由来自感测放大器的参考电压（与来自字线驱动器的参考电压相对）准确地设置。这可以发生在所选字线被改变到VR±Vsense之前，但是不测量感测放大器电流，直到此充电瞬态(transient)完成。
参考单元也可以被包括在存储器阵列10中以促进任意或所有的公共数据操作（擦除、编程或读取）。参考单元是结构上与数据单元几乎尽可能一致的单元，其中电阻被设置到特定值。它们对于消除或跟踪与温度、工艺不均匀性、重复的编程、时间或者可能在存储器的操作期间变化的其他单元属性相关联的、数据单元的电阻漂移是有用的。通常它们被设置为具有在一个数据状态中的存储器元件的最高可接受低电阻值（比如导通电阻）以上并且在另一数据状态中的存储器元件的最低可接受高电阻值（比如截止电阻）以下的电阻。参考单元可以是对于一个平面或整个阵列“全局的”，或者可以包含在每个块或页内。
在一个实施例中，每页中可包含多个参考单元。这样的单元的数量可以是仅几个（少于10个），或者可以高达在每页内的单元的总数的百分之几。在此情况下，通常在与该页内的数据无关的单独操作中复位和写入参考单元。例如，它们可以在工厂时被设置一次，或者它们可以在存储器阵列的操作期间被设置一次或多次。在上述的复位操作期间，所有全局位线被设置为低，但是这可以修改为仅将与正被复位的存储器元件相关联的全局位线设置到低值而将与参考单元相关联的全局位线被设置到中间值，因此禁止它们被复位。或者，为了复位给定块内的参考单元，将与参考单元相关联的全局位线设置到低值，而将与数据单元相关联的全局位线设置到中间值。在编程期间，反转此处理，并且将与参考单元相关联的全局位线升高到高值以将参考单元设置到期望的导通电阻，而存储器元件保持在复位状态。通常将改变编程电压或次数以将参考单元编程到比在编程存储器元件时更高的导通电阻。
例如，如果每页中的参考单元的数量被选择为是数据存储存储器元件的数量的1%，则参考单元可以物理地沿着每条字线布置以便每个参考单元与其相邻参考单元相隔100个数据单元，并且与读取参考单元相关联的感测放大器可以与读取数据的中间感测放大器共享其参考信息。可以在编程期间使用参考单元以确保以足够的余量编程数据。可以在美国专利第6,222,762、6,538,922、6,678,192和7,237,074中找到关于在页内使用参考单元的进一步的信息。
在一个具体实施例中，参考单元可以用于近似消除阵列中的寄生电流。在此情况下，参考单元的电阻值被设置到复位状态的值，而不是之前所述的在复位状态和数据状态之间的值。每个参考单元中的电流可以通过其相关联的感测放大器来测量，并且从相邻数据单元中减去此电流。在此情况下，参考单元正接近流动于跟踪的存储器阵列的区域的并且类似于在数据操作期间在该阵列的该区域中流动的寄生电流的寄生电流。可以在两步骤操作中（测量参考单元中的寄生电流并且随后从在数据操作期间获得的值中减去其值）或者与数据操作同时应用此校正。其中能够进行同时操作的一种方式是使用参考单元来调整相邻数据感测放大器的时序或者参考水平。对此的例子在美国专利第7,324,393号中示出。
在可变电阻存储器元件的传统二维阵列中，通常包括与在交叉的位线和字线之间的存储器元件串联的二极管。此二极管的主要目的是降低复位（擦除）、编程和读取存储器元件期间寄生电流的数量和量值。在此的三维阵列的显著优点是与其他类型的阵列中相比得到的寄生电流更少，因此对阵列的操作具有降低的消极影响。
二极管也可以与三维阵列的各个存储器元件串联，就像目前在可变电阻存储器元件的其他阵列中进行的那样，以便进一步降低寄生电流的数量，但是这样做存在缺点。主要是，制造工艺变得更复杂。则需要添加的掩膜（mask）和添加的制造步骤。而且，因为硅p-n二极管的形成通常需要至少一个高温步骤，则字线和局部位线不能由具有低熔点的金属制成，比如在集成电路制造中经常使用的铝，这是因为在随后的高温步骤中其可能熔化。优选使用金属或者包括金属的合成材料，这是由于，其导电性比因为暴露于这样的高温常用于位线和字线的导电掺杂多晶硅材料的导电性更高。在美国专利申请US2009/0001344A1中给出了具有形成为各个存储器元件的部分的二极管的电阻切换存储器元件的阵列的例子。
由于在此的三维阵列中的降低数量的寄生电流，所以可以管理寄生电流的总量值而不使用这样的二极管。除了更简单的制造工艺之外，不存在二极管允许双极性操作；即，其中用于将存储器元件从其第一状态切换到其第二存储器状态的电压极性与用于将存储器元件从其第二状态切换到其第一存储器状态的电压极性相反的操作。双极性操作相比单极性操作（使用与将存储器元件从其第二存储器状态切换到第一存储器状态相同极性的电压来将存储器元件从其第一存储器状态切换到第二存储器状态）的优点是用于切换存储器元件的电力的减少以及存储器元件的可靠性的改进。在其中导电丝极的形成和破坏是用于切换的物理机制的存储器元件中如在由氧化物和固态电解质材料制成的存储器元件中那样可见到双极性操作的这些优点。
寄生电流的水平随着平面的数量以及沿着每个平面内的各个字线连接的存储器元件的数量而增加。但是，因为每个平面上的字线的数量不显著影响寄生电流量，所以平面可以各自包括大量的字线。可以进一步通过将字线分段为更少数量的存储器元件的部分来进一步管理由沿着各个字线的长度连接的大量存储器元件导致的寄生电流。然后对沿着每条字线的一段连接的存储器元件而不是沿着字线的整个长度连接的存储器元件的总数进行擦除、编程和读取操作。
在此所述的可再编程非易失性存储器阵列具有许多优点。每单位半导体基板面积可以存储的数字数据的量为高。可以以每个存储的数据位更低的成本来制造。对于平面的整个堆叠仅需要少量掩膜，而不是对于每个平面需要单独组的掩膜。与基板的局部位线连接的数量相比不使用垂直局部位线的其他多平面结构明显减少。该架构消除了每个存储器单元具有与电阻存储器元件串联的二极管的需要，由此进一步简化了制造工艺并且使得能够使用金属导线。而且，操作该阵列所需的电压比在当前商业闪存中使用的电压低得多。
因为每个电流路径的至少一半是垂直的，所以出现在大的交叉点阵列中的电压降显著减少。由于较短的垂直组件引起的电流路径的减小的长度意味着每个电流路径上将存在近似一半数量的存储器单元，因此漏电流减少，并且在数据编程或者读取操作期间受干扰的未选单元的数量也减少。例如，如果在传统阵列中存在与字线相关联的N个单元以及与相等长度的位线相关联的N个单元，则将存在与每个数据操作相关联或者“接触(touched)”的2N个单元。在本文所述的垂直局部位线架构中，存在与位线相关联的n个单元（n是平面的数量并且通常是诸如4或8的较小的数），或者N+n个单元与一数据操作相关联。对于大的N，这意味着受数据操作影响的单元的数量近似是传统三位阵列中的一半。
对存储器存储元件有用的材料
用于图1的阵列中的非易失性存储器存储元件Mzxy的材料可以是硫族化物、金属氧化物或者响应于施加到该材料的外部电压或者穿过该材料的电流而呈现出稳定的、可逆电阻偏移的多种材料中的任意一个。
金属氧化物的特征在于在最初沉积时是绝缘的。一种适当的金属氧化物是氧化钛（TiOx）。使用此材料的先前报告的存储器元件在图6中例示。在此情况下，在退火工艺中更改近化学计算TiO2体材料（bulk material）以在底部电极附近创建缺氧层（或者具有氧空位的层）。顶部铂电极通过其高功函数创建对于电子的高电势Pt/TiO2屏障。结果，在适度的电压（一伏以下）时，非常低的电流将流经该结构。底部Pt/TiO2屏障通过氧空位（O+ 2）的存在而被降低，并且表现为低电阻接触（欧姆接触）。（TiO2中的氧空位已知担当n型掺杂剂，转变在导电掺杂的半导体中的绝缘氧化物。）得到的复合结构处于不导电（高电阻）状态。
但是，当跨过该结构施加大的负电压（比如1.5伏）时，氧空位朝向顶部电极漂移，结果，电势屏障Pt/TiO2降低，并且相对高的电流可以流经该结构。然后该器件处于其低电阻（导电）状态。其他人报告的实验已经示出在TiO2的细丝状区域中、可能沿着颗粒边界发生导电。
通过跨过图6的结构施加大的正电压而断开导电路径。在此正偏压之下，氧空位远离顶部Pt/TiO2屏障的附近而移动，并“断开”丝极。器件返回到其高电阻状态。导电和不导电状态两者都是非易失性的。通过施加大约0.5伏的电压来感测存储器存储元件的导电可以容易地确定存储器元件的状态。
尽管此具体导电机制可能不适用于所有金属氧化物，但是作为一组，它们具有类似的行为：当施加适当的电压时，发生从低导电状态到高导电状态的转变，并且这两个状态是非易失性的。其他材料的例子包括HfOx、ZrOx、WOx、NiOx、CoOx、CoalOx、MnOx、ZnMn2O4、ZnOx、TaOx、NbOx、HfSiOx、HfAlOx。适当的顶部电极包括能够与金属氧化物接触而吸取氧以在接触处创建氧空位的具有高功函数（通常>4.5eV）的金属。一些例子是TaCN、TiCN、Ru、RuO、Pt、富Ti的TiOx、TiAlN、TaAlN、TiSiN、TaSiN、IrO2。用于底部电极的适当材料是诸如Ti(O)N、Ta(O)N、TiN和TaN的任何导电的富氧材料。电极的厚度通常是1nm或更大。金属氧化物的厚度通常在5nm到50nm的范围内。
适合于存储器存储元件的另一类材料是固态电解质，但是，因为它们在沉积时是导电的，所以需要形成各个存储器元件且彼此隔离。固态电解质有点类似于金属氧化物，并且假设导电机制是在顶部和底部电极之间形成金属丝极。在此结构中，通过将来自一个电极（可氧化电极）的离子溶解到单元体（固态电解质）中来形成丝极。在一个例子中，固态电解质包含银离子或者铜离子，并且可氧化电极优选是插入在诸如Ax(MB2)1-x的过渡金属硫化物或锡化物材料中的金属，其中A是Ag或者Cu，B是S或者Se，M是诸如Ta、V或Ti的过渡金属，并且x范围从大约0.1到大约0.7。这样的组成最小化将不需要的材料氧化到固态电解质中。这样的组成的一个例子是Agx(TaS2)1-x。替换的组成材料包括α-AgI。另一电极（中立或中性电极）应该是良导体，同时保持在固态电解质材料中不可溶解。例子包括金属和化合物，比如W、Ni、Mo、Pt、金属硅化物等。
固态电解质材料的例子是：TaO、GeSe或者GeS。适合于用作固态电解质单元的其他系统是：Cu/Tao/W、Ag/GeSe/W、Cu/GeSe/W、Cu/GeS/W和Ag/GeS/W，其中第一材料是可氧化的电极，中间材料是固态电解质，第三材料是中立（中性）电极。固态电解质的通常厚度是在30nm和100nm之间。
近年来，已经广泛地研究碳作为非易失性存储器材料。作为非易失性存储器元素，碳通常以两种形式使用：导电（或者类石墨碳）以及绝缘（或非晶碳）。这两种类型的碳材料的差别是碳化学键的内容，所谓的sp2和sp3杂化（hybridization）。在sp3组态中，碳价电子被保持在强共价键中，结果，sp3杂化为不导电。其中sp3组态占优的碳膜通常被称为四面体非晶碳或者类金刚石。在sp2形态中，不是所有的碳价电子都被保持在共价键中。弱紧密电子（phi键）有助于导电，使得大部分sp2组态成为导电碳材料。碳电阻切换非易失性存储器是基于以下事实：能够通过向碳结构施加适当的电流（或电压）脉冲而将sp3组态转变到sp2组态。例如，当跨过该材料施加非常短（1-5ns）的高幅度电压脉冲时，随着材料sp2改变到sp3形式（“复位”组态），电导极大地降低。已经提出理论：通过此脉冲产生的高的局部温度引起材料中的无序，并且如果该脉冲非常短，则碳在非晶状态（sp3杂化）下“骤冷”。一方面，当在复位状态下时，施加较低的电压达较长时间（~300nsec）导致材料的部分改变为sp2形式（“设置”状态）。碳电阻切换非易失性存储器元件具有类似电容器的配置，其中顶部和底部电极由像W、Pd、Pt和TaN的高温度熔点金属制成。
近来对碳纳米管（CNT）作为非易失性存储器材料的应用存在极大关注。（单壁）碳纳米管是中空的碳圆柱体，通常是一个碳原子厚的卷曲的自闭合的薄片，通常直径大约1-2nm，长度是几百倍大。这样的纳米管可以表现出非常高的导电性，并且关于与集成电路制造的兼容性已提出各种提议。已经提出将“短”CNT封装在惰性粘合剂矩阵中以形成CNT构造。可以使用旋涂或喷涂将这些CNT沉积在硅晶片上，并且在施加时，CNT相对于彼此具有随机取向。当跨过此构造施加电场时，CNT趋向于弯曲或者对准其自身，使得该构造的导电性改变。从低到高电阻及相反的切换机制不好理解。如在其他基于碳的电阻切换非易失性存储器中那样，基于CNT的存储器具有类似电容器的配置，顶部和底部电极由诸如上述那些的高熔点金属制成。
适合于存储器存储元件的另一类材料是相变材料。优选组的相变材料包括硫族玻璃，通常具有组成GexSbyTez，其中优选x=2，y=2，z=5。发现GeSb也是有用的。其他材料包括AgInSbTe、GeTe、GaSb、BaSbTe、InSbTe和这些基本元素的各种其他组合。厚度通常在1nm到500nm的范围内。对于切换机制的通常接受的解释是，当施加高能量脉冲达非常短的时间而致使材料区域熔化时，材料在作为低导电状态的非晶状态下“骤冷”。当施加较低能量脉冲达较长时间使得温度保持在结晶温度以上但在熔化温度以下时，金属结晶以形成高导电性的多晶相。通常使用与加热器电极整合的次平版印刷柱(sub-lithographic pillar)来制造这些器件。通常，经历了相变的局部化区域可以被设计为对应于在阶梯边缘之上的或者在其中材料在以低热导材料蚀刻的槽上方交叉的区域之上的过渡。接触电极可以是厚度从1nm到500nm的任何高熔点金属，比如TiN、W、WN和TaN。
将注意到，在以上例子的大多数离日照中存储器材料利用在其任一侧上的电极，该电极的组成是特别选择的。在其中字线（WL）和/或局部位线（LBL）亦通过与存储器材料直接接触形成这些电极的本文的三维存储器阵列的实施例中，这些线优选由上述导电材料制成。在对于两个存储器元件电极的至少一个使用另外的导电片段的实施例中，那些片段因此由上述用于存储器元件电极的材料制成。
操纵元件通常被并入可控制的电阻型存储器存储元件中。操纵元件可以是晶体管或者二极管。尽管在此所述的三维架构的优点是不需要这样的操纵元件，但是可能存在希望包括操纵元件的特定配置。二极管可以是p-n结（不一定有硅），金属/绝缘体/绝缘体/金属（MIIM）或者肖特基型金属/半导体接触，但是替换地可以是固态电解质元件。此类型的二极管的特征是对于存储器阵列中的校正操作，在每个地址操作期间需要切换为“接通”和“截止”。在存储器元件被寻址之前，二极管处于高电阻状态（“截止”状态），并且“屏蔽”电阻存储器元件不受干扰电压影响。为了访问电阻存储器元件，需要三个不同的操作：a)将二极管从高电阻转换到低电阻，b)通过在二极管两端施加适当的电压或穿过二极管施加适当的电流而编程、读取或复位（擦除）存储器元件，以及c)复位（擦除）二极管。在一些实施例中，这些操作的一个或多个可以组合为同一步骤。可以通过向包括二级管的存储器元件施加反向电压来实现复位二极管，这致使二极管丝极崩溃并且二极管返回到高电阻状态。
为了简化，以上描述已经考虑了将一个数据值存储在每个单元内的最简单情况：每个单元被复位或设置并且保持一位数据。但是，本申请的技术不限于此简单情况。通过使用导通电阻的各种值并将感测放大器设计为能够在几个这样的值之间区分，每个存储器元件可以在一个多级单元（MLC）中保持多位数据。在之前参考的美国专利号5,172,338中描述了这样的操作的原理。应用于存储器元件三维阵列的MLC技术的例子包括Kozicki等人的题为“Multi-bit Memory Using Programmable Metallization Cell Technology”的论文，Proceedings of the International Conference on Electronic Devices andMemory,Grenoble,France,2005年6月12-17日，48-53页，以及Schrogmeier等人的“Time Discrete Voltage Sensing and Iterative Programming Control for a4F2 Multilevel CBRAM”（2007 Symposium on VLSI Circuits）。
三维阵列的具体结构例子
现在描述用于实现图1的三维存储器元件阵列的三个替换的半导体结构。
图7中所示的第一例子配置为使用当第一次沉积时为不导电的存储器元件（NVM）材料。上述类型的金属氧化物具有此特性。如关于图6所述，响应于在材料的相对侧的电极上放置的适当的电压，在这些电极之间形成导电丝极。这些电极是阵列中的位线和字线。因为除此之外材料是不导电的，所以不需要将在字线和位线的交叉点处的存储器元件相互隔离。可以通过材料的单个连续层来实现几个存储器元件，在图7的情况下这是在y方向上沿着垂直位线的相对侧垂直取向并穿过所有平面向上延伸的NVM材料的条带。图7的结构的显著优点是可以通过使用单个掩膜同时定义在一组平面中的所有字线和在这些字线以下的绝缘条带，因此极大地简化了制造工艺。
参考图7，示出了三维阵列的四个平面101、103、105和107的一小部分。与图1的等效电路的元件对应的图7阵列的元件由相同的参考数字标识。将注意到，图7示出图1的两个平面1和2加上在它们之上的两个另外的平面。所有平面具有相同的水平栅极样式、电介质和存储器存储元件（NVM）材料。在每个平面中，金属字线（WL）在x方向上伸长并且在y方向上间隔开。每个平面包括将其字线与在该平面以下的平面的字线或者在平面101的情况下在该平面以下的基板电路组件相隔离的绝缘电介质层。穿过每个平面延伸的是在垂直z方向上伸长并且在x-y方向上形成规则阵列的金属局部位线（LBL）“柱”的集合。
每个位线柱都连接到硅基板中的一组全局位线（GBL）之一，该组全局位线穿过在基板中形成的选择器件（Qxy）以与柱间隔相同的间距在y方向上行进，这些选择器件的栅极由在x方向上伸长的选择栅极线（SG）驱动，这些选择栅极线也形成在基板中。切换器件Qxy可以是传统的CMOS晶体管（或者垂直npn晶体管），并且使用与用于形成其他传统电路相同的工艺而制造。在使用npn晶体管代替MOS晶体管的情况下，选择栅极（SG）线被在x方向上伸长的基极接触电极线取代。感测放大器、输入-输出（I/O）电路、控制电路和任何其他所需的外围电路也制造在基板中但是未在图7中示出。对于x方向上的每行局部位线柱，存在一条选择栅极线（SG），对于每个单独的局部位线（LBL），存在一个选择器件（Q）。
非易失性存储器元件（NVM）材料的每个垂直条带夹在垂直局部位线（LBL）和在所有平面中垂直地堆叠的多条字线（WL）之间。优选NVM材料存在于x方向上的局部位线（LBL）之间。存储器存储元件（M）位于字线（WL）和局部位线（LBL）的每个相交处。在用于存储器存储元件材料的上述金属氧化物的情况下，在相交的局部位线（LBL）和字线（WL）之间的NVM材料的小区域通过施加到相交的线的适当电压而可控制地在导电（设置）和不导电（复位）状态之间交替。
还可能存在形成于LBL与平面之间的电介质之间的寄生NVM元件。通过将电介质条带的厚度选取为与NVM材料层的厚度（即局部位线和字线之间的间隔）相比为大，可以使得通过相同垂直字线堆叠中的字线之间的不同电压引起的电场足够小，以便寄生元件从不传导大量电流。类似地，在其他实施例中，如果相邻LBL之间的操作电压保持在编程阈值以下，则可以使不导电的NVM材料位于相邻局部位线之间处。
用于制造图7的结构的工艺的概况如下：
1.按传统方式在硅基板中形成包括选择器件Q、全局位线GBL、选择栅极线SG和该阵列的其它外围电路的支持电路，并且比如通过利用放置在该电路上方的蚀刻停止材料层的蚀刻来将此电路的上表面平坦化。
2.电介质（绝缘体）和金属的交替的层被形成为一个在一个上并且在基板的至少其中形成选择器件Q的区域上方的薄片。在图7的例子中，形成四个这样的薄片。
3.然后通过使用在这些薄片的顶部上方形成的掩膜来蚀刻（隔离）这些薄片，该掩膜具有在x方向上伸长的并且在y方向上间隔开的狭缝。所有材料被向下移除到蚀刻停止以便形成图7所示的沟槽，在这些沟槽中，稍后形成局部位线（LBL）柱和NVM材料。还穿过在沟槽底部处的蚀刻停止材料层来蚀刻接触孔以允许访问在随后形成的柱的位置处的选择器件Q的漏极。沟槽的形成还定义了字线（WL）的y方向上的宽度。
4.沿着这些沟槽的侧壁并且跨过沟槽上方的结构在薄层中沉积非易失性存储器（NVM）材料。这使得NVM材料沿着每个沟槽的相对侧壁并且与暴露到沟槽中的字线（WL）表面接触。
5.然后金属被沉积在这些沟槽中以便与非易失性存储器（NVM）材料接触。使用在y方向上具有狭缝的掩膜来图案化（pattern）金属。通过经过此掩膜的蚀刻而移除金属材料留下局部位线（LBL）柱。还可以移除在柱之间的在x方向上的非易失性存储器（NVM）材料。然后用电介质材料填充在x方向上的柱之间的间隔并且将其平坦化回到该结构的顶部。
图7的配置的显著优点是仅需要经过单个掩膜的一个蚀刻操作来一次形成穿过平面的所有材料层的沟槽。但是，工艺限制可能限制可以以此方式一起被蚀刻的平面的数量。如果所有层的总厚度太大，则可能需要在顺序的步骤中形成沟槽。蚀刻第一数量的层，并且已经在第一数量的成槽的层的顶部上形成第二数量的层之后，顶部层经历第二蚀刻步骤以在它们中形成与底部层中的沟槽对准的沟槽。对于具有非常大数量的层的实现方式，该序列可以重复甚至更多次。
实现图1的三维存储器单元阵列的第二例子由图8例示，并且关于图9-14概述形成此结构的工艺。此结构被配置为对于非易失性存储器存储元件使用任意类型的材料（在沉积在该结构上时导电或不导电）的，比如上述的材料。NVM元件与LBL隔离并且夹在底部金属电极和字线之间。底部电极与LBL电接触，而字线通过绝缘体与LBL电隔离。在局部位线（LBL）和字线（WL）的相交处的NVM元件在x和z方向上彼此电隔离。
图8示出此第二结构例子的三个平面111、113和115的每个仅在局部位线（LBL）的一侧上一部分。在形成每个平面时，使用两个遮蔽步骤将字线（WL）和存储器存储元件（Mxy）定义在每个平面中。在定义了组中的最后一个平面之后，全局地定义在z方向上与组的每个平面交叉的局部位线。图8的结构的重要特征是存储元件Mxy在其各自的字线以下而不是像在图7的例子中那样用作字线（WL）和垂直局部位线（LBL）之间的绝缘体。此外，底部电极接触每个存储元件Mxy的下表面并且在y方向上横向延伸到局部位线（LBL）。经过存储器单元之一的导电经过位线，横向地沿着底部电极，垂直地在z方向上经过存储元件Mxy的切换材料（和可选的屏障金属层，如果有该层的话）并到达所选字线（WL）。这允许对存储元件Mxy使用导电切换材料，在图7的例子中这将使垂直地在彼此之上的不同平面中的字线电短路。如图8所示，字线（WL）在局部位线（LBL）的y方向上突然停止（stop short）并在与图7的例子中的情况的相同的z位置处不具有夹在字线和局部位线之间的非易失性存储器（NVM）材料。存储元件Mxy类似地与局部位线（LBL）间隔开，通过底部电极电连接到其处。
用于形成具有在x-y方向上的规则阵列中的存储元件Mzxy的图8的三维结构的一个平面的工艺的概况如下：
a.在连续的电介质（绝缘体）层上形成包含底部电极、切换材料和（可选的）屏障金属的条带的平行的堆叠组，其中堆叠在y方向上伸长并且在x方向上间隔开。此中间结构示出在图9中。形成此结构的工艺包括：依次沉积底部绝缘体层（以使器件与层11中的基板和层113和115中的下平面绝缘）、导电材料（例如钛）的底部电极层、切换NVM材料层、顶部电极屏障金属（例如铂）层，跟着是第一光刻胶材料层。将光刻胶图案化为一组水平线和在y方向上行进的间隔。减小光刻胶线的宽度（光刻胶被细化）以减小掩膜材料的线的宽度，以便堆叠之间的间隔比线的宽度更大。这用于补偿在不同平面之间的切换元件行的可能的随后的未对准，并允许公共垂直位线同时与所有平面中的底部电极接触。这还减小切换元件的尺寸（并因此减小电流）。使用光刻胶作为掩膜，蚀刻堆叠，在底部绝缘层上停止。然后移除光刻胶，用另一绝缘体（未在图9中示出）填充行之间的空隙，并且对得到的结构平坦化。
b.参考图10-12，堆叠被分离以形成各个存储器元件的x-y阵列，每个包含连结y方向上的两个相邻的存储器元件的底部电极。
1.在该结构上沉积电介质（绝缘体）层。
2.对在x方向上行进的光刻胶的平行线图案化，并蚀刻顶部绝缘体层以自此层形成图10所示的绝缘体I1的平行条带。此蚀刻在屏障金属（或存储器材料，如果不存在屏障金属的话）和填充在堆叠之间的空隙的绝缘体上停止。
3.用具有与绝缘体I1不同的蚀刻特性的第二绝缘体（I2）填充因此形成的阵列的暴露区域，然后对第二绝缘体平坦化。结果例示在图11中。
4.其后，通过使用暴露的I2作为掩膜的选择性蚀刻移除所有剩余的绝缘体I1。然后沿着I2的边缘形成间隔物，如图12所示。
5.使用间隔物和I2条带作为掩膜，蚀穿平行的堆叠，包括底部电极条带，由此通过在底部电极条带之间的沟槽隔离这些底部电极条带，以便每个条带仅接触两个相邻的存储器元件Mzxy。作为对形成用作蚀刻掩膜的部分的间隔物的替换，替代地可以形成光刻胶掩膜。但是，这样的光刻胶掩膜及其间距未对准的可能性可能不像利用间隔物获得的那样小。
6.然后第三绝缘体层被沉积在该结构上方并且沉积到刚刚蚀刻的沟槽中，并且第三绝缘体层被回蚀到稍微高于暴露的切换材料的高度，由此留下第三绝缘体I3。结果示出在图12中，沿着一条底部电极线在y方向上绘出的截面部分。
c.然后在暴露的区域中形成字线，使得与两个相邻的存储器元件欧姆接触（这是镶嵌处理）。
1.首先移除间隔物。结果如图13所示，存储器堆叠的矩形x-y阵列（类似面向上的柱），y方向上的每两个相邻的堆叠通过公共的底部电极而连接。为了清楚，未示出填充柱之间的底部电极上方的区域的绝缘体I2以及填充分离底部电极的空隙和相邻柱之间的沟槽的绝缘体I3。
2.然后沉积导电字线材料，并且通过CMP将该材料移除以便其填充暴露的沟槽，在绝缘体I3和屏障金属（如果存在）或者存储器材料上停止。注意，绝缘体I2形成其中定义了导电字线材料的沟槽（作为镶嵌处理）。字线（WL）位于绝缘体I3和两个相邻的存储器堆叠（在此示出具有屏障金属）上方。得到的结构示出在图14中。
d.对平面组中的每个平面重复以上处理。注意，由于光刻未对准，一个平面中的存储器元件将不与另一平面中的存储器元件准确对准。
e.在已经形成所有平面的电路元件之后，然后形成垂直局部位线：
1.顶部绝缘体被沉积在上部平面的字线以上。
2.使用光刻胶掩膜，对于各个局部位线敞开x-y“接触”样式，并且进行蚀刻穿过该组平面一直到基板。这些开口的行沿x方向与字线平行对准，但是在y方向上在字线之间的空隙中的中途间隔开。这些开口的尺寸小于字线之间的间隔并且在x方向上对准以切割穿过每个平面中的底部电极。随着蚀刻移动穿过几个平面的底部电极的每层，其将底部电极分离为两段以便每段仅与一个存储器元件接触。蚀刻继续到基板，在基板处，其暴露与选择器件Qxy的接触。
3.然后用金属填充这些孔以形成局部位线，并且顶部表面被平坦化以便每条局部位线与任何其他局部位线无关（或电分离）。可选地，可以沉积屏障金属作为此工艺的一部分。得到的结构示出在图8的垂直截面部分中。
4.或者，代替蚀刻对于局部位线的x-y“接触”样式，在I2氧化区域中蚀刻在x方向上伸长并且在y方向上间隔开的狭缝。穿过该组平面一直到基板进行蚀刻，形成稍后在其中形成局部位线柱的沟槽。
5.然后沉积金属以填充这些沟槽。沉积的金属与所有平面中的存储器元件的底部电极接触。然后使用在x方向上具有狭缝的掩膜来图案化该金属。通过蚀刻穿过该掩膜而移除金属材料留下局部位线柱。用电介质材料填充在x方向上的柱之间的间隔，并且将其平坦化回到结构的顶部。
图15示出了第三具体结构例子，其示出了三个平面121、123和125的一小部分。还从导电切换材料形成存储器存储元件Mzxy。这是第二例子的变型，其中图15的存储器元件各自取底部电极的形状并且接触垂直局部位线（LBL）。从图15所示的层中省去了图8的例子的底部电极。
通过与用于第二例子的上述工艺基本相同的工艺制成图15所示的结构。主要差别是，在第三例子中由切换材料来替换在第二例子中对底部电极的引用，并且在此第三实施例中不使用对第二实施例的切换材料的引用。
图8的第二示例结构特别地适合于作为绝缘体或电导体而沉积的任何切换材料。图15所示的第三示例结构主要适合于作为电导体而沉积的切换材料（相变材料、碳材料、碳纳米管等材料）。通过隔离切换材料以便其不跨过两个堆叠之间的区域，消除了切换元件之间的导电短路的可能性。
具有减小的漏电流的实施例
传统上，二极管通常与存储器阵列的可变电阻元件串联连接以便减小可以流经其中的漏电流。在本发明中所述的高度紧凑的3D可再编程存储器具有不需要与每个存储器元件串联的二极管同时能够保持减小漏电流的架构。利用选择性地耦接到一组全局位线的短的局部位线，这是可能的。以此方式，3D存储器的结构必须被分段并且在网状结构中的各个路径之间的耦合减少。
即使3D可再编程存储器具有允许减小的电流泄漏的架构，也希望进一步减小电流泄漏。如之前结合图5所述，在读操作期间可能存在寄生电流，并且这些电流具有两个所不希望的影响。首先，它们导致较高的功耗。第二，更严重地，它们可能发生在正被感测的存储器元件的感测路径中，引起对感测的电流的错误读取。
图16例示跨越在图1和图3中所示的3D存储器的多个平面的读取偏压和电流泄漏。图16是图1中所示的存储器的透视3D图的一部分的沿着x方向跨过4个平面的截面图。应该清楚，尽管图1示出基板和两个平面，但是图16示出了基板和四个平面以更好地例示从一个平面到另一平面的电流泄漏的效应。
根据结合图5所述的一般原理，当要确定图16中的存储器元件200的电阻状态时，跨过该存储器元件施加偏压电压，并且感测其元件电流IELEMENT。存储器元件200存在于平面4上并且可通过选择字线210（Sel-WLi）和局部位线220（Sel-LBLj）而访问。例如，为了施加偏压电压，经由导通的选择栅极222由感测放大器240将所选字线210（Sel-WLi）设置到0v并且将相应的所选局部位线（Sel-LBLj）设置到诸如0.5V的参考。藉由所有平面中的所有其他未选字线也被设置到参考0.5V并且所有未选局部位线也被设置到参考0.5V，然后通过感测放大器240感测的电流正好是存储器元件200的IELEMENT。
图1和图16所示的架构具有未选局部位线（LBLj+1，LBLj+2，……）和所选局部位线（Sel-LBLj），其皆共享到感测放大器240的相同全局位线250（GBLi）。在存储器元件200的感测期间，未选局部位线可以通过使其各自的选择栅极、比如栅极232截止而仅与感测放大器240隔离。以此方式，使未选局部位线浮置，并且这些未选局部位线将通过处于0.5V的相邻节点而耦接到参考0.5V。但是，相邻节点并不准确地处于参考0.5V。这是由于在每条字线（垂直于图16中的平面）中的有限的电阻，其导致远离被施加了0.5V的字线的一端的渐进的电压降。这最终导致浮置的相邻未选局部位线耦合到与参考0.5V稍微不同的电压。在此实例中，在所选和未选局部位线之间将存在漏电流，如图16中的虚的流程线所示。然后，则感测的电流是IELEMENT+漏电流，而不仅仅是IELEMENT。在增加字线的长度和电阻时，此问题变得更严重。
双全局位线架构
根据本发明的一个方面，3D存储器包括以具有x、y和z方向的矩形坐标定义的并且具有在z方向上堆叠的多个平行平面的三维样式布置的存储器元件。每个平面中的存储器元件由多条字线和局部位线与多条全局位线合作来访问。多条局部位线在z方向上穿过该多个平面并且布置成在x方向上的行和y方向上的列的二维矩形阵列。每个平面中的多条字线在x方向上伸长并且在y方向上在各个平面中的多条局部位线之间间隔开并且与这些局部位线分离。非易失性可再编程存储器元件位于字线和局部位线的交叉点附近并且可由字线和位线访问，并且其中一组存储器元件可由公共字线和一行局部位线并行访问。3D存储器还包括双全局位线架构，两条全局位线分别服务于y方向上的其列中的偶数和奇数局部位线。此架构允许由感测放大器使用一条全局位线来访问所选局部位线并使用另一条全局位线来访问在y方向上与该所选局部位线相邻的未选局部位线。以此方式，该相邻的未选局部位线可以准确设置到与所选局部位线相同的参考电压以便消除相邻位线之间的漏电流。
图17例示具有用于对一组局部位线的改进的访问的双全局位线架构的三维存储器。以这样的存储器的一部分的等效电路的形式示意性地并一般地例示三维存储器10’的架构。这是以上总结的三维存储器阵列的具体例子。标准三位矩形坐标系11用于参考，每个向量x、y和z的方向优选与其余两个正交并且具有在z方向上堆叠的多个平行的平面。局部位线在z方向上垂直地伸长并且在x（行）和y（列）方向上形成规则的二维阵列。
在位于基板13以上在z方向上的不同距离处的多个平面中形成存储器存储元件Mzxy。在图17中例示了两个平面1和2，但是通常将存在更多的、比如4个、6个或甚至更多个。在距离z处的每个平面中，字线WLzy在x方向上伸长并且在局部位线（LBLxy）之间在y方向上间隔开。每个平面的每行局部位线LBLxy由一对字线WLzy和WLzy+1相夹。局部位线和字线之间的交叉点在每个平面处各自出现在局部位线与该平面相交处。各个存储器存储元件Mzxy连接在与这些各个交叉点相邻的一条局部位线LBLxy和一条字线WLzy之间。因此可通过在之间连接了存储器元件的局部位线LBLxy和字线WLzy上放置适当的电压来寻址各个存储器元件Mzxy。选取电压以提供致使存储器元件的状态从现有状态改变到期望的新状态所需的电刺激。这些电压的电平、持续时间和其他特性依赖于对存储器元件使用的材料。
三维存储器单元结构的每个“平面”通常由至少两层形成：其中定位了导电字线WLzy的一层和将平面彼此电隔离的电介质材料的另一层。例如依赖于存储器元件Mzxy的结构，每个平面中也可以存在另外的层。平面在半导体基板上一个在另一个上地堆叠，局部位线LBLx与该局部位线延伸穿过的每个平面的存储元件Mzxy连接。
除了具有加倍的全局位线的全局位线的结构之外，图17所示的三维存储器10’基本类似于图1所示的3D存储器10。
用于选择性地连接内部存储器元件与外部数据电路的电路优选形成在半导体基板13中。在此具体例子中，利用选择或切换器件Qxy的二维阵列，其中x给出器件在x方向上的相对位置，y给出其在y方向上的相对位置。作为例子，各个器件Qxy可以是选择栅极或者选择晶体管。
一对全局位线（GBLxA，GBLxB）在y方向上伸长并且在x方向上具有由下标指示的相对位置。各个器件Qxy每个将局部位线耦接到一条全局位线。实际上，一行中的每条局部位线可耦接到相应一对全局位线中的一条。沿着局部位线的列，偶数局部位线可耦接到相应对的全局位线的第一条，而奇数局部位线可耦接到相应对的全局位线中的第二条。
因此，在大约x’位置处的一对全局位线（GBLx’A，GBLx’B）各自可以这样的方式与选择器件Q的源极或漏极连接：在x’位置处并且沿着y方向的局部位线（LBLx’y）可交替地耦接到该对全局位线（GBLx’A，GBLx’B）。例如，在x=1位置处的在y方向上沿着该列的奇数局部位线（LBL11，LBL13，……）可分别经由选择器件（Q11，Q13，……）耦接到在x=1处的该对全局位线的第一条GBL1A。类似地，在x=1位置处的沿着相同列的偶数局部位线（LBL12，LBL14，……）可分别经由选择器件（Q12，Q14，……）耦接到在x=1处的该对全局位线中的第二条GBL1B。
在读取期间并且通常还在编程期间，每条全局位线通常通过经过已经导通的相应选择器件的访问而耦接到一条局部位线。以此方式，感测放大器可以经由耦接的全局位线访问局部位线。
为了将一组（在此例子中，指定为一行）局部位线与相应组的全局位线连接，控制栅极线SGy在x方向上伸长并且与在y方向上具有公共位置的单个行选择器件Qxy的控制端（栅极）连接。以此方式，可以并行访问一组或一页存储器元件。因此，依赖于哪条控制栅极线SGy接收将其所连接到的选择器件导通的电压，选择器件Qxy一次将跨越x方向（在y方向上具有相同的位置）的一行局部位线（LBLxy）连接到全局位线中的相应全局位线。在双全局位线架构中，在大约每个x位置处存在一对全局位线。如果沿着x方向的一行局部位线可耦接到每对相应全局位线中的第一条，则沿着y方向，相邻行的局部位线将可耦接到每对相应全局位线中的第二条。例如，沿着x方向的该行局部位线（LBL11，LBL21，LBL31，……）通过经由控制栅极线SG1导通选择器件（Q11，Q21，Q31，……）耦接到每对相应的全局位线中的第一条（GBL1A，GBL2A，GBL3A，……）。沿着y方向，沿着x方向的相邻行的局部位线（LBL12，LBL22，LBL32，……）通过经由控制栅极线SG2导通选择器件（Q12，Q22，Q32，……）耦接到每对相应全局位线中的第二条（GBL1B，GBL2B，GBL3B，……）。类似地，以在每对的第一条和第二条之间交替的方式，接下来的相邻行的局部位线（LBL13，LBL23，LBL33，……）耦接到每对相应全局位线的第一条（GBL1A，GBL2A，GBL3A，……）。
通过使用每对相应全局位线中的不同全局位线访问一行局部位线和相邻行，可以同时独立地访问该行和相邻行的局部位线。这与图1所示的单全局位线架构的情况相对，其中一行及其相邻行的局部位线这两行共享相同的相应全局位线。
如结合图16所述，当相邻的位线未被独立地设置到参考电压以便消除漏电流时，由于相邻行引起的漏电流未被很好地控制。
图18例示图17的双全局位线架构3D阵列中的漏电流的消除。漏电流的分析类似于关于图16所述的。但是，通过双全局位线架构，所选局部位线220（Sel-LBLj）允许感测放大器240经由该对全局位线中的第一条GBLiA感测存储器元件200，该第一条GBLiA被维持在参考电压（例如0.5V）。同时，相邻的局部位线230可以由该对全局位线中的第二条GBLiB独立地访问。这允许相邻的局部位线230被设置到相同的参考电压。因为所选局部位线220及其相邻的局部位线（沿着y方向）两者处于相同的参考电压，所以在彼此相邻的两条局部位线之间将不存在漏电流。
与图1所示的架构相比，双全局位线架构将存储器阵列中的全局位线的数量加倍。但是，通过提供在存储器元件之间具有更少的漏电流的存储器阵列，抵消了此缺点。
单侧字线架构
根据本发明的另一实施例，3D存储器包括在由具有x、y和z方向的矩形坐标定义的并且具有在z方向上堆叠的多个平行平面的三维样式中布置的存储器元件。每个平面中的存储器元件由多条字线和局部位线与多条全局位线合作来访问。多条局部位线在z方向上穿过该多个平面并且布置成在x方向上的行和y方向上的列的二维矩形阵列。每个平面中的多条字线在x方向上伸长并且在y方向上在各个平面中的多条局部位线之间间隔开并且与这些局部位线分离。非易失性可再编程存储器元件位于字线和局部位线的交叉点附近并且可由字线和位线访问，并且其中一组存储器元件可由公共字线和一行局部位线并行访问。3D存储器具有单侧字线架构，其中每条字线独占地连接到一行存储器元件。这通过为每行存储器元件提供一条字线来实现，而不是在两行存储器元件之间共享一条字线并且跨越字线链接跨越该阵列的存储器元件。尽管该行存储器元件也由相应行的局部位线访问，但是不存在对于该字线以外的局部位线行的耦接的扩展。
之前已经描述了双侧字线架构在于，每条字线连接到与两个相应行的局部位线相关联的两个相邻行的存储器元件，一个相邻行沿着字线的一侧，并且另一相邻行沿着另一侧。例如，如图1和图3所示，字线WL12在一侧上连接到分别与局部位线（LBL12，LBL22，LBL32，……）相关联的第一行（或页）存储器元件（M114，M124，M134，……），并且还在另一侧上连接到分别与局部位线（LBL13，LBL23，LBL33，......）相关联的第二行（页）存储器元件（M115，M125，M135，……）。
图19示意性例示单侧字线架构。每条字线仅在一侧上连接到与一行局部位线相关联的相邻行的存储器元件。
具有图1所示的双侧字线架构的3D存储器阵列可被修改为单侧字线架构，其中除了在阵列的边缘处的字线外的每一字线将由一对字线替代。以此方式，每一字线独占地连接至一行存储器元件。因此，在图1中所示的字线WL12现在在图19中由字线对WL13和WL14替换。将看到WL13连接至一行存储器元件(M1l4，M124，M134，......)，并且WL14连接至一行存储器元件（M115，M125，M135，……）。如先前所述，一行存储器元件构成将并行读取或写入的一页。
图20例示具有单侧字线架构的3D阵列的一个平面和基板。类似地，自图3的双侧字线架构，图3中的WL12将被图20中的该对WL13、WL14替代，等等。在图3中，通常的双侧字线(例如，WL12)连接至两行存储器元件(在该字线的两侧上)。在图20中，每一单侧字线(例如，WL13)连接至仅一行存储器元件。
图20还例示了可作为将由共享同一行局部位线(例如，LBL12、LBL22、LBL32、……)的两行存储器元件(M113，M123，M133，……)和(M114，M124，M134，……)定义的单位来擦除的存储器元件的最小块。
图21例示对图19及图20的单侧字线架构3D阵列中的漏电流的消除。漏电流的分析类似于关于图16所述的。但是，通过单侧字线架构，所选局部位线220(Sel-LBLj)不跨越分离的字线210及212而耦接到相邻位线230。因此，在相邻局部位线之间不存在漏电流，且经由全局位线250和局部位线220的感测放大器中的感测电流将正好是来自存储器元件的电流IELMENT。
与图1所示的架构相比，单侧字线架构将存储器阵列中的字线的数量加倍。但是，通过提供在存储器元件之间具有更少的漏电流的存储器阵列，抵消了此缺点。
图22是具有图19所示的单侧字线架构的3D阵列的一部分的等距(isometric)视图。再次，类似于图7中所示的对于双侧字线架构的等距视图，图22是对于单侧字线架构的实现方式的一个具体例子。与图7相比的主要差别是，每条字线连接到一行存储器元件的一侧。如之前所述，此架构具有对跨过y方向上的多条字线的位线与位线耦合进行去耦合的优点。
该3D阵列被配置为使用当第一次沉积时不导电的存储器元件（NVM）材料。先前论述的类型的金属氧化物具有此特性。如关于图6所述，响应于放置在材料的相对侧的电极上的适当的电压，在这些电极之间形成导电丝极。这些电极是阵列中的位线和字线。因为除此之外该材料不导电，所以不需要将在字线和位线的交叉点处的存储器元件彼此隔离。可以通过单个连续的材料层来实现数个存储器元件，这在图22的情况下是在y方向上沿着垂直位线的相对侧垂直地取向并且向上延伸穿过所有平面的NVM材料的条带。图22的结构的显著优点是可以通过使用单个掩膜同时定义在一组平面中的所有字线和在字线以下的绝缘体的条带，因此极大地简化了制造工艺。
参考图22，示出了三维阵列的四个平面101、103、105、107的一小部分。与图19的等效电路的元件对应的图22阵列的元件由相同的参考数字标识。将注意到，图22示出图19的两个平面1和2加上在其之上的两个另外的平面。所有平面具有相同的水平样式的字线、电介质和存储器存储元件（NVM）材料。在每个平面中，金属字线（WL）在x方向上伸长并且在y方向上间隔开。每个平面包括将其字线与在其以下的平面的字线、或者在平面101的情况下在其以下的基板电路组件相隔离的绝缘电介质层。穿过每个平面延伸的是在垂直的z方向上伸长并且在x-y方向上形成规则阵列的金属局部位线（LBL）“柱”的集合。
每个位线柱连接到硅基板中的一组全局位线（GBL）之一，该组全局位线穿过在基板中形成的选择器件（Qxy）以与柱间隔相同的间距在y方向上行进，这些选择器件的栅极由在x方向上伸长的选择栅极线（SG）驱动，这些选择栅极线也形成在基板中。切换器件Qxy可以是传统的CMOS晶体管（或者垂直npn晶体管），并且使用与用于形成其他传统电路相同的工艺而制造。在使用npn晶体管代替MOS晶体管的情况下，选择栅极（SG）线被在x方向上伸长的基极接触电极线取代。感测放大器、输入-输出（I/O）电路、控制电路和任何其他所需的外围电路也制造在基板中但是未在图22中示出。对于x方向上的每行局部位线柱，存在一条选择栅极线（SG），对于每个单独的局部位线（LBL），存在一个选择器件（Q）。
非易失性存储器元件（NVM）材料的每个垂直条带夹在垂直局部位线（LBL）和在所有平面中垂直地堆叠的多条字线（WL）之间。优选NVM材料在x方向上存在于局部位线（LBL）之间。存储器存储元件（M）位于字线（WL）和局部位线（LBL）的每个相交处。在用于存储器存储元件材料的上述金属氧化物的情况下，在相交的局部位线（LBL）和字线（WL）之间的NVM材料的小区域通过施加到相交的线的适当电压而可控制地在导电（设置）和不导电（复位）状态之间交替。
也可能存在形成于LBL和平面之间的电介质之间的寄生NVM元件。通过将电介质条带的厚度选取得与NVM材料层的厚度（即局部位线和字线之间的间隔）相比为大，可以使得通过相同垂直字线堆叠中的字线之间的不同电压引起的电场足够小，以便寄生元件从不传导大量电流。类似地，在其他实施例中，如果相邻LBL之间的操作电压保持在编程阈值以下，则可以使不导电的NVM材料位于相邻局部位线之间处。
与双侧字线架构相比，单侧字线架构几乎将存储器阵列中的字线的数量加倍。通过提供在存储器元件之间具有更少的漏电流的更细分的存储器阵列来抵消此缺点。
尽管已经使用优选具有正交轴的3D坐标系描述了示例实施例，但是其中局部位线LBL、字线WL和全局位线GBL以不同于90度的角度相交的其他实施例也是可能的并且已预期到。
具有垂直位线和横向对准的有源元件的读/写元件的3D阵列
不像具有必须从被擦除状态开始编程的电荷存储元件的存储器器件，之前所述的可变电阻存储器元件可以不从给定状态开始而被写到其状态的任意一个。这样，与电荷存储型的读/擦除/编程存储器相比，其被称为读/写（RW）存储器。因此，之前提及的电阻存储器元件已知为R/W存储器元件或者R/W元件。这样的R/W元件的3D阵列被认为是3D互连电阻网状结构（mesh）。
如之前所述，传统上，二极管通常与3D存储器阵列的R/W元件串联以便减小电阻网状结构中的漏电流。跨过字线和位线之间的每个交叉点布置松弛地串联了二极管的R/W元件（之前也称为NVM）。与NVM相比，二极管在尺寸上通常大得多。因此，二极管在NVM上方形成层并且实质上增加了存储器的厚度。
之前结合图1和图7描述的具有相对短的垂直位线的3D阵列帮助限制电阻网状结构的互连性及因此的泄漏。
此外，之前结合图19所述的对于3D阵列的单侧字线架构也帮助给电阻网状结构分段并进一步降低互连性和泄漏。
依赖于R/W元件的材料和属性，泄漏的降低使能可以去除与每个R/W元件串联的二极管的可行3D阵列。至少，由短位线和单侧字线带来的泄漏的降低使得可行3D阵列能够采用与每个R/W元件串联的不那么理想的二极管（或者可能被认为是“劣等的二极管”的二极管）。
根据本发明的一个方面，利用服务于R/W元件的2D阵列的多个层的在垂直方向上取向的位线以及在每层中在水平方向上或者横向方向上的字线，具有串联的二极管的每个R/W元件在横向方向上在交叉点处形成在字线和位线之间。通过在水平或者横向方向上对准二极管和R/W存储器元件，每层字线的厚度不增加。此外，二极管被形成为或者并入为位线结构的部分，由此不花费用于二极管的另外的空间而提供二极管。
根据本发明的另一方面，通过其中不像现有技术中那样垂直一层一层地而是并行地在所有层上横向地形成R/W元件和二极管的工艺形成3D阵列。这通过创建简单的多层结构、通过开放入口而暴露分层的层的截面部分并在横向方向上在每个暴露的层中形成精细的结构而实现。无论是否包括二级管，此工艺都是有利的。
形成诸如二极管的有源器件是高温工艺。如果之前发生了金属化，则金属将需要能够承受接下来的高温工艺。这可以排除因为其更好的导电性和经济性而使用铝或者铜。字线中增加的电阻可加剧泄漏问题。
本工艺允许对于所有层的高温工艺被聚集在一起，并且允许在高温工艺之后进行对于字线的金属化。
图23例示具有垂直局部位线和水平形成的有源存储器元件和二极管的优选的3D存储器结构。关于x-y-x坐标系定义该3D存储器结构。局部位线处于z方向上，字线处于x方向上并且全局位线处于y方向上。
该3D结构可以被看作包括两个部分。基础部分，通常称为FEOL（“（制造）线的前端”），由半导体基板支撑，诸如选择或切换器件Qxy的有源器件形成在该半导体基板上（还参见图1和图7）。用作全局位线和各个金属接触垫的一系列金属线形成在有源元件的上部。每个选择器件Qxy具有连接到金属线的源极和连接到漏极端的漏极。以此方式，选择器件担当金属线和漏极端之间的开关。如之前所述，沿着x方向的对于给定的y的Qxy具有沿着x方向行进的多晶硅线形式的公共栅极。例如，当在y=1的Q11、Q21、Q31、……的公共栅极上赋予选择信号SG1时，沿着x=1、2、3、……的漏极端分别连接到全局位线GBL1、GBL2、GBL3、……。如稍后将看出的，漏极端经由接触垫310连接到各自的局部位线或字线。
在基础部分以上的第二部分被称为BEOL（“（制造）线的后端”）。BEOL是其中形成R/W材料、字线和垂直局部位线的多个层之处。局部位线连接到FEOL部分中的各个接触垫。示意性地，z方向上的多条局部位线330连接到一组接触点310。沿着z方向，形成存储器元件层的堆叠。在每层处，一对字线340从相对侧围绕一组局部位线330。例如，该组局部位线（LBL11、LBL21、LBL31、……）被层1中的字线（WL10，WL11）和层2中的字线（WL20，WL21），……围绕。
位线330优选由P+多晶硅形成。在位线的其中其与字线相邻的区域中，区域332被掺杂了N+掺杂剂。以此方式，二极管336形成在位线330的在其与字线340相邻时的每个区域中。在每条字线340和二极管336之间形成R/W存储器元件346。在优选实施例中，电阻存储器元件346由紧接字线340的Ti层344后跟随HfOx层342形成。该3D结构的顶部层被氮化物层350覆盖。因此，沿着x方向绕着每条垂直局部位线330（例如LBL11、LBL21、LBL31、......）形成R/W元件342和344以及二极管332和330的各个层，以便它们在一侧耦接到各自的位线330并且在另一侧耦接到随后形成的各自的字线WL 340（例如WL10、WL20、WL30、……）。类似的R/W元件和二极管沿着x方向形成在相同组的位线330的另一侧上并且也连接到各自的字线（WL11、WL21、WL31、……）。
BEOL的其他空间被诸如氧化物320的电介质填充。以此方式，除了串联在每个R/W元件和其各自的位线之间的二极管之外，形成与图19示意性示出的类似的3D R/W阵列。
图24A更详细地例示在交叉点处在一对字线和位线之间形成的R/W元件和二极管。在一个实施例中，利用Ti层344和HfOx层342形成R/W存储器元件346。Ti层与字线340电接触，而HfOx层342与二极管336电接触。位线330通常被掺杂为P+多晶硅。但是，位线在其中存在与诸如字线340的字线的交叉点的区域332中被反掺杂为N+。得到的PN结有效地形成二极管336，该二极管336布置为与在字线340和局部位线330之间的R/W元件346串联。
图24B示意性例示串联在字线340和局部位线330的每个交叉点之间的R/W存储器元件346和二极管336的等效电路。
在图23中以及还在图24A和24B中示出的3D存储器结构具有实现其中每个存储器元件具有二极管隔离以减小与相邻局部位线的电流链接的3D存储器的优点。不像其中二极管在z方向上形成在每个存储器元件的顶部的现有技术结构，存储器元件346的水平（x方向）取向允许每个二极管形成为局部位线的区域，由此不占用另外的空间。
图25A-25F例示在各个处理阶段(stage)图23所示的3D存储器的BEOL（顶部）部分的形成。
图25A例示作为在FEOL基础层的顶部上形成的多层结构的BEOL部分的形成。总体结构形成为氧化物320的多个交替的层和牺牲材料322的层的夹层结构。优选使用非掺杂多晶硅来形成牺牲层322，因为其可以容易地被蚀刻掉以及被其他结构替代。FEOL基础层形成为具有如之前所述的在各自的全局位线和漏极端之间切换的切换器件Qxy。优选W或TiN的金属垫形成在每个漏极端上以进行连接。在这之后跟随着氧化物层320。然后氧化物层被平坦化以与金属垫平齐。随后，铺设非掺杂多晶硅322和氧化物320的交替的层的夹层结构。该夹层被保护性氮化物层350覆盖。在优选实施例中，还在氮化物层的顶部沉积氧化物的另一牺牲层。
图25B例示其中多个局部位线330要形成在图25A的3D结构中的沟槽的形成。实质上，设置硬掩膜（“HM”）沉积和平版印刷以便在3D结构中沿着x方向行进的垂直沟槽然后可以被蚀刻掉以形成要在其中形成局部位线的沟槽。沟槽在x方向上与接触垫对齐以便将形成局部位线来与接触垫接触。
图25C例示图25B的沟槽中的局部位线的形成。在HM移除之后，BOE（“缓冲的氧化物蚀刻”）帮助清理该结构，从而暴露氮化物层作为顶部层。然后通过用P+多晶硅填充沟槽来形成（以沿着x方向的板的形式的）局部位线330。然后对P+多晶硅平坦化。
图25D例示用于横向访问分层的3D结构的入口的形成。这允许并行地对所有层形成在每层中的诸如R/W元件、二极管和字线的结构。这通过HM沉积后跟随平版印刷和蚀刻来实现。
图25E例示用于形成每层中的这些结构的凹入空间的形成。并行地创建对于所有层的凹入空间。这通过KOH湿蚀刻后跟随第二各向同性凹入蚀刻来实现，该第二各向同性凹入蚀刻将非掺杂多晶硅选择性地正好移除到局部位线列。
然后通过气相掺杂工艺用N+对局部位线的板的暴露的条带反掺杂。这将就在局部位线的暴露的表面以下创建PN结。
在另一实施例中，利用N+多晶硅形成局部位线。然后将通过P+扩散来制成二极管。
在其中不实现二极管的另一实施例中，将跳过N+掺杂。在该情况下，可以用金属形成局部位线。
图25F例示对于所有凹入空间的每个的R/W层后跟随字线的形成。凹入空间首先被BOE（缓冲的氧化物蚀刻）蚀刻。然后通过第一层342（例如HFOx）的原子层沉积形成R/W材料。其后跟随通过化学气相沉积而沉积第二层344（例如Ti（钛））。
接下来，可以形成字线340。通过如图25E中所述的所有完成的形成二极管332、330的有源元件的高温工艺，可以针对其导电性而不考虑随后的高温恶化来优化金属化。例如，可以沉积铝或铜。在其他实施例中，也可以藉由化学气相沉积预期高温金属，诸如TiN薄层后跟随W（钛）的块状层。可以回蚀来自各个沉积的过量。
图25G例示通过首先沿着x方向移除局部位线板的部分的各个局部位线列的形成。然后用氧化物320填充得到的空隙，如图23所示。通过化学和机械打磨平坦化顶部表面。
图26A-26B例示用于访问图23所示的3D存储器的字线340的金属线和触点的形成。实质上，通过来自该3D存储器结构的顶部或者底部的触点来访问字线。每条字线通过垂直竖立的柱状物314连接到在3D存储器结构的表面处的金属线。
图26A例示3D结构被阶梯化（terrace）以在不同层处提供偏移。通过对不同的层阶梯化，每层处的字线将具有用于其来自顶部的竖立柱状物的无阻碍路径。优选地，在字线的末端处访问。例如，沿着x方向在3D结构的两端形成阶梯化以便在表面处的金属线与从一端访问所有字线相比密度是一半。在阶梯化和创建对于每层的字线的无障碍视野后，在阶梯化期间移除的体积用氧化物重新填充并被平坦化。
图26B例示通过竖立柱状物连接到各个字线的表面金属线的形成。用于竖立柱状物的空间被从每个阶梯层的顶部蚀刻掉以为竖立柱状物让路。然后用将字线连接到3D结构的上表面的竖立柱状物314填充得到的空隙。
在一个实施例中，竖立柱状物314可以通过在上表面处形成的金属线312而连接。
根据要在以下部分更详细地描述的本发明的另一方面，经由一些全局位线、比如图22中所示的那些全局位线来访问字线。
图27例示另一实施例，其中通过在3D结构的基础部分处的金属线来访问字线，比如拨出图22中所示的全局位线的一些来担当全局字线。在一个实施例中，与字线的连接被带到如图26A和26B中所示的3D结构的顶部处的金属线。利用在顶部处的金属线用作连接桥，第二竖立柱状物316向下钻以经由接触垫310之一与适当的全局字线接触。为了形成第二竖立柱状物316，从3D结构的顶部排出柱状物然后用诸如金属的导电材料填充。然后形成用作连接桥的在顶部的金属线312。
垂直位线和水平字线的有效解码
根据本发明的另一方面，具有多层的在x-y平面中的R/W元件的2D阵列的3D存储器可由在每层中间的字线以及对于所有层共同的在z方向上的垂直局部线的阵列来访问。沿着y方向的多条金属线被提供在3D存储器的基础部分处或者上表面处。第一组金属线可切换地连接以允许访问担当所选组垂直局部位线的第一组垂直局部线。第二组金属线可切换地连接以允许访问连接到各个层中的所选字线的第二组垂直局部线。
该组金属线用作所选组的局部位线和字线的全局访问线。该组金属线到所选组的局部位线和字线的切换由在3D存储器的基础部分处的一组切换晶体管来实现。当金属线位于3D存储器的上表面处时，一组竖立柱状物提供从切换晶体管到金属线的连接。
如之前所述，该3D存储器阵列具有基础层（FEOL）部分和含有多层存储器元件平面的另一部分（BEOL）。在之前结合图1、图7和图22所述的实施例中，担当全局位线的一组金属线形成在3D结构的基础部分（FEOL）处。
在本发明中，不是该组中的所有金属线都用于解码局部位线。类似地，不是该阵列中的所有局部垂直线都被用作局部位线。而是，金属线中的一些以及局部垂直线中的一些被保留用于解码一组所选字线，每层2条。此方案提供了高度可扩展的解码架构。其允许对字线和局部位线的任意组合的解码。其还允许将字线分段为局部字线，由此帮助降低字线电阻和3D电阻网状结构的互动性。
图28例示经由一组全局位线和选择器件对3D存储器阵列中的垂直位线和水平字线的有效解码。示出了具有沿着z方向堆叠的4个层的示例的3D阵列。类似于图17和图23所示的3D阵列，通过在z方向上的局部垂直线331和332的2D阵列可访问这4个层。局部垂直线的2D阵列被划分为两组。第一组局部垂直线331各自担当局部位线并且可切换地连接到第一组全局线（诸如全局位线251）。第二组局部垂直线332各自担当可切换地连接在字线340和第二组全局字线（诸如全局字线252）之间的互连。第一组局部垂直线332的每条经由连接器或触点348与每层处的字线接触。在每层处，将存在沿着y方向间隔开并具有沿着x方向行进的每条字线的一组字线340。
图28仅示出由包裹在担当局部位线（LBL11、LBL21、LBL31、……、LBL(P-1)1、LBLP1）的所选一页垂直局部位线331的两侧上的、在每层上的所选的一对字线340构成的一存储器元件块。因此，WL10和WL11是在层1处的所选的字线对；WL20和WL21是在层2处的所选的字线对；WL30和WL31是在层3处的所选的字线对；以及WL40和WL41是在层4处的所选的字线对。该块由2*P_bl*L_Layer个存储器元件构成。在当前例子中，P_bl=P并且L_layer=L，总计2PL个存储器元件。
对所选页的局部位线的解码类似于其中存在担当第一组全局线251（全局位线）的第一组P条金属线（GBL1、GBL2、GBL3、……、GBLP），用于访问第一组垂直局部线331中的所选页的局部位线。因为存储器具有在相同页的局部位线的周围的每层上具有两条字线（偶数和奇数）的页架构，所以存在担当第二组全局线（全局字线）252的第二组2x4条金属线。这些金属线分布在第一组的两侧，左侧的四条金属线（WL11、WL21、WL31和WL41）分别用于在四个层的每层处的奇数字线（WL11、WL21、WL31和WL41）。类似地，存在分别用于4层的每层处的偶数字线（WL10、WL20、WL30和WL40）的右侧四条金属线（GWL10、GWL20、GWL30和GWL40）。金属线（全局线）与所选字线和局部位线的连接是经由选择线221（诸如担当块选择线的SG1）控制的选择器件Qxy222。
因此，通过对块选择线SG1赋值（assert）来解码所选页/块。如之前所述，块中的R/W元件346可由全局线访问，其中位线经由全局线251被访问，字线经由全局线252被访问。然后感测电路可连接到位线以用于感测R/W元件的存储器状态。
图29例示根据图28所示的3D阵列的第一架构的字线和R/W元件的BEOL（3D存储器的顶部部分）布局的平面图。在第一BEOL架构中，全局线250（包括全局字线252和全局位线251）从垂直局部线330（包括垂直局部位线331和垂直局部线332）的柱中的每一个偏移（~1F，F是特征长度）。
垂直局部线的阵列被划分为第一组和第二组。第一组担当垂直局部位线，其中每条局部位线331用于与字线340组合访问R/W元件346。在优选实施例中，在每层处，在一对字线之间共享局部位线以用于访问两个R/W元件。每条局部位线331耦接到形成全局位线251的金属线。
第二组垂直局部线332的每条担当字线340和形成全局字线252的金属线之间的互连件。垂直局部线332经由连接器348连接到字线340。如果存在四个层，则每行字线将存在四条垂直局部线。第一垂直局部线连接到第一层上的字线，第二垂直局部线连接到第二层上的字线，等等。
单位单元具有尺寸XF*YF。XF由位线柱到位线间隔限制（~4F）。YF由局部WL到局部WL到R/W材料到BL柱限制（~2.5F）。这些给出了对于每个层的单元尺寸~10F2。当分摊在多层上时，单元尺寸是XF*XY/L_Layer。但是，当考虑WL驱动器占据的空间时，有效单元尺寸=XF*XF/L_Layer+2*XF*XF/P_bl，其中L_Layer=层的数量，P_bl是被并行读取或写入的一页单元中的位线的数量。因此，由于WL驱动器的百分比损失=2*L_Layer/P_bl。
可以通过经由公共栅极选择线（例如SG1，见图28）使能一堆（bank）选择器件来选择块。因此，FEOL（3D存储器的基础部分）的布局将需要容纳P+2L条金属线加上等于（P+2L）*（每层中的字线对的数量）的多个选择器件。每个选择器件是3D存储器的基础部分（或FEOL平面）上的有源区域。通常，选择器件在基板上形成，多晶硅栅极在一对源极和漏极扩散点上方。对于一堆选择器件，公共多晶硅线使得能够并行控制该堆选择器件。
图30A例示当BEOL具有图29的第一架构时在单位块的平面图中的FEOL布局的第一实施例。将理解，在多晶硅线221的每侧，存在多个选择晶体管222（未明确示出），每个具有与垂直局部线柱331或332或者与触点253一致的其源极和漏极。选择晶体管是图28中所示的选择器件Qxy222。可以看出，用于将位线331和字线340分别切换到全局线251和252的选择器件尺寸由沿着y方向的柱331或者332之间的间隔限制。但是，由于与正连接到相同全局线的垂直局部线柱相邻的两个触点253，确实具有通过允许并行使用两堆选择器件而将驱动功率加倍的优点，因此具有乘数M=2。
图30B例示当BEOL具有图29的第一架构时在单位块的平面图中的FEOL布局的第二实施例。通过以相对于全局线的对角的方式形成有源元件（未明确示出的选择晶体管222，但是每个选择晶体管具有与垂直局部线柱331或332或者与触点253一致的其源极和漏极），选择器件的长度可以增加因子SQRT(2)。但是，对折（double up）两堆选择器件的特征不可用，这是因为与局部位线柱相邻的两个接触点不连接到相同的全局线。因此，仅具有M=1的乘数。
图30C例示当BEOL具有图29的第一架构时在单位块的平面图中的FEOL布局的第三实施例。第三实施例用于克服第二实施例的M=1的情形下减小的驱动功率的缺陷。通过图30C中的布局，局部位线柱的每侧上的两个触点连接到相同的全局线。因此，M再次等于2。
图31例示根据图28所示的3D阵列的第二架构的字线和R/W元件的平面图中的BEOL（3D存储器的顶部部分）布局。在第二BEOL架构中，在3D存储器的顶部部分上形成全局线（包括全局字线252和全局位线251）。全局线与垂直局部线331和332的柱对准。单位单元具有尺寸XF*YF。XF由垂直局部线柱331、332与柱间隔限制（~2F）。YF由局部WL 340到局部WL到R/W材料346到垂直局部线柱331、332以及还有对于触点253的另外的空间限制（~3.5F）。这些给出对于每层的~7F2的单元尺寸。每个位线柱与全局线251或252接触。
图32例示y-z平面中的图31的BEOL布局的截面部分。实质上，与字线340相关联的局部位线331位于选择晶体管222的一端（源极224或者漏极226）上，并且经由该选择晶体管和竖立柱状物314与在3D存储器的顶部上的全局线251之一连接。
图33例示当BEOL具有图31的第二架构时单位块的平面图中的FEOL布局的第一实施例。在垂直局部线柱331或332的每侧上存在两个触点253，并且它们连接到相同的全局线251或252。因此，M再次等于2。
图33所示的第二架构的第一实施例类似于图30A所示的第一架构的第一实施例。以类似的方式，图30B和30C中分别示出的第一架构的第二和第三实施例可以容易地适用于第二架构。
图34例示包括外围电路的整个3D阵列的示意顶视图。将看出，使用全局线来解码局部位线和字线两者的本架构有高度可扩展性。全局字线驱动器、感测放大器和块选择驱动器可以在该阵列的同一侧上或者交替侧上。
例如，字线的长度可以减半以降低跨过其长度的电阻和电容。每次字线的长度减半时，用于解码的字线的数量加倍，并且将需要利用更多的垂直局部线和全局线用于字线解码。
尽管已经关于本发明的示例实施例描述了本发明的各个方面，但是将理解，本发明有权在所附权利要求书的全部范围内受到保护。

Claims (20)

1.一种存储器，包括以三维样式形式布置的存储器元件，该三维样式由具有x、y和z方向的矩形坐标定义并且具有在半导体基板上方在z方向上堆叠的多个平行平面，该存储器还包括：
多条局部位线，穿过所述多个平面在z方向上伸长，并且以具有在x方向上的行和在y方向上的列的位线柱的二维矩形阵列形式布置；
多条字线，跨过各个平面在x方向上伸长，并且在y方向上在各个平面中的多个位线柱之间间隔开并且与所述多个位线柱分离，其中所述位线柱和字线在跨过各个平面的多个位置处彼此相邻地交叉；
多个非易失性可再编程存储器元件，各自与位线柱和字线的交叉点相邻而连接在位线柱和字线之间；以及其中
在位线柱和字线的每个交叉点处，每个非易失性可再编程存储器元件还包括在该交叉点处沿着y方向堆叠的第一层和第二层，第一层与位线柱的表面电接触，第二层与字线的表面电接触。
2.如权利要求1所述的存储器，其中：
所述第一层是具有氧空位的金属氧化物层；以及
所述第二层是担当具有高功函数的电极的金属层。
3.如权利要求1所述的存储器，其中各个存储器元件包括碳材料和相变材料的至少一个。
4.如权利要求1所述的存储器，其中各个存储器元件特征在于响应于施加到各个存储器元件的电刺激而改变的电导的水平。
5.如权利要求1所述的存储器，其中：
字线是包括铝或铜的低熔点金属。
6.如权利要求1所述的存储器，其中：
字线是包括钛的高熔点金属。
7.如权利要求1所述的存储器，其中：
在z方向上堆叠的所述多个平行平面具有上表面和下表面；以及
平面中的字线经由连接到该字线的导电的竖立的柱状物而从上表面访问。
8.如权利要求1所述的存储器，其中：
在z方向上堆叠的所述多个平行平面具有上表面和下表面；以及
平面中的字线经由到上表面的第一导电的竖立的柱状物、跟着是上表面上的金属桥、跟着是连接到该字线的第二导电的竖立的柱状物而从下表面访问。
9.如权利要求1所述的存储器，还包括：
多条金属线；以及
选择器件，布置为将x方向上的所选行的局部位线柱切换到所述金属线中的各条金属线。
10.如权利要求1所述的存储器，其中多个选择器件和多条第三导线形成在半导体基板上。
11.如权利要求1所述的存储器，其中第一层和第二层在x-z平面中具有与位线柱在交叉点处的字线上的y方向投影相当的尺寸。
12.如权利要求1所述的存储器，还包括：
串联在每个非易失性可再编程存储器元件和相应的位线柱之间的二极管。
13.如权利要求12所述的存储器，其中所述二极管物理上完全被集成到交叉点处的位线柱中。
14.如权利要求12所述的存储器，其中所述二极管具有PN结，该PN结由除了在交叉点处的N+掺杂的局部化区域之外全部具有P+掺杂的位线柱构成。
15.如权利要求12所述的存储器，其中所述二极管具有PN结，该PN结由除了在交叉点处的P+掺杂的局部化区域之外全部具有N+掺杂的位线柱构成。
16.如权利要求1所述的存储器，其中各个存储器元件特征在于包括响应于穿过第一和第二导线施加的电刺激在至少第一和第二稳定水平之间可逆地改变其电导的水平的材料，其中存储器元件连接在该第一和第二导线之间。
17.一种形成存储器的方法，该存储器具有以三维样式形式布置的存储器元件，该三维样式由具有x、y和z方向的矩形坐标定义并且具有在z方向上堆叠的多个平行平面，该方法包括：
提供半导体基板；
在该半导体基板上形成预定有源元件和金属线；
在基板顶部上形成多层结构，该多层结构是电介质和牺牲材料的交替层，以形成对应于多个层的总体分层的层；
形成穿过多个平面在z方向上伸长的导电柱在x-y平面中的2D阵列；
通过在该多层结构中打开多个沟槽而暴露总体分层的层的截面部分；
在该多层的牺牲层中蚀刻凹处以从每个沟槽访问导电柱；以及
同时在指定的多层的凹处中在横向方向上在多个平面上形成存储器元件的层。
18.如权利要求17所述的方法，还包括：
在存储器元件的层上方形成金属线。
19.如权利要求17所述的方法，其中：
导电柱由多晶硅形成；以及该方法还包括：
用P+掺杂剂掺杂多晶硅；以及
在所述形成存储器元件的层之前，用N+掺杂剂掺杂由凹处暴露的导电柱的每个区域以形成二极管。
20.如权利要求17所述的方法，其中：
导电柱由多晶硅形成；以及该方法还包括：
用N+掺杂剂掺杂多晶硅；以及
在所述形成存储器元件的层之前，用P+掺杂剂掺杂由凹处暴露的导电柱的每个区域以形成二极管。
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