CN105393357A - 具有低电流单元的3d非易失性存储器及方法 - Google Patents

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Abstract

3D非易失性存储器阵列具有在字线和位线之间的交叉点处访问的每个读/写元件。读/写元件形成具有包围氧化物核心的读/写材料的管状壳的结构。以矩形形式，该结构的一个外表面部分与字线接触并且另一外表面部分与位线接触。该壳的厚度而不是其与字线和位线接触的表面积确定导电截面并且因此确定电阻。通过调整壳的厚度，独立于其与字线或位线的接触面积，每个读/写元件可以以增加得多的电阻以及因此的将低得多的电流而操作。还描述了制造这样的存储器阵列的工艺。

Description

具有低电流单元的3D非易失性存储器及方法
技术领域
并申请的主题是可再编程非易失性存储器单元阵列的结构、使用和制造，更具体地，是在半导体基板上(on)和上方(above)形成的存储器存储元件的三维阵列。
背景技术
利用快闪存储器的可再编程非易失性大容量数据存储系统的使用被广泛用于存储计算机文件的数据、相机图片、以及由其他类型的主机产生的和/或使用的数据。流行形式的快闪存储器是经由连接器可移除地连接到主机的卡。存在许多不同的商业上可获得的快闪存储卡，示例是以商标紧凑快闪(CF)、多媒体卡(MMC)、安全数字(SD)、迷你SD、微SD、记忆棒、记忆棒Micro、xD图片卡、智能媒体和TransFlash销售的那些。这些卡根据其规范具有唯一的机械插头和/或电接口，并且插入到作为主机的一部分而提供的或者与主机连接的匹配的插座。
广泛使用的另一形式的快闪存储器系统是快闪驱动器，其是具有通用串行总线(USB)插头的小的细长包装的手持存储器系统，该USB插头用于通过将其插入到主机的USB插座中而与主机连接。本申请的受让人桑迪士克公司销售以其Cruzer、Ultra和ExtremeContour商标的快闪驱动器。在另一形式的快闪存储器系统中，大量的存储器永久地安装在主机系统内，比如安装在笔记本计算机中，代替通常的盘驱动器大容量数据存储系统。这三种形式的大容量数据存储系统的每一种通常包括相同类型的快闪存储器阵列。它们每个通常还包含其自己的存储器控制器和驱动器，但是也具有一些而是至少部分地由存储器连接到的主机控制的存储器唯一的系统。快闪存储器通常形成在一个或多个集成电路芯片上，并且控制器通常形成在另一电路芯片上。但是在包括控制器的一些存储器系统中，尤其是嵌入在主机内的那些存储器系统中，存储器、控制器和驱动器通常形成在单个集成电路芯片中。
存在两种在主机和快闪存储器系统之间传送数据的主要技术。在其之一中，由系统产生或者接收的数据文件的地址被映射到对该系统而建立的离散范围的连续逻辑地址空间内。地址空间的广度通常足以覆盖系统能够应对的全部地址范围。作为一个例子，磁盘存储驱动器通过这样的逻辑地址空间与计算机或者其他主机系统通信。主机系统通过文件分配表(FAT)记录分配给其文件的逻辑地址，并且存储器系统维持那些逻辑地址到数据被存储到的物理存储器地址的映射。商业上可获得的大多数存储卡和快闪驱动器利用此类型的接口因为其仿真主机通常已经接口到的磁盘驱动器的接口。
在该两种技术的第二种中，由电子系统产生的数据文件被唯一地识别，并且其数据通过在该文件内的偏移而被逻辑寻址。这些文件标识符然后在存储器系统内被直接映射到物理存储器位置。在别处、比如在专利申请公开no.US2006/0184720A1中描述和对比了这两种类型的主机/存储器系统接口。
快闪存储器系统通常利用具有存储器单元的阵列的集成电路，这些存储器单元各自根据存储在其中的数据而存储控制存储器单元的阈值电平的电荷。导电的浮置栅极最通常被提供为存储器单元的一部分以存储电荷，但是替换地使用节点电荷俘获材料。对于用于大存储容量的存储系统使用的存储器单元阵列，NAND架构通常是优选的。对于小容量存储器通常替代地使用诸如NOR的其他架构。NAND快闪阵列的示例及其作为存储器系统的部分的操作可以通过参考美国专利no.5,570,315、5,774,397、6,046,935、6,373,746、6,456,528、6,522,580、6,643,188、6,771,536、6,781,877和7,342,279而得到。
近些年，在存储器单元阵列中存储的每位数据所需的集成电路面积量已经显著减小，并且目标让然时将其进一步减小。因此，快闪存储器系统的成本和尺寸正在降低。NAND阵列架构的使用有助于此，但是也已经采用其他方式来降低存储器单元阵列的尺寸。这些其他方式之一是在半导体基板上在不同的平面中一个在另一个之上地形成多个二维存储器单元阵列，而不是更常见的单个阵列。在美国专利no.7,023,739和7,177,191中给出了具有多个堆叠的NAND快闪存储器单元阵列的集成电路的示例。
另一类型的可再编程非易失性存储器单元使用可以被置位到导电或者不导电状态(或者替换地，分别是低或高电阻状态)、并且一些另外被置位到部分导电状态并且保持在该状态直到随后被复位到初始条件的可变电阻存储器元件。可变电阻元件各自连接在两个正交延伸的导体(通常是位线(bitline，BL)和字线(wordline，WL))之间，在那里他们在二维阵列中彼此交叉。这样的元件的状态通常通过被放置在相交的导体上的恰当的电压而改变。因为这些电压还需要施加到大量的其他未选择的电阻元件，因为在所选元件的状态在被编程或者读取时他们沿着相同的导体而连接，所以二极管与可变电阻元件共同串联连接以便降低可以流经它们的漏电流。期望并行地对大量存储器单元进行数据读取和编程操作导致读取或编程电压被施加到非常大量的其他存储器单元。在专利申请公开no.2009/0001344A1中给出了可变电阻存储器元件及相关联的二极管的阵列的示例。
发明内容
根据本发明的一般背景，为非易失性存储器提供了一种读/写(R/W)存储器元件的3D阵列，其可由在z方向上的局部位线或者位线柱的阵列以及在与z方向正交的x-y平面中的多个层中的字线的x-y-z框架访问。在y方向上的全局位线的x-阵列可切换地(switchably)耦合到沿着y方向的局部位线柱中的各个局部位线柱。这通过在各个局部位线柱的每个与全局位线之间的选择晶体管而实现。每个选择晶体管是被形成为垂直结构的柱选择器件，在局部位线柱和全局位线之间切换。
根据本发明的一个方面，为非易失性存储器提供了作为存储器单元的读/写(R/W)存储器元件的3D阵列。每个R/W存储器元件可以被置位(或置位(set))或复位到两个电阻状态的至少一个。通过检测从这些电阻状态之一得到的相应电流来读取R/W存储器单元。优选以低电流和高电阻状态而操作。这些电阻状态的电阻还依赖于R/W元件的尺寸。因为每个R/W被形成在字线和位线之间的交叉点处，所以该尺寸通过工艺技术来预确定。本发明的此方面提供了用于调整R/W存储器元件的电阻的另一自由度。这通过提供以包围氧化物核心的壳形式的R/W存储器元件而实现。该壳的厚度而不是其与字线和位线接触的表面积控制了导电截面以及因此控制了电阻。通过调整壳的厚度，不依赖于电极与字线或者位线的接触面积，每个R/W元件可以以增加很多的电阻以及因此的降低很多的电流而操作。
具体地，在垂直方向上朝向的(oriented)位线服务于多层的2D阵列。每层是具有在水平或者横向方向上的字线的R/W元件的2D阵列。每个R/W元件是以在垂直方向上延伸的矩形管(tube)的形式。因此，R/W元件是具有矩形截面并且沿着z轴延伸穿过多个层的壳。在一对字线和位线之间的每个交叉点处，该矩形管的第一侧面(side)用作与位线接触的第一电极，并且该矩形管的第二侧面用作与字线接触的第二电极。
在第一实施例中，该壳结构R/W元件被形成在沿着x轴的每个垂直局部位线之间。
在第二实施例中，该壳结构R/W元件被形成在沿着x轴的每隔一个垂直局部位线之间。实质上，一页垂直局部位线被形成在x轴上在两条字线之间但是彼此被氧化物间隔层隔离。该壳结构R/W元件以在局部位线与代替另一局部位线的虚(dummy)氧化物块之间形成的在z轴上的矩形管的形式。因此，每个壳结构R/W元件用第一侧面与局部位线接触。而且，跨过y轴的每对字线中间夹着壳结构R/W元件，并且与该壳结构R/W元件的第二两个相对侧面接触。将看出，当在每对交叉的位线和字线之间形成电路时，与第一实施例中的两个导电路径相比，存在一个导电路径。在此替换实施例中的单元面积是字线的厚度乘以R/W元件壳厚度。
低电流R/W元件可应用于具有垂直局部位线以及水平地形成的有源R/W存储器元件的3D存储器结构。关于x-y-z坐标系来定义3D存储器结构。局部位线(LBL)处于z方向上，字线(WL)处于x方向上。
根据形成具有低电流R/W元件的多平面存储器的板(slab)的第一方法，其中每个低电流R/W元件具有壳结构，首先在垂直切换层之上形成交替的字线和氧化物层。在板中切开沟槽以暴露在垂直开关层中的垂直开关的2D阵列。氧化物间隔层被沉积到沟槽中，并且其部分被蚀刻掉以暴露沟槽中的各个垂直开关。然后用诸如多晶硅的位线材料填充沟槽。在通过去除在各个位线柱处的多晶硅而形成隔离凹陷(pit)之后在各个垂直开关处隔离各个位线柱。然后在隔离凹陷中沉积R/W材料的层以形成壳结构。然后用氧化物填充该壳以提供结构完整性。
根据形成具有低电流R/W元件的多平面存储器的板的第二方法，其中每个低电流R/W元件具有壳结构，首先在垂直切换层之上形成交替的字线和氧化物层。在板中切开沟槽以暴露在垂直开关层中的垂直开关的2D阵列。然后首先用氧化物填充沟槽并且蚀刻掉其部分，在每个沟槽中留下用于位线柱以及在每隔一个位线柱之间的隔离凹陷的空间。然后将氧化物间隔层沉积到该空间中，并且蚀刻掉其部分以暴露沟槽中的各个垂直开关。然后用诸如多晶硅的位线材料填充该空间。在通过去除在各个位线柱处的多晶硅而形成隔离凹陷之后在各个垂直开关处隔离各个位线柱。然后在隔离凹陷中沉积R/W材料的层以形成壳结构。然后用氧化物填充该壳以提供结构完整性。
创新的三维可变电阻元件存储器系统的各个方面、优点、特征和细节被包括在接下来的其示例实施例的描述中，该描述应该结合附图来考虑。
在此引用的所有专利、专利申请、论文、其他出版物、文献和事物为了所有目的通过全部引用被合并于此。至于在任何所并入的出版物、文献或事物与本申请之间在术语的定义或使用上的任何不一致或者矛盾之处，应以本申请的定义或使用为准。
附图说明
图1示意性例示以三维存储器的一部分的等效电路的形式的三维存储器的架构。
图2是可以使用图1的三维存储器的例示性存储器系统的框图。
图3提供了图1的三维阵列的两个平面和基板以及一些添加的结构的平面视图。
图4是被标注以示出在其中编程数据的影响的图3的平面之一的一部分的放大图。
图5是被标注以示出在其中编程数据的影响的图3的平面之一的一部分的放大图。
图6例示示例的存储器存储元件。
图7例示跨过图1和图3中所示的3D存储器的多个平面的读取偏置电压和电流泄漏。
图8示意性例示单侧字线架构。
图9例示具有单侧字线架构的3D阵列的一个平面和基板。
图10例示图8和图9中的单侧字线架构3D阵列中的漏电流的消除。
图11A例示局部位线LBL11经由具有长度y1的一段全局位线GBL1耦合到感测放大器。
图11B例示局部位线LBL13经由具有长度y2的一段全局位线GBL1耦合到感测放大器。
图12例示沿着在字线驱动器和感测放大器之间的所选单元M的电路路径的电阻。
图13例示保持固定到基准电压的位线电压的位线控制电路。
图14是具有阶梯字线的结构的3D阵列的一部分的等尺度(isometric)视图。
图15例示根据其中在位线之间制造到下一存储器层的字线台阶(step)的实施例的沿着y方向的3D阵列的截面图。
图16例示根据其中尽可能密集地堆叠各种交错的字线台阶的实施例的沿着y方向的3D阵列的截面图。
图17从上到下例示用于制造具有阶梯字线的3D阵列的一系列工艺步骤。
图18例示被形成为在存储器层的3D阵列之上(ontopof)的垂直结构的字线驱动器。
图19A是被投影到x-z平面上的高效(efficient)3D阵列的截面图的示意性例示。
图19B例示图19A中示意性例示的高效3D阵列的器件结构。
图20是根据另一实施例的被投影在x-z平面上的高效3D阵列的截面图的示意性例示。
图21是图19中所示的高效3D阵列的一部分的等尺度视图。
图22A例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中掩模层被铺设在字线层上以使能在字线层中蚀刻沟槽。
图22B例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中在字线层中蚀刻沟槽。
图22C例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中在字线层之上沉积氧化物层随后沉积掩模层。
图22D例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中在氧化物层中蚀刻沟槽。
图22E例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中在氧化物层之上形成第二字线层并且使得通过氧化物层中的沟槽与较低字线层连接。
图22F例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中在第二字线层中蚀刻沟槽。
图22G例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中对于下一氧化物层和掩模层重复如在图22C中所示的工艺本身以建立字线的阶梯结构。
图22H例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中重复图22D所示的在氧化物层中蚀刻沟槽的工艺本身以便逐渐建立字线的阶梯结构。
图23例示用于置位或者复位R/W元件的偏压条件。
图24A是例示对于高容量局部位线开关的架构的透视图。
图24B例示高容量局部位线开关的另一实施例。
图25例示沿着线z-z的图24A所示的开关的截面图。
图26例示沿着全局位线并且垂直于字线从y方向的截面视图中的示例3D存储器器件的整体方案中的垂直选择器件。
图27是对于图21所示的3D架构的在选择层2中的垂直开关的截面的x-y平面中的示意图。
图28例示垂直开关层2的形成的工艺、包括在存储器层之上沉积N+多晶层然后沉积P-多晶层然后沉积N+多晶层。
图29A是在存储器层之上的垂直开关层2的透视图并且例示了从NPN板形成各个沟道柱的工艺。
图29B是在已经形成各个沟道柱之后图29A的顶视图。
图30A是例示在沟道柱之上沉积栅极氧化层的沿着x-轴的截面图。
图30B是沿着图30A的y-轴的截面图。
图31A是例示在栅极氧化层之上沉积栅极材料层的沿着x-轴的截面图。
图31B是示出用栅极材料填充在相邻对的绝缘沟道柱之间的间隔的沿图31A的y轴的截面图。
图32A是进一步例示栅极材料层的蚀回(etchback)的沿x轴的截面图。
图32B是沿着图32A的y轴的截面图。
图33A是例示沉积氧化物以填充任何凹陷和间隙以完成垂直开关层2的工艺的沿x轴的截面图。
图33B是具有由沿着x轴的选择栅极线控制的TFT的阵列的完成的垂直开关层2的沿着图33A的y轴的截面图。
图34A是例示在顶部金属层中形成全局位线GBL的工艺的沿着x轴的截面图。
图34B是沿着图34A的y轴的截面图。
图35是例示填充金属线之间的间隙的工艺的沿着x轴的截面图。
图36A是例示在字线和位线之间的交叉处形成的先前的R/W元件的平面图。
图36B是图36A中所示的先前的R/W元件的正视图。
图37A是例示在字线和位线之间的交叉处形成的壳结构R/W元件的平面图。
图37B是图37A中所示的先前的R/W元件的正视图。
图38是根据第一实施例的具有壳结构R/W元件的集成电路结构的顶部平面图，其中壳结构R/W元件被形成在沿着x轴的每个LBL之间。
图39A例示在切换层1中的VTFT的阵列之上的存储器层的多个2D层的板中切开沟槽的工艺的在x方向上的截面图。
图39B是例示与在板以下的垂直开关层中的柱开关(VTFT)对齐的板中切开沟槽的在z方向上的截面图。
图40是例示在沟槽上沉积氧化间隔物层的工艺的在x方向上的截面图。
图41A是例示从沟槽的底部以及板的顶部蚀刻氧化物的工艺的在x方向上的截面图。
图41B是在图40A中所示的结构的z方向的顶部平面图。
图42A是例示用N+多晶(N+poly)填充沟槽以形成垂直局部位线LBL的粗略结构(grossstructure)的工艺的在x方向上的截面图。
图42B是在图42A中所示的结构的z方向的顶部平面图。
图43A是例示通过使用位线掩模来RIE蚀刻掉不在VTFT之上的N+多晶和氧化物的部分以创建隔离凹陷的工艺的在x方向上的截面图。
图43B是在图43A所示的结构的z方向上的顶部平面图。
图44是例示在隔离凹陷中沉积预定厚度的R/W材料层的工艺的在x方向上的截面图。
图45A是例示从隔离凹陷的底部蚀刻R/W材料以创建壳结构R/W元件的工艺的在z方向上的顶部平面图。
图45B是跨过图45A所示的部分45B的结构的x方向上的截面图。
图46A是例示在隔离凹陷中用氧化物核心(oxidecore)填充壳结构R/W元件的工艺的在z方向上的顶部平面图。
图46B是跨过图46A所示的部分46B的结构的x方向上的截面图。
图46C是跨过图46A所示的部分46C的结构的x方向上的截面图。
图47是根据第二实施例的具有壳结构R/W元件的集成电路结构的顶部平面图，其中壳结构R/W元件被形成在沿着x轴的每隔一个LBL之间。
图48A是例示在切换层1中的VTFT的阵列之上的存储器层的多个2D层的板中切开沟槽的工艺的在x方向上的截面图。
图48B是例示在板中切开沟槽的z方向上的顶部平面图，该板与在该板以下的垂直开关层中的柱开关(VTFT)对齐。
图49A是例示用氧化物填充沟槽的工艺的在x方向上的截面图。
图49B是在图49A所示的结构的z方向上的顶部平面图。
图50是例示在开放的凹陷上沉积氧化物间隔层的工艺的在x方向上的截面图。
图51A是例示从沟槽的底部以及板的顶部蚀刻氧化物的工艺的在x方向上的截面图。
图51B是在图51A所示的结构的z方向上的顶部平面图。
图52A是例示用N+多晶填充开放的凹陷以形成垂直局部位线LBL的总结构的工艺的在x方向上的截面图。
图52B是在图42A所示的结构的z方向上的顶部平面图。
图53A是例示通过使用位线掩模BL2来RIE蚀刻掉不在VTFT之上的N+多晶和氧化物的部分以创建隔离凹陷而隔离开放凹陷中的LBL的工艺的在x方向上的截面图。
图53B是在图53A所示的结构的z方向上的顶部平面图。
图54是例示在隔离凹陷中沉积预定厚度的R/W材料层的工艺的在x方向上的截面图。
图55A是例示从隔离凹陷的底部蚀刻R/W材料以创建壳结构R/W元件的工艺的在z方向上的顶部平面图。
图55B是跨过图55A所示的部分55B的结构的x方向上的截面图。
图56A是例示在隔离凹陷中用氧化物核心填充壳结构R/W元件的工艺的在z方向上的顶部平面图。
图56B是跨过图56A所示的部分56B的结构的x方向上的截面图。
图56C是跨过图56A所示的部分56C的结构的x方向上的截面图。
具体实施方式
首先参考图1，以这样的存储器的一部分的等效电路的形式示意性并且一般性地例示三维存储器10的架构。这是以上概述的三维阵列的具体示例。标准三位矩形坐标系11用于参考，每个向量x、y和z的方向与另外两者正交。
用于选择性地将内部存储器元件与外部数据电路连接的电路优选地被形成在半导体基板13中。在此具体示例中，利用选择或切换器件Qxy的二维阵列，其中x给出器件在x方向上的相对位置，y给出其在y方向上的相对位置。作为示例，各个器件Qxy可以是选择栅极或者选择晶体管。全局位线(GBLx)在y方向上延伸并且具有由下标指示的在x方向上的相对位置。全局位线(GBLx)分别可与在x方向上具有相同位置的选择器件Q的源极或漏极连接，尽管在读取期间以及通常还在编程期间一次仅与具体全局位线连接的一个选择器件导通。各个选择器件Q的源极或漏极的另一个与局部位线(LBLxy)之一连接。将位线在z方向上竖直地延伸，并且形成在x(行)和y(列)方向上的二维阵列。
为了将一组(在此示例中，指定为一行)局部位线与相应的全局位线连接，控制栅极线SGy在x方向上延伸并且与在y方向上具有共同位置的单行的选择器件Qxy的控制端(栅极)连接。因此，取决于哪条控制栅极线SGy接收了导通其所连接到的选择器件的电压，选择器件Qxy一次将跨过x方向(在y方向上具有相同位置)的一行局部位线(LBLxy)连接到现有的全局位线(GBLx)。剩余的控制栅极线接收将其所连接的选择器件保持为截止的电压。可以注意到，因为仅一个选择器件Qxy与每条局部位线(LBLxy)一起使用，所以可以使得跨过半导体基板的阵列在x和y方向上的间距非常小，因此存储器存储元件的密度大。
存储器存储元件Mzxy被形成在基板13以上的位于z方向上的不同距离处的多个平面中。在图1中例示了两个平面1和2，但是将存在更多的平面，比如4个、6个或甚至更多。在距离z处的每个平面中，字线WLzy在x方向上延伸，并且在y方向上在局部位线(LBLxy)之间间隔开。每个平面的字线WLzy各自与在字线的任一侧的局部位线LBLxy中的相邻两条交叉。各个存储器存储元件Mzxy被连接在与这些各自的交叉点相邻的一条局部位线LBLxy和一条字线WLzy之间。因此各个存储器元件可通过在该存储器元件所连接在其之间的局部位线LBLxy和字线WLzy上放置适当的电压而被寻址。选取电压以提供使存储器元件的状态从现有状态改变到期望的新状态所需的电刺激。这些电压的电平、持续时间和其他特征取决于对存储器元件所使用的材料。
三维存储器单元结构的每个“平面”通常由至少两层形成：其中定位导电字线WLzy的一层以及将平面彼此电隔离的介电材料的另一层。例如取决于存储器元件Mzxy的结构，另外的层也可以存在于每个平面中。平面在半导体基板上一个在另一个上地堆叠，局部位线LBLxy与这些局部位线延伸穿过的每个平面的存储元件Mzxy连接。
图2是可以使用图1的三维存储器10的示例性存储器系统的框图。感测放大器和I/O电路21被连接以通过图1的全局位线GBLx并行地发送(在编程期间)和接收(在读取期间)代表在被寻址的存储元件中存储的数据的模拟电量。电路21通常包含用于在读取期间将这些电量转换为数字值的感测放大器，这些数字值然后通过线路23被传送到存储器系统控制器25。相反，要被编程到阵列10中的数据由控制器25发送到感测放大器和I/O电路21，感测放大器和I/O电路21然后通过在全局位线GBLx上放置适当电压来将该数据编程到被寻址的存储器元件中。对于二进制操作，通常在全局位线上放置一个电压电平以表示二进制“1”，并且放置另一电压电平以表示二进制“0”。通过由相应的字线选择电路27和局部位线电路29在字线WLzy和选择栅极控制线SGy上放置的电压来寻址存储器元件用于读取或编程。在图1的具体三维阵列中，位于所选字线以及在一个实例处通过选择器件Qxy连接到全局位线GBLx的局部位线LBLxy的任意局部位线之间的存储器元件可以通过经选择电路27和29施加的适当的电压而被寻址以用于编程或读取。
存储器系统控制器25通常从主机系统31接收数据以及向主机系统31发送数据。控制器25通常包含用于暂时存储这样的数据和操作信息的随机存取存储器(RAM)24的量。还在控制器25和主机31之间交换命令、状态信号以及被读取或编程的数据的地址。存储器系统与各种各样的主机系统一起操作。它们包括个人计算机(PC)、膝上型和其他便携式计算机、蜂窝电话、个人数字助理(PDA)、数字相机、数字摄像机和便携式音频播放器。主机通常包括用于一种或多种类型的存储卡或者快闪驱动器的内置插座33，其接收存储器系统的匹配的存储器系统插头35，但是一些主机需要使用存储卡插入到其中的适配器，其他的需要在其之间使用电缆。可替换地，存储器系统可以被内置到主机系统中作为其整体部分。
存储器系统控制器25向解码器/驱动器电路37传送从主机接收到的命令。类似地，由存储器系统产生的状态信号从电路37传达到控制器25。在控制器控制几乎所有存储器操作的情况下，电路37可以是简单的逻辑电路，或者可以包括状态机以控制实行给定的命令所需的重复的存储器操作的至少一些。从解码命令得到的控制信号从电路37施加到字线选择电路27、局部位线选择电路29以及感测放大器和I/O电路21。携带在阵列10内的要被访问的存储器元件的物理地址的地址线39还从控制器连接到电路27和29，以便实行来自主机的命令。物理地址对应于从主机系统31接收到的逻辑地址，由控制器25和/或解码器/驱动器37进行转换。因此，电路29通过在选择器件Qxy的控制元件上放置适当的电压以将所选的局部位线(LBLxy)与全局位线(GBLx)连接来部分地寻址在阵列10内的指定的存储元件。该寻址由电路27向阵列的字线WLzy施加适当的电压而完成。
尽管图2的存储器系统利用图1的三维存储器元件阵列10，但是该系统不限于仅使用该阵列架构。给定的存储器系统可以替换地将此类型的存储器与其他另一类型组合，其他另一类型包括诸如具有NAND存储器单元阵列架构的快闪的闪存、磁盘驱动器或者一些其他类型的存储器。其他类型的存储器可以具有其自己的控制器或者在某些情况下可以与三维存储器单元阵列10共享控制器25，特别是如果在这两种类型的存储器之间在操作级上存在一些兼容性。
尽管图1的阵列中的每个存储器元件Mzxy可以单独被寻址，以用于根据到来的数据而改变其状态或者用于读取其现有的存储状态，但是当然优选以多个存储器元件为单位并行地编程和读取阵列。在图1的三维阵列中，在一个平面上的一行存储器元件可以并行地被编程和读取。并行操作的存储器元件的数量取决于连接到所选字线的存储器元件的数量。在一些阵列中，字线可以被分段(图1中未示出)使得沿着其长度连接的全部数量的存储器元件的仅一部分、即连接到所选一段的存储器元件可以被寻址用于并行操作。
其数据已经变为废弃的先前被编程的存储器元件可以被寻址并且从其中他们先前能被编程的状态重新编程。存储器元件被并行重新编程的状态因此将最常具有在其之间的不同的开始状态。这对于许多存储器元件材料是可接受的，但是通常优选将一组存储器元件在被重新编程之间复位到共同状态。为此目的，存储器元件可以被分组为块，其中在准备用于随后对每块的存储器元件编程时，将其同时被复位到共同状态，优选是编程状态之一。如果使用的存储器元件材料的特征在于以比从第二状态改变回第一状态少得多的时间从第一状态改变到第二状态，则优选选取复位操作以使得进行花费更长时间的转变。然后比该复位更快地进行编程。更长的复位时间通常不是问题，因为对除了废弃的数据之外不包含其他的存储器元件的块通常在更高比例的情况下在后台完成，因此并不不利地影响存储器系统的编程性能。
通过使用存储器元件的块复位，可以以与当前的快闪存储器单元阵列类似的方式来操作可变电阻存储器元件的三维阵列。将一块存储器元件复位到共同状态对应于擦除一块快闪存储器单元到擦除状态。在此的各块存储器元件可以进一步被划分为多页存储元件，其中一页存储器元件一起被编程和读取。这就像在快闪存储器中使用页。单独页的存储器元件一起被编程或读取。当然，当编程时，要存储由复位状态表示的数据的那些存储器元件不从复位状态改变。需要改变到另一状态以便表示存储在其中的数据的一页的那些存储器元件通过编程操作使得其状态改变。
这样的块和页的使用的示例在图3中例示，其提供了图1的阵列的平面1和2的平面示意图。跨过每个平面和穿过平面延伸的局部位线LBLxy而延伸的不同的字线WLzy以二维示出。各个块由在单个平面中连接到一条字线的两侧或者如果字线被分段则连接到字线的一段的两侧的存储器元件来构成。因此在阵列的每个平面中存在非常大量的这种块。在图3所示的块中，连接到一条字线WL12的两侧的每个存储器元件M114、M124、M134、M115、M125和M135形成块。当然，将存在沿着字线的长度连接的多得多的存储器元件，但是为了简化仅例示了其中的一些。模块的存储器元件连接在单个字线以及不同的局部位线之间，即对于图3中所示的块，连接在字线WL12和各自的局部位线LBL12、LBL22、LBL32、LBL13、LBL23和LBL33之间。
页也例示在图3中。在正描述的具体实施例中，每个块存在两页。一页由沿着该块的字线的一侧的存储器元件形成，另一页由沿着该字线的相对侧的存储器元件形成。在图3中标记的示例的页由存储器元件M114、M124和M134形成。当然，页通常将具有非常大量的存储器元件以便能够一次编程和读取大量数据。为了简化说明，图3的页的仅少量存储元件被包括。
现在将描述当操作为图2的存储器系统中的阵列10时图1和图3的存储器阵列的示例的复位、编程和读取操作。对于这些示例，每个存储器元件Mzxy被取为包括非易失性存储器材料，其可以通过跨过存储器元件加压(impress)不同极性的电压(或电流)、或者相同极性但是不同幅度/持续时间的电压而在不同电阻水平的两个稳定状态之间切换。例如，一类材料可以通过经过元件传递在一个方向上的电流而被置于高电阻状态，并且通过经过元件传递在另一个方向上的电流而被置于低电阻状态。或者，在使用相同电压极性切换的情况下，一个元件可能需要更高的电压和更短的时间切换到高电阻状态，并且需要更低的电压和更长的时间切换到低电阻状态。这些是取决于存储器元件状态而指示或者“0”或者“1”的一位数据的存储的各个存储器元件的两个存储器状态。
为了复位(擦除)一块存储器元件，该块中的存储器元件被置于其高电阻状态。遵循当前快闪存储器阵列中的惯例，该状态将被指定为逻辑数据状态“1”，但是可替换地其可以被指定为“0”。如图3的示例所示，块包括电连接到一条字线WL或其片段的所有存储器元件。块是一起被复位的、阵列中的存储器元件的最小单位。其可以包括数千个存储器元件。如果例如在字线的一侧的一行存储器元件包括其中的一千个存储器元件，则块将具有来自在字线的每侧的两行的2000个存储器元件。
使用图3中所示的块作为示例，可以采取以下步骤来复位一块的所有存储器元件：
1.由图2的感测放大器和I/O电路21将所有全局位线(在图1和图3的阵列中的GBL1、GBL2和GBL3)置位到零伏。
2.将块的一条字线的任一侧上的至少两条选择栅极线置位到H’伏，使得在y方向上的字线的每侧的局部位线通过其选择期间连接到其各自的全局位线，并因此达到零伏。使得电压H’足够高以导通选择器件Qxy，比如在1-3伏的范围中的一个，通常是2伏。图3所示的块包括字线WL12，因此在该字线的任一侧的选择栅极线SG2和SG3(图1)被图2的电路29置位到H’伏，以便导通选择器件Q12、Q22、Q32、Q13、Q23和Q33。这使得在x方向上延伸的两个相邻行中的每条局部位线LBL12、LBL22、LBL32、LBL13、LBL23和LBL33连接到全局位线GBL1、GBL2和GBL3的各自一条。这些局部位线中的在y方向上彼此相邻的两条连接到单个全局位线。那些局部位线然后被置位到全局位线的零伏。剩余的局部位线优选地保持未连接，其电压浮置。
3.将被复位的块的字线置位到H伏。此复位电压值依赖于存储器元件中的切换材料并且可以在一伏的几分之一到几伏之间。该阵列的所有其他字线、包括所选平面1的其他字线以及另一未选平面上的所有字线被置位到零伏。在图1和图3的阵列中，字线WL12被置于H伏，而该阵列中的所有其他字线被置于零伏，所有都由图2的电路27进行。
结果是跨过该块的每个存储器元件来放置H伏。在图3的示例块中，这包括存储器元件M114、M124、M134、M115、M125和M135。对于被用作例子的类型的存储器材料，得到的经过这些存储器元件的电流将其中还没有处于高电阻状态的任何元件置于该复位状态。
可以注意到，将没有杂散(stray)电流流动，因为仅一条字线具有非零电压。块的该一条字线上的电压可以致使电流仅经过该块的存储器元件流到地。也没有可以将未选的并且电浮置的局部位线中的任意一条驱动到H伏的任何之物，因此跨过该块之外的阵列的任何其他存储器元件将不存在电压差。因此并不跨过其他块中的未选存储器元件施加可能致使它们无意地被干扰或复位的电压。
还可以注意到，可以通过将字线和相邻选择栅极的任意组合分别置位到H或者H’而同时复位多个块。在此情况下，这样做的唯一代价是同时复位增加数量的存储器元件所需的电流量的增加。这影响需要的电源的大小。
一页的存储器元件优选地同时被编程以便增加存储器系统操作的并行性。在图4中提供图3所示的页的扩展版本，添加注释以例示编程操作。该页的各个存储器元件初始处于其复位状态，因为其块的所有存储器元件先前已经被复位。在此采取复位状态来表示逻辑数据“1”。对于根据被编程到页中的到来的数据而要存储逻辑数据“0”的这些存储器元件的任意一个，那些存储器元件被切换到其低电阻状态、即其置位状态，而该页的其余的存储器元件保持在复位状态。
为了编程一页，仅一行选择器件被导通，结果仅一行局部位线被连接到全局位线。该连接可替换地(alternatively)允许该块的全部两页(bothpages)的存储器元件在两个顺序的编程周期中被编程，这然后使得以复位单位的存储器元件和以编程单位的存储器元件的数量相等。
参考图3和图4，描述在所示的一页存储器元件M114、M124和M134内的示例的编程操作，如下：
1.放置在全局位线上的电压是根据由存储器系统接收到的用于编程的数据的样式(pattern)。在图4的示例中，GBL1携带逻辑数据位“1”，GBL2携带逻辑数据位“0”，GBL3携带逻辑数据位“1”。位线分别被置位到相应的电压M、H和M，如所示，其中M电平电压是高但是不足以编程存储器元件，H电平足够高使存储器元件进入被编程状态。M电平电压可以是H电平电压的大约一半，在零伏和H之间。例如，M电平可以是0.7伏，H电平可以是1.5伏。用于编程的H电平不需要与用于复位或者读取的H电平相同。在此情况下，根据接收到的数据，存储器元件M114和M134将仍处于其复位状态，而存储器元件M124正被编程。因此，通过以下步骤，编程电压仅被施加到此页的存储器元件M124。
2.将被编程的该页的字线置位到0伏，在此情况下是所选字线WL12。这是该页的存储器元件连接到的唯一字线。所有平面上的其他字线的每条被置位到M电平。由图2的电路27施加这些字线电压。
3.将在所选字线的任一侧以下以及该任一侧上的选择栅极线之一置位到H’电压电平，以便选择一页用于编程。对于图3和图4所示的页，H’电压被放置在选择栅极线SG2上以便导通选择器件Q12、Q22和Q32(图1)。所有其他的选择栅极线、即在此例子中的线SG1和SG3被置位到0伏以便保持其选择器件截止。由图2的电路29施加选择栅极线电压。这将一行局部位线连接到全局位线，并留下所有其他局部位线浮置。在此例子中，该行局部位线LBL12、LBL22和LBL32通过导通的选择器件连接到各自的全局位线GBL1、GBL2和GBL3，而留下该阵列的所有其他局部位线(LBL)浮置。
对于上述的示例存储器元件材料，此操作的结果是经过存储器元件M124发送编程电流IPROG，由此致使该存储器元件从复位改变到置位(被编程)状态。对于连接在所选字线WL12和已经被施加了编程电压电平H的局部位线(LBL)之间的其他存储器元件将发生同样的。
施加以上列出的编程电压的相对定时(timing)的示例是首先将一页上的所有的全局位线(GBL)、所选的选择栅极线(SG)、所选字线和在所选字线的任一侧的两个相邻的字线全部置位到电压电平M。在这之后，根据被编程的数据，GBL中的所选GBL被升高到电压电平H，而同时将所选字线的电压下降到0伏达编程周期的持续时间。平面1中的除了所选字线WL12之外的字线以及未选的其他平面中的所有字线可以被弱驱动到M、某个较低的电压，或者被允许浮置以便降低必须由作为图2的电路27的部分的字线驱动器传递的功率。
通过将除了所选行之外的所有局部位线(在此例子中，除了LBL12、LBL22和LBL32之外的所有局部位线)浮置，电压可以通过连接在浮置的局部位线和相邻字线之间的处于其低电阻状态(被编程)的存储器元件而松散耦合到所选平面1的外部(outer)字线以及被允许浮置的其他平面的字线。所选平面的这些外部字线和未选平面中的字线尽管被允许浮置，但是最终可以通过被编程的存储器元件的组合而被驱动高达电压电平M。
在编程操作期间通常存在寄生电流，其可能增加必须经过所选字线和全局位线供应的电流。在编程期间，存在两个寄生电流的来源，一个到不同块中的相邻页，另一个到相同块中的相邻页。第一个的示例是来自在编程期间已经被升高到电压电平H的局部位线LBL22的、图4所示的寄生电流IP1。存储器元件M123连接在该电压以及在其字线WL11上的电压电平M之间。此电压差可以致使寄生电流-IP1流动。因为在局部位线LBL12或LBL32与字线WL11之间没有这样的电压差，因此没有这样的寄生电流流经存储器元件M113或者M133的任意一个，这是这些存储器元件根据被编程的数据而仍处于复位状态的结果。
其他寄生电流可以类似地从相同的局部位线LBL22流到其他平面中的相邻字线。这些电流的存在可能限制存储器系统中能够包括的平面的数量，因为总电流可能随着平面的数量而增加。对于编程的限制在于存储器电源的电流容量，因此最大数量的平面是在单元的尺寸与平面的数量之间的折衷。通常在大多数情况下可以使用4-8个平面的数量。
在编程期间的寄生电流的另一来源是到相同块中的相邻页。被使得浮置的局部位线(除了连接到被编程的存储器元件行的局部位线之外的局部位线)将趋向于通过任何平面上的任何被编程的存储器元件而被驱动到未选字线的电压电平M。这又可以致使寄生电流在所选平面中从处于M电压电平的这些局部位线流到处于零伏的所选字线。对于此的例子由图4所示的电流IP2、IP3和IP4给出。通常，这些电流将比上述的另一寄生电流IP1小得多，因为这些电流仅流经与所选平面中的所选字线相邻的处于其导电状态的那些存储器元件。
上述的编程技术确保了所选页被编程(局部位线处于H，所选字线处于0)并且相邻的未选字线处于M。如之前所述，其他未选字线可以被弱驱动到M或被初始地驱动到M然后被浮置。可替换地，远离所选字线(例如，离开多于5条字线)的任意平面中的字线也可以被保持未充电(处于地)或者浮置，因为流向它们的寄生电流很低以致于与所识别的寄生电流相比可被忽略，这是因为它们必须流经五个或更多导通的器件(处于其低电阻状态的器件)的一系列组合。这还可以降低通过对大量字线充电而引起的功耗。
尽管以上描述假设通过一次施加编程脉冲，被编程的页的每个存储器元件将达到其期望的导通值，但是可替换地，可以使用在NOR或者NAND快闪存储器技术中经常使用的编程验证技术。在该处理中，对于给定页的完整的编程操作包括一系列各个编程操作，其中在每个编程操作中将发生导通电阻(ONresistance)的较小改变。在每个编程操作之间分插了验证(读取)操作，其确定各个存储器元件是否已经达到与被编程在存储器元件中的数据一致的其期望的电阻或者导电的编程水平。对于每个存储器元件，编程/验证的序列在该存储器元件被验证为达到电阻或者导电的期望值时终止。在被编程的所有存储器元件都被验证为已经达到其期望的编程值之后，则对该页存储器元件的编程完成。此技术的示例在美国专利第5,172,338号中描述。
首先参考图5，描述对一页存储器元件、比如存储器元件M114、M124和M134的状态的并行读取。示例的读取处理的步骤如下：
1.将所有全局位线GBL和所有字线WL置位到电压VR。电压VR仅仅是方便的参考电压并且可以是任意数量的值，但是通常在0和1伏之间。通常，对于发生重复的读取的操作模式，将阵列中的所有字线置位到VR以便降低寄生读取电流是方便的，即使这需要对所有字线充电。但是，作为替换，仅需要将所选字线(图5中的WL12)、处于与所选字线相同的位置中的每个其他平面中的字线以及所有平面中紧密相邻的字线升高到VR。
2.通过在与所选字线相邻的控制线上放置电压而将一行选择器件导通，以便定义要被读取的页。在图1和图5的例子中，电压被施加到控制线SG2以便导通选择器件Q12、Q22和Q32。这将一行局部位线LBL12、LBL22和LBL32连接到其各自的全局位线GBL1、GBL2和GBL3。这些局部位线然后被连接到存在于图2的感测放大器和I/O电路21中的各个感测放大器(SA)，并且假设它们所连接到的全局位线的电势VR。所有其他局部位线LBL被允许浮置。
3.将所选字线(WL12)置位到VR±Vsense的电压。基于感测放大器选取的符号，并且其具有大约0.5伏的量值。所有其他字线上的电压仍相同。
4.感测流入(VR+Vsense)或者流出(VR-Vsense)每个感测放大器的电流达时间T。这些是被示出为流经图5的示例的被寻址的存储器元件的电流IR1、IR2和IR3，他们与各个存储器元件M114、M124和M134的被编程状态成比例。然后存储器元件M114、M124和M134的状态由连接到各个全局位线GBL1、GBL2和GBL3的感测放大器和I/O电路21内的感测放大器的二进制输出给出。这些感测放大器输出然后通过线23(图2)被发送到控制器25，控制器25然后将读取的数据提供给主机31。
5.通过从选择栅极线(SG2)去除电压而截止选择器件(Q12、Q22和Q32)，以便将局部位线与全局位线断开，并将所选字线(WL12)返回到电压VR。
在这样的读取操作期间的寄生电流具有两个不希望的影响。正如编程那样，寄生电流对存储器系统电源带来了增加的要求。另外，可能存在错误地被包括在经过正被读取的被寻址的存储器元件的电流中的寄生电流。如果这样的寄生电流足够大，这可能因此导致错误的读取结果。
如在编程情况下，除了所选行(在图5的例子中的LBL12、LBL22和LBL32)之外的所有局部位线浮置。但是浮置的局部位线的电势可能被在任意平面中的处于其编程(低电阻)状态的且连接在浮置的局部位线和处于VR的字线之间的任意存储器元件驱动到VR。在数据读取期间不存在与编程情况下的IP1可比的寄生电流，因为所选局部位线以及相邻的未选字线都处于VR。但是，寄生电流可以流经连接在浮置的局部位线和所选字线之间的低电阻存储器元件。这些与在编程期间的电流IP2、IP3和IP4(图4)可比，被指示为图5中的IP5、IP6和IP7。这些电流的每个在量值上可以等于经过被寻址的存储器元件的最大读取电流。但是，这些寄生电流正从处于电压VR的字线流向处于电压VR±Vsense的所选字线而不流经感测放大器。这些寄生电流将不流经感测放大器所连接到的所选局部位线(图5中的LBL12、LBL22和LBL32)。尽管它们对于功耗做出贡献，但是这些寄生电流并不因此引起感测错误。
尽管相邻字线应该处于VR以最小化寄生电流，但是如在编程情况下那样，可能期望将这些字线弱驱动或甚至允许它们浮置。在一个变型中，所选字线和相邻字线可以被预充电到VR，然后被允许浮置。当感测放大器被激励(energized)时，其可以将它们充电到VR以便这些线上的电势由来自感测放大器的参考电压(与来自字线驱动器的参考电压相对)准确地置位。这可以发生在所选字线被改变到VR±Vsense之前但是在此充电瞬态(chargingtransient)被完成之前不测量感测放大器的电流。
参考单元也可以被包括在存储器阵列10内以促进任何或所有的公共数据操作(擦除、编程或读取)。参考单元是结构上尽可能与数据单元几乎一致的单元，其中电阻被置位到特定值。它们有用于消除或者跟踪与在存储器的操作期间可能变化的温度、工艺不均匀性、重复的编程、时间或者其他单元属性相关联的数据单元的电阻漂移。通常它们被置位为具有在一个数据状态中在存储器元件的最高可接受低电阻值以上的电阻(比如导通电阻)，并且在另一数据状态中在存储器元件的最低可接受高电阻值以下的电阻(比如截止电阻)。参考单元对于平面或者整个阵列可以是“全局的”，或者可以被包含在每个块或页内。
在一个实施例中，多个参考单元可以被包含在每页中。这样的单元的数量可以仅仅是几个(少于10)，或者可以高达每页内的单元的总数量的百分之几。在此情况下，参考单元通常在独立于页内的数据的单独的操作中被复位和写入。例如，它们可以在工厂中被置位一次，或者在存储器阵列的操作期间可以被置位一次或多次。在上述的复位操作期间，所有全局位线被置位为低，但是这可以被修改为仅将与被复位的存储器元件相关联的全局位线置位到低值，而将与参考单元相关联的全局位线置位为中间值，因此禁止它们被复位。可替换地，为了复位给定块内的参考单元，与参考单元相关联的全局位线被置位到低值，而与数据单元相关联的全局位线被置位到中间值。在编程期间，该处理相反，并且与参考单元相关联的全局位线被升高到高值以将参考单元置位到期望的导通电阻，而存储器单元仍处于复位状态。通常编程电压或者时间将改变以将参考单元编程到比编程存储器元件时更高的导通电阻。
例如，如果每页中的参考单元的数量被选取为是数据存储存储器元件的数量的1％，则它们可以沿着每条字线物理地布置使得每个参考单元与其相邻者分离100个数据单元，并且与读取参考单元相关联的感测放大器可以与读取数据的中间的感测放大器共享其参考信息。在编程期间可以使用参考单元以确保以足够的余量编程数据。关于在页内使用参考单元的进一步的信息可以在美国专利第6,222,762、6,538,922和7,237,074号中找到。
在一个具体实施例中，参考单元可以用于近似地消除阵列中的寄生电流。在此情况下，参考单元的电阻的值被置位为复位状态的值而不是如之前描述的在复位状态和数据状态之间的值。每个参考单元中的电流可以通过其相关联的感测放大器来测量并且从相邻的数据单元中减去该电流。在此情况下，参考单元接近在存储器阵列的区域中流动的寄生电流，该寄生电流跟踪并且类似于在数据操作期间在该阵列的该区域中流动的寄生电流。可以在两步骤操作中(测量参考单元中的寄生电流并且随后从在数据操作期间所获得的寄生电流中减去其值)或者与数据操作同时地应用该校正。能够进行同时操作的一种方式是使用参考单元来调整相邻数据感测放大器的定时或者参考水平(level)。对此的一个示例在美国专利第7,324,393号中示出。
在传统的可变电阻存储器元件的二维阵列中，二极管通常被包括为与在交叉的位线和字线之间的存储器元件串联。二极管的主要目的是降低在复位(擦除)、编程和读取存储器元件期间的寄生电流的数量和量值。本文的三维阵列的显著优点是得到的寄生电流更少并因此与其他类型的阵列相比具有对阵列的操作的更少的负面影响。
二极管也可以与三维阵列的各个存储器元件串联，如当前在可变电阻存储器元件的其他阵列中所进行的那样，以便进一步减少寄生电流的数量，但是这样做存在缺点。主要是，制造工艺变得更复杂。然后添加的掩模和添加的制造步骤是必需的。而且，因为硅p-n二极管的形成通常需要至少一个高温步骤，则字线和局部位线不能由通常在集成电路制造中所使用的诸如铝的具有低熔点的金属制成，因为其在随后的高温步骤中可能熔化。使用金属或者包括金属的合成材料由于其比导电掺杂的多晶硅材料更高的导电性而是优选的，该导电掺杂的多晶硅材料由于被暴露于这样的高温而通常被用于位线和字线。具有被形成为各个存储器元件的部分的二极管的电阻切换存储器元件的阵列的示例在专利申请公开US2009/0001344A1中给出。
由于本文的三维阵列中的降低数量的寄生电流，可以不使用这些二极管而管理寄生电流的总量值。除了更简单的制造工艺外，二极管的不存在允许了双极操作；即，其中用于将存储器元件从其第一状态切换到其第二存储器状态的电压极性与也应将该存储器元件从其第二存储器状态切换到其第一存储器状态的电压极性相反的操作。双极操作相比于单级操作(与从存储器元件的第二存储器状态切换到第一存储器状态相同极性的电压被用于将存储器元件从其第一存储器状态切换到第二存储器状态)的优点是用于切换存储器元件的功率的降低以及存储器元件可靠性的改进。双极操作的这些优点在导电丝极是用于切换的物理机制的存储器元件中见到，如像由金属氧化物和固态电解质材料构成的存储器元件中那样。
寄生电流的水平随着平面的数量以及随着沿每个平面内的各个字线连接的存储器元件的数量而增加。但是，因为每个平面上的字线的数量并不显著影响寄生电流的量，所以平面可以各自包括大量的字线。从沿着各个字线的长度连接的大量存储器元件得到的寄生电流可以进一步通过将字线分段为更少数量的存储器元件的部分而管理。然后对沿着每个字线的一段连接的存储器元件而不是沿着字线的整个长度连接的全部数量的存储器元件进行擦除、编程和读取操作。
本文所述的可再编程的非易失性存储器阵列具有许多优点。半导体基板区域的每个单元可以存储的数字数据量高。其可以以每个存储的数据位较低的成本而制造。对于平面的整个堆叠仅需要少数掩模，而不使需要对于每个平面的单独一组掩模。与基板的局部位线连接的数量与不使用垂直位线的其他多平面结构相比显著降低。该架构消除了每个存储器单元具有与电阻存储器元件串联的二极管的需要，由此进一步简化了制造工艺并且使能够使用金属导线。而且，操作该阵列所需的电压比当前的商业快闪存储器中所用的电压小得多。
因为每个电流路径的至少一半是垂直的，所以存在于大的交叉点阵列中的电压降显著降低。由于更短的垂直组件引起的减小长度的电流路径意味着在每个电流路径上存在近似一半数量的存储器单元，因此随着在数据编程或读取操作期间受干扰的未选单元的数量减少，漏电流降低。例如，如果在传统的阵列中存在与字线相关联的N个单元以及与相等长度的位线相关联的N个单元，则存在与每个数据操作相关联或者“接触”的2N个单元。在本文所述的垂直局部位线架构中，存在与位线相关联的n个单元(n是平面的数量并且通常是诸如4到8的小的数字)或者与数据操作相关联的N+n个单元。对于大的N，这意味着受数据操作影响的单元的数量近似是传统三维阵列中的数量的一半。
对于存储器存储元件有用的材料
用于图1的阵列中的非易失性存储器存储元件Mzxy的材料可以是硫族化物(chalcogenide)、金属氧化物或者响应于施加到该材料的外部电压或者穿过该材料的电流而呈现出稳定的、可逆电阻偏移的多种材料的任意一个。
金属氧化物的特征在于在最初沉积时是绝缘的。一种适当的金属氧化物是氧化钛(TiOx)。使用此材料的先前报告的存储器元件在图6中例示。在此情况下，在退火工艺中更改近化学计算(near-stoichiometric)TiO2大块(bulk)材料以在底部电极附近创建缺氧层(或者具有氧空穴(vacancy)的层)。顶部铂电极通过其高功函数(highworkfunction)创建对于电子的高电势Pt/TiO2屏障。结果，在适度的电压(一伏以下)时，非常低的电流将流经该结构。底部Pt/TiO2-x屏障由于氧空穴(O+ 2)的存在而被降低，并且表现为低电阻接触(欧姆接触)。(TiO2中的氧空穴已知为担当n型掺杂剂，转变在导电掺杂的半导体中的绝缘氧化物。)得到的合成结构处于不导电(高电阻)状态。
但是，当跨过该结构施加大的负电压(比如1.5伏)时，氧空穴朝向顶部电极漂移，结果，电势屏障Pt/TiO2降低，并且相对高的电流可以流经该结构。然后该器件处于其低电阻(导电)状态。其他人报告的实验已经示出在TiO2的细丝状区域中、可能沿着颗粒边界发生导电。
通过跨过图6的结构施加大的正电压而断开导电路径。在此正偏压之下，氧空穴移动离开顶部Pt/TiO2屏障的附近，并“断开”丝极(filament)。器件返回到其高电阻状态。导电和不导电状态两者都是非易失性的。通过施加大约0.5伏的电压来感测存储器存储元件的导电可以容易地确定存储器元件的状态。
尽管此具体导电机制可能不适用于所有金属氧化物，但是作为一组，它们具有类似的行为：当施加适当的电压时，发生从低导电状态到高导电状态的转变，并且这两个状态是非易失性的。其他材料的例子包括HfOx、ZrOx、WOx、NiOx、CoOx、CoalOx、MnOx、ZnMn2O4、ZnOx、TaOx、NbOx、HfSiOx、HfAlOx。适当的顶部电极包括能够与金属氧化物接触而吸取氧以在接触处创建氧空穴的具有高功函数(通常>4.5eV)的金属。一些例子是TaCN、TiCN、Ru、RuO、Pt、富Ti的TiOx、TiAlN、TaAlN、TiSiN、TaSiN、IrO2。用于底部电极的适当材料是诸如Ti(O)N、Ta(O)N、TiN和TaN的任何导电的富氧材料。电极的厚度通常是1nm或更大。金属氧化物的厚度通常在5nm到50nm的范围内。
适合于存储器存储元件的另一类材料是固态电解质，但是，因为它们在沉积时是导电的，所以需要形成各个存储器元件且彼此隔离。固态电解质有些类似于金属氧化物，并且假设导电机制是在顶部和底部电极之间形成金属丝极。在此结构中，通过将来自一个电极(可氧化电极)的离子溶解到单元体(固态电解质)中来形成丝极。在一个例子中，固态电解质包含银离子或者铜离子，并且可氧化电极优选是插入在诸如Ax(MB2)1-x的过渡金属硫化物或锡化物材料中的金属，其中A是Ag或者Cu，B是S或者Se，M是诸如Ta、V或Ti的过渡金属，并且x范围从大约0.1到大约0.7。这样的组成最小化了将不需要的材料氧化到固态电解质中。这样的组成的一个例子是Agx(TaS2)1-x。替换的组成材料包括α-AgI。另一电极(中立或中性电极)应该是良导体，同时保持在固态电解质材料中不可溶解。例子包括金属和化合物，比如W、Ni、Mo、Pt、金属硅化物等。
固态电解质材料的例子是：TaO、GeSe或者GeS。适合于用作固态电解质单元的其他系统是：Cu/TaO/W、Ag/GeSe/W、Cu/GeSe/W、Cu/GeS/W和Ag/GeS/W，其中第一材料是可氧化的电极，中间材料是固态电解质，第三材料是中立(中性)电极。固态电解质的通常厚度是在30nm和100nm之间。
近年来，已经广泛地研究碳作为非易失性存储器材料。作为非易失性存储器元素，碳通常以两种形式使用：导电(或者类石墨碳)以及绝缘(或非晶碳)。这两种类型的碳材料的差别是碳化学键的内容，所谓的sp2和sp3杂化(hybridization)。在sp3组态中，碳价电子被保持在强共价键中，结果，sp3杂化不导电。其中sp3组态占优的碳膜通常被称为四面体非晶碳或者类金刚石。在sp2形态中，不是所有的碳价电子都被保持在共价键中。弱紧密电子(phi键)有助于导电，使得大部分sp2组态成为导电碳材料。碳电阻切换非易失性存储器的操作是基于以下事实：能够通过向碳结构施加适当的电流(或电压)脉冲而将sp3组态转变到sp2组态。例如，当跨过材料施加非常短(1-5ns)的高幅度电压脉冲时，随着材料sp2改变到sp3形式(“复位”状态)，电导被极大地降低。已经提出理论：通过此脉冲产生的高的局部温度引起材料中的无序，并且如果该脉冲非常短，则碳在非晶状态下“骤冷”(sp3杂化)。另一方面，当在复位状态下时，施加较低的电压达较长时间(～300n秒)导致材料的部分改变为sp2形式(“置位”状态)。碳电阻切换非易失性存储器元件具有类似电容器的配置，其中顶部和底部电极由类似于W、Pd、Pt和TaN的高温度熔点金属制成。
近来对碳纳米管(CNT)作为非易失性存储器材料的应用存在极大关注。(单壁)碳纳米管是中空的碳圆柱体，通常是一个碳原子厚的卷曲的自闭合的薄片，通常直径大约1-2nm，长度是几百倍大。这样的纳米管可以表现出非常高的导电性，并且关于与集成电路制造的兼容性已提出各种提议。已经提出将“短”CNT封装在惰性粘合剂矩阵中以形成CNT的构造。可以使用旋涂或喷涂将这些CNT沉积在硅晶片上，并且在施加时，CNT具有相互之间随机的朝向。当跨过此构造施加电场时，CNT趋向于弯曲或者对齐其自身，使得该构造的导电性改变。从低到高电阻及相反的切换机制不好理解。如在其他基于碳的电阻切换非易失性存储器中那样，基于CNT的存储器具有类似电容器的配置，顶部和底部电极由诸如上述那些高熔点金属制成。
适合于存储器存储元件的另一类材料是相变材料。一组优选的相变材料包括硫族玻璃，通常具有组成GexSbyTez，其中优选x＝2，y＝2，z＝5。发现GeSb也是有用的。其他材料包括AgInSbTe、GeTe、GaSb、BaSbTe、InSbTe和这些基本元素的各种其他组合。厚度通常在1nm到500nm的范围内。对于切换机制的通常接受的解释是，当施加高能量脉冲达非常短的时间而致使材料区域熔化时，材料在作为低导电状态的非晶状态下“骤冷”。当施加较低能量脉冲达较长时间使得温度保持在结晶温度以上但在熔化温度以下时，金属结晶以形成高导电性的多晶相。通常使用与加热器电极整合的次平版印刷柱(sub-lithographicpillar)来制造这些器件。通常，经历了相变的局部化区域可以被设计为对应于在台阶边缘(stepedge)之上的或者在其中材料横在以低热导材料蚀刻的槽上方的区域之上的过渡(transition)。接触电极可以是厚度从1nm到500nm的任何高熔点金属，比如TiN、W、WN和TaN。
将注意到，在以上例子的大多数中存储器材料利用其任一侧的电极，该电极的组成是特别选择的。在其中字线(WL)和/或局部位线(LBL)也通过与存储器材料直接接触来形成这些电极的在此的三维存储器阵列的实施例中，这些线优选地由上述导电材料制成。在对于两个存储器元件电极的至少一个使用另外的导电片段的实施例中，那些片段因此由用于存储器元件电极的上述材料制成。
操纵元件(steeringelement)通常被并入可控制的电阻型存储器存储元件中。操纵元件可以是晶体管或者二极管。尽管在此所述的三维架构的优点是不需要这样的操纵元件，但是可能存在其中希望包括操纵元件的具体配置。二极管可以是p-n结(不一定有硅)，金属/绝缘体/绝缘体/金属(MIIM)或者肖特基型金属/半导体接触，但是替换地可以是固态电解质元件。此类型的二极管的特征是对于存储器阵列中的校正操作，在每个地址操作期间需要“接通”和“切断”。在存储器元件被寻址之前，二极管处于高电阻状态(“截止”状态)，并且“屏蔽”电阻存储器元件不受干扰电压。为了访问电阻存储器元件，需要三个不同的操作：a)将二极管从高电阻转换到低电阻，b)通过在二极管两端施加适当的电压或穿过二极管施加适当的电流而编程、读取或复位(擦除)存储器元件，以及c)复位(擦除)二极管。在一些实施例中，这些操作的一个或多个可以组合为同一步骤。可以通过向包括二级管的存储器元件施加反向电压来完成复位二极管，这致使二极管丝极崩溃并且二极管返回到高电阻状态。
为了简化，以上描述已经考虑了将一个数据值存储在每个单元内的最简单情况：每个单元被复位或置位并且保持一位数据。但是，本申请的技术不限于此简单情况。通过使用导通电阻的各个值并设计感测放大器以能够在几个这样的值之间区分，每个存储器元件可以在多级单元(MLC)中保持多位数据。在之前参考的美国专利号5,172,338中描述了这样的操作的原理。应用于存储器元件的三维阵列的MLC技术的例子包括Kozicki等人的题为“Multi-bitMemoryUsingProgrammableMetallizationCellTechnology”的论文，ProceedingsoftheInternationalConferenceonElectronicDevicesandMemory,Grenoble,法国,2005年6月12-17日，48-53页，以及Schrogmeier等人的“TimeDiscreteVoltageSensingandIterativeProgrammingControlfora4F2MultilevelCBRAM”(2007SymposiumonVLSICircuits)。
具有减小的漏电流的3D阵列
传统上，二极管通常与存储器阵列的可变电阻元件串联连接以便减小可以流经其中的漏电流。本发明中所描述的高度紧凑的3D可再编程存储器具有不需要与每个存储器元件串联的二极管同时能够保持减小漏电流的架构。(当然，使用二极管将以更多处理和可能更多被占用的空间为代价进一步控制漏电流。)利用选择性地耦接到一组全局位线的短的局部位线，这是可能的。以此方式，3D存储器的结构必须被分段并且在网状结构中的各个路径之间的耦合减少。
即使3D可再编程存储器具有允许减小的电流泄漏的架构，也希望进一步减小电流泄漏。如之前结合图5所述，在读操作期间可能存在寄生电流，并且这些电流具有两个所不希望的影响。首先，它们导致较高的功耗。第二，更严重地，它们可能发生在被感测的存储器元件的感测路径中，引起对感测的电流的错误读取。
图7例示跨越在图1和图3中所示的3D存储器的多个平面的读取偏压和电流泄漏。图7是图1中所示的存储器的透视3D图的一部分的沿着x方向跨过4个平面的截面图。应该清楚，尽管图1示出基板和两个平面，但是图7示出了基板和四个平面以更好地例示从一个平面到另一平面的电流泄漏的影响。
根据结合图5所述的一般原理，当要确定图7中的存储器元件200的电阻状态时，跨过该存储器元件施加偏压电压，并且感测其元件电流IELEMENT。存储器元件200存在于平面4上，并且可通过选择字线210(Sel-WLi)和局部位线220(Sel-LBLj)而访问。例如，为了施加偏压电压，经由导通的选择栅极222由感测放大器240将所选字线210(Sel-WLi)置位到0v并且将相应的所选局部位线(Sel-LBLj)置位到诸如0.5V的参考(reference)。所有平面中的所有其他未选字线也置位到参考0.5V并且所有未选局部位线也被置位到参考0.5V，然后通过感测放大器240感测的电流正好是存储器元件200的IELEMENT。
图1和图7所示的架构具有全部共享到感测放大器240的相同全局位线250(GBLi)的未选局部位线(LBLj+1，LBLj+2，……)和所选局部位线(Sel-LBLj)。在存储器元件200的感测期间，未选局部位线可以通过使其各自的选择栅极、诸如栅极232截止而仅与感测放大器240隔离。以此方式，可以使未选局部位线浮置，并且这些未选局部位线将通过处于0.5V的相邻节点而耦接到参考0.5V。但是，相邻节点并不准确地处于参考0.5V。这是由于在每条字线(垂直于图7中的平面)中的有限的电阻，其导致远离被施加了0.5V的字线的一端的渐进的电压降。这最终导致浮置的相邻未选局部位线耦合到与参考0.5V稍微不同的电压。在此实例中，在所选和未选局部位线之间将存在漏电流，如图7中的虚的流程线所示。然后，则感测的电流是IELEMENT+漏电流，而不仅仅是IELEMENT。在增加字线的长度和电阻时，此问题变得更严重。
单侧字线架构
另一3D存储器架构包括在由具有x、y和z方向的矩形坐标定义的并且具有在z方向上堆叠的多个平行平面的三维样式中布置的存储器元件。每个平面中的存储器元件由多条字线和局部位线与多条全局位线合作来访问。多条局部位线在z方向上穿过该多个平面并且以x方向上的行和y方向上的列的二维矩形阵列布置。每个平面中的多条字线在x方向上伸长并且在y方向上在各个平面中的多条局部位线之间间隔开并且与这些局部位线分离。非易失性可再编程存储器元件位于字线和局部位线的交叉点附近并且可由字线和位线访问，并且其中一组存储器元件可由公共字线和一行局部位线并行访问。3D存储器具有单侧字线架构，每条字线专门地(exclusively)连接到一行存储器元件。这通过为每行存储器元件提供一条字线来实现，而不是在两行存储器元件之间共享一条字线并且跨越字线而链接跨越该阵列的存储器元件。尽管该行存储器元件也由相应行的局部位线访问，但是不存在对于该字线以外的局部位线行的耦接的扩展。
之前已经描述了双侧字线架构在于，每条字线连接到与两个相应行的局部位线相关联的两个相邻行的存储器元件，一个相邻行沿着字线的一侧，并且另一相邻行沿着另一侧。例如，如图1和图3所示，字线WL12在一侧连接到分别与局部位线(LBL12，LBL22，LBL32，……)相关联的第一行(或页)存储器元件(M114，M124，M134，……)，并且还在另一侧连接到分别与局部位线(LBL13，LBL23，LBL33，……)相关联的第二行(或页)存储器元件(M115，M125，M135，……)。
图8示意性例示单侧字线架构。每条字线仅在一侧连接到与一行局部位线相关联的相邻行的存储器元件。
具有图1所示的双侧字线架构的3D存储器阵列可被修改为单侧字线架构，其中除了在阵列的边缘处的字线外的每一字线将由一对字线替代。以此方式，每一字线专门地连接至一行存储器元件。因此，在图1中所示的字线WL12现在在图8中被字线对WL13和WL14替换。将看到WL13连接至一行存储器元件(M1l4，M124，M134，……)，并且WL14连接至一行存储器元件(M115，M125，M135，……)。如先前所述，一行存储器元件构成将并行被读取或写入的一页。
图9例示具有单侧字线架构的3D阵列的一个平面和基板。类似地，自图3的双侧字线架构，图3中的WL12将被图20中的该对WL13、WL14替代，等等。在图3中，通常的双侧字线(例如，WL12)连接至两行存储器元件(在该字线的两侧)。在图9中，每一单侧字线(例如，WL13)连接至仅一行存储器元件。
图9还例示了将由共享同一行局部位线(例如，LBL12、LBL22、LBL32、……)的两行存储器元件(M113，M123，M133，……)和(M114，M124，M134，……)定义的可作为一个单位来擦除的存储器元件的最小块。
图10例示对图8及图9的单侧字线架构3D阵列中的漏电流的消除。漏电流的分析类似于关于图7所述的。但是，通过单侧字线架构，所选局部位线220(Sel-LBLj)不跨越分离的字线210及212而耦接到相邻位线230。因此，在相邻局部位线之间不存在漏电流，且经由全局位线250和局部位线220的感测放大器中的电流将正好是来自存储器元件的电流IELMENT。
与图1所示的架构相比，单侧字线架构将存储器阵列中的字线的数量加倍。但是，通过提供在存储器元件之间具有更少的漏电流的存储器阵列，抵消了此缺点。
单侧字线架构在PCT国际公开第WO2010/117914A1以及美国专利申请公开第20120147650中公开，它们的全部公开通过引用合并于此。
由于局部位线电压变化引起的感测错误
如在图1和图8的实施例中所述，所选的R/W元件M由所选字线WL和局部位线LBL的一对访问。在读取操作中，经过R/W元件的电流由感测放大器经由耦合到所选局部位线LBL的全局位线GBL而感测。图7和图10中给出的例子具有连接在所选局部位线和所选字线之间的R/W元件M。所选局部位线被置位为0.5V并且所选字线被置位为0V。所有其他字线和局部位线优选被置位为与所选局部位线相同的电压以消除电流泄漏。
局部位线上的电压来源于与感测放大器相关联的位线驱动器，其通常位于全局位线的一端上。在局部位线上建立的电压可能取决于局部位线的位置以及正访问的单元(R/W元件)的电阻状态而是非常可变的。
各个局部位线的电压依赖于各个局部位线相对于位线驱动器的位置。局部位线LBL相对短，因为其仅仅跨过z方向穿过各层，因此沿着其的电压降是微小的。但是，相比较，全局位线长，并且由于全局位线的有限的电阻，沿着其的IR电压降可能致使位线驱动器向局部位线供应降低的电压。
图11A和11B分别例示了到其感测放大器的两个局部位线的不同路径长度。在图11A中，局部位线LBL11经由具有长度y1的局部位线GBL1的一段耦合到感测放大器。因此由于该段在该路径中的IR降是IRGBL(y1)。在图11B中，局部位线LBL13仅有具有长度y2的局部位线GBL1的一段耦合到感测放大器。因此由于该段在该路径中的IR降是IRGBL(y2)。
如果位线驱动器对感测期间的电流路径的串行电阻敏感，如像具有源极跟随器(source-follower)配置的情况那样，则问题进一步加剧。在此情况下位线电压取决于流经源极跟随器的晶体管的电流。因此，各个位线可以取决于各自的电路路径中的串行电阻而被驱动到不同的电压。
图12例示沿着在字线驱动器和感测放大器之间的所选单元M的电流路径的电阻。感测放大器还担当位线驱动器。电阻包括所选字线的一段的电阻(RWL(x))、依赖于状态的R/W元件的电阻(RM)、全局位线的该段的电阻(RGBL(y))以及感测放大器的电阻(RSA)。
单元的实际电流值以及感测放大器对单元的电流读取都受到单元位置、感测放大器电阻、相邻单元的数据样式以及字线电阻率的影响。在理想情况下，如果单元靠近感测放大器，则RGBL(y＝0)＝0。如果感测放大器由VDD仿真，则RSA＝0。如果字线是理想导电的，则RWL(x)＝0。
通常，这些电阻全部有助于降低单元电流。随着单元进一步远离感测放大器和真实的感测放大器以及更加导电的相邻单元，可替换路径变得越来越重要。因此，感测放大器将读取从其实际电流降低的单元电流。
在局部位线之间的非恒定的电压将加剧3D阵列的网络中的电流泄漏。例如，相邻的未选字线被偏压到与所选局部位线相同的电压以避免泄漏，并且将不确定局部位线电压是否是可变的。
在读取期间仍然最差，非均匀的局部位线电压将导致R/W元件的不同电阻状态之间的余量的损失并致使存储器状态重叠且不可区分。
位线电压控制
根据本发明的一个方面，每个局部位线的电压被置位为精确值而不管另外可能致使位线驱动器在局部位线上驱动可变电压的可变电路路径长度和电路串行电阻。这通过在每个位线上的电压箝位而完成。电压箝位由将局部位线处的实际电压与参考电压相比较的反馈电路来控制。局部位线处的实际电压可经由其中没有电流流动的一段全局位线来检测。
图13例示将位线电压保持固定到参考电压的位线控制电路。感测放大器连接到全局位线GBL的第一端。位线LBL经由GBL的第一段耦合到感测放大器。感测放大器用作位线驱动器以将局部位线驱动到给定电压以及感测局部位线中的电流。GBL的其余部分形成GBL的第二段。电压箝位(BL箝位)利用来自感测放大器的供应电压而操作以箝位在LBL处的电压。在LBL处的栅极电压可以经由第二段从GBL的第二端检测。因为在第二段中没有电流流动，所以在第二段中没有IR降。诸如运算放大器的比较器将该实际电压与参考电压比较。比较器的输出输送控制电压以控制BL箝位。例如，BL箝位可以由晶体管实现，比较器的输出被供应到该晶体管的栅极。为了维持局部位线的电压VLBL，控制电压将是VLBL+VT，其中VT是晶体管的阈值电压。以此方式，局部位线的电压可以被置位到预定值而不管全局位线GBL的第一段到电源供给的可变电阻RGBL(y)。
位线控制电路的一个实现方式是具有位于3D阵列中的全局位线的第一端处的感测放大器以及位于全局位线的第二端处的比较器。导电线将比较器的输出连接到跨越3D阵列并且在该3D阵列以下(below)的电压箝。位线控制电路可以被实现为在3D阵列以下的另一层。
当3D阵列中的局部位线的电压在读取和编程期间被很好地控制时，上述的泄漏以及余量的损失的问题减轻。
具有阶梯字线的3D阵列架构
根据本发明的另一方面，为非易失性存储器提供了可由在z方向上的局部位线或者位线柱的阵列以及在与z方向垂直的x-y平面中的多个存储器层中的字线的x-y-z框架访问的读/写(R/W)存储器元件的3D阵列。在y方向上的全局位线的x-阵列可切换地耦合到沿着y方向的局部位线柱中的各个局部位线柱。
此外，局部位线柱与相应的全局位线的可切换耦合由选择晶体管实现。该选择晶体管是被形成为垂直结构、在局部位线柱和全局位线之间切换的柱选择器件。该柱选择器件不是被形成在CMOS层中，而是在全局位线的阵列和局部位线的阵列之间沿着z方向被形成在CMOS层以上的单独的层(柱选择层)中。
此外，每条字线具有穿过多个存储器层的阶梯结构中的多段，其中字线的每段位于一层中并且对应于阶梯中的一个台阶(step)。因此每条字线具有在每个存储器层中的一段并且最终升高到3D阵列的顶部作为连接到字线驱动器的暴露的字线段。
图14是利用具有阶梯字线的架构的3D阵列的一部分的等尺度视图。总结构是在z方向上的局部位线LBL的2D阵列与在x-y平面中的每个存储器层中的字线WL的段之间的交叉点处的存储器单元M的3D阵列。为了易于例示，图14示出存储器层中的每个字线段能够选择4条局部位线。在实践中，每个字线段可以选择每个存储器层中的其他数量的局部位线。例如，如果存在8个存储器层，则每个字线具有8段。如果每段可以选择每个存储器层中的16条位线，则每个字线可以跨过所有的8个层并行选择16×8＝128条局部位线。顶部段还连接到字线驱动器。
图15例示根据一个实施例的沿着y方向的3D阵列的截面图，在该实施例中，在位线之间制造到下一存储器层的字线台阶。在此例子中，每个字线段选择每个台阶或者存储器层中的8条局部位线。存在4个存储器层。每个台阶在一对相邻的局部位线之间升高到下一层。在相邻层上的两个相邻的阶梯字线错开(stagger)使得其阶梯竖直部分(riser)偏移达局部位线的间距。由位线和字线限定的R/W元件交叉部分是恒定的。
图16例示根据一个实施例的沿着y方向的3D阵列的截面图，在该实施例中各个错开的字线台阶尽可能近地堆叠。在此例子中，每个字线段选择每个台阶或者存储器层中的8条局部位线。存在4个存储器层。每个台阶在一对相邻的局部位线之间升高到下一层。在相邻层上的两个相邻的阶梯字线错开使得其阶梯竖直部分偏移达局部位线的间距的一半。R/W元件交叉部分不同。但是，此配置产生更好的阵列效率并且具有更短的字线。
阶梯字线架构的优点是可以容易地访问来自不同的存储器层的字线，因为每个字线最终可以从3D阵列的顶部访问并选择。以此方式，互连和解码简化得多并且不需要具有并行连接以共享有限资源的多条字线。这将避免各个字线驱动器需要并行驱动以大量字线形式的大的负荷，并且ICC可以降低。在给定的ICC预算内，性能改进。可以使用由具有比CMOS器件更弱的驱动功率的器件实现的驱动器。而且，通过避免并行连接的多条字线，降低了干扰。
图17从上到下例示制造具有阶梯字线的3D阵列的一系列工艺步骤。在此例子中，每个存储器层通过两个掩模应用而形成。
1)在字线层上平铺掩模层以使能够在字线层中蚀刻凹槽(notch)。
2)在字线层中蚀刻凹槽。
3)在字线层之上沉积氧化物层，跟着是相同的掩模层，但是偏移了一个凹槽以使能够在氧化物层中蚀刻凹槽。当前的凹槽与先前的凹槽相邻地对齐。
4)在氧化物层中蚀刻凹槽。
5)在氧化物层之上(ontopof)形成第二字线层，并且使得经过氧化物层中的凹槽与下部的字线层连接。这之后跟着是在第二字线层上平铺相同的掩模层但是偏移了一个凹槽。
6)在第二字线层中蚀刻凹槽。并且对于下一层如在3)中重复该工艺本身。
具有顶上的字线驱动器的3D阵列架构
根据本发明的另一方面，字线驱动器被实现为在3D阵列的顶端上的字线驱动器层。这通过与阶梯字线的顶部段接触地形成TFT器件来实现。
这与传统实现方式不同，在传统实现方式中字线驱动器被形成为基板层上的CMOS器件并且使得通过诸如竖立物(zia)的垂直互连而与多个存储器层中的字线接触。
图18例示被形成为在存储器层的3D阵列之上的垂直结构的字线驱动器。字线驱动器优选由与在局部位线和全局位线之间的柱选择器件类似的TFT晶体管来实现。然后字线驱动器可以在暴露的字线段与字线电源(未示出)之间切换。字线驱动器可以具有与字线的段一样宽的宽度。图18示出两个相邻的字线驱动器，分别切换来自两个字线的两个相邻的段。
阶梯字线架构使得每条字线能够从3D存储器阵列的顶部或者底部访问。因为在底部的CMOS层已经充满了金属线和诸如感测放大器和运算放大器的其它有源器件，所以将字线驱动器定位到3D存储器阵列的顶部是有利的。即使TFT晶体管不像CMOS器件一样强大(powerful)，但是能够使用它们来驱动阶梯字线，因为1)如之前所述各个字线现在很容易驱动以及2)驱动器可以像字线的段一样宽。
具有阶梯字线的高效3D阵列架构
图15和图16所示的具有阶梯字线的3D阵列的实施例每个具有L个存储器层，每条字线以阶梯的形式穿过各层。在每层处，阶梯的台阶与R条局部位线的一段交叉。则字线经由竖立物升高到下一层以与其中的另一段交叉。因此，如在x-z平面中缩减，阵列包括一排的(abankof)局部位线。位线跨过所有存储器层朝向在z轴方向上，并且该排在x在行方向上延伸。阶梯字线的每一楼梯段(flight)从底部边缘到顶部边缘穿过该排中的存储器层。在x-z平面中，该排与在x轴方向上紧密堆叠的阶梯字线的多个楼梯段重叠，使得每个存储器层可由来自阶梯字线的不同楼梯段的一段访问。
因为每个存储器层中的段全部沿着相同的水平基线对齐，所以它们不能在x轴方向上如此紧密地堆叠以便防止它们之间短路。图15所示的实施例具有在两个段之间的位线的间距的偏移。图16所示的实施例具有在两个段之间的位线的间距的一半的偏移。
通常，如果存在L个层，则理想上，跨过所有的L个层行进的每条局部位线应该具有在每层处的独立的字线交叉点。但是，可以看出在图15的实施例以及图16的实施例两者中，不是所有的位线都在每层处通过字线相交。这些是由于这些实施例中的有限的偏移，并且导致空间和资源的低效利用。例如，在图15中，在顶部层，对于每R+1条位线存在一条不通过字线相交的位线。在此情况下，其中R＝8，可以看出对于每九条局部位线，在每个顶部存储器层上存在一条空转的(idle)局部位线。类似地，对于对比存储器层同样是这样。对于总共四个层，并且以每个顶部或底部层9个中浪费1个，这总计2/(9×2)或者总共11％的密度损失。如果层的数量增加，则密度损失降低。但是，这将需要更多的层以及还需要更长的字线，这可能导致汲取过多的电流。
具有阶梯字线的高效3D阵列架构被实现为在沿着每个存储器层的段之间没有偏移。实质上，这通过将每段的末端部分远离水平基线升高来实现。以此方式，在段的末端处沿着水平基线将存在空间以用于在那里放置下一段。
图19是被投影在x-z平面上的高效3D阵列的截面图的示意性例示。此实施例中的示例使得存储器层的数量为L＝4并且在每个存储器层中通过字线的一段相交的局部位线的数量为R＝4。在每个存储器层，不是使得每个字线WL段与R＝4条局部位线水平相交，而是使得其在与4条局部位线相交时斜升，以便与下一位线的交叉点与当前位线相比在z轴方向上更高。在此实施例中，斜升在各位线之间是均匀的。在其中R＝4的所示的例子中，段的斜升由在段中与四条局部位线的每条相交之后的步升(或阶梯上升，stepup)组成。以此方式，对于每个存储器层，段的大部分(bulk)将远离水平基线朝向每段的末端而上升。
在此例子中，实质上每条字线具有四个斜(ramping)的段，每个存储器层一段，并且每段与4条局部位线相交。因此，每条字线跨过4个存储器层与16条局部位线相交。能够具有不同的字线长度。例如，最短的斜字线段在每个存储器层中可以仅与2条局部位线相交(即，R＝2)。在该情况下，字线驱动器的间距将是2条局部位线。对于具有4层的存储器(即L＝4)，每个字线将与R×L＝2×4＝8条局部位线相交。
在另一实施例中，层中的字线段与图15和图16所示类似地与局部位线水平相交但是升高以与在段的末端附近的最后一条或两条位线相交。
该高效的3D阵列避免了与图16和图16所示的实施例相关的浪费。如从图19可见，该排局部位线实质上被阶梯字线的一致的楼梯段穿过，除了在该排的左边缘和右边缘附近的那些楼梯段(以灰色阴影示出)。这些边缘例外可以被忽略或者根本没有形成。即使为了易于例示在图19中在该排中绘出了少量的局部位线，但是在实践中存在多得多的局部位线。在该排的核心中的巨大数量的规则位线的情况下，由于边缘引起的浪费减小。
图20例示图19中示意性示出的高效3D阵列的设备结构。在一个实施例中，局部位线和字线由掺杂的多晶硅形成。
图21是图19所示的高效3D阵列的一部分的等尺度视图。总的结构是在z方向上的局部位线LBL的2D阵列和在x-y平面中的每个存储器层中的字段WL的段之间的交叉点处的存储器单元(R/W材料)的3D阵列。为了易于例示，图19示出一个存储器层中的并且通过一个阶梯字线段交叉的一排LBL。其本身是阶梯形式的WL段能够选择6条局部位线。在此实施例中，字线驱动器位于基板(未示出)侧的3D阵列的底部。这允许全局位线的替换架构被定位在3D阵列之上，具有对应的开关用于访问局部位线。
图22A-图22H例示从图19所示的高效3D阵列制造的一系列工艺步骤。
在图22A中，掩模层被铺设在字线层上以使能在字线层中蚀刻沟槽。
在图22B中，在字线层中蚀刻沟槽。
在图22C中，在字线层之上沉积氧化物层，随后沉积相同的掩模层但是向左偏移达沟槽长度的一半以使能够在氧化物层中蚀刻沟槽。当前的沟槽与先前沟槽每个偏移了沟槽长度的一半。
在图22D中，在氧化物层中蚀刻沟槽。
在图22E中，在氧化物层之上形成第二字线层并且使得通过氧化物层中的沟槽与较低字线层连接。这之后跟着在字线层以上的相同的掩模层但是又向左偏移达沟槽长度的一半。
在图22F中，在第二字线层中蚀刻沟槽。
在图22G中，对于下一氧化物层和掩模层重复如在图22C中所示的工艺本身以建立字线的阶梯结构。
在图22H中，重复图22D所示的在氧化物层中蚀刻沟槽的工艺本身以便逐渐建立字线的阶梯结构。
图23例示用于置位或者复位R/W元件的偏压条件。为了简化例示，偏压电压是0V(无偏压)、1V(半偏压)和2V(全偏压)。R/W元件在被暴露于2V的全偏压时被选择用于置位或者复位。这里用被置位为2V的全偏压的所选局部位线LBL以及被置位为0V的无偏压的所选字线WL而布置以便发展跨过所选R/W元件的最大电势差。为了防止其他R/W元件改变状态，所有其他未选WL和LBL被置位到1V的半偏压使得其每个将得到最大1V的电势差。将看出，未选位线和字线仍以半偏压汲取电流。如上所述，优选短的字线，因为其将允许ICC电流消耗在控制之下。
高容量(highcapacity)局部位线开关
如之前所示(例如图21)，每排局部位线LBL被相应一组(柱)开关选择性地切换到一组全局位线。沿着z轴方向的每条局部位线的一段可切换地连接到沿着y轴方向的全局位线。
图24例示高容量局部位线开关的架构。实质上，开关是与在CMOS基板之上建立的3D阵列中的局部位线垂直地相邻而形成的TFT晶体管。问题是TFT晶体管相对没有CMOS晶体管那么强大(powerful)，因此其当前性能必须通过最大化其尺寸和表面积而被最大化。因为对于每条局部位线存在一个TFT晶体管，所以其优选在局部位线的一端成直线地形成。沿着z轴方向，在TFT的任一侧是局部位线的部分。如果局部位线由N掺杂的多晶硅形成，则TFT材料是P掺杂的多晶硅。薄栅极氧化物将TFT与选择栅极分离。以此方式，形成NPN晶体管。因为栅极氧化物和栅极需要被形成在两条局部位线之间，因此栅极在尺寸上被限制使得每个切换一条位线并且不切换相邻的位线。在一些实施例中，相邻位线的TFT晶体管并不水平对齐，而是他们如图24所示错开。以此方式，与每个TFT相邻的空间可以专门地用于形成该TFT的栅极，由此最大化栅极的尺寸。
在优选实施例中，当通过围绕TFT晶体管形成栅极时，TFT晶体管的功效可以进一步增强，由此增加栅极与TFT的表面积。
图25例示沿着线z-z的图24所示的开关的截面图。选择栅极2围绕TFT并且TFT的沟道宽度有效地变四倍，在所有四面导电。
在3D阵列中形成垂直开关的围绕栅极的方法
诸如(LBL到GBL开关)的垂直开关以及图21所示的字线驱动器优选由一排垂直对齐的(z轴)TFT实现，每个由围绕栅极控制。例如，如图21所示，LBL到GBL开关的围绕栅极形成选择一行LBL的沿着x轴的LBL行选择线。
图26例示在沿着全局位线并且垂直于字线从y方向上的截面图中的示例的3D存储器设备的整体方案中的垂直选择器件。实质上，3D存储器设备包括五个粗略层：CMOS和金属层；垂直开关层1；存储器层；垂直开关层2；以及顶部金属层。3D存储器元件被制造在CMOS和金属层之上的存储器层中。在CMOS和金属层中，CMOS提供用于形成CMOS器件并且用于支撑在其之上的其他粗略层的基板。在CMOS之上可能存在几个金属层，比如金属层-0、金属层-1和金属层-2。垂直选择层1和层2包含以薄膜晶体管(TFT)形式的类似的垂直选择开关，其提供对于存储器层中的字线WL和局部位线LBL的选择性访问。
在图8所示的一个3D架构中，全局位线GBL在存储器层的底部，因此被形成为这些金属层之一，比如金属层-1或者金属层-2。垂直开关层1然后包含将GBL连接到存储器层中的垂直局部位线的LBL到GBL开关。对字线的访问是从存储器层的顶部侧经由顶部金属层，因此字线驱动器被实现在将每条字线连接到顶部金属层处的金属垫的垂直开关层2中。
在图21所示的另一3D架构中，对字线WL和全局位线GBL的顶部和底部访问被保留。具体地，GBL被形成为存储器层以上的顶部金属层。
根据本发明的另一方面，在具有以三维样式布置的结构的3D存储器设备中，其中，该结构由具有x、y和z方向的矩形坐标定义并且具有在半导体基板上在垂直的z方向上堆叠的多个平行的x-y平面、并且包括存储器层，一种形成提供对存储器层的访问的垂直切换层的方法包括：形成垂直薄膜晶体管(TFT)的TFT沟道的2-D阵列以提供对存储器层中的结构的切换访问；在x-y平面中形成围绕每个TFT沟道的栅极氧化物层；在栅极氧化物层上方形成栅极材料层，其中2-D阵列中的TFT沟道具有分别沿着x-轴和y轴的长度Lx和Ly的分离，并且使得栅极材料层具有合并以形成沿着x轴的行选择线的厚度，同时维持在各个行选择线之间的长度Ls的分离。
图27是图21所示的3D结构的选择层2中的垂直开关的截面的x-y平面中的示意图。如之前所述，每个TFT沟道由围绕栅极控制以提供最大的切换或者驱动性能。在此情况下，沿着x轴的一行TFT沟道的围绕栅极被合并在一起以形成行选择线，同时各个行选择线跨过y轴彼此隔离。每个TFT在垂直位线LBL和全局位线GBL之间切换。行选择线控制沿着x轴的一行垂直位线的切换。
在一个示例中，代替传统示例的24nm×24nm，而是Lx＝24nm并且Ly＝48nm。围绕栅极与传统的单侧栅极相比可以传递3倍的驱动电流。所需的TFT的Ids从256uA/nm降低到85uA/um。
图28到图35例示了形成垂直开关层2的工艺。实质上，沟道材料的板(slab)形成在存储器层之上。然后该板被蚀刻以留下各个沟道柱的2D阵列。沟道柱之间的分离具有由沿着x轴的Lx和沿着y轴的Ly给出的预定纵横比，其中Ly-Lx＝Ls。然后沉积栅极氧化物车栅极材料层以形成各个TFT。具体地，沉积栅极材料层达相邻沟道的栅极层刚好合并在一起的厚度。这将形成对于沿着x轴的每行TFT的栅极选择线，同时在相邻的栅极选择线之间留下Ls的分离。
图28例示在存储器层之上沉积N+多晶层、跟着沉积P-多晶层然后是N+多晶层的工艺。这将形成适合于为TFT塑造各个沟道柱的NPN板。
图29A是在存储器层之上的垂直开关层2的透视图并且例示了由NPN板形成各个沟道柱的工艺。每个沟道柱被对齐且被形成为切换下面的存储器层中的局部位线LBL。这通过光热掩模(photohotmasking)然后RIE(反应离子蚀刻)沟槽到存储器层的顶部以将板隔离到各个沟道柱中而实现。
图29B例示在已经形成各个构造柱之后图29A的顶视图。如之前所述，沿着x轴的两个相邻的沟道柱之间的分离是Lx并且沿着y轴的两个相邻的沟道柱之间的分离是Ly，其中Ly＝Lx+Ls。每个沟道柱的底部连接到存储器层中的局部位线。每个沟道住的顶部将连接到要在顶部金属层上形成的全局位线GBL。
图30A是例示在沟道柱之上沉积栅极氧化层的沿着x-轴的截面图。例如，通过原子层沉积(“ALD”)形成大约5nm的层。
图30B是沿着图30A的y-轴的截面图。
图31A是例示在栅极氧化层之上沉积栅极材料层的沿着x-轴的截面图。该沉积通过原子层沉积(“ALD”)而实现。沉积的栅极材料层围绕每个沟道柱以形成围绕栅极。该层的厚度被控制使得来自相邻沟道的层合并到沿着x轴的栅极选择线中，但是各个栅极选择线仍彼此以Ls的间隔而隔离(还见图27)。例如，栅极层是7nm的TiN并且与5nm的栅极氧化物层一起总计12nm。如果Lx＝24nm，则沿着x方向的相邻栅极将合并。
图31B是示出用栅极材料填充在相邻对的绝缘沟道柱之间的间隔的沿图31A的y轴的截面图。如果Ly＝48nm，则Ls＝24nm。
图32A是进一步例示栅极材料层的蚀回的沿x轴的截面图。高选择性的各向异性和各向同性蚀刻的混合用于从每个沟道柱的顶部以及在沿着y轴的沟道柱之间的平台处移除栅极材料层，并且使该层的围绕的侧壁从每个沟道住的顶部凹陷。在选择性地移除栅极材料之后，在每个沟道住的顶部沉积的N+层被平坦化。
图32B是沿着图32A的y轴的截面图。将看到，栅极材料现在围绕每个沟道柱并且沿着x轴形成连续的选择栅极线，同时用于沿着x轴的每行沟道柱的每个选择栅极线彼此隔离了Ls的分离(还见图32A)。
图33A是例示沉积氧化物以填充任何凹陷和间隙以完成垂直开关层2的工艺的沿x轴的截面图。氧化物填充之后是平坦化。
图30B是具有沿着x轴的由选择栅极线控制的TFT的阵列的完成的垂直开关层2的沿着图33A的y轴的截面图。
图34A是例示在顶部金属层中形成全局位线GBL的工艺的沿着x轴的截面图。每个GBL线连接到一者y轴中的一行的沟道柱的顶部。
图34B是沿着图34A的y轴的截面图。
图35是例示填充金属线之间的间隙的工艺的沿着x轴的截面图。这然后跟着是平坦化以完成垂直开关层2。
具有低电流单元的读/写元件的3D阵列
根据本发明的一个方面，为非易失性存储器提供了作为存储器单元的读/写(R/W)存储器元件的3D阵列。每个R/W存储器元件可以被置位或复位到两个电阻状态的至少一个。通过检测从这些电阻状态之一得到的相应电流来读取R/W存储器单元。优选以低电流和高电阻状态而操作。这些电阻状态的电阻还依赖于R/W元件的尺寸。因为每个R/W形成在字线和位线之间的交叉点处，所以该尺寸通过工艺技术预确定。本发明的此方面提供了用于调整R/W存储器元件的电阻的另一自由度。这通过提供以包围氧化物核心的壳形式的R/W存储器元件而实现。该壳的厚度而不是其与字线和位线接触的表面积确定了导电截面以及因此确定了电阻。通过调整壳的厚度，独立于电极与字线或者位线的接触面积，每个R/W元件可以以增加很多的电阻以及因此的降低很多的电流而操作。
具体地，在垂直方向上朝向的位线服务于多层的2D阵列。每层是具有在水平或者横向方向上的字线的R/W元件的2D阵列。每个R/W元件是以在垂直方向上延伸的矩形管(tube)的形式。因此，R/W元件是具有矩形截面并且沿着z轴延伸穿过多个层的壳。在一对字线和位线之间的每个交叉点处，该矩形管的第一侧面(side)用作与位线接触的第一电极并且该矩形管的第二侧面用作与字线接触的第二电极。
低电流R/W元件可应用于具有垂直局部位线以及水平地形成的有源R/W存储器元件的3D存储器结构。关于x-y-z坐标系定义3D存储器结构。局部位线(LBL)处于z方向上，字线(WL)处于x方向上。
低电流壳结构R/W元件可应用于其中每个单独的字线被限制在多层的2D阵列的每层内的3D阵列，其例子在图8中示出。
优选地，低电流壳结构R/W元件可应用于其中每个单独的字线具有穿过多层的2D阵列的阶梯结构的3D阵列，其例子在图21中示出。
在一个实施例中，分别与一对垂直位线和字线接触的第一和第二电极在矩形管的相对侧面上。
在更优选的实施例中，分别与一对垂直位线和字线接触的第一和第二电极在矩形管的相邻侧面上。
操作低电流R/W元件的3D存储器阵列具有节省电力以及降低由于沿着字线的由于其有限的电阻引起的任何电势差。维持跨过字线的更均匀的电压帮助降低在3D阵列中的不同R/W元件之间的漏电流。
之前结合图6也已经描述了可以用在诸如本发明的3D存储器的RRAM器件上的R/W材料。通常，该器件是具有在第一和第二电极(导体)之间的切换材料的类似电容器结构。担当阳极的第一电极包括以下之一：Al(电抗性的(reactive))、Pt、Pd、Au、Ag、TiN、TaN、TaCN、Ti(电抗性的)/TiN、Ni、C、Co。担当阴极的第二电极包括以下之一：Pt、Pd、Au、Ag、Cu、TiN、TaN、TaCN、W、n+Si。
切换材料主要落入两类之一。第一类是具有Me掺杂的氧化物结构的复合氧化物，其中Me：Me1Me2…Ox。例子是：PCMO(PrCaMnO)、LCMO(LaCaMnO)、LaSrGaMg(Co)O、(CeO2)x(GdO0.5)y、Cu:MoOx/GdOx、Nb:STO(Nb:SrTiO)、……、Cu:ZrOx、……、Y(Sc)SZ(Yt(Sc)稳定的ZrOx)、掺杂的Y(Sc)SZ:YTiZrO、YZrON、……。
第二类是具有结构TMO(过渡金属氧化物)的二元氧化物，该结构TMO具有单层或双层的结构：Me1Ox/Me2Ox……。例子是：WOx、HfOx、ZrOx、TiOx、NiOx、AlOx、AlOxNy、……、ZrOx/HfOx、AlOx/TiOx、TiO2/TiOx、……、GeOx/HfOxNy、……。
图36A是例示在字线和位线之间的交叉处形成的先前的R/W元件的平面图。在先前的实施例中，R/W元件电路通过使R/W层与位线和字线相邻以形成电路的部分而形成，使得R/W元件分别具有与字线和位线接触的相对侧。但是，这将使经过该电路的任何电流路径必须具有通过将字线与位线在其交叉点处相交而限定的接触面积。不改变由工艺技术确定的字线和位线的尺寸不能改变此接触面积。
图36B是图36A中所示的先前的R/W元件的正视图。从图36A和图36B可以看出，R/W元件的电流路径由局部或垂直位线(LBL)与字线(WL)的截面面积确定。
图37A是例示在字线和位线之间的交叉处形成的壳结构R/W元件的平面图。
图37B是图37A中所示的先前的R/W元件的正视图。从图37A和图37B可以看出，R/W元件的电流路径由R/W元件的壳的截面面积确定。
图38是根据第一实施例的具有壳结构R/W元件的集成电路结构的顶部平面图，其中壳结构R/W元件沿着x轴形成在每个LBL之间。实质上一页的垂直LBL形成在x轴中在两条字线之间但是相互隔离了氧化物间隔的层。壳结构R/W元件是形成在每对LBL之间的在z轴中的矩形管的形式。因此，跨过x轴的每对LBL中间夹着壳结构R/W元件并且与该壳结构R/W元件的第一两个相对侧面接触。而且，跨过y轴的每对WL中间夹着壳结构R/W元件并且与该壳结构R/W元件的第二两个相对侧面接触。可以看出，当在位线BL1和字线WL1之间形成电路时，存在两个导电路径。第一导电路径CP0是LBL1经由R/W0到WL1。第二导电路径CP1是LBL1经由R/W1到WL1。单元面积是WL厚度乘以R/W元件壳厚度。
图39A到图46C例示形成具有图38所示的结构的3D存储器层的工艺。
实质上，该3D存储器包括一个在另一个上堆叠的多个x-y平面中的2D层，沿着z方向的垂直位线穿过2D层。
参考图26，壳结构R/W元件被形成在垂直开关层1之上的存储器层中。在一个实施例中，对LBL的访问由在垂直开关层1中形成的垂直薄膜晶体管(VTFT)形式的柱开关的相应阵列而实现。这允许通过在基本部分以上的、金属层中的相应全局位线访问LBL。该基本部分通常被称为FEOL(“(制造)线的前端”)并且由半导体基板支撑，有源CMOS元件可以形成在该半导体基板上(未示出)。
存储器层包括多个2D层。每个2D层具有可由在z方向上的垂直局部位线和在x方向上的字线访问的R/W元件的阵列。
实质上，首先形成具有字线的并且通过氧化物隔离的多个2D层的原始板。这可应用于在每个2D层中具有自包含的字线的实施例或者具有阶梯字线的实施例。然后，切开沟槽，并且在沟槽中形成局部位线和R/W元件。
图39A是例示在切换层1中的VTFT的阵列之上的存储器层的多个2D层的板中切开沟槽的工艺的在x方向上的截面图。通过对字线掩模在板中切开沟槽使得在RIE(反应离子蚀刻)之后各行柱开关沿着x方向暴露。
图39B是例示与在板以下的垂直开关层中的一行柱开关(VTFT)对齐的板中切开沟槽的在z方向上的截面图。
图40是例示在沟槽上沉积氧化间隔物层的工艺的在x方向上的截面图。该沉积通过原子层沉积(“ALD”)来实现。
图41A是例示从沟槽的底部以及板的顶部蚀刻氧化物的工艺的在x方向上的截面图。每个沟槽的底部通过RIE蚀刻直到暴露VTFT。
图41B是在图40A中所示的结构的z方向的顶部平面图。
图42A是例示用N+多晶填充沟槽以形成垂直局部位线LBL的粗略(gross)结构的工艺的在x方向上的截面图。多晶硅填充后跟着是平坦化。
图42B是在图42A中所示的结构的z方向的顶部平面图。
图43A是例示通过使用位线掩模RIE蚀刻掉不在VTFT之上的N+多晶和氧化物的部分以创建隔离凹陷的工艺的在x方向上的截面图。
图43B是在图43A所示的结构的z方向上的顶部平面图。
图44是例示在隔离凹陷中沉积预定厚度的R/W材料层的工艺的在x方向上的截面图。该沉积通过原子层沉积(“ALD”)来实现。
图45A是例示从隔离凹陷的底部蚀刻R/W材料以创建壳结构R/W元件的工艺的在z方向上的顶部平面图。如果来自隔离凹陷的底部的R/W材料并不显著改变一对局部位线和字线之间的导电性，则此步骤可以是可选的。
图45B是跨过图45A所示的部分45B的结构的x方向上的截面图。
图46A是例示在隔离凹陷中用氧化物核心(oxidecore)填充壳结构R/W元件的工艺的在z方向上的顶部平面图。在平坦化以从板的顶部去除多余的氧化物之后，完成具有壳结构R/W元件的存储器层。
图46B是跨过图46A所示的部分46B的结构的x方向上的截面图。
图46A是跨过图46A所示的部分46C的结构的x方向上的截面图。
替换实施例
图47是根据第二实施例的具有壳结构R/W元件的集成电路结构的顶部平面图，其中壳结构R/W元件形成在沿着x轴的每隔一个LBL之间。实质上，一页垂直LBL形成在x轴中在两条字线之间，但是相互通过氧化物间隔层而隔离。壳结构R/W元件是形成在LBL与代替另一BL而是虚(dummy)氧化物块之间的在z轴中的矩形管的形式。因此，每个壳结构R/W元件用第一侧面与LBL接触。而且，跨过y轴的每对WL中间夹着壳结构R/W元件并且与该壳结构R/W元件的第二两个相对侧面接触。可以看出，当在位线BL1和字线WL1之间形成电路时，存在由LBL1经由R/W0到WL1构成的一个导电路径CP1。在此替换实施例中单元面积是WL厚度乘以R/W元件壳厚度。
图48A到图56C例示形成具有图47所示的结构的3D存储器层的工艺。该工艺类似于关于图39A到图46C所述的对于第一实施例的工艺，除了使用位线隔离掩模的LBL的隔离将使如图43A中的间距加倍，使得每隔一条局部位线LBL存在一个隔离凹陷(或R/W元件)。此外，缺少的R/W元件由氧化物填充来替代。
图48A是例示在切换层1中的VTFT的阵列之上的存储器层的多个2D层的板中切开沟槽的工艺的在x方向上的截面图。通过对字线掩模在板中切开沟槽使得在RIE(反应离子蚀刻)之后柱开关沿着x方向暴露。
图48B是例示在板中切开沟槽的z方向上的顶部平面图，该板与在该板以下的垂直开关层中的柱开关(VTFT)对齐。
图49A是例示用氧化物填充沟槽的工艺的在x方向上的截面图。氧化物填充之后跟着是平坦化。然后BL1掩模和RIE蚀刻将氧化物隔离，如图49B所示，并且在蚀刻掉的部分中创建开放的凹陷。
图49B是在图49A所示的结构的z方向上的顶部平面图。
图50是例示在开放的凹陷上沉积氧化物间隔层的工艺的在x方向上的截面图。该沉积通过原子层沉积(“ALD”)来实现。
图51A是例示从沟槽的底部以及板的顶部蚀刻氧化物的工艺的在x方向上的截面图。每个沟槽的底部通过RIE蚀刻直到VTFT被暴露。
图51B是在图51A所示的结构的z方向上的顶部平面图。
图52A是例示用N+多晶填充开放的凹陷以形成垂直局部位线LBL的总结构的工艺的在x方向上的截面图。多晶硅填充后跟着是平坦化。
图52B是在图42A所示的结构的z方向上的顶部平面图。
图53A是例示通过使用位线掩模BL2来RIE蚀刻掉不在VTFT之上的N+多晶和氧化物的部分以创建隔离凹陷而隔离开放凹陷中的LBL的工艺的在x方向上的截面图。
图53B是在图53A所示的结构的z方向上的顶部平面图。
图54是例示在隔离凹陷中沉积预定厚度的R/W材料层的工艺的在x方向上的截面图。该沉积通过原子层沉积(“ALD”)来实现。
图55A是例示从隔离凹陷的底部蚀刻R/W材料以创建壳结构R/W元件的工艺的在z方向上的顶部平面图。果来自隔离凹陷的底部的R/W材料并不显著改变一对局部位线和字线之间的导电性，则此步骤可以是可选的。
图55B是跨过图55A所示的部分55A的结构的x方向上的截面图。
图56A是例示在隔离凹陷中用氧化物核心填充壳结构R/W元件的工艺的在z方向上的顶部平面图。在平坦化以从板的顶部去除多余的氧化物之后，完成根据替换实施例的具有壳结构R/W元件的存储器层。
图56B是跨过图56A所示的部分56B的结构的x方向上的截面图。
图56C是跨过图56A所示的部分56C的结构的x方向上的截面图。
结论
尽管已经关于本发明的示例实施例描述了本发明的各个方面，但是将理解，本发明有权在所附权利要求的全部范围内进行保护。

Claims (18)

1.一种存储器，包括在半导体基板上方的以由具有x、y和z方向的矩形坐标来定义并且具有在z方向上堆叠的多个平行平面的三维样式中布置的存储器元件，该存储器还包括：
多条局部位线，穿过所述多个平面在z方向上伸长，并且以具有在x方向上的行和在y方向上的列的位线柱的二维矩形阵列布置；
多条字线，跨过各个平面在x方向上伸长，并且在y方向上在各个平面中的多个位线柱之间间隔开并且与所述多个位线柱分离，其中所述位线柱和字线在跨过各个平面的多个位置处彼此相邻地交叉；
多个非易失性可再编程存储器元件，与位线柱和字线在各个交叉点处接触；
所述非易失性可再编程存储器元件具有带有外部表面的管状壳，该外部表面的第一部分担当位线柱的第一电极，并且该外部表面的第二部分担当字线的第二电极；以及
其中所述管状壳具有厚度，该厚度控制所述非易失性可再编程存储器元件跨过所述位线柱和所述字线的导电性。
2.如权利要求1所述的存储器，其中：
所述管状壳具有矩形截面并且沿着长轴而伸长，具有四个侧面；
所述第一电极在所述四个侧面的第一侧面上；以及
所述第二电极在所述四个侧面的第二侧面上。
3.如权利要求1所述的存储器，其中：
所述四个侧面的第一侧面与所述四个侧面的第二侧面相邻。
4.如权利要求1所述的存储器，其中：
所述四个侧面的第一侧面与所述四个侧面的第二侧面相对。
5.如权利要求1所述的存储器，其中：
所述管状壳具有矩形截面并且沿着长轴而伸长，且四个侧面沿着长轴；
所述长轴在z方向上对齐；以及
所述管状壳被夹在沿着x方向上的一行的一对相邻位线之间。
6.如权利要求1所述的存储器，其中：
所述管状壳具有矩形截面并且沿着长轴而伸长，且四个侧面沿着长轴；
所述长轴在z方向上对齐；以及
所述管状壳被夹在x方向上沿着一行的每隔一对相邻位线之间。
7.如权利要求1所述的方法，其中：
所述管状壳具有在z方向上沿着长轴延伸的矩形截面，四个侧面穿过所述多个平面；以及
所述管状壳被夹在沿着y方向的一对相邻字线之间。
8.如权利要求1所述的存储器，其中：
所述管状壳用氧化物填充。
9.如权利要求1所述的存储器，其中所述非易失性可再编程存储器元件包括碳材料或相变材料中的至少一个。
10.如权利要求1所述的存储器，其中所述非易失性可再编程存储器元件的特征在于响应于施加到其的电刺激而在至少第一和第二稳定水平之间改变的导电水平。
11.一种形成存储器的方法，该存储器具有以由具有x、y和z方向的矩形坐标来定义并且具有在z方向上堆叠的多个平行平面的三维样式中布置的存储器元件，该方法包括：
(a)提供半导体基板；
(b)在所述半导体基板上形成预定的有源元件和金属线；
(c)在所述半导体基板之上形成包括柱开关的二维阵列的垂直切换层；
(d)在所述垂直切换层之上形成多层结构，所述多层结构包括交织了介电层的字线材料的重复的层；
(e)在所述多层结构中的x-z平面中打开多个沟槽，每个沟槽与一行柱开关对齐；
(f)在多个沟槽上沉积氧化物间隔层；
(g)蚀刻以暴露每个沟槽中的各个柱开关；
(h)用掺杂的多晶硅填充每个沟槽用于形成位线柱；
(i)通过去除在各个位线柱之间的掺杂的多晶硅以及氧化物间隔层而隔离到在所述行柱开关之上对齐的各个位线柱中以形成隔离凹陷；
(j)在隔离凹陷中沉积R/W材料层以形成具有管状壳的R/W元件；以及
(k)用氧化物填充所述管状壳。
12.如权利要求11所述的方法，还包括：
(j1)在进行步骤(k)之前蚀刻以从隔离凹陷的底部去除R/W材料。
13.如权利要求11所述的方法，其中所述R/W材料包括碳材料或者相变材料中的至少一个。
14.如权利要求11所述的方法，其中所述R/W材料的特征在于响应于施加到其的电刺激而在至少第一和第二稳定水平之间改变的导电水平。
15.一种形成存储器的方法，该存储器具有以由具有x、y和z方向的矩形坐标来定义并且具有在z方向上堆叠的多个平行平面的三维样式中布置的存储器元件，该方法包括：
(a)提供半导体基板；
(b)在所述半导体基板上形成预定的有源元件和金属线；
(c)在所述半导体基板之上形成包括柱开关的二维阵列的垂直切换层；
(d)在所述垂直切换层之上形成多层结构，所述多层结构包括交织了介电层的字线材料的重复的层；
(e)在x-z平面中在所述多层结构中打开多个沟槽，每个沟槽与一行柱开关对齐；
(f)在多个沟槽上沉积氧化物层；
(g)蚀刻氧化物以创建暴露每个沟槽中的各个柱开关的空间以及在每个沟槽中的在每隔一对柱开关之间的隔离凹陷；
(h)在所述空间上沉积氧化物间隔层；
(i)蚀刻以暴露每个沟槽中的各个柱开关；
(j)用掺杂的多晶硅填充每个沟槽用于形成位线柱；
(k)通过去除在各个位线柱之间的掺杂的多晶硅以及氧化物间隔层而隔离到在所述行柱开关之上对齐的各个位线柱中以形成隔离凹陷；
(l)在隔离凹陷中沉积R/W材料层以形成具有管状壳的R/W元件；以及
(m)用氧化物填充所述管状壳。
16.如权利要求15所述的方法，还包括：
(l1)在进行步骤(m)之前蚀刻以从隔离凹陷的底部去除R/W材料。
17.如权利要求15所述的方法，其中所述R/W材料包括碳材料或者相变材料中的至少一个。
18.如权利要求15所述的方法，其中所述R/W材料的特征在于响应于施加到其的电刺激而在至少第一和第二稳定水平之间改变的导电水平。
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