CN102468321A - 具有电阻可变元件的非易失性存储器件、相关系统及方法 - Google Patents

具有电阻可变元件的非易失性存储器件、相关系统及方法 Download PDF

Info

Publication number
CN102468321A
CN102468321A CN2011103552912A CN201110355291A CN102468321A CN 102468321 A CN102468321 A CN 102468321A CN 2011103552912 A CN2011103552912 A CN 2011103552912A CN 201110355291 A CN201110355291 A CN 201110355291A CN 102468321 A CN102468321 A CN 102468321A
Authority
CN
China
Prior art keywords
word line
layer
insulating barrier
post
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011103552912A
Other languages
English (en)
Inventor
朴兴圭
朴仁善
白寅圭
李炳讚
姜尚范
宋宇彬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN102468321A publication Critical patent/CN102468321A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Abstract

本发明提供一种具有电阻可变元件的非易失性存储器件、相关系统及方法。一种非易失性存储器件可以包括在基板上的第一字线、在第一字线上的绝缘层和在绝缘层上的第二字线，使得绝缘层在第一字线与第二字线之间。位柱可以在关于基板的表面垂直的方向上与第一字线、绝缘层和第二字线相邻地延伸，位柱可以是导电的。此外，第一存储单元可以包括电耦接在第一字线与位柱之间的第一电阻可变元件，第二存储单元可以包括电耦接在第二字线与位柱之间的第二电阻可变元件。还讨论了相关的方法和系统。

Description

具有电阻可变元件的非易失性存储器件、相关系统及方法
技术领域
本发明构思本发明构思的实施方式涉及具有多个竖直堆叠的存储单元的半导体器件及其制造方法。
背景技术
为了减小非易失性存储器件的尺寸并改善性能，正在研究在基板上竖直堆叠多个存储单元的各种方法。
发明内容
本发明构思的实施方式可以提供能够减少电阻可变元件的退化并减少漏电流的非易失性存储器件。
本发明构思的实施方式还可以提供电子系统，该电子系统采用能够减少电阻可变元件的退化并减少漏电流的非易失性存储器件。
本发明构思的实施方式还可以提供制造非易失性存储器件的方法，该非易失性存储器件能够减少电阻可变元件的退化并减少漏电流。
本发明构思将不限于这里提到的实施方式，通过参考下面的描述，本领域技术人员将清楚地理解没有提到的其他实施方式。
根据本发明构思的一些方面，提供了一种非易失性存储器件。该器件可以包括形成在基板上的位线和隔离层。缓冲层可以提供在位线和隔离层上。多个绝缘层和多条字线交替地设置在缓冲层上。位柱穿过绝缘层、字线和缓冲层连接到位线，位柱具有包含第一浓度的杂质的第一硅层。多个存储单元设置在字线与位柱之间。每个存储单元包括与字线相邻设置的电阻可变元件和与位柱相邻设置的肖特基二极管。肖特基二极管包括第二半导体层和金属硅化物层，该第二半导体层包含低于第一浓度的第二浓度的杂质。
在一些实施方式中，金属硅化物层可以被限制在绝缘层之间。
在其他实施方式中，第二半导体层可以包括选择外延生长层。
在其他实施方式中，第二半导体层可以被限制在绝缘层之间。
在其他实施方式中，位柱可以包括设置在绝缘层之间的自对准凹陷区域。第二半导体层可以形成在凹陷区域中。第二半导体层可以从凹陷区域延伸以被限制在绝缘层之间。
在其他实施方式中，第二半导体层可以围绕第一硅层的侧壁。
在其他实施方式中，字线可以包括低温导电层，该低温导电层具有低于电阻可变元件的临界退化温度的沉积温度。字线可以包括Ru层和/或W层。
在其他实施方式中，电阻可变元件可以包括过渡金属氧化物(TMO)、相变材料层、固体电解质层和/或聚合物层。
在其他实施方式中，电阻可变元件可以在字线上方和下方延伸。
在其他实施方式中，位柱可以包括金属柱。第一硅层可以围绕金属柱的侧壁。
在其他实施方式中，每个存储单元可以包括设置在金属硅化物层与电阻可变元件之间的电极。电极可以包括具有与金属硅化物层中包含的金属元素相同的金属元素的金属氧化物层。
根据本发明构思的其他方面，可以提供一种非易失性存储器件。该器件可以包括交替地且重复地堆叠在基板上的多个绝缘层和多条字线。位柱可以垂直地穿过绝缘层和字线并可以具有包含N型或P型杂质的半导体层。多个存储单元设置在字线与位柱之间。每个存储单元包括形成在半导体层上的本征半导体层、形成在本征半导体层上的金属硅化物层、和设置在金属硅化物层与字线之间的电阻可变元件。
根据本发明构思的其他方面，可以提供一种非易失性存储器件。该器件可以包括形成在基板上的第一绝缘层。具有彼此面对的第一和第二侧壁的绝缘阻挡层设置在第一绝缘层上。提供与第一侧壁相邻并交替堆叠在第一绝缘层上的字线和绝缘层。位柱穿过绝缘阻挡层以垂直地划分绝缘阻挡层。存储单元设置在字线与位柱之间。每个存储单元包括金属硅化物层和电阻可变元件。
在其他实施方式中，每个存储单元可以包括在金属硅化物层与位柱之间的界面层。位柱可以包括包含第一浓度的杂质的第一半导体层。界面层可以包括包含低于第一浓度的第二浓度的杂质的第二半导体层。
根据本发明构思的其他方面，可以提供一种非易失性存储器件。该器件包括交替堆叠在基板上的多个绝缘层和多条字线。位柱垂直地穿过绝缘层和字线。多个存储单元设置在字线与位柱之间。每条字线包括包含第一浓度的杂质的第一半导体层。每个存储单元包括与位柱相邻设置的电阻可变元件和与字线相邻设置的肖特基二极管。肖特基二极管包括第二半导体层和金属硅化物层，第二半导体层包含低于第一浓度的第二浓度的杂质。
在其他实施方式中，字线可以包括多晶硅层。
根据本发明构思的其他方面，可以提供一种电子系统。该电子系统包括微处理器和与微处理器相邻设置并电连接到微处理器的非易失性存储器件。该非易失性存储器件包括形成在基板上的位线。多个绝缘层和多条字线交替地堆叠在位线上。位柱垂直地穿过绝缘层和字线以连接到位线，且位柱具有包含第一浓度的杂质的第一硅层。多个存储单元设置在字线与位柱之间。每个存储单元包括与字线相邻设置的电阻可变元件和与位柱相邻设置的肖特基二极管。肖特基二极管包括第二半导体层和金属硅化物层，第二半导体层包含低于第一浓度的第二浓度的杂质。
根据本发明构思的其他方面，可以提供一种制造非易失性存储器件的方法。该方法包括形成依次堆叠在基板上的多个绝缘层。位柱穿过绝缘层形成并具有包含第一浓度的杂质的第一硅层。形成连接到位柱的多个存储单元。字线形成在绝缘层之间。每个存储单元形成在位柱与字线之间。形成存储单元包括在第一硅层上形成包含低于第一浓度的第二浓度的杂质的第二半导体层。金属硅化物层形成在第二半导体层上。电阻可变元件形成在金属硅化物层上。
在其他实施方式中，字线可以由低温导电层形成，该低温导电层具有低于电阻可变元件的临界退化温度的沉积温度。
在其他实施方式中，字线可以在400℃或以下的工艺温度下形成。
在其他实施方式中，形成存储单元和字线可以包括在基板上形成交替地且重复地堆叠的多个绝缘层和多个牺牲层。可以形成位柱。牺牲层可以被去除以暴露绝缘层之间的位柱的侧壁。存储单元可以形成在位柱的侧壁上。字线可以形成在存储单元上。
在其他实施方式中，凹陷区域可以形成在位柱的侧壁中。凹陷区域可以在绝缘层之间自对准，第二半导体层可以形成在凹陷区域中。
在其他实施方式中，第二半导体层可以由选择外延生长层形成。
在其他实施方式中，金属硅化物层可以被限制在绝缘层之间。
在其他实施方式中，位柱的形成可以包括形成金属柱。第一硅层可以形成为围绕金属柱。
其他实施方式的细节被结合在下面的详细描述和附图中。
根据其他实施方式，一种非易失性存储器件可以包括：在基板上的第一字线、在第一字线上的绝缘层、和在绝缘层上的第二字线，使得绝缘层在第一字线与第二字线之间。位柱可以在关于基板的表面垂直的方向上与第一字线、绝缘层和第二字线相邻地延伸，位柱可以是导电的。第一存储单元可以包括电耦接在第一字线与位柱之间的第一电阻可变元件，第二存储单元可以包括电耦接在第二字线与位柱之间的第二电阻可变元件。
根据其他实施方式，电子系统可以包括微处理器和与微处理器电耦接的非易失性存储器件。非易失性存储器件可以包括在基板上的第一字线、在第一字线上的绝缘层、和在绝缘层上的第二字线，使得绝缘层在第一字线与第二字线之间。位柱可以在关于基板的表面垂直的方向上与第一字线、绝缘层和第二字线相邻地延伸，位柱可以是导电的。第一存储单元可以包括电耦接在第一字线与位柱之间的第一电阻可变元件，第二存储单元可以包括电耦接在第二字线与位柱之间的第二电阻可变元件。
根据其他实施方式，一种制造非易失性存储器件的方法可以包括：在基板上形成第一、第二和第三间隔开的绝缘层，该第一、第二和第三间隔开的绝缘层在关于基板表面平行的方向上延伸。位柱可以形成为在关于基板的表面垂直的方向上与第一、第二和第三间隔开的绝缘层相邻地延伸，可以形成第一和第二存储单元。第一存储单元可以包括在第一与第二绝缘层之间电耦接到位柱的第一电阻可变元件，第二存储单元可以包括在所述第二与第三绝缘层之间电耦接到位柱的第二电阻可变元件。第一和第二字线可以由位于第一与第二绝缘层之间的第一字线和位于第二与第三绝缘层之间的第二字线形成，第一存储单元电耦接在第一字线与位柱之间，第二存储单元电耦接在第二字线与位柱之间。
附图说明
从附图示出的本发明构思的实施方式的更具体的描述，本发明构思的上述和其他特征和优点将显见，其中在附图中相似的附图标记在不同的视图中始终指示相同的元件。附图不必按比例绘制，重点在于示出本发明构思的原理。在附图中：
图1是根据本发明构思的第一实施方式的非易失性存储器件的透视图；
图2、图5、图6和图7是更详细地示出图1的部分的局部透视图；
图3和图4分别是示出图1的部分E11和E12的局部截面图；
图8是示出根据本发明构思的第一实施方式的非易失性存储器件的变形构造的透视图；
图9是示出根据本发明构思的第二实施方式的非易失性存储器件的透视图；
图10和图11分别是示出图9的部分E91和E92的局部截面图；
图12是示出根据本发明构思的第三实施方式的非易失性存储器件的透视图；
图13和图14分别是示出图12的部分E121和E122的局部截面图；
图15是示出根据本发明构思的第四实施方式的非易失性存储器件的透视图；
图16和图17分别是示出图15的部分E151和E152的局部截面图；
图18是根据本发明构思的第五实施方式的非易失性存储器件的透视图；
图19、图20和图23是图18的更详细的局部透视图；
图21和图22分别是示出图18的部分E181和图19的部分E191的局部截面图；
图24是根据本发明构思的第六实施方式的非易失性存储器件的透视图；
图25和图26分别是示出图24的部分E241和E242的局部截面图；
图27、图28、图29、图30、图31、图32、图33、图34、图35和图36是示出根据本发明构思的第七实施方式的非易失性存储器件的制造的一部分的透视图；
图37、图38和图39是截面图和透视图，示出根据本发明构思的第八实施方式的制造非易失性存储器件的操作；
图40和图41是截面图和透视图，分别示出根据本发明构思的第九实施方式的制造非易失性存储器件的操作；
图42、图43和图44是截面图和透视图，分别示出根据本发明构思的第十实施方式的制造非易失性存储器件的操作；
图45、图46、图47、图48、图49和图50是透视图，示出根据本发明构思的第十一实施方式的制造非易失性存储器件的操作；
图51、图52和图53是透视图，示出根据本发明构思的第十二实施方式的制造非易失性存储器件的操作；
图54是根据本发明构思的第十三实施方式的电子系统的方框图；以及
图55是根据本发明构思的第十四实施方式的电子系统的方框图。
具体实施方式
现在将参考附图更充分地描述各个实施方式，在附图中示出一些实施方式。然而，本发明构思可以以不同的形式实施且不应解释为限于这里阐释的实施方式。而是，提供这些实施方式使得本公开充分和完整，且向本领域的技术人员全面地传达本发明构思。在附图中，为了清晰，可以夸大层和区域的尺寸和相对尺寸。
将理解，当元件或层被称为在另一元件或层“上”、“连接到”另一元件或层或者与另一元件或层“耦接”时，它可以直接在所述另一元件或层上、直接连接所述另一元件或层或者直接与所述另一元件或层耦接，或可以存在中间的元件或层。相反，当元件被称为“直接”在其他元件或层“上”、“直接连接到”其它元件或层、或者“直接”与其它元件或层“耦接”时，则没有中间元件或层存在。相同的附图标记始终指示相同的元件。如这里所用的，术语“和/或”包括相关所列项目中的一个或更多的任何及所有组合。
将理解，虽然术语第一、第二、第三等可以在此处使用来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语仅用于区分一个元件、部件、区域、层或部分与其他元件、部件、区域、层或部分。因此，以下讨论的第一元件、第一部件、第一区域、第一层或第一部分可以被称为第二元件、第二部件、第二区域、第二层或第二部分，而不背离本发明构思的教导。
在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个元件或特征和其他(各)元件或(各)特征如图中所示的关系。将理解，空间相对术语旨在包含除了在图中所绘的方向之外装置在使用或操作中的不同取向。例如，如果在图中的装置被翻转，则被描述为在其他元件或特征的“下方”或“下面”的元件就应取向在所述其他元件或特征的“上方”。因此，术语“下方”可以包含下方和上方两个取向。装置可以以别的方式取向(旋转90度或其它取向)且相应地解释这里所使用的空间相对描述语。
这里所使用的术语仅是为了描述特定的实施方式的目的，且不旨在限制本发明构思。如这里所用的，单数形式也旨在包括复数形式，除非上下文清楚地指示另外的意思。还将理解，当在本说明书中使用时术语“包括”和/或“包含”说明所述的部件、整体、步骤、操作、元件和/或构件的存在，但不排除一个或多个其他部件、整体、步骤、操作、元件、构件和/或其组的存在或增加。
参考截面图在这里描述了实施方式，该截面图是理想化实施方式(和中间结构)的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，实施方式不应理解为限于这里所示的区域的特定形状，而是包括由于例如制造引起的形状的偏离。例如，示为矩形的注入区通常具有圆化或弯曲的特征和/或在其边缘具有注入浓度的梯度而不是从注入区到非注入区的二元变化。类似地，通过注入形成的埋入区可以在埋入区和通过其发生注入的表面之间的区域中产生一些注入。因此，图中示出的区域本质上是示意性的，且它们的形状不旨在示出装置的区域的实际形状且不旨在限制本发明构思的范围。
除非另有限定，否则这里使用的所有术语(包括技术术语和科学术语)具有在此的本发明构思所属技术领域的普通技术人员通常理解的意思。还将理解，例如那些在通用词典中定义的术语应该被解释为具有与相关技术语境中一致的意思，且不应理解为理想化或过度形式化的意思，除非明确地如此限定。
实施方式1
图1是示出根据本发明构思的第一实施方式的非易失性存储器件的透视图，图2、图5、图6和图7是详细地示出图1的部分的局部透视图，图3和图4分别是示出图1的部分E11和E12的局部截面图，图8是示出根据本发明构思的第一实施方式的非易失性存储器件的变形构造的透视图。
参考图1，位线15和隔离层13可以提供在半导体基板11上。位线15和隔离层13可以用缓冲氧化物层19覆盖。绝缘层21至25和字线61至64可以交替且重复地堆叠在缓冲氧化物层19上。位柱41可以穿过绝缘层21至25、字线61至64和缓冲氧化物层19连接到位线15。存储单元可以设置在字线61至64与位柱41之间。每个存储单元可以包括界面层51、金属硅化物层53、电极55和电阻可变元件57。
每个位柱41可以包括掺杂有第一浓度的杂质的半导体层。例如，每个位柱41可以是N型多晶硅层或P型多晶硅层。在关于图1讨论的实施方式中，位柱41将被描述为N型多晶硅层。
界面层51可以包括本征半导体层和/或具有低于第一浓度的第二浓度的杂质的半导体层。例如，界面层51可以包括选择外延生长(SEG)层、Si层、SiGe层和/或SiC层。
金属硅化物层53可以包括TiSi层、ZrSi层、CoSi层、WSi层、NiSi层、PdSi层、PtSi层、HfSi层和/或MoSi层。
电极55可以是具有金属元素的金属氧化物层，该金属元素也包含在金属硅化物层53中。例如，电极55可以包括TiSiO层、TiO层、ZrO层、CoO层、WO层、NiO层、PdO层和/或PtO层。在一些实施方式中，电极55可以包括CuO层、铟锌氧化物(IZO)层、和/或铟锡氧化物(ITO)层。
电阻可变元件57可以包括过渡金属氧化物(TMO)层、相变材料层、固体电解质层和/或聚合物层。例如，电阻可变元件57可以是TiO层、TaO层、NiO层、ZrO层和/或HfO层。
字线61至64可以是在低温形成的低温导电层，该低温低于电阻可变元件57的临界退化温度(critical degradation temperature)。例如，每条字线61至64可以包括Ru层和/或W层。
电阻可变元件57根据电信号的施加可以具有高电阻率或低电阻率。例如，当电阻可变元件57是诸如TiO层、TaO层、NiO层、ZrO层和/或HfO层的TMO层时，电阻可变元件57可以在复位状态具有高电阻率。在写电流流入电阻可变元件57之后，电阻可变元件57可以为电流提供路径，因此可以具有低电阻率。当低于写电流的读电流流入电阻可变元件57时，电阻可变元件57可以保持低电阻率。在高于写电流的复位电流流入电阻可变元件57之后，电阻可变元件57可以具有高电阻率。
参考图2，位线15可以彼此平行。字线61至64可以与位线15交叉。字线61至64可以沿关于基板11的表面垂直的方向依次堆叠。位柱41可以穿过字线61至64连接到位线15。
参考图3和图4，第一存储单元MC1可以提供在位柱41与第一字线61之间，第二存储单元MC2可以提供在位柱41与第二字线62之间。第一存储单元MC1可以包括第一电阻可变元件R157A和第一肖特基二极管SD1，第二存储单元MC2可以包括第二电阻可变元件R257B和第二肖特基二极管SD2。
第一肖特基二极管SD1可以串联连接到第一电阻可变元件R157A。第一肖特基二极管SD1可以包括被选择的一个位柱41的第一部分41A、在第一部分41A上的第一界面层51A、和在第一界面层51A上的第一金属硅化物层53A。第一电极55A可以设置在第一电阻可变元件R157A与第一金属硅化物层53A之间。第一字线61、第一电阻可变元件R157A、第一电极55A、第一金属硅化物层53A和第一界面层51A可以设置在第一绝缘层21与第二绝缘层22之间。
第一肖特基二极管SD1可以响应于在被选择的一个位柱41与第一字线61之间施加的电势差而操作。第一肖特基二极管SD1可以用作开关器件。第一界面层51A可以用于减小第一金属硅化物层53A与第一部分41A之间的漏电流。换言之，由于第一界面层51A，第一肖特基二极管SD1的漏电流与常规结构相比可以减小。
第二肖特基二极管SD2可以串联连接到第二可变电阻元件R257B。第二肖特基二极管SD2可以包括从位柱41中选择的一个位柱的第二部分41B、在第二部分41B上的第二界面层51B、和在第二界面层51B上的第二金属硅化物层53B。第二电极55B可以设置在第二电阻可变元件R257B与第二金属硅化物层53B之间。第二字线62、第二电阻可变元件R257B、第二电极55B、第二金属硅化物层53B和第二界面层51B可以设置在第二绝缘层22与第三绝缘层23之间。
第一界面层52A和第二界面层51B可以具有相同的厚度，第一金属硅化物层53A和第二金属硅化物层53B可以具有相同的厚度，第一电极55A和第二电极55B可以具有相同的厚度。第一电阻可变元件R157A和第二电阻可变元件R257B可以具有相同的厚度。因此，第一存储单元MC1和第二存储单元MC2可以具有实质相同的电特性。换言之，在半导体基板11上的多个存储单元MC1和MC2可以提供实质一致的电特性。
参考图1和图5，位柱41可以关于半导体基板11的表面垂直。位柱41可以具有形成在其侧壁中的凹陷区域41R。参考图1，凹陷区域41R可以在绝缘层21至25之间自对准。
参考图1和图6，界面层51可以填充凹陷区域41R并在绝缘层21至25之间延伸。金属硅化物层53可以设置在界面层51上。如图1所示，界面层51和金属硅化物层53可以被限制在绝缘层21至25中相应的相邻绝缘层之间。金属硅化物层53可以与相应的界面层51自对准。
参考图1和图7，电阻可变元件57可以设置在字线61至64与位柱41之间。此外，电阻可变元件57可以延伸以覆盖相应的字线61至64的顶表面和底表面。
参考图8，位柱41可以关于半导体基板11的表面垂直地设置在第一绝缘层21上。间隙填充绝缘层73可以提供在字线61至64之间。位线79可以设置在第五绝缘层25与间隙填充绝缘层73上。位线79可以连接到位柱41。
实施方式2
图9是示出根据本发明构思的第二实施方式的非易失性存储器件的透视图，图10和图11分别是示出图9的部分E91和E92的局部截面图。
参考图9，可以提供围绕位柱42的侧壁的界面层71。位柱42可以包括掺杂有第一浓度的杂质的半导体层。例如，位柱42可以是N型多晶硅层或P型多晶硅层。界面层71可以是本征半导体层或掺杂有低于第一浓度的第二浓度的杂质的半导体层。例如，界面层71可以是未掺杂的多晶硅层。
参考图10和图11，第一存储单元MC1可以提供在位柱42与第一字线61之间，第二存储单元MC2可以提供在位柱42与第二字线62之间。第一存储单元MC1可以包括第一电阻可变元件R157A和第一肖特基二极管SD1，第二存储单元MC2可以包括第二电阻可变元件R257B和第二肖特基二极管SD2。
第一肖特基二极管SD1可以包括位柱42的第一部分42A、在第一部分42A上的第一界面层部分71A、和在第一界面层部分71A上的第一金属硅化物层53A。第一电极55A可以设置在第一电阻可变元件R157A与第一金属硅化物层53A之间。第一字线61、第一电阻可变元件R157A、第一电极55A和第一金属硅化物层53A可以设置在第一绝缘层21与第二绝缘层22之间。第一金属硅化物层53A可以被限制在第一绝缘层21与第二绝缘层22之间。
第二肖特基二极管SD2可以包括位柱42的第二部分42B、在第二部分42B上的第二界面层部分71B、和在第二界面层部分71B上的第二金属硅化物层53B。第二电极55B可以设置在第二电阻可变元件R257B与第二金属硅化物层53B之间。第二字线62、第二电阻可变元件R257B、第二电极55B和第二金属硅化物层53B可以设置在第二绝缘层22与第三绝缘层23之间。
实施方式3
图12是示出根据本发明构思的第三实施方式的非易失性存储器件的透视图，图13和图14分别是示出图12的部分E121和E122的局部截面图。
参考图12，每个位柱45可以包括金属柱44和围绕金属柱44的位半导体层43。金属柱44可以是具有相对高电导率的金属或金属化合物/合金层，诸如TiN层。每个位半导体层43可以包括掺杂有第一浓度的杂质的半导体层。例如，每个位半导体层43可以是N型多晶硅层或P型多晶硅层。
参考图13和图14，第一存储单元MC1可以提供在位柱45与第一字线61之间，第二存储单元MC2可以提供在位柱45与第二字线62之间。第一存储单元MC1可以包括第一电阻可变元件R157A和第一肖特基二极管SD1，第二存储单元MC2可以包括第二电阻可变元件R257B和第二肖特基二极管SD2。
第一肖特基二极管SD1可以包括位半导体层43的第一部分43A、在第一部分43A上的第一界面层51A、和在第一界面层51A上的第一金属硅化物层53A。第一电极55A可以设置在第一电阻可变元件R157A与第一金属硅化物层53A之间。第一字线61、第一电阻可变元件R157A、第一电极55A、第一金属硅化物层53A、和第一界面层51A可以设置在第一绝缘层21与第二绝缘层22之间。第一金属硅化物层53A和第一界面层51A可以被限制在第一绝缘层21与第二绝缘层22之间。
第二肖特基二极管SD2可以包括位半导体层42的第二部分43B、在第二部分43B上的第二界面层51B、和在第二界面层51B上的第二金属硅化物层53B。第二电极55B可以设置在第二电阻可变元件R257B与第二金属硅化物层53B之间。第二字线62、第二电阻可变元件R257B、第二电极55B、第二金属硅化物层53B、和第二界面层51B可以设置在第二绝缘层22与第三绝缘层23之间。
实施方式4
图15是示出根据本发明构思的第四实施方式的非易失性存储器件的透视图，图16和图17分别是示出图15的部分E151和E152的局部截面图。
参考图15，每个位柱45可以包括金属柱44和围绕金属柱44的位半导体层43。还可以提供围绕位柱45的侧壁的界面层71。每个位半导体层43可以插设在相应的金属柱44与界面层71之间。
每个金属柱44可以是具有相对高的电导率的金属层，例如TiN层。每个位半导体层43可以包括掺杂有第一浓度的杂质的半导体层。例如，每个位半导体层43可以是N型多晶硅层或P型多晶硅层。每个界面层71可以是本征半导体或掺杂有低于第一浓度的第二浓度的杂质的半导体层。例如，每个界面层71可以是未掺杂的多晶硅层。每个金属柱44可以包括金属硅化物层。此外，在每个金属柱44与位半导体层43之间可以包括分离的金属硅化物，虽然这里为了降低附图的复杂度而被省略了。
参考图16和图17，第一存储单元MC1可以提供在位柱45与第一字线61之间，第二存储单元MC2可以提供在位柱45与第二字线62之间。第一存储单元MC1可以包括第一电阻可变元件R157A和第一肖特基二极管SD1，第二存储单元MC2可以包括第二电阻可变元件R257B和第二肖特基二极管SD2。
第一肖特基二极管SD1可以包括位半导体层43的第一部分43A、在第一部分43A上的第一界面层部分71A、和在第一界面层部分71A上的第一金属硅化物层53A。第一电极55A可以设置在第一电阻可变元件R157A与第一金属硅化物层53A之间。第一字线61、第一电阻可变元件R157A、第一电极55A、和第一金属硅化物层53A可以设置在第一绝缘层21与第二绝缘层22之间。第一金属硅化物层53A可以被限制在第一绝缘层21与第二绝缘层22之间。
第二肖特基二极管SD2可以包括位半导体层43的第二部分43B、在第二部分43B上的第二界面层部分71B、和在第二界面层部分71B上的第二金属硅化物层53B。第二电极55B可以设置在第二电阻可变元件R257B与第二金属硅化物层53B之间。第二字线62、第二电阻可变元件R257B、第二电极55B、和第二金属硅化物层53B可以设置在第二绝缘层22与第三绝缘层23之间。
实施方式5
图18是根据本发明构思的第五实施方式的非易失性存储器件的透视图，图19、图20和图23是图18的局部透视图，图21和图22是示出图18的部分E181和图19的部分E191的局部截面图。
参考图18和图19，位线15和隔离层13可以提供在半导体基板11上。位线15和隔离层13可以用缓冲氧化物层19覆盖。缓冲氧化物层19可以用第一绝缘层21覆盖。绝缘阻挡层(barrier)82可以提供在第一绝缘层21上。字线61至64和第二至第五绝缘层22至25可以交替且重复地堆叠在第一绝缘层21上。第二至第五绝缘层22至25可以与绝缘阻挡层82的侧壁接触。字线61至64可以与绝缘阻挡层82的侧壁相邻。
位柱81可以穿过绝缘阻挡层82和第一绝缘层21连接到位线15。位柱81可以交叉相应的绝缘阻挡层82。替代地，位柱81可以垂直地经过绝缘阻挡层82或穿过(cut)绝缘阻挡层82。换言之，位柱81可以划分绝缘阻挡层82。位柱81可以接触第一至第五绝缘层21至25的侧壁，并面对字线61至64的侧壁。
存储单元可以设置在字线61至64与位柱81之间。每个存储单元可以包括界面层51、金属硅化物层53、电极55和电阻可变元件57。
参考图18和图20，绝缘阻挡层82可以包括第一侧壁82A和第二侧壁82B。第二至第五绝缘层22至25可以接触第一和第二侧壁82A和82B。位柱81可以交叉和/或穿过绝缘阻挡层82。字线61和64可以面对位柱81。
参考图18、图20和图21，为了描述的方便，在字线61至64中，将定义第一字线61A、第二字线62A、第三字线61B和第四字线62B，在绝缘层21至25中，将定义第一绝缘层21、第二绝缘层22A、第三绝缘层23A、第四绝缘层22B和第五绝缘层23B。与第一侧壁82A相邻的第一字线61A可以设置在第一绝缘层21上。与第一侧壁82A接触的第二绝缘层22A可以设置在第一字线61A上。与第一侧壁82A相邻的第二字线62A可以设置在第二绝缘层22A上。与第一侧壁82A接触的第三绝缘层23A可以设置在第二字线62A上。与第二侧壁82B相邻的第三字线61B可以设置在第一绝缘层21上。与第二侧壁82B接触的第四绝缘层22B可以设置在第三字线61B上。与第二侧壁82B相邻的第四字线62B可以设置在第四绝缘层22B上。与第二侧壁82B接触的第五绝缘层23B可以设置在第四字线62B上。
第一存储单元MC1可以提供在位柱81与第一字线61A之间，第二存储单元MC2可以提供在位柱81与第二字线62A之间，第三存储单元MC3可以提供在位柱81与第三字线61B之间，第四存储单元MC4可以提供在位柱81与第四字线62B之间。第一存储单元MC1可以包括第一电阻可变元件R157A和第一肖特基二极管SD1，第二存储单元MC2可以包括第二电阻可变元件R257B和第二肖特基二极管SD2，第三存储单元MC3可以包括第三电阻可变元件R357C和第三肖特基二极管SD3，第四存储单元MC4可以包括第四电阻可变元件R457D和第四肖特基二极管SD4。
第一肖特基二极管SD1可以包括位柱81的第一部分81A、在第一部分81A上的第一界面层51A、和在第一界面层51A上的第一金属硅化物层53A。第一电极55A可以设置在第一电阻可变元件R157A与第一金属硅化物层53A之间。第一字线61A、第一电阻可变元件R157A、第一电极55A、第一金属硅化物层53A、和第一界面层51A可以设置在第一绝缘层21与第二绝缘层22A之间。第二肖特基二极管SD2可以包括位柱81的第二部分81B、在第二部分81B上的第二界面层51B、和在第二界面层51B上的第二金属硅化物层53B。第二电极55B可以设置在第二电阻可变元件R257B与第二金属硅化物层53B之间。第二字线62A、第二电阻可变元件R257B、第二电极55B、第二金属硅化物层53B和第二界面层51B可以设置在第二绝缘层22A与第三绝缘层23A之间。
第三肖特基二极管SD3可以包括位柱81的第三部分81C、在第三部分81C上的第三界面层51C、和在第三界面层51C上的第三金属硅化物层53C。第三电极55C可以设置在第三电阻可变元件R357C与第三金属硅化物层53C之间。第三字线61B、第三电阻可变元件R357C、第三电极55C、第三金属硅化物层53C、和第三界面层51C可以设置在第一绝缘层21与第四绝缘层22B之间。第四肖特基二极管SD4可以包括位柱81的第四部分81D、在第四部分81D上的第四界面层51D、和在第四界面层51D上的第四金属硅化物层53D。第四电极55D可以设置在第四电阻可变元件R457D与第四金属硅化物层53D之间。第四字线62B、第四电阻可变元件R457D、第四电极55D、第四金属硅化物层53D、和第四界面层51D可以设置在第四绝缘层22B与第五绝缘层23B之间。
参考图19和图22，为了描述的方便，在字线61至64中，将定义第五字线63A、第六字线64A、第七字线63B和第八字线64B，在绝缘层21至25中，将定义第三绝缘层23A、第五绝缘层23B、第六绝缘层24A、第七绝缘层25A、第八绝缘层24B和第九绝缘层25B。第三绝缘层23A、第六绝缘层24A和第七绝缘层25A可以与第一侧壁82A接触，第五字线63A和第六字线64A可以与第一侧壁82A相邻。第五绝缘层23B、第八绝缘层24B和第九绝缘层25B可以与第二侧壁82B接触，第七字线63B和第八字线64B可以与第二侧壁82B相邻。
参考图18和图23，绝缘阻挡层82可以提供在第一绝缘层21上。位柱81可以穿过第一绝缘层21和绝缘阻挡层82连接到位线15。位柱81可以具有比绝缘阻挡层82大的宽度。位柱81可以突出在绝缘阻挡层82的侧壁之外。位柱81可以包括凹陷区域81R。凹陷区域81R可以在绝缘层21至25之间自对准。
实施方式6
图24是示出根据本发明构思的第六实施方式的非易失性存储器件的透视图，图25和图26分别是示出图24的部分E241和E242的局部截面图。
参考图24，缓冲氧化物层19可以堆叠在半导体基板11上。绝缘层21至25和字线86至89可以交替地且重复地堆叠在缓冲氧化物层19上。位柱85可以关于半导体基板11的表面垂直地设置在第一绝缘层21上。间隙填充绝缘层73可以提供在字线86至89之间。位线79可以设置在第五绝缘层25和间隙填充绝缘层73上。位线79可以连接到位柱85。存储单元可以设置在字线86至89与位柱85之间。每个存储单元可以包括界面层91、金属硅化物层93、电极95和电阻可变元件97。电阻可变元件97可以围绕位柱85的侧壁。
每条字线86至89可以包括掺杂有第一浓度的杂质的半导体层。例如每条字线86至89可以是N型多晶硅层或P型多晶硅层。在关于图24讨论的实施方式中，字线86至89将被描述为N型多晶硅层。每个界面层91可以是本征半导体层或掺杂有低于第一浓度的第二浓度的杂质的半导体层。例如，每个界面层91可以包括选择外延生长(SEG)层、Si层、SiGe层和/或SiC层。每个电阻可变元件97可以包括TMO层、相变材料层、固体电解质层和/或聚合物层。例如，每个电阻可变元件97可以是TiO层、TaO层、NiO层、ZrO层和/或HfO层。位柱85可以是在低温形成的低温导电层，该低温低于电阻可变元件97的临界退化温度。例如，位柱85可以包括Ru层或W层。
参考图25和图26，第一存储单元MC1可以提供在位柱85与第一字线86之间，第二存储单元MC2可以提供在位柱85与第二字线87之间。第一存储单元MC1可以包括第一电阻可变元件R197A和第一肖特基二极管SD1，第二存储单元MC2可以包括第二电阻可变元件R297B和第二肖特基二极管SD2。
第一肖特基二极管SD1可以串联连接到第一电阻可变元件R197A。第一肖特基二极管SD1可以包括第一字线86的一部分、在第一字线86上的第一界面层91A、和在第一界面层91A上的第一金属硅化物层93A。第一电极95A可以设置在第一电阻可变元件R197A与第一金属硅化物层93A之间。第一字线86、第一界面层91A、第一金属硅化物层93A和第一电极95A可以设置在第一绝缘层21与第二绝缘层22之间。
第二肖特基二极管SD2可以串联连接到第二可变电阻元件R297B。第二肖特基二极管SD2可以包括第二字线87的一部分、在第二字线87上的第二界面层91B、和在第二界面层91B上的第二金属硅化物层93B。第二电极95B可以设置在第二电阻可变元件R297B与第二金属硅化物层93B之间。第二字线87、第二界面层91B、第二金属硅化物层93B和第二电极95B可以设置在第二绝缘层22与第三绝缘层23之间。
实施方式7
图27至图36是示出根据本发明构思的第七实施方式的制造非易失性存储器件的操作的透视图。
参考图27，定义有源区域(或多个有源区域)12的隔离层13可以形成在半导体基板11的预定区域(或多个预定区域)中。位线(或多条位线)15可以形成在有源区域(或多个有源区域)12中。多条位线15可以在半导体基板11的一个表面上平行地形成。
半导体基板11可以是硅晶片或绝缘体上硅(SOI)晶片。例如，半导体基板11可以是掺杂有P型杂质的单晶硅晶片。隔离层13可以使用浅沟槽隔离(S TI)技术形成。隔离层13可以包括绝缘层，诸如硅氧化物层、硅氮化物层、硅氮氧化物层或其组合。位线15可以通过注入N型杂质到有源区域12中而形成。
在一些其他实施方式中，每条位线15可以包括金属层或金属硅化物层。此外，每条位线15可以形成在半导体基板11上的绝缘层(未示出)中。
参考图28，缓冲氧化物层19可以形成在具有位线15的半导体基板11上。缓冲氧化物层19可以覆盖位线15和隔离层13。缓冲氧化物层19可以是通过化学气相沉积(CVD)技术形成的硅氧化物层。
绝缘层21至25和牺牲层31至35可以交替地且重复地形成在缓冲氧化物层19上。牺牲层31至35可以是关于绝缘层21至25具有蚀刻选择性的材料层。例如，绝缘层21至25可以是诸如硅氮化物层的氮化物层。在此情形下，牺牲层31至35可以是硅氧化物层。
第一绝缘层21可以使用CVD技术形成在缓冲氧化物层19上。第一牺牲层31可以形成在第一绝缘层21上。第二绝缘层22可以形成在第一牺牲层31上。第二牺牲层32可以形成在第二绝缘层22上。第三绝缘层23可以形成在第二牺牲层32上。第三牺牲层33可以形成在第三绝缘层23上。第四绝缘层24可以形成在第三牺牲层33上。第四牺牲层34可以形成在第四绝缘层24上。第五绝缘层25可以形成在第四牺牲层34上。第五牺牲层35可以形成在第五绝缘层25上。
参考图29，可以形成位接触孔41H，该位接触孔41H穿过牺牲层31至35、绝缘层21至25和缓冲氧化物层19暴露相应的位线15。多个位接触孔41H可以沿着位线15以规则间距形成。每个位接触孔41H可以关于半导体基板11的表面垂直。每个位接触孔41H可以以各种形状形成，诸如其中上宽度大于下宽度的倒梯形。然而，为了描述的方便，上宽度和下宽度将被示出/描述为相同。
参考图30，可以形成填充位接触孔41H的位柱BP 41。位柱41可以使用薄膜形成工艺和化学机械抛光(CMP)工艺形成。第五牺牲层35可以在位柱41的形成期间被去除，因此可以暴露第五绝缘层25的顶表面。每个位柱41可以包括掺杂有第一浓度的杂质的半导体层。例如，每个位柱41可以是N型多晶硅层或P型多晶硅柱。
参考图31，第二至第五绝缘层22至25和第一至第四牺牲层31至34可以被图案化，由此形成第一凹槽48G。第一凹槽48G可以交叉位线15。多个第一凹槽48G可以平行。第一至第四牺牲层31至34可以通过第一凹槽48G的侧壁被暴露。
参考图5和图32，第一至第四牺牲层31至34可以被去除，由此形成开口31G至34G。开口31G至34G可以使用各向同性蚀刻工艺形成在绝缘层21至25之间。位柱41的部分侧壁可以在开口31G至34G中被暴露。
位柱41的侧壁的被暴露部分可以在开口31G至34G形成期间被部分地蚀刻。在此情形下，如图5所示，凹陷区域41R可以形成在位柱41的侧壁中。凹陷区域41R可以与开口31G至34G自对准。换言之，凹陷区域41R可以形成在绝缘层21至25中的相邻绝缘层之间。
参考图33，界面层51可以形成在位柱41的侧壁上。每个界面层51可以由SEG层形成。每个界面层51可以是本征半导体层。界面层51可以填充凹陷区域41R。界面层51可以与开口31G至34G自对准。此外，界面层51可以在绝缘层21至25中的相邻绝缘层之间延伸。
在一些实施方式中，界面层51可以由掺杂有低于第一浓度的第二浓度的杂质的半导体层形成。每个界面层51可以包括SEG层、Si层、SiGe层和/或SiC层。
参考图6和图34，金属硅化物层53可以形成在界面层51上。每个金属硅化物层53可以沿着相应的界面层51的表面形成。金属硅化物层53可以被限制于相应的开口31G至34G。金属硅化物层53、界面层51和位柱41可以提供相应的肖特基二极管。每个金属硅化物层53可以包括TiSi层、ZrSi层、CoSi层、WSi层、NiSi层、PdSi层、PtSi层、HfSi层和/或MoSi层。
参考图7和图35，电极55和电阻可变元件57可以形成在金属硅化物层53上。电阻可变元件/层57可以共形地覆盖绝缘层21至25的被暴露表面和电极55的被暴露表面。电阻可变元件57可以包括TMO层、相变材料层、固体电解质层或聚合物层。例如，电阻可变元件/层57可以是TiO层、TaO层、NiO层、ZrO层和/或HfO层。
在电阻可变元件/层57形成期间，电极55可以通过氧化金属硅化物层53中的金属而形成。每个电极55可以形成在相应的金属硅化物层53与电阻可变元件/层57之间。在此情形下，每个电极55可以与相应的金属硅化物层53自对准。每个电极55可以包括TiSiO层、TiO层、ZrO层、CoO层、WO层、NiO层、PdO层和/或PtO层。在一些实施方式中，每个电极55可以通过沉积CuO层、IZO层、和/或ITO层而形成。
参考图36，字导电层(或多个字导电层)60L可以完全填充开口31G至34G和第一凹槽48G。字导电层(或多个字导电层)60L可以是在低温形成的低温导电层(或多个低温导电层)，该低温低于电阻可变元件57的临界退化温度。字导电层60L(或多个字导电层)可以包括Ru层(或多个Ru层)和/或W层(或多个W层)。
例如，电阻可变元件57的临界退化温度可以是450℃。当被暴露于高于临界退化温度的温度时，电阻可变元件57的电特性可能退化。因此，字导电层60L可以使用在室温执行的物理气相沉积(PVD)技术或者在400℃或以下执行的化学气相沉积(CVD)技术形成。
再次参考图1，字导电层60L可以被图案化，由此形成字线61至64和第二凹槽60G。在图案化字导电层60L期间，部分电阻可变元件/层57可以部分地去除并且部分地保留在绝缘层21至25之间。
实施方式8
图37至图39是截面图和透视图，其示出了根据本发明构思的第八实施方式的制造非易失性存储器件的操作。
参考图37，缓冲氧化物层19可以形成在具有位线15的半导体基板11上。绝缘层21至25和牺牲层31至35可以交替地且重复地形成在缓冲氧化物层19上。位接触孔41H可以被形成为穿过牺牲层31至35、绝缘层21至25和缓冲氧化物层19暴露位线15。
界面层71可以形成在位接触孔41H的侧壁上。
参考图38，位半导体层42L可以完全填充位接触孔41H地形成。位半导体层42L可以包括掺杂有第一浓度的杂质的半导体层。例如，位半导体层42L可以是N型多晶硅层或P型多晶硅层。
参考图39，位柱42可以使用平坦化工艺形成。界面层71可以围绕位柱42的侧壁。每个界面层71可以是本征半导体层或掺杂有低于第一浓度的第二浓度的杂质的半导体层。例如，每个界面层71可以是未掺杂的多晶硅层。
之后，可以在后续工艺中形成类似于如图9所示的非易失性存储器件。
实施方式9
图40至图41分别是截面图和透视图，其示出根据本发明构思的第九实施方式的制造非易失性存储器件的操作。
参考图40，缓冲氧化物层19可以形成在具有位线(或多条位线)15的半导体基板11上。绝缘层21至25和牺牲层31至35可以交替地且重复地形成在缓冲氧化物层19上。位接触孔41H可以形成为穿过牺牲层31至35、绝缘层21至25和缓冲氧化物层19暴露位(或多条位线)线15。
位半导体层43可以形成在位接触孔41H的侧壁上。可以形成填充位接触孔41H的位金属层44L。位半导体层43可以包括掺杂有第一浓度的杂质的半导体层。例如，每个位半导体层43可以是N型多晶硅层或P型多晶硅层。位金属层44L可以是提供相对高的电导率的金属层，诸如TiN层。
参考图41，金属柱44可以使用平坦化工艺形成。每个金属柱44和围绕金属柱44的相应的位半导体层43可以提供位柱45。
之后，可以在后续工艺中形成类似于图12所示的非易失性存储器件。
实施方式10
图42至图44是截面图和透视图，其示出根据本发明构思的第十实施方式的制造非易失性存储器件的操作。
参考图42和图43，缓冲氧化物层19可以形成在具有位线(或多条位线)15的半导体基板11上。绝缘层21至25和牺牲层31至35可以交替地且重复地形成在缓冲氧化物层19上。可以形成穿过牺牲层31至35、绝缘层21至25和缓冲氧化物层19暴露位线(或多条位线)15的位接触孔41H。
界面层71可以形成在位接触孔41H的侧壁上。位半导体层43可以形成在界面层71上。位半导体层43可以包括掺杂有第一浓度的杂质的半导体层。每个界面层71可以是本征半导体或掺杂有低于第一浓度的第二浓度的杂质的半导体层。可以形成完全填充位接触孔41H的位金属层44L。
参考图44，金属柱44可以使用平坦化工艺形成。每个金属柱44和围绕金属柱44的位半导体层43可以提供位柱45。每个界面层71可以围绕相应的位柱45的侧壁。
之后，可以在后续工艺中形成类似于如图15所示的非易失性存储器件。
实施方式11
图45至图50是示出根据本发明构思的第十一实施方式的制造非易失性存储器件的操作的透视图。
参考图45和图46，缓冲氧化物层19可以形成在具有位线(或多条位线)15的半导体基板11上。绝缘层21至25和牺牲层31至35可以交替地且重复地形成在缓冲氧化物层19上。牺牲层31至35和第二至第五绝缘层22至25可以被图案化，由此形成第一凹槽82G。可以形成填充第一凹槽82G的绝缘阻挡层82。绝缘阻挡层82可以是关于牺牲层31至35具有蚀刻选择性的绝缘层。
参考图47和图48，可以形成穿过绝缘阻挡层82、牺牲层31至35、绝缘层21至25和缓冲氧化物层19暴露相应的位线15的位接触孔82H。可以形成填充位接触孔82H的位柱81。每个位柱81可以包括掺杂有第一浓度的杂质的半导体层。第五牺牲层35可以在位柱81的形成期间被去除。例如，位柱层可以形成在第五牺牲层35上和位接触孔82H中，位柱层可以被平坦化以形成分离的位柱81，由此去除第五牺牲层35。
参考图49和图50，第二至第五绝缘层22至25和第一至第四牺牲层31至34可以被图案化，由此形成第二凹槽48G。第一至第四牺牲层31至34的侧壁可以被第二凹槽48G暴露。第一至第四牺牲层31至34可以被去除，由此形成开口31G至34G。位柱81的侧壁可以在开口31G至34G中被暴露。
之后，可以在后续工艺中形成类似于如图18所示的非易失性存储器件。
实施方式12
图51至图53是示出根据本发明构思的第十二实施方式的制造非易失性存储器件的操作的透视图。
参考图51至图52，缓冲氧化物层19可以形成在半导体基板11上。绝缘层21至25和字导电层86L至89L可以交替地且重复地形成在缓冲氧化物层19上。字导电层86L至89L和第二至第五绝缘层22至25可以被图案化，由此形成位接触孔85H。字导电层86L至89L的侧壁可以被位接触孔85H暴露。
每个字导电层86L至89L可以包括掺杂有第一浓度的杂质的半导体层。例如，字导电层86L至89L可以是N型多晶硅层或P型多晶硅层。绝缘层21至25可以是关于字导电层86L至89L具有蚀刻选择性的绝缘层。
字导电层86L至89L可以使用各向同性蚀刻工艺被部分地去除，由此形成凹陷(recess)86G至89G。凹陷86G至89G可以形成在绝缘层21至25之间。字导电层86L至89L的侧壁可以在凹陷86G至89G中被暴露。
参考图53，界面层91可以形成在凹陷86G至89G中。界面层91可以与相应的字导电层86L至89L的侧壁接触。金属硅化物层93可以形成在界面层91上。电极95和电阻可变元件97可以形成在金属硅化物层93上。电阻可变元件97可以覆盖位接触孔85H的侧壁。
之外，可以在后续工艺中形成类似于图24中示出的非易失性存储器件。
实施方式13
图54是根据本发明构思的第十三实施方式的电子系统的方框图。电子系统可以是数据存储装置诸如固态盘(SSD)1011。
参考图54，SSD 1011可以包括接口1013、控制器1015、非易失性存储器1018和缓冲存储器1019。非易失性存储器1018可以包括类似于以上参考图1至图53描述的半导体器件。例如，非易失性存储器1018可以包括具有类似于图1的构造的存储单元。
SSD 1011是用于存储数据的半导体器件。SSD 1011可以提供与硬盘驱动(HDD)相比增加的速度、降低的机械延迟、降低的故障率、降低的热量、降低的噪声和/或降低的重量和/或降低的尺寸。SSD 1011可以用在收音机、电话、智能电话、笔记本PC、桌上型PC、MP3播放器和/或便携存储装置。
控制器1015可以形成为与接口1013相邻并电连接到接口1013。控制器1015可以是包括存储控制器和缓冲控制器的微处理器。非易失性存储器1018可以形成为与控制器1015相邻并电连接到控制器1015。SSD 1011的数据存储容量可以由非易失性存储器1018提供。缓冲存储器1019可以形成为与控制器1015相邻并电连接到控制器1015。
接口1013可以连接到主机1002，并可以用于发送和接收诸如数据的电信号。例如，接口1013可以是使用诸如串行高级技术附件(SATA)、集成驱动电子设备(IDE)、小型计算机系统接口(SCSI)和/其组合的规范的器件。非易失性存储器1018可以经由控制器1015连接到接口1013。非易失性存储器1018可以用于存储从接口1013接收的数据。即使SSD 1011的电源供应被中断，存储在非易失性存储器1018中的数据也能够被保持。
缓冲存储器1019可以包括易失性存储器。易失性存储器可以为动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)。缓冲存储器1019可以显示出比非易失性存储器1018相对更快的操作速度。
接口1013的数据处理速度可以比非易失性存储器1018的操作速度相对更快。这里，缓冲存储器1019可以用于临时存储数据。通过接口1013接收的数据可以经由控制器1015被临时存储在缓冲存储器1019中，并以非易失性存储器1018的数据写速度被永久存储在非易失性存储器1018中。存储在非易失性存储器1018中的数据中的被频繁使用的数据可以先被读取然后被临时存储在缓冲存储器1019中。换言之，缓冲存储器1019可以用于提高SSD 1011的有效操作速度和/或减小错误率。
实施方式14
图55是根据本发明构思的第十四实施方式的电子系统的方框图。
参考图55，类似于参考图1至图53描述的半导体器件可以应用于电子系统2100。电子系统2100可以包括主体2110、微处理器单元2120、功率单元2130、功能单元2140和显示控制器单元2150。主体2110可以是提供/形成在印刷电路板(PCB)上的母板。微处理器单元2120、功率单元2130、功能单元2140和显示控制器单元2150可以被安装在主体2110中。显示单元2160可以设置在主体2110之内或之外。例如，显示单元2160可以设置在主体2110的表面上以显示被显示控制器单元2150处理过的图像。
功率单元2130可以用于分配预定的电压到微处理器单元2120、功能单元2140和显示控制器单元2150，该预定的电压可以从外部电池(未示出)提供然后根据所需的电压电平被分流。微处理器单元2120可以从功率单元2130接收电压，并控制功能单元2140和显示单元2160。功能单元2140可以执行电子系统2100的各种功能。例如，如果电子系统2100是移动电话，则功能单元2140可以包括能够执行移动功能(诸如：拨号)的各种部件；向显示单元2160提供图像输出；和通过与外部装置2170通信而向扬声器提供声音输出。当照相机被一起安装在电子系统2100内时，功能单元2140可以用作照相机图像处理器。
在一些实施方式中，当电子系统2100连接到存储卡以提高容量时，功能单元2140可以包括存储卡控制器。功能单元2140可以通过有线或无线通信单元2180发送信号到外部装置2170和/或从外部装置2170接收信号。此外，如果电子系统2100使用通用串行总线(USB)以扩展其功能，则功能单元2140可以用作接口控制器。
类似于参考图1至图53描述的半导体器件可以应用到微处理器单元2120和/或功能单元2140中的至少一个。例如，功能单元2140可以包括具有类似于图1所示的构造的存储单元。在此情形下，位线(图1的15)和字线(图1的61、62、63和64)可以经由主体2110电连接到微处理器单元2120。
根据本发明构思，字线可以依次堆叠在基板上，垂直于基板的位柱可以穿过字线延伸，存储单元可以提供在位柱与字线之间。每个存储单元可以包括电阻可变元件和肖特基二极管。肖特基二极管可以包括界面层和在界面层上的金属硅化物层。界面层可以是本征半导体层或掺杂有相对低浓度的杂质的半导体层。与常规结构相比，肖特基二极管由于存在界面层而可以具有降低的漏电流。此外，字线可以是在低于电阻可变元件的临界退化温度的低沉积温度下形成的低温导电层。换言之，在字线的形成期间，可以减少和/或防止电阻可变元件的退化。结果，可以实现提供增加的集成和/或改善的操作特性的非易失性存储器件。
在附图中通过附图标记示出或未示出的其他部件的名称和功能将从其他附图及说明书的描述而理解。
以上是实施方式的示例，不应理解为限制实施方式。虽然已经描述了一些实施方式，但是本领域技术人员将容易理解，在实施方式中许多变形是可能的，而不本质上背离本发明的新颖性教导和/或优点。因此，所有这些变形旨在被包括在权利要求所定义的本发明构思的范围内。在权利要求中，装置加功能性条款旨在覆盖在此被描述为执行所述功能的结构，而不仅是结构上的等同物而且还包括等同的结构。因此，应该理解，以上是各种实施方式的示例而不应理解为限于所公开的特定实施方式，对所公开的实施方式的变形以及其他的实施方式也旨在被包括在所附权利要求的范围内。

Claims (26)

1.一种非易失性存储器件，包括：
基板；
在所述基板上的第一字线；
在所述第一字线上的绝缘层；
在所述绝缘层上的第二字线，其中所述绝缘层位于所述第一字线与所述第二字线之间，且其中所述第一字线位于所述第二字线与所述基板之间；
位柱，在关于所述基板的表面垂直的方向上与所述第一字线、所述绝缘层和所述第二字线相邻地延伸，其中所述位柱是导电的；
第一存储单元，包括电耦接在所述第一字线与所述位柱之间的第一电阻可变元件，其中所述第一存储单元还包括在所述第一字线与所述位柱之间与所述第一电阻可变元件串联电耦接的第一二极管元件，且其中所述第一二极管元件包括第一金属硅化物层和第一半导体层；和
第二存储单元，包括电耦接在所述第二字线与所述位柱之间的第二电阻可变元件，其中所述第二存储单元还包括在所述第二字线与所述位柱之间与所述第二电阻可变元件串联电耦接的第二二极管元件，且其中所述第二二极管元件包括第二金属硅化物层和第二半导体层；
其中所述位柱包括与所述第一和第二存储单元相邻并具有第一掺杂剂浓度的半导体材料，其中所述第一半导体层电耦接在所述第一金属硅化物层与所述位柱的所述半导体材料之间，其中所述第二半导体层电耦接在所述第二金属硅化物层与所述位柱的所述半导体材料之间，且其中所述第一半导体层和第二半导体层具有小于所述第一掺杂剂浓度的第二掺杂剂浓度。
2.根据权利要求1所述的非易失性存储器件，其中所述位柱包括与所述第一字线相邻的第一凹陷和与所述第二字线相邻的第二凹陷，且其中所述第一半导体层延伸到所述第一凹陷中，所述第二半导体层延伸到所述第二凹陷中。
3.根据权利要求1所述的非易失性存储器件，其中所述绝缘层包括第一绝缘层，所述非易失性存储器件还包括：
在所述第二字线上的第二绝缘层，其中所述第二字线位于所述第一绝缘层与所述第二绝缘层之间，且其中所述第二金属硅化物层被限制在所述第一绝缘层与所述第二绝缘层之间。
4.根据权利要求1所述的非易失性存储器件，其中所述绝缘层包括第一绝缘层，所述非易失性存储器件还包括：
在所述第二字线上的第二绝缘层，其中所述第二字线位于所述第一绝缘层与所述第二绝缘层之间，且其中所述第二半导体层被限制在所述第一绝缘层与所述第二绝缘层之间。
5.根据权利要求1所述的非易失性存储器件，其中所述第一存储单元还包括在所述第一电阻可变元件与所述第一金属硅化物层之间的第一金属氧化物电极，其中所述第二存储单元还包括在所述第二电阻可变元件与所述第二金属硅化物层之间的第二金属氧化物电极，且其中所述第一金属硅化物层和第二金属硅化物层以及所述第一金属氧化物电极和第二金属氧化物电极包括相同的金属。
6.根据权利要求1所述的非易失性存储器件，其中所述第一字线和第二字线中的每个包括钌和/或钨。
7.根据权利要求1所述的非易失性存储器件，其中所述第一电阻可变元件和第二电阻可变元件中的每个包括过渡金属氧化物、相变材料、固体电解质和/或聚合物。
8.根据权利要求1所述的非易失性存储器件，其中所述第一电阻可变元件包括在所述第一字线与所述基板之间以及在所述第一字线与所述绝缘层之间延伸的第一电阻可变元件层的一部分，且其中所述第二电阻可变元件包括在所述第二字线与所述绝缘层之间延伸的第二电阻可变元件层的一部分。
9.根据权利要求1所述的非易失性存储器件，其中所述位柱包括被导电半导体材料的层围绕的金属位柱芯。
10.根据权利要求1所述的非易失性存储器件，其中所述绝缘层包括第一绝缘层，所述非易失性存储器件还包括：
在所述基板上的第三字线，其中所述第三字线与所述位柱相邻；
在所述第三字线上的第二绝缘层；
在所述第二绝缘层上的第四字线，其中所述第二绝缘层位于所述第三字线与所述第四字线之间，其中所述第三字线位于所述第四字线与所述基板之间，且其中所述第四字线与所述位柱相邻；
从所述位柱的相对两侧延伸的绝缘阻挡层，其中所述绝缘阻挡层和所述位柱位于所述第一字线与所述第三字线之间，且其中所述绝缘阻挡层与所述位柱位于所述第二字线与所述第四字线之间；
第三存储单元，包括电耦接在所述第三字线与所述位柱之间的第三电阻可变元件；和
第四存储单元，包括电耦接在所述第四字线与所述位柱之间的第四电阻可变元件。
11.根据权利要求1所述的非易失性存储器件，其中所述第一字线和所述第二字线在关于所述基板的表面平行的第一方向上延伸，所述非易失性存储器件还包括：
位线，在关于所述基板的所述表面平行的第二方向上延伸，其中所述第二方向不同于所述第一方向，且其中所述位线电耦接到所述位柱。
12.一种非易失性存储器件，包括：
基板；
在所述基板上的第一字线；
在所述第一字线上的绝缘层；
在所述绝缘层上的第二字线，其中所述绝缘层位于所述第一字线与所述第二字线之间，且其中所述第一字线位于所述第二字线与所述基板之间；
在关于所述基板的表面垂直的方向上与所述第一字线、所述绝缘层和所述第二字线相邻地延伸的位柱，其中所述位柱是导电的，且其中所述位柱包括具有第一掺杂剂浓度的半导体材料；
第一存储单元，包括在所述第一字线与所述位柱之间串联电耦接的第一电阻可变元件和第一二极管元件，其中所述第一二极管元件包括第一金属硅化物层；和
第二存储单元，包括在所述第二字线与所述位柱之间串联电耦接的第二电阻可变元件和第二二极管元件，其中所述第二二极管元件包括第二金属硅化物层；以及
半导体层，所述半导体层围绕所述位柱的与所述第一存储单元和第二存储单元相邻的所述半导体材料，其中所述半导体层具有小于所述第一掺杂剂浓度的第二掺杂剂浓度，其中所述第一金属硅化物层和所述第一电阻可变元件在所述半导体层与所述第一字线之间串联电耦接，且其中所述第二金属硅化物层和第二电阻可变元件在所述半导体层与所述第二字线之间串联电耦接。
13.一种非易失性存储器件，包括：
基板；
在所述基板上的第一字线；
在所述第一字线上的绝缘层；
在所述绝缘层上的第二字线，其中所述绝缘层位于所述第一字线与所述第二字线之间，且其中所述第一字线位于所述第二字线与所述基板之间；
位柱，在关于所述基板的表面垂直的方向上与所述第一字线、所述绝缘层和所述第二字线相邻地延伸，其中所述位柱是导电的，其中所述位柱包括具有第一掺杂剂浓度的导电半导体材料；
第一存储单元，包括电耦接在所述第一字线与所述位柱之间的第一电阻可变元件，其中所述第一存储单元还包括第一半导体层和第一金属硅化物层，所述第一半导体层具有小于所述第一掺杂剂浓度的第二掺杂剂浓度，所述第一半导体层位于所述位柱与所述第一金属硅化物层之间，所述第一电阻可变元件位于所述第一金属硅化物层与所述第一字线之间；以及
第二存储单元，包括电耦接在所述第二字线与所述位柱之间的第二电阻可变元件，其中所述第二存储单元还包括第二半导体层和第二金属硅化物层，所述第二半导体层具有小于所述第一掺杂剂浓度的所述第二掺杂剂浓度，所述第二半导体层位于所述位柱与所述第二金属硅化物层之间，所述第二电阻可变元件位于所述第二金属硅化物层与所述第二字线之间。
14.根据权利要求13所述的非易失性存储器件，其中所述第一和第二半导体层包括第一和第二本征半导体层。
15.一种非易失性存储器件，包括：
基板；
在所述基板上的第一半导体字线，其中所述第一半导体字线具有第一掺杂剂浓度；
在所述第一半导体字线上的绝缘层；
在所述绝缘层上的第二半导体字线，其中所述第二半导体字线具有所述第一掺杂剂浓度，其中所述绝缘层在所述第一半导体字线与第二半导体字线之间，且其中所述第一半导体字线在所述第二半导体字线与所述基板之间；
在关于所述基板的表面垂直的方向上与所述第一半导体字线、所述绝缘层和所述第二半导体字线相邻地延伸的位柱，其中所述位柱是导电的；
第一存储单元，包括电耦接在所述第一半导体字线与所述位柱之间的第一电阻可变元件，其中所述第一存储单元还包括第一二极管元件，所述第一二极管元件包括第一半导体层和第一金属硅化物层，所述第一半导体层具有小于所述第一掺杂剂浓度的第二掺杂剂浓度，所述第一电阻可变元件在所述第一金属硅化物层与所述位柱之间，所述第一半导体层在所述第一金属硅化物层与所述第一半导体字线之间；以及
第二存储单元，包括电耦接在所述第二半导体字线与所述位柱之间的第二电阻可变元件，其中所述第二存储单元还包括第二二极管元件，所述第二二极管元件包括第二半导体层和第二金属硅化物层，所述第二半导体层具有小于所述第一掺杂剂浓度的第二掺杂剂浓度，所述第二电阻可变元件在所述第二金属硅化物层与所述位柱之间，所述第二半导体层在所述第二金属硅化物层与所述第二半导体字线之间。
16.根据权利要求15所述的非易失性存储器件，其中所述第一半导体字线包括第一多晶硅字线，且其中所述第二半导体字线包括第二多晶硅字线。
17.一种电子系统，包括：
微处理器；和
非易失性存储器件，与所述微处理器电耦接，所述非易失性存储器件包括：
基板；
在所述基板上的第一字线；
在所述第一字线上的绝缘层；
在所述绝缘层上的第二字线，其中所述绝缘层在所述第一字线与所述第二字线之间，且其中所述第一字线在所述第二字线与所述基板之间；
位柱，在关于所述基板的表面垂直的方向上与所述第一字线、所述绝缘层和所述第二字线相邻地延伸，其中所述位柱是导电的；
第一存储单元，包括电耦接在所述第一字线与所述位柱之间的第一电阻可变元件；和
第二存储单元，包括电耦接在所述第二字线与所述位柱之间的第二电阻可变元件。
18.一种制造非易失性存储器件的方法，所述方法包括：
在基板上形成第一、第二和第三间隔开的绝缘层，该第一、第二和第三间隔开的绝缘层在关于所述基板的表面平行的方向上延伸；
形成位柱，所述位柱在关于所述基板的所述表面垂直的方向上与所述第一、第二和第三间隔开的绝缘层相邻地延伸；
形成第一和第二存储单元，其中所述第一存储单元包括在所述第一与第二绝缘层之间电耦接到所述位柱的第一电阻可变元件，且其中所述第二存储单元包括在所述第二与第三绝缘层之间电耦接到所述位柱的第二电阻可变元件；和
形成第一和第二字线，其中所述第一字线在所述第一与第二绝缘层之间，所述第一存储单元电耦接在所述第一字线与所述位柱之间，其中所述第二字线在所述第二与第三绝缘层之间，所述第二存储单元电耦接在所述第二字线与所述位柱之间，且其中所述第一字线在所述第二字线与所述基板之间。
19.根据权利要求18所述的方法，
其中所述位柱包括具有第一掺杂剂浓度的导电半导体材料，
其中所述第一存储单元还包括第一半导体层和第一金属硅化物层，所述第一半导体层具有低于所述第一掺杂剂浓度的第二掺杂剂浓度，所述第一半导体层在所述位柱的所述半导体材料与所述第一金属硅化物层之间，所述第一电阻可变元件在所述第一金属硅化物层与所述第一字线之间，以及
其中所述第二存储单元还包括第二半导体层和第二金属硅化物层，所述第二半导体层具有低于所述第一掺杂剂浓度的所述第二掺杂剂浓度，所述第二半导体层在所述位柱的所述半导体材料与所述第二金属硅化物层之间，所述第二电阻可变元件在所述第二金属硅化物层与所述第二字线之间。
20.根据权利要求19所述的方法，其中形成所述第一和第二存储单元包括使用选择外延生长形成第一和第二半导体层。
21.根据权利要求19所述的方法，其中所述第一金属硅化物层被限制在所述第一与第二绝缘层之间，且其中所述第二金属硅化物层被限制在所述第二与第三绝缘层之间。
22.根据权利要求18所述的方法，
其中形成所述第一和第二字线包括在形成包括所述第一和第二电阻可变元件的第一和第二存储单元之后形成所述第一和第二字线，
其中形成所述第一和第二字线包括在低于所述第一和第二电阻可变元件的临界退化温度的沉积温度下形成所述第一和第二字线。
23.根据权利要求18所述的方法，
其中形成所述第一和第二字线包括在形成包括所述第一和第二电阻可变元件的第一和第二存储单元之后形成所述第一和第二字线，
其中形成所述第一和第二字线包括在不高于400摄氏度的沉积温度下形成所述第一和第二字线。
24.根据权利要求18所述的方法，其中形成所述第一、第二和第三间隔开的绝缘层包括在所述第一和第二绝缘层之间形成第一牺牲层以及在所述第二和第三绝缘层之间形成第二牺牲层，所述方法还包括：
在形成所述位柱之后和形成所述第一和第二字线之前，去除所述第一和第二牺牲层。
25.根据权利要求24所述的方法，还包括：
在去除所述第一和第二牺牲层之后且在形成所述第一和第二存储单元之前，在所述位柱的暴露在所述第一和第二绝缘层之间和暴露在所述第二和第三绝缘层之间的相应部分中形成第一和第二凹陷。
26.根据权利要求18所述的方法，其中形成所述位柱包括形成被导电半导体材料围绕的金属柱。
CN2011103552912A 2010-11-10 2011-11-10 具有电阻可变元件的非易失性存储器件、相关系统及方法 Pending CN102468321A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100111551A KR101811308B1 (ko) 2010-11-10 2010-11-10 저항 변화 체를 갖는 비 휘발성 메모리 소자 및 그 제조방법
KR10-2010-0111551 2010-11-10

Publications (1)

Publication Number Publication Date
CN102468321A true CN102468321A (zh) 2012-05-23

Family

ID=45971276

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011103552912A Pending CN102468321A (zh) 2010-11-10 2011-11-10 具有电阻可变元件的非易失性存储器件、相关系统及方法

Country Status (4)

Country Link
US (1) US8664633B2 (zh)
KR (1) KR101811308B1 (zh)
CN (1) CN102468321A (zh)
DE (1) DE102011054829B4 (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545276A (zh) * 2012-07-11 2014-01-29 三星电子株式会社 半导体装置及其制造方法
CN103715216A (zh) * 2012-10-03 2014-04-09 力晶科技股份有限公司 电阻式存储器单元及其制作方法
CN104134669A (zh) * 2013-03-13 2014-11-05 旺宏电子股份有限公司 集成电路装置及制造半导体与存储器装置的方法
CN105393357A (zh) * 2013-03-05 2016-03-09 桑迪士克3D有限责任公司 具有低电流单元的3d非易失性存储器及方法
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US10210929B1 (en) 2014-07-09 2019-02-19 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
TWI666760B (zh) * 2014-05-20 2019-07-21 美商橫杆股份有限公司 電阻性記憶體架構及裝置
US10541025B2 (en) 2017-03-24 2020-01-21 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
US10964388B2 (en) 2014-03-11 2021-03-30 Crossbar, Inc. Selector device for two-terminal memory
CN112614809A (zh) * 2020-12-17 2021-04-06 长江先进存储产业创新中心有限责任公司 相变存储器的制造方法及相变存储器
CN113644061A (zh) * 2020-04-27 2021-11-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8937292B2 (en) * 2011-08-15 2015-01-20 Unity Semiconductor Corporation Vertical cross point arrays for ultra high density memory applications
US20130082232A1 (en) 2011-09-30 2013-04-04 Unity Semiconductor Corporation Multi Layered Conductive Metal Oxide Structures And Methods For Facilitating Enhanced Performance Characteristics Of Two Terminal Memory Cells
US8841649B2 (en) * 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture
KR101929246B1 (ko) 2012-09-14 2018-12-14 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
KR20140068627A (ko) * 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법
KR20140077499A (ko) 2012-12-14 2014-06-24 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그 제조방법
KR102147628B1 (ko) 2013-01-21 2020-08-26 삼성전자 주식회사 메모리 시스템
KR102035279B1 (ko) 2013-02-04 2019-10-22 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
US9281345B2 (en) 2013-07-09 2016-03-08 Kabushiki Kaisha Toshiba Resistance change type memory device with three-dimensional structure
KR20150081165A (ko) 2014-01-03 2015-07-13 삼성전자주식회사 메모리 소자의 제조방법
US9397146B2 (en) * 2014-05-15 2016-07-19 Globalfoundries Singapore Pte. Ltd. Vertical random access memory with selectors
KR102171264B1 (ko) 2014-06-18 2020-10-28 삼성전자 주식회사 저 유전율 층을 가지는 메모리 소자 및 그 제조방법
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US9685483B2 (en) 2014-07-09 2017-06-20 Crossbar, Inc. Selector-based non-volatile cell fabrication utilizing IC-foundry compatible process
US9698201B2 (en) 2014-07-09 2017-07-04 Crossbar, Inc. High density selector-based non volatile memory cell and fabrication
US10115819B2 (en) 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
US9437658B2 (en) * 2014-08-05 2016-09-06 Sandisk Technologies Llc Fully isolated selector for memory device
KR20160145322A (ko) 2015-06-10 2016-12-20 에스케이하이닉스 주식회사 전자 장치
US9443910B1 (en) * 2015-07-09 2016-09-13 Sandisk Technologies Llc Silicided bit line for reversible-resistivity memory
US9812505B2 (en) 2015-11-16 2017-11-07 Sandisk Technologies Llc Non-volatile memory device containing oxygen-scavenging material portions and method of making thereof
US9646880B1 (en) * 2016-01-14 2017-05-09 Sandisk Technologies Llc Monolithic three dimensional memory arrays formed using sacrificial polysilicon pillars
US20200303639A1 (en) * 2016-03-15 2020-09-24 Agency For Science, Technology And Research Memory device and method of forming the same
US10374013B2 (en) * 2017-03-30 2019-08-06 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
KR102546686B1 (ko) * 2018-07-17 2023-06-23 삼성전자주식회사 가변 저항 메모리 장치
KR102578801B1 (ko) 2018-08-29 2023-09-18 삼성전자주식회사 가변 저항 메모리 장치
KR20200132366A (ko) * 2019-05-17 2020-11-25 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
KR102619536B1 (ko) 2019-06-12 2024-01-02 삼성전자주식회사 3차원 반도체 메모리 장치
US11101274B2 (en) * 2019-12-05 2021-08-24 Micron Technology, Inc. Ferroelectric capacitor, a ferroelectric memory cell, an array of ferroelectric memory cells, and a method of forming a ferroelectric capacitor
KR20210103305A (ko) 2020-02-13 2021-08-23 에스케이하이닉스 주식회사 3차원 구조를 가지는 비휘발성 메모리 장치
KR20210107304A (ko) 2020-02-24 2021-09-01 삼성전자주식회사 수직형 가변 저항 메모리 장치 및 수직형 가변 저항 메모리 장치의 동작 방법
US11393875B2 (en) * 2020-09-18 2022-07-19 Macronix International Co., Ltd. Semiconductor device and method for manufacturing the same
CN115117111A (zh) * 2021-03-22 2022-09-27 凌北卿 具有肖特基二极管的非易失性存储元件

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4757542A (en) * 1985-12-04 1988-07-12 Nartron Corporation Speech synthesizer method and apparatus
US5998244A (en) 1996-08-22 1999-12-07 Micron Technology, Inc. Memory cell incorporating a chalcogenide element and method of making same
US6420215B1 (en) 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6627530B2 (en) 2000-12-22 2003-09-30 Matrix Semiconductor, Inc. Patterning three dimensional structures
US6579760B1 (en) 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
US6952043B2 (en) 2002-06-27 2005-10-04 Matrix Semiconductor, Inc. Electrically isolated pillars in active devices
US6642603B1 (en) 2002-06-27 2003-11-04 Matrix Semiconductor, Inc. Same conductivity type highly-doped regions for antifuse memory cell
US20050158950A1 (en) 2002-12-19 2005-07-21 Matrix Semiconductor, Inc. Non-volatile memory cell comprising a dielectric layer and a phase change material in series
US7767499B2 (en) 2002-12-19 2010-08-03 Sandisk 3D Llc Method to form upward pointing p-i-n diodes having large and uniform current
CN1764982B (zh) 2003-03-18 2011-03-23 株式会社东芝 相变存储器装置及其制造方法
KR100682899B1 (ko) 2004-11-10 2007-02-15 삼성전자주식회사 저항 변화층을 스토리지 노드로 구비하는 메모리 소자의제조 방법
KR100675279B1 (ko) 2005-04-20 2007-01-26 삼성전자주식회사 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들
KR101196392B1 (ko) 2006-11-28 2012-11-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
JP2008277543A (ja) 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
KR20090055874A (ko) 2007-11-29 2009-06-03 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101418434B1 (ko) 2008-03-13 2014-08-14 삼성전자주식회사 비휘발성 메모리 장치, 이의 제조 방법, 및 이를 포함하는프로세싱 시스템
KR20090109804A (ko) 2008-04-16 2009-10-21 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20100001260A (ko) * 2008-06-26 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP5284044B2 (ja) 2008-11-10 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
JP5367400B2 (ja) * 2009-02-12 2013-12-11 株式会社東芝 半導体記憶装置、及びその製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10903227B2 (en) 2012-07-11 2021-01-26 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
CN103545276B (zh) * 2012-07-11 2017-04-12 三星电子株式会社 半导体装置及其制造方法
US9698155B2 (en) 2012-07-11 2017-07-04 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
CN103545276A (zh) * 2012-07-11 2014-01-29 三星电子株式会社 半导体装置及其制造方法
CN103715216A (zh) * 2012-10-03 2014-04-09 力晶科技股份有限公司 电阻式存储器单元及其制作方法
CN105393357A (zh) * 2013-03-05 2016-03-09 桑迪士克3D有限责任公司 具有低电流单元的3d非易失性存储器及方法
CN104134669A (zh) * 2013-03-13 2014-11-05 旺宏电子股份有限公司 集成电路装置及制造半导体与存储器装置的方法
CN104134669B (zh) * 2013-03-13 2017-04-26 旺宏电子股份有限公司 集成电路装置及制造半导体与存储器装置的方法
US10964388B2 (en) 2014-03-11 2021-03-30 Crossbar, Inc. Selector device for two-terminal memory
US11776626B2 (en) 2014-03-11 2023-10-03 Crossbar, Inc. Selector device for two-terminal memory
TWI666760B (zh) * 2014-05-20 2019-07-21 美商橫杆股份有限公司 電阻性記憶體架構及裝置
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US10210929B1 (en) 2014-07-09 2019-02-19 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US10541025B2 (en) 2017-03-24 2020-01-21 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
CN113644061A (zh) * 2020-04-27 2021-11-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN113644061B (zh) * 2020-04-27 2023-08-22 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
US11895852B2 (en) 2020-04-27 2024-02-06 Changxin Memory Technologies, Inc. Method for forming semiconductor structure by using sacrificial layer configured to be replaced subsequently to form bit line, semiconductor structure, and memory
CN112614809A (zh) * 2020-12-17 2021-04-06 长江先进存储产业创新中心有限责任公司 相变存储器的制造方法及相变存储器
CN112614809B (zh) * 2020-12-17 2024-04-19 长江先进存储产业创新中心有限责任公司 相变存储器的制造方法及相变存储器

Also Published As

Publication number Publication date
DE102011054829B4 (de) 2022-06-09
DE102011054829A1 (de) 2012-05-10
US8664633B2 (en) 2014-03-04
KR20120050173A (ko) 2012-05-18
US20120112156A1 (en) 2012-05-10
KR101811308B1 (ko) 2017-12-27
DE102011054829A8 (de) 2012-07-19

Similar Documents

Publication Publication Date Title
CN102468321A (zh) 具有电阻可变元件的非易失性存储器件、相关系统及方法
US11699763B2 (en) Semiconductor device
KR101887225B1 (ko) 듀얼 히터를 갖는 비-휘발성 메모리소자 및 그 형성 방법
CN106024785B (zh) 集成电路器件及其制造方法
US9059395B2 (en) Resistive random access memory devices having variable resistance layers and related methods
US8785213B2 (en) Method of fabricating non-volatile memory device having small contact and related devices
CN107275358B (zh) 具有多水平单元的非易失性存储装置及其编程方法
CN106030793B (zh) 使用间隔体击穿的反熔丝元件
CN108292660B (zh) 具有减少的位线到漏极选择栅极短路的存储器装置和系统及相关联的方法
US8884263B2 (en) Non-volatile memory device having conductive buffer pattern and method of fabricating the same
CN101118910A (zh) 具有垂直沟道的非易失存储装置及其制造方法
US9368356B2 (en) Method for fabricating electronic devices having semiconductor memory unit
CN101211921A (zh) 集成电路以及形成集成电路的方法
CN111052379A (zh) 带有后端晶体管的铁电电容器
US9947668B2 (en) Semiconductor devices and methods of forming the same
US20210066341A1 (en) Semiconductor memory device and method of manufacturing the same
US9202844B2 (en) Semiconductor devices having blocking layers and methods of forming the same
US9013918B2 (en) Two-terminal memory cell and semiconductor memory device based on different states of stable current
CN104103754A (zh) 三维可变电阻存储器件及其制造方法
US9054296B2 (en) Semiconductor device having diode and method of forming the same
CN116018892A (zh) 一种存储器件及其制造方法、电子设备
US8987694B2 (en) Semiconductor devices having a vertical diode and methods of manufacturing the same
CN115360195A (zh) 半导体器件及其制备方法、存储系统
CN114551458A (zh) 半导体结构及其制备方法、三维存储器、存储系统
CN116133439A (zh) 半导体结构及其制备方法、三维存储器、存储系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120523