TWI666760B - 電阻性記憶體架構及裝置 - Google Patents
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Abstract
本文描述的是提供具有二端記憶體效能效益及較低製造成本之一(多)種高密度二端記憶體架構。舉例來說,在各項具體實施例中,該(等)二端記憶體架構可建構於基板上,並且包含該記憶體架構之導電層凹口結構內形成之二端記憶體單元。在一項具體實施例中,可搭配垂直貫孔蝕刻在進行水平蝕刻時生成導電層凹口。在另一具體實施例中,二端記憶體架構之各別導電層可圖型化導電層凹口。
Description
本專利申請案主張下列文獻之優先權:美國臨時專利申請案第62/000,952號,名稱為RESISTIVE RAM AND DEVICES,並於2014年5月20日提出申請,並且與下列文獻有關:共同待決之美國非臨時專利申請案第14/588,185號,名稱為SELECTOR DEVICE FOR TWO-TERMINAL MEMORY,並於2014年12月31日提出申請,其主張下列文獻之利益:美國臨時專利申請案第61/951,454號,名稱為SELECTOR DEVICE FOR TWO TERMINAL DEVICE,並於2014年3月11日提出申請,以及主張下列文獻之優先權:美國臨時專利申請案第62/021,660號,名稱為FAST APPLICATIONS,並於2014年7月7日提出申請,以上各者之各別全文係為了全部目的而引用合併於本文中。
本揭露基本上係關於固態記憶體;舉例而言,各項揭示之具體實施例提供有助於在絕緣半導體基板上製造二維及三維記憶體陣列之架構。
電阻性記憶體是積體電路技術領域裡的一項新近的技術革新。雖然有許多電阻性記憶體技術係處於開發階段,但電阻性記憶體的各種技術概念仍已由一或多項本發明之受讓人加以示範,並且處於用以證實或駁斥一或多種相關理論之一或多個驗證階段。儘管如此,相較於半導體電子業的競爭技術,電阻性記憶體技術仍有希望保持實質優點。
電阻性隨機存取記憶體(RRAM)是電阻性記憶體之一項實施例,隨機存取記憶體以前帶著揮發性的涵義,但本案受讓人已提出RRAM之非揮發性模型。再者,本揭露之發明人相信RRAM很有可能成為高密度非揮發性資訊儲存技術。基本上,RRAM藉由在不同電阻性狀態間以可控制方式切換來儲存資訊。單一電阻性記憶體可儲存單一資訊位元、或多個位元,並且可組態成一次性可程式單元、或可程式且可抹除裝置,正如本案受讓人示範之各種記憶體模型所提供者。
本案發明人已提出用以闡釋電阻性切換現象之各種理論。在一種此類理論中,電阻性切換是因另一電氣絕緣介質內之導電結構形成所致。該導電結構可由離子、適當環境(例如:合適的電場)下可電離之原子、或其它電荷承載機制形成。在其它此類理論中,原子之電場輔助擴散可回應施加至電阻性記憶體單元之合適電位而出現。在本案發明人提出之又其它理論中,導電絲極之形成
可回應二元氧化物(例如:NiO、TiO2、或類似者)中的焦耳加熱與電化學程序、或藉由包括氧化物、硫屬化物、聚合物等等離子導體之氧化還原程序而出現。
鑑於以上所述,本案發明人努力進一步改良記憶體技術,並且製作電阻性記憶體。
以下介紹本說明書的簡化內容,目的是要讓讀者對本說明書的某些態樣有基本的理解。本發明內容並非本說明書的延伸概述。用意不在於確定本說明書的重要或關鍵元件,也不在於敍述本說明書任何特定具體實施例之範疇、申請專利範圍之任何範疇。目的在於以簡化形式介紹本說明書之某些概念,作為本揭露中所介紹更詳細描述之引言。
本揭露之具體實施例提供一(多)種高密度二端記憶體架構,其具有二端記憶體之效能效益及較低的製造成本。在各項具體實施例中,該(等)二端記憶體架構可建構於基板上,並且包含該記憶體架構之導電層凹口結構內形成之二端記憶體單元。在一項具體實施例中,可搭配垂直貫孔蝕刻在進行水平蝕刻時生成導電層凹口。在另一具體實施例中,二端記憶體架構之各別導電層可圖型化導電層凹口。
在進一步具體實施例中,該二端記憶體單元可包含相對於該基板法線方向沿著傾斜角配置或堆疊之層。在各項具體實施例中,該傾斜角配置可對提供增大之
記憶密度之三維架構有幫助。在另外的具體實施例中,該傾斜角配置可有助於技術節點可擴縮性,其中膜之厚度可至少部分控制二端記憶體單元之關鍵尺寸。
在各項具體實施例中,該二端記憶體架構可搭配積體晶片來製造。在某些具體實施例中,二端記憶體架構可如單石程序在該積體晶片上製造。此外,該程序可包括該積體晶片上或內該記憶體架構之子集與CMOS裝置之子集間的電子互連。根據進一步具體實施例,揭示包含該二端記憶體架構及CMOS裝置之一或多個電子裝置。
在一或多項進一步具體實施例中,本揭露提供一種用於形成包含三維記憶體裝置之裝置的方法。本方法可包含在絕緣半導體基板上布置第一字元線材料層、在該第一字元線材料層上布置第一絕緣材料層、在該第一絕緣材料層上布置第二字元線材料層、以及在該第二字元線材料層上布置第二絕緣材料層。再者,本方法可包含形成穿過該第一字元線材料層、該第一絕緣材料層、該第二字元線材料層及該第二絕緣材料層之貫孔,其中,該第一字元線材料層及該第二字元線材料層係於該貫孔內遭到過蝕刻,用以在該第一字元線材料層中形成第一凹口,並且用以在該第二字元線材料層中形成第二凹口。此外,本方法可包含在該貫孔之該第一凹口及該第二凹口內沉積選擇材料,其中,該選擇材料與該第一字元線材料層及該第二字元線材料層電接觸,以及在該貫孔之該第一凹口及該第二凹口內形成接觸材料,其中,該接觸材料係與該選擇材
料電接觸。再者,本方法可包含在該貫孔內沉積切換材料層,與該貫孔之該第一凹口及該第二凹口內之該選擇材料電接觸,並且與該貫孔之該第一凹口及該第二凹口內之該接觸材料電接觸,以及在該貫孔內沉積位元線材料層,與該切換材料電接觸。
在另外的具體實施例中,提供有一種包括三維記憶體裝置之裝置。該裝置可包含布置於絕緣半導體基板上之第一字元線材料層、布置於該第一字元線材料層上之第一絕緣材料層、布置於該第一絕緣材料層上之第二字元線材料層、以及布置於該第二字元線材料層上之第二絕緣材料層。除了前述以外,該裝置還可包含穿過該第一字元線材料層、該第一絕緣材料層、該第二字元線材料層及該第二絕緣材料層形成之貫孔,其中,該第一字元線材料層及該第二字元線材料層係於該貫孔內遭到過蝕刻,用以在該第一字元線材料層中形成第一凹口,並且用以在該第二字元線材料層中形成第二凹口。再者,該裝置可包含在該貫孔之該第一凹口及該第二凹口內沉積之選擇材料,其中,該選擇材料與該第一字元線材料層及該第二字元線材料層電接觸,以及在該貫孔之該第一凹口及該第二凹口內形成之接觸材料,其中,該接觸材料係與該選擇材料電接觸。此外,該裝置可包含在該貫孔內布置與該貫孔之該第一凹口及該第二凹口內之該選擇材料電接觸、並且與該貫孔之該第一凹口及該第二凹口內之該接觸材料電接觸之切換材料層,以及在該貫孔內布置與該切換材料電接觸之
位元線材料層。
以下的描述及圖式提出本說明書特定的說明性態樣。然而,這些態樣僅表示本說明書之原理可茲運用的少數各種作法。由以下本說明書的實施方式同時搭配圖式考量,本說明書的其它優點及新穎特徵將變得顯而易見。
100、500‧‧‧記憶體架構
102‧‧‧CMOS基板
104、216‧‧‧氧化物
105‧‧‧貫孔
106、210、308、418‧‧‧導體
108、306、512‧‧‧切換材料
110、300、412、515‧‧‧記憶體單元
112、404、504、514‧‧‧位元線
114、402、506、602D‧‧‧字元線
116、212‧‧‧選擇層
200A‧‧‧z-y視圖
200B‧‧‧y-x視圖
202、302‧‧‧記憶體裝置
204、310‧‧‧選擇器裝置
206‧‧‧電極1
208、602C、602E‧‧‧切換層
214‧‧‧電極2
304、414‧‧‧第一接觸部
312‧‧‧選擇材料
314、422‧‧‧第二接觸部
400‧‧‧縱橫記憶體陣列
406‧‧‧氧化物材料
410‧‧‧記憶層
416‧‧‧切換材料層
420‧‧‧揮發性切換層
502‧‧‧基板
516‧‧‧垂直導電互連件
600E‧‧‧導體蝕刻
600F‧‧‧非揮發層及位元線
602A、602B‧‧‧絕緣體層
602F、702‧‧‧非揮發性切換層
604A、604B‧‧‧導體層
604D‧‧‧研磨之頂部表面
604E‧‧‧切換層蝕刻
604F‧‧‧活性金屬
606A、606B‧‧‧基板
606C‧‧‧回蝕
606E‧‧‧氧化物
608B‧‧‧字元線凹口蝕刻
700‧‧‧記憶體架構
704‧‧‧活性金屬層
800‧‧‧替代分段字元線程序
802、804、806、808、810、812、814、1002、1004、1006、1008、1010、1012、1014、1016、1018、1202、1204、1206、1208、1210、1212、1214、1216、1218、1220、1222、1224、1226、1228、1230、1232、1234、1236、1238、1240、1242、1244‧‧‧步驟
802A‧‧‧絕緣體層
802B‧‧‧導體層
804A‧‧‧遮罩
804B‧‧‧蝕刻
806A‧‧‧揮發性切換層
806B‧‧‧導體填部
810A‧‧‧非揮發性切換層
810B‧‧‧蝕刻
810C‧‧‧字元線蝕刻
810D‧‧‧隔離的字元線
812A‧‧‧活性金屬
814A‧‧‧活性金屬層
814B‧‧‧填部
814C‧‧‧位元線接線材料
1000、1200‧‧‧方法
1500‧‧‧操作環境
1502‧‧‧電腦
1504‧‧‧處理單元
1506‧‧‧系統記憶體
1508‧‧‧系統匯流排
1510‧‧‧揮發性記憶體
1512、1514‧‧‧非揮發性記憶體
1516‧‧‧介面
1518‧‧‧作業系統
1520‧‧‧應用程式
1524‧‧‧程式模組
1526‧‧‧程式資料
1528‧‧‧輸入裝置
1530‧‧‧介面埠
1534‧‧‧輸出配接器
1535‧‧‧編解碼器
1536‧‧‧輸出裝置
1538‧‧‧遠端電腦
1540‧‧‧記憶體儲存裝置
1542‧‧‧網路介面
1544‧‧‧通信連線
引用圖式描述的是本揭露的各種態樣或特徵,其中類似的參考元件符號在本文中全都指稱為類似的元件。在本說明書中,許多特定細節是為了能透徹理解本揭露而提出。然而,應了解,無需這些特定細節、或利用其它方法、組件、材料等便可實踐本揭露之特定態樣。在其它實例中,眾所周知的結構及裝置是以有助於描述本揭露之方塊圖形式予以展示。
第1圖根據一或多個揭示之具體實施例,繪示樣本記憶體架構之方塊圖;第2圖說明在進一步具體實施例中,適用於製造成陣列之例示二端記憶體單元之圖式;第3圖繪示第2圖例示二端記憶體單元之剖面圖;第4圖說明在其它具體實施例中,以貫孔蝕刻部分製造之二端記憶體單元例示陣列之方塊圖;第5圖繪示在另一(多)項具體實施例中,提供各別字元線電控制之記憶體裝置之樣本側視圖方塊圖;
第6A至6F圖繪示在另外的具體實施例中,包含記憶體裝置製造用凹口蝕刻之一(多)道樣本程序之方塊圖;第7圖繪示根據揭示之程序,替代記憶體裝置之方塊圖;第8及9圖說明在一(多)項具體實施例中,包含一(多)道記憶體裝置製造用凹口蝕刻之一(多)道替代程序之方塊圖;第10及11圖繪示根據一或多項進一步具體實施例,用於提供記憶體陣列之樣本方法之流程圖;第12至14圖說明根據其它具體實施例,用於提供記憶體陣列之替代或另一方法之流程圖;第15圖繪示根據各項揭示之具體實施例,記憶體裝置用樣本控制系統之方塊圖;以及第16圖說明可搭配各項具體實施例來實施之例示運算環境之方塊圖。
本揭露係關於運用於數位資訊儲存之二端記憶體單元。在某些具體實施例中,二端記憶體單元可包括電阻性技術,例如:電阻性切換二端記憶體單元。電阻性切換二端記憶體單元(亦稱為電阻性切換記憶體單元或電阻性切換記憶體)如本文中所使用,包含具有導電接觸部之電路組件,兩個導電接觸部之間具有主動區。在電阻性切換記憶體中,二端記憶體裝置之主動區呈現複數種穩定
或半穩定電阻性狀態,各電阻性狀態皆具有不同的電阻。此外,可回應施加於該兩個導電接觸部之合適的電信號,形成或啟動該複數種狀態之各別者。合適的電信號可為電壓值、電流值、電壓或電流極性、或類似者、或其合適的組合。電阻性切換二端記憶體裝置之實施例可包括電阻性隨機存取記憶體(RRAM),但並非僅限於此。
本揭露之具體實施例可提供基於絲形之記憶體單元。基於絲形之記憶體單元之一項實施例可包含:導電材料、(例如:包含諸如p型或n型多晶矽等摻雜p型或n型矽(Si)支承層之接觸層、諸如p型或n型多晶SiGe等摻雜多晶化合物等等)、例如包括複數個缺陷位置之電阻性材料的電阻性切換層(RSL)、以及能夠電離(例如,用以有助於在RSL之邊界產生包括金屬離子的粒子)之活性金屬層。在合適的偏壓條件下,粒子可占據RSL內之缺陷位置,以提供RSL之導電區(例如:一(多)條導電絲極)。一旦移除(例如揮發性裝置中的)偏壓條件或回應(例如非揮發性裝置中的)第二偏壓條件,RSL的導電區便可變為非導電性。舉例來說,這可回應變為中性(非電離)之粒子(例如在偏壓條件移除後)、至少部分撤出缺陷位置(例如回應第二偏壓條件)之粒子、或另一合適的機制而出現。
例如,RSL(在所屬領域中亦可稱為電阻性切換介質(RSM))可包含如未摻雜非晶Si層、具有本質特性之半導體層、Si亞氧化物(例如:SiOx,其中,x具有介於0.1與2間的值)、非化學計量的氧化物、金屬氧化物(例如:
氧化鋅)等等。適用於RSL之材料之其它實施例可包括SiXGeYOZ(其中,X、Y及Z係為各別合適的正數)、氧化矽(例如:SiON,其中,N係為合適的正數)、非晶Si(a-Si)、非晶SiGe(a-SiGe)、TaOB(其中,B係為合適的正數)、HfOC(其中,C係為合適的正數)、TiOD(其中,D係為合適的正數)、AlOE(其中,E係為合適的正數)等等、或其合適的組合。
用於基於絲形之記憶體單元之活性金屬層還可包括:銀(Ag)、金(Au)、鈦(Ti)、氮化鈦(TiN)或其它合適的鈦化合物、鎳(Ni)、銅(Cu)、鋁(Al)、鉻(Cr)、鉭(Ta)、氮化鉭(TaN)、鐵(Fe)、錳(Mn)、鎢(W)、釩(V)、鉿(Hf)、鈷(Co)、鉑(Pt)、鈀(Pd)、以及合適的前述之合金。本揭露某些態樣中之活性金屬層可運用其它合適的導電材料、以及前述或類似材料之化合物或組合物。在某些具體實施例中,可在RSL與活性金屬層間布置由Ti、TiOx、TiN、或類似者組成之較薄層阻障材料(例如:20奈米或以下、10奈米或以下等)。類似於前述該(等)實施例之本揭露之另外的具體實施例可在下列授權予本專利申請案受讓人之專利申請案中找到:2007年10月19日提出申請之申請案第11/875,541號、2009年10月8日提出申請之申請案第12/575,921號、以及本文中的其它引證案,以上各者之各別全文係為了全部目的而引用合併於本文中。
為了要程式化基於絲形之電阻性切換記憶體單元,可跨記憶體單元施加合適的程式化電壓,造成諸如RSL等記憶體單元較高電阻性部分內形成導電路徑或絲
極。絲極形成可包含動態變更穿過RSL一部分之一組電離粒子之寬度或長度,其適於使RSL從較高電阻性狀態切換至較低電阻性狀態。在某些電阻性切換裝置中,可至少部分實施抹除程序使導電絲極變形,造成記憶體單元從低電阻性狀態返回到高電阻性狀態。在記憶體中,這種狀態變化可與二進制位元的各別狀態有關聯。對於多個記憶體單元之陣列,可程式化或抹除記憶體單元之一(多)個字元、一(多)個位元組、一(多)個分頁、一(多)個組塊等以代表二進制資訊之零或一、並且實際上藉由隨著時間保留那些狀態來儲存二進制資訊。在各項具體實施例中,此類記憶體單元中可儲存多層資訊(例如:多個位元)。
本申請案之發明人除了電阻性記憶體以外,還熟悉另外的非揮發性、二端記憶體結構。舉例而言,鐵電隨機存取記憶體(RAM)便是一例。某些其它實施例包括磁阻式RAM、有機RAM、相變RAM及導電橋接RAM等等。許多揭示之具體實施例雖然涉及到電阻性切換記憶體技術,在所屬技術領域中具有通常知識者適用的情況下,揭示之具體實施例有某些可利用其它二端記憶體技術。
本揭露之各項具體實施例提供可在絕緣半導體基板上製造之高密度固態記憶體架構。在各項具體實施例中,揭示之一(多)種記憶體架構可如利用諸如28奈米(nm)或更小技術節點等先進技術節點之低成本單石程序予以製造,並且可包含至少一凹口蝕刻。在一(多)項具體實施例中,該(等)凹口蝕刻可具備貫孔蝕刻及凹口蝕刻,其
可組合成單一蝕刻或實施成多個蝕刻。在另一具體實施例中,該(等)凹口蝕刻可為在固態程序之導電層中形成一(多)個斷路或不連續部位的圖型化導體程序。
在至少某些揭示之具體實施例中,本揭露提供經組態以減少漏電流之記憶體單元。在至少一揭示之具體實施例中,可將該記憶體單元用在1電晶體-n記憶體單元架構中,其中n可為大於1之整數(例如:128、256、512、1024等等)。本揭露之發明人相信,增加每個電晶體二端記憶體單元的數目n,可大幅改善1電晶體-1記憶體單元架構上的記憶體密度,尤其是在揭示之三維架構中。本案發明人相信,在某些架構中,增加n可在大導線上導致漏電流(例如:請參閱下文第8圖)、感測裕度降低、功率消耗增加、及類似者。舉一實施例來說,這可在程式化成低電阻狀態之鄰接的記憶體單元得到證實。在各項揭示之具體實施例中,揭示之記憶體單元具有可如單石程序的一部分所製造之選擇器裝置,與記憶體單元串聯並位於1電晶體-n記憶體單元架構中,其漏電流可降低為1000分之一、10,000分之一、100,000分之一、1,000,000分之一、或10,000,000分之一。
在另一具體實施例中,揭示之記憶體架構可合併諸如電阻性切換記憶體單元等產出非常高效能之高效能二端固態記憶體、以及在絕緣半導體基板上與其它電子電路整合或部分整合(例如:電氣或連通性連接)之高密度記憶體。舉例而言,此類其它電路可包括一或多個處理
器、邏輯陣列、緩衝器、控制器、位元線控制器、字元線控制器等等。交替地或另外,可在具有附加組件之可撓性或剛性電路板上布置各種揭示之記憶體架構,該附加組件可回應用以執行功能之指令,與一(多)個揭示之記憶體架構以電氣或數位方式交互作用。舉例來說,附加組件之實施例可包括通信介面、無線介面、顯示驅動器、功率控制驅動器、使用者介面控制器、加速計、陀螺儀、磁性感測器、壓力感測器、線圈、電感器、電容器、合適的微機電系統(MEMS)裝置、記憶體控制器、媒體輸入或輸出控制器、或類似者、或其合適的組合。在又其它具體實施例中,本揭露提供布置於電路板上、並且封裝於外罩之多維基板上記憶體,該外罩具有一或多個輸出介面(例如:顯示器、印表機、聲頻輸出、揚聲器等)、一或多個輸入介面(例如:鍵盤、鍵板、滑鼠、觸控板、麥克風、攝影機、視訊攝影機、軌跡球、數位筆等等)、一或多個輸入輸出介面(例如:實體通信介面、生物特徵量測感測器介面、或類似者)、一或多個電源(例如:電池、電容器)等等。在至少一具體實施例中,基板上記憶體、電路板、外罩、一(多)個介面、一(多)個電源等可(經由直接連接或透過一或多個網路等,以有線或無線方式)連線至外部裝置,例如智慧型手機、平板運算裝置、可穿戴式電子設備、一(多)個記憶條、一(多)個外部記憶體等。
第1圖根據本揭露之具體實施例,說明例示記憶體架構100之方塊圖。記憶體架構100可為二維架構
(例如在z軸上具有單一層)、或可為如第1圖中繪示的三維架構。應領會的是,記憶體架構100可沿著y軸(水平左右跨頁)、沿著x軸(進出頁面)進一步延展、或可在z軸上具有更多或更少層。
可在諸如互補式金屬氧化物半導體(CMOS)基板102等控制邏輯基板上形成記憶體架構100。在各項揭示之具體實施例中,CMOS基板102可至少部分利用前段製程處理予以製造,並且可包括一或多個主動或被動裝置,例如:一(多)個電晶體、一(多)個電阻器、一(多)個電容器、一(多)個電感器或類似者。在另外的具體實施例中,可至少部分利用後段製程處理製造記憶體架構100之其它組件(例如:氧化物104、記憶體單元110、字元線114、位元線112、導體106等等)。然而,應領會的是,本揭露不受限於此;在本揭露之範疇內,考量半導體中或上用於製備或製造電子組件之其它機制。
CMOS基板102上面可為諸如氧化物104等絕緣體。在某些具體實施例中,氧化物104可為氧化矽,但可另外或轉而利用其它合適的電絕緣體,包括其它氧化物。例如,可藉由從貫孔105蝕刻、移除、圖型化等氧化物材料,在氧化物104內形成貫孔105。可相鄰於貫孔105形成一組字元線114,沿著第1圖之x軸延展(進出頁面)。可在介於字元線114各別者與貫孔105各別者間的凹口蝕刻(例如從貫孔105水平延展到氧化物104內)內形成一或多層記憶體單元110。舉例來說,相鄰於貫孔105之凹口
蝕刻之子集內可形成選擇層116,與字元線114之各別者電接觸。在一或多項具體實施例中,可形成與各別選擇層116電接觸之導體(例如:中間電極),舉例而言,填充各別凹口蝕刻之剩餘空間。再者,可形成作為氧化物104上面之層並跟在貫孔105之一(多)個邊緣後的切換材料108。可選擇具有非揮發性切換特性之切換材料108,能夠維持代表各別邏輯狀態之二或更多種不同且可測量特性。實施例包括諸如電阻性特性、電流承載特性、電壓特性、磁性特性等等各種不同且可測量之電氣特性。
可相鄰於切換材料108,利用導體材料106填充貫孔105(請參閱下文第3圖,舉例而言,其屬於適用於貫孔105、切換材料108、位元線112及字元線114、以及適用於記憶體單元110其它組件之材料)。在各項具體實施例中,導體106可包含記憶體架構100之位元線112,在氧化物104上面水平延展,在某些具體實施例中,還垂直向下延展到貫孔105內,並且在記憶體單元110之子集間延展。
藉由在位元線112與字元線114之一者間施加電位,可跨記憶體單元110之一選定者施加電場,使記憶體單元個別係為可定址。在某些具體實施例中,可跨多條選定的字元線114與位元線112施加合適的電位,有助於並行選擇多個記憶體單元110。記憶體架構100從而可有助於記憶體單元110之個別定址、以及群組定址。這樣進而在控制特定記憶體操作(例如:讀取、寫入、抹除等)
所影響的記憶體單元110之數量及選擇方面提供高靈活性。這樣的靈活性可改善功率消耗(例如藉由從操作排除非標的單元),同時利用二端記憶體技術的高效能功能。另外,搭配可擴縮技術節點(例如小至5奈米[nm]或甚至更小的最小特徵尺寸),藉由二維或三維配置(例如沿著x軸、y軸及z軸各者具有多個記憶體單元),記憶體架構100可提供非常高密度記憶體陣列。再者,可用低成本、在各項揭示之具體實施例中利用後段製程處理、在大部分CMOS裝置熱預算內之溫度(例如:低於攝氏400度)下、以及在至少某些揭示之具體實施例中利用較少遮罩(例如每層1至4個遮罩)來製造記憶體架構100。記憶體架構100從而可在固態記憶體領域中提供顯著優點。
在至少一替代具體實施例中,切換材料108可用選擇層116來就地調換。在此具體實施例中,可在與字元線114各別者電接觸之凹口蝕刻內提供切換材料108。再者,可在氧化物104及氧化物104中由貫孔105所生成之孔洞之曝露表面上方沉積選擇層116。在本具體實施例中,記憶體單元110可按照如上述(或本文中其它地方)類似方式而為可操作。
第2圖根據進一步揭示之具體實施例,說明記憶體單元正交視圖之方塊圖。在某些具體實施例中,該正交視圖可包括上文記憶體架構100之記憶體單元100之一者之z-y視圖200A及y-x視圖200B,但本揭露不受限於此。在進一步具體實施例中,記憶體單元100可具有與第
2圖所示不同的形狀。舉例來說,記憶體單元100之x-y平面截面的形狀在某些具體實施例中可為矩形,例如在x-y視圖200A中所觀看到的,而在其它具體實施例中,記憶體單元100之x-y平面截面可為近似矩形、平行四邊形或近似平行四邊形、梯形或近似梯形、或其它合適的截面形狀、或合適的前述之組合。在又其它具體實施例中,記憶體單元100之截面可不具有規則幾何形狀、或可具有不規則幾何形狀(例如記憶體單元100之組件具有與其它層不同的截面維度、一或多層具有不均勻側邊或邊緣、或具有圓角或曲形角等等)。同樣地,從y-x視圖200B之y-x平面觀視,記憶體單元100之截面在某些具體實施例中可為圓形或近似圓形、在其它具體實施例中可為多邊形或近似多邊形、在進一步具體實施例中可為卵形或近似卵形、或在另外的具體實施例中可為其它合適的幾何形狀或其近似者、或在又其它具體實施例中可具有不規則幾何形狀、或未經定義或非均勻的幾何形狀。整個圖式所示及本說明書所述之剖面圖中揭示之幾何形狀不應視為限制;反而,本揭露之範疇內所考量的是所屬技術領域中具有通常知識者已知、或藉由本文提供之內容得知之其它合適的配置、定向或幾何形狀。
請參閱y-x視圖200B,所示記憶體單元可包含記憶體裝置202及選擇器裝置204。記憶體裝置202及選擇器裝置204可至少部分藉由氧化物216來圍繞。
記憶體裝置202可包含第一電極,電極1
(electrode1)206、切換層208、以及導體210。在各項具體實施例中,記憶體裝置202可為非揮發性記憶體裝置,其可回應施加信號(例如:程式化信號)從第一狀態切換至第二狀態,並且在沒有該施加信號時維持第二狀態。在電阻性切換記憶體(例如:基於導電絲極之裝置)中,電極1 206可提供粒子,其回應該施加信號在切換層208內遷移或形成(例如:貫孔穿隧等),並且穿過切換層208之至少一子集形成一(多)條路徑或絲極。該(等)導電路徑/絲極從而可降低(例如介於電極1 206與導體210間之)切換層208及記憶體裝置202的電阻。在某些具體實施例中,粒子可在切換層208內部分遷移/形成,或切換層208內的粒子可回應施加信號電離以形成該(等)導電路徑/絲極。再者,該(等)導電路徑/絲極可回應第二信號,至少部分變形或變為非電離,使記憶體裝置202變更至高電阻狀態。
選擇器裝置204可包含導體210、選擇層212及第二電極,電極2(electrode2)214。在各項具體實施例中,選擇器裝置204可為揮發性切換裝置。根據這些具體實施例,選擇層212可具有本質特性,可回應施加刺激將該本質特性變更成第二特性,該第二特性在測量方面與該本質特性不同。可基於用於選擇器裝置204之技術(例如用於導體210、選擇器212、或電極2 214之材料),改變該特性及該施加刺激之物理性質。在至少一具體實施例中,選擇器裝置204可為揮發性電阻性切換裝置。在該(等)具體實施例中,選擇層212可具有本質電阻,可回應合適的施加刺
激(例如:滿足或超過臨界電壓之電壓、滿足或超過臨界電流強度之電流、滿足或超過臨界熱量或能量之焦耳加熱、滿足或超過臨界場大小之場、或類似者、或合適的前述之組合)將該本質電阻變更成第二電阻。
舉說明性實施例來說,回應滿足或超過臨界電壓與選擇器裝置204有關聯之電壓,(回應施加至電極2 214之偏壓)來自電極2 214之粒子可在選擇層212內遷移或電離,在選擇器212內形成一(多)條導電路徑/絲極,並且將選擇器212從高電阻變更為高電導(例如介於電極2 214與導體210之間)。由於選擇器212係為揮發性切換裝置,因此該(等)導電路徑/絲極可回應降到低於與選擇器裝置204相關臨界電壓之電壓而至少部分變形(例如:解離、朝電極2 214遷移、變為非電離等)。
在進一步具體實施例中,選擇器裝置204可為雙極切換裝置。在這些具體實施例中,在相對於電極2 214之導體210回應第二刺激(例如在電背景下,具有與上述施加至電極2 214者有所不同的極性),選擇器裝置204可變為高度導電。例如,在某些具體實施例中,導體210可為未連接至外部電源供應器之隔離(例如浮動)導體。在這些具體實施例中,未直接施加刺激至導體210。反而是,導體210可回應施加至電極2 214或電極1 206之刺激而具有與其相關之刺激。舉例而言,若於電極1 206與電極2 214間施加電壓以致電極1 206的電位比電極2214的電位還低,則可在導體210形成中等電位(例如,大小同於電極1206
與電極2 214間的大小)。按照這種方式,導體210可有助於或調變跨選擇層212之電位。延續本實施例,在電阻性切換選擇器裝置204中,導體210之粒子可(例如,回應位於電極2 214之更高電位及位於導體210之中等電位)在選擇器212內遷移或電離,用以回應滿足或超過相關第二臨界大小之第二施加刺激(例如,與施加於電極2 214之臨界電壓比較,屬於負極性之第二臨界電壓),形成一(多)條導電路徑/絲極。再次地,由於選擇器212係為揮發性,因此,在具有第二臨界大小之第二施加刺激不存在的情況下,該(等)導電路徑/絲極可接著變形或變為非電離。在某些具體實施例中,該施加刺激及第二施加刺激的臨界大小可相同或近似相同,而在其它具體實施例中,各別臨界大小可不同。在某些具體實施例中,可至少部分選擇(例如請參閱下文第3圖)導體210、選擇器212或電極2 214的材料以達成目標臨界大小或第二臨界大小。
在另一具體實施例中,可在選擇器裝置204中,回應超過選擇層212之軟崩潰場臨界的跨選擇層212之電場,因選擇層212之電軟崩潰而導致揮發性切換。如上述,可藉由施加至電極1 206及電極2 214之電壓來測定選擇層212中之電場。
選擇器裝置204之雙極操作可適用於搭配雙極記憶體裝置202之操作。舉例來說,雙極選擇器裝置204可回應較小(例如低於相關臨界大小)之正或負電壓,顯著降低電阻性切換記憶體單元之漏電流。因此,對於在電
阻性切換記憶體單元上產生正寄生電壓之程式化操作、或在電阻性切換記憶體單元上產生負寄生電壓之抹除操作,選擇器裝置204可在雙極背景下減少漏電流。這可在由雙極電阻性切換記憶體單元構成之1T-nR記憶體架構中提供顯著優點,即使n值大也一樣。超過選擇器裝置204相關臨界電壓之正或負電壓可致使選擇器裝置204變為導電。在某些揭示之具體實施例中,選擇器212在啟動時,可具有比切換層208還高的傳導性,以致跨記憶體裝置202之正/負電壓首先(primarily)下降。因此,當選擇器裝置204啟動時,電壓可經組態以在記憶體裝置202上執行記憶操作。當選擇器裝置204停用(電阻性)時,記憶體裝置202因記憶操作而絕緣,無論是正程式化操作或負抹除操作都一樣。
第3圖根據本揭露之進一步具體實施例,說明例示記憶體單元300之方塊圖。在某些揭示之具體實施例中,記憶體單元300可包含可如單石程序之一部分(舉例來說,如後段製程處理)所製造之一組材料層。在進一步具體實施例中,可沿著非垂直於絕緣基板頂部表面之方向,配置(例如堆疊)記憶體單元300。在進一步具體實施例中,該方向可與該頂部表面之法向量構成傾斜角。在又其它具體實施例中,該方向可垂直於、或近似垂直於該法向量。在又其它具體實施例中,該方向可選自於介於約平行於該法向量與約垂直於該法向量間之夾角範圍。關於記憶體單元300之定向之另外的實施例,可引用2014年2月28日
提出申請之美國專利申請案第14/194,499號、或引用2014年12月31日提出申請之美國專利申請案第14/588,202號;該些美國專利申請案各由本專利申請案之受讓人共同擁有,並且其全文係為了全部目的而引用合併於本文中。
記憶體單元300可包含記憶體裝置302及選擇器裝置310。在各項具體實施例中,記憶體裝置302可與選擇器裝置310電氣串聯。在某些揭示之態樣中,下文記憶體裝置302或選擇器裝置204可分別實質類似於第2圖之記憶體裝置202或選擇器裝置204。然而,本揭露不受限於這些態樣。
記憶體裝置302可包含第一接觸部304及切換材料306。在至少一具體實施例中,記憶體裝置302亦可包含相鄰於切換材料306之導體308。在另一具體實施例中,第一接觸部304可包含記憶體裝置之位元線、或其它合適的金屬導體(例如:字元線、資料線、源極線等等)。在某些具體實施例中,第一接觸部304可為活性金屬。在其它具體實施例中,第一接觸部304可為W、Ti、Cu、Al、Ag、Cu、Pt、Pd、Ta、Ni、Cr、金屬氮化物、TiN、TaN、或類似者、或合適的前述之組合物。切換材料306可包含非晶Si(a-Si)、非化學計量的氧化物、TiOx、AlOx、HfOx、SiOx、TaOx、CuOx、NbOx、本質半導體材料、硫屬化物、合適的前述之合金、或類似者、或合適的前述之組合物。
選擇器裝置310可包含選擇材料312及第二接觸部314,並且在至少一具體實施例中,可包含導體
308。在某些具體實施例中,選擇材料312可為具有非線性啟動響應(例如:非線性電流電壓響應)。舉例來說,選擇材料312可包含a-Si、非化學計量的氧化物、SiOx、TiOx、AlOx、HfOx、WOx、TixNyOz、HfOx、SiOx、TaOx、CuOx、NbOx、本質半導體材料、硫屬化物、前述之合金、或類似者、或合適的前述之組合物,其中x、y及z可為合適的非化學計量值。在其它具體實施例中,選擇材料312可為硫屬化物或固體電解質材料,其含有Ge、Sb、S、或Te之一或多者。在又另一具體實施例中,選擇材料312可包含複數種上述材料(例如:SiOx/GeTe、TiOx/AlOx)之堆疊。在本揭露之至少一具體實施例中,選擇材料312可在製造期間以一(多)種金屬摻雜,舉例來說,用以有助於從導體308或第二接觸部314注入金屬離子。
根據替代或另外的具體實施例,第二接觸部314可藉由記憶體裝置之導線,例如字元線、位元線、源極線、資料線等來提供。在進一步具體實施例中,第二接觸部314可包括貴金屬(例如:Ag、Pd、Pt、Au等)或至少部分包含貴金屬(例如:Ag-Al、Ag-Pd-Cu、Ag-W、Ag-Ti、Ag-TiN、Ag-TaN等等)之金屬合金。貴金屬或其合金可用於緩和第二接觸部314與選擇材料312間之化學交互作用或離子鍵結。舉一實施例來說,緩和之化學交互作用可有助於提升選擇器裝置310之耐久性及可靠度。在進一步具體實施例中,第二接觸部314可包括較快擴散粒子。舉例來說,該材料可包含對選擇器材料312內諸如其分子材料
中之空隙或間隙等缺陷位置或在該缺陷位置間具有較高移動率之粒子。在某些具體實施例中,快速擴散粒子可有助於快速啟動/停用選擇器裝置310,而在進一步具體實施例中則以更低的偏壓值來進行。合適的快速擴散材料之實施例可包含Ag、Cu、Au、Co、Ni、Al、Fe、或類似者、合適的其合金、或合適的前述之組合物。
在進一步具體實施例中,導體308可包含選自於上述關於第二接觸部314之材料。在至少一具體實施例中,導體308可包含與第二接觸部314相同或實質相同的材料。在進一步具體實施例中,導體308及第二接觸部314可包含不同材料。在又其它具體實施例中,導體308及第二接觸部314可至少部分為相同材料,並且部分為不同材料。例如,舉一實施例來說,導體308可包含合適的導電材料,並且第二接觸部314可包含合適的導電材料之合金、或與另一合適的導體組合之合適的導電材料。在至少一另外的具體實施例中,記憶體單元300可不包含導體308,並且切換材料306可相鄰於選擇材料312。在另一具體實施例中,導體308可為多種材料之堆疊。記憶體裝置302或選擇器裝置310之一(多)種材料或切換特性上,可至少部分選擇用於堆疊多重材料之材料。舉一實施例來說,若記憶體裝置302係經組態用於與TiN離子作用(operation with)且選擇器裝置310係經組態用於與Ag離子作用,則導體308可包含TiN與Ag之堆疊。
在本揭露之替代或另外的具體實施例中,
記憶體單元300除了所述以外,還可包含一或多個附加層或材料。舉例來說,記憶體單元300可在記憶體單元300之一或多層間,包括阻障層(例如其阻隔氧或反應氣體)或鈍化層(例如其防止一或多個所示層之化學鍵結)。在另一具體實施例中,記憶體單元300可按照適合性,包含用以減退或促進離子跨層邊界遷移之層。在至少一具體實施例中,與第3圖所示相比,記憶體單元300可包含更少層。
第4圖根據一或多個另外的具體實施例,說明例示縱橫記憶體陣列400之方塊圖。在至少一具體實施例中,縱橫記憶體陣列400可為記憶體架構100或其它揭示之記憶體架構之自上而下視圖(例如:沿著z軸之y-x視圖)。然而,本揭露不受限於該(等)具體實施例。
縱橫記憶體陣列400可包含垂直於一組位元線404(具有虛線輪廓之灰影)之一組字元線402(水平影線)。下文如第1圖所示,字元線組402可沿著z方向(進出頁面)包含多層字元線402。另外,氧化物材料406(深灰影)、或其它合適的絕緣體可填充介於位元線404間之空間之至少一子集、以及介於字元線402間之空間之至少一子集。在位元線404之一者重疊字元線402之一者處,可形成包含數層記憶體單元之貫孔,正如以記憶層410填充之貫孔處所示。
第4圖右下角繪示記憶體單元412之局部截圖(cutout)。在某些具體實施例中,記憶體單元412可實質類似於記憶體單元300,但本揭露不受限於這些具體實施
例。舉例來說,記憶體單元412可包含第一接觸部414,其包含位元線404之一者的一部分。切換材料層416可相鄰於第一接觸部414。在一或多項揭示之具體實施例中,切換材料層416可包含非揮發性基於絲形之切換裝置。在至少一具體實施例中,導體418可相鄰於切換材料層416而置。再者,揮發性切換層420可置於導體418與第二接觸部422之間。在某些具體實施例中,第二接觸部422可包含字元線402之一者、或與字元線402之一者的電接觸。在其它具體實施例中,第一接觸部414可包含位元線404之一者、或與位元線404之一者的電接觸。在一(多)項進一步具體實施例中,可調換切換層416與選擇層420的位置。在該(等)具體實施例中,第一電極414可為字元線402之一者,並且第二電極422可為位元線404之一者(例如,在替代記憶體架構中位元線402與字元線404調換處)。
第5圖根據進一步具體實施例,說明例示記憶體架構500之方塊圖。在某些具體實施例中,記憶體架構500可有助於獨立控制基板502上面多條字元線506之堆疊之各別字元線。搭配對一組位元線之各別位元線514的個別控制,記憶體架構500可有助於精細控制記憶體操作(精細至單一單元定址能力)。
記憶體架構500包含基板502,基板502上面具有氧化物504。在一(多)項具體實施例中,可在基板502上面提供作為單一組塊之氧化物504,其可經蝕刻及凹口蝕刻以形成記憶體架構500之其它組件。在其它具體實
施例中,可在散置有記憶體架構500之一或多個其它組件之層中提供氧化物504,在另一(多)項具體實施例中,該一或多個其它組件至少某些可在其上面提供層之前先予以圖型化。
包含切換材料512及位元線514之貫孔的相反側說明兩組字元線506。字元線組506分別包含依第5圖z軸(例如:垂直方向)堆疊之多條個別字元線。在某些具體實施例中,可相鄰於字元線組506各別者或其子集來形成記憶體單元組515。在至少一具體實施例中,各別記憶體單元515可包含字元線組506之各別者、切換材料512與位元線514之各別子集。在其它具體實施例中,記憶體單元515之一或多者可包含各別選擇器裝置,正如本文中所述。
根據一或多項具體實施例,可在記憶體架構500中形成一組垂直導電互連件516。垂直導電互連件516之各別者可與字元線組506之各別者電接觸。施加電信號至垂直導電互連件516之一者,從而可導致該電信號傳播至字元線組506之一相關者。藉由施加電壓於位元線514及垂直導電互連件516之一者(或多者),從而可施加目標信號(例如:記憶體操作信號)至與垂直導電互連件516之一者(或多者)有關聯之記憶體單元之一(多)個目標者。再者,可於與一(多)個非目標記憶體單元515有關聯之垂直導電互連件516之一者(或多者),施加經組態用以緩和或避免一(多)個非目標記憶體單元515因目標信號受到影響
的停用電壓。在其它具體實施例中,取決於相關記憶體晶片架構之互連方案,可將垂直導電互連件516之至少一子集繞至或繞入基板502。
基於前述,記憶體架構500可經組態以對選定用於記憶體操作之數個記憶體單元提供彈性控制。舉例來說,在某些具體實施例中,記憶體架構500可有助於個別定址能力。在其它具體實施例中,記憶體架構500可有助於定址單一字元、雙字元、分頁、分頁之子集、組塊、組塊之子集、或類似者、或其合適的組合。舉例來說,記憶體架構500若包含電阻性切換記憶體單元,則可程式化、抹除或寫入單一字元、分頁、雙字元等。在非揮發性記憶體結構中,這樣可相對於受限於分頁寫入、組塊抹除等等之其它系統提供顯著優點。
第6A至6F圖根據本揭露另外的具體實施例,繪示與製造記憶體架構有關的方塊圖。在一項具體實施例中,舉例來說,該製造可包含合併一或多道凹口蝕刻程序、或搭配一或多道凹口蝕刻程序提供之貫孔蝕刻程序以形成一層記憶體單元。在另一具體實施例中,該蝕刻程序以及該(等)凹口蝕刻程序可按照垂直配置形成多層記憶體單元。
請參閱第6A圖,提供的是基板606A。在某些具體實施例中,基板606A可為半導體材料,例如:具有CMOS電路之Si或其它合適的基板材料。基板606A上面係為以灰影繪示之絕緣體層602A(例如:氧化物、或其
它合適的電絕緣體材料)。絕緣體層602A上面係為以水平線繪示之導體層604A。在某些具體實施例中,可在導體層604A之間提供散置之多組絕緣體層602A。在各項具體實施例中,一(多)個導體層604A可為記憶體架構之字元線。
第6B圖繪示基板606B上方與各別導體層604B散置之多個絕緣體層602B的堆疊。貫孔蝕刻及字元線凹口蝕刻608B移除基板606B上面的絕緣體材料及導體材料。在至少一具體實施例中,貫孔蝕刻未延展至基板606B,在貫孔蝕刻底部處基板606B上留下至少某些絕緣體層602B材料(例如,延展至向下虛箭號指示處)。貫孔蝕刻及字元線凹口蝕刻608B可另外由貫孔蝕刻左右兩方向側向移除導體層604B材料,正如水平虛箭號繪示者。在一項具體實施例中,可在組合蝕刻程序中提供作為貫孔蝕刻一部分的凹口蝕刻。在其它具體實施例中,可在貫孔蝕刻後,接著執行用以側向移除導體層604B材料之凹口蝕刻。在完成貫孔蝕刻及字元線凹口蝕刻608B之後,在與各別導體層604B散置之多個絕緣體層602B之堆疊中生成垂直貫孔,並且在各別導體層604B中生成側向凹口,在各別絕緣體層602B之間留下空白空間之子集。
於第6C圖,在藉由608B之貫孔蝕刻及字元線凹口蝕刻曝露之表面上方沉積切換層602C。在各項具體實施例中,可沉積作為薄膜之切換層602C。舉例來說,在某些具體實施例中,切換層602C從而可較薄,具有選自於約1nm與約20nm間的厚度。在另一具體實施例中,
可從貫孔蝕刻的底部移除恰好在基板上面的切換層602C,正如部分回蝕606C所繪示者。在沉積切換層602C之後,可利用導電材料填充剩餘貫孔及凹口蝕刻。在一具體實施例中,導電材料可實質類似於上文第3圖之導體308。
於第6D圖,可由導體層圖型化字元線602D。在至少一具體實施例中,可下穿記憶體架構之導體層(例如:第6圖之導體層604B)來執行線蝕刻。可利用氧化物或另一合適的絕緣體材料回填已蝕刻導體間的間隙,用以將圖型化字元線602D之各別者與圖型化字元線602D之其它者電氣隔離。另外,可研磨604D(例如化學機械研磨[CMP]等)頂部表面,用以從頂部表面移除切換層602C,並且用以沿著記憶體架構之頂部表面磨平導電材料及氧化物。
第6E圖說明用於蝕刻導體材料之替代具體實施例。在第一具體實施例中,導體蝕刻600E可向下移除導體材料至氧化物之底部,並且在某些具體實施例中,可在基板上面留下氧化物。根據本具體實施例,導體蝕刻600E可在導體蝕刻600E之內徑上留下切換層602E。在替代具體實施例中,導體蝕刻及切換層蝕刻604E可移除齊平至氧化物606E之導體材料。
第6F圖繪示非揮發層及位元線600F之形成。形成非揮發性切換層602F作為藉由導體蝕刻600E所曝露之表面上方之膜。非揮發性切換層602F之各別子集因
此可分別相鄰於第6C及6B圖形成之凹口蝕刻內之導體材料之各別者。活性金屬604F係填入藉由導體蝕刻600E所曝露之剩餘區域之至少一子集。在一項具體實施例中,活性金屬604F可填充整個剩餘空間,並且形成或係為與非揮發性切換層602F之頂部表面上面之位元線接觸。圖型化字元線602D之一者與位元線604F間之記憶體架構區從而包含記憶體單元。在各項具體實施例中,記憶體單元可實質類似於上文第3圖之記憶體單元300;而在其它具體實施例中,記憶體單元可為另一揭示之記憶體單元,或可為所屬技術領域中具有通常知識者已知或具有通常知識者藉由本文提供之內容得知的其變例。
第7圖根據本揭露另外的具體實施例,說明替代記憶體架構700。記憶體架構700可實質類似於根據第6A至6E圖之程序所製造的記憶體架構。因此,記憶體架構700可具有圖型化字元線及凹口蝕刻之堆疊,係以切換材料及導電材料來分層。可在藉由導體蝕刻所曝露之表面上方沉積非揮發性切換層702,移除填充之凹口蝕刻間的材料。非揮發性切換層702可在記憶體架構700之頂部表面至少一部分上方、記憶體架構700之氧化物材料(深灰色)上方延展。另外,可在非揮發性切換層702上方沉積活性金屬層704。活性金屬層704之沉積可為用以利用活性金屬層704填充導電性蝕刻剩餘空間的替代方案。轉而可利用導線材料填充活性金屬層704沉積後之剩餘空白空間,該導線材料可包括W、Ti、Cu、Al、Ag、Cu、Pt、Pd、
Ta、Ni、Cr、金屬氮化物、TiN或TaN、或類似者、或合適的組合物(例如:合金等)。
第8圖根據本揭露之進一步具體實施例,說明用於製造記憶體裝置之替代分段字元線程序800。替代分段字元線程序800可包含一(多)個導體層之圖型化及蝕刻程序。對交替之導體與絕緣體層之堆疊重複進行之圖型化及蝕刻程序可提供具有圖型化字元線(例如:間斷或分段之字元線)的記憶體裝置。
於802,提供基板、在基板上方形成之絕緣體層802A、以及在絕緣體層802A上方形成之導體層802B。於804,可在導體層802B待保留供字元線圖型用之區域上方提供一或多個遮罩804A。可執行用以移除導體材料至少至絕緣體層802A之蝕刻804B。在某些具體實施例中,蝕刻804B可移除絕緣體層802A之至少一部分,而在其它具體實施例中,蝕刻804B可終止於絕緣體層802A,留下絕緣體層802A原封不動。於806,可在藉由蝕刻804B所曝露之表面上方沉積揮發性切換層806A,並且導體填部806B可填充藉由蝕刻804B所移除之剩餘空間。
請參閱第9圖,替代分段字元線程序800接續第8圖之806。於808,對於另外的絕緣體/導體層,可反覆進行步驟802、804及806,用以達成交替絕緣體層與圖型化導體層之堆疊。於810,圖型化及蝕刻步驟可穿過絕緣體與圖型化導體層之堆疊形成蝕刻810B。可在蝕刻810B所曝露之絕緣體與圖型化導體層之堆疊之表面上方
沉積非揮發性切換層810A。另外,可執行字元線蝕刻810C、及氧化物填充以形成不同且電隔離的字元線810D。
於812及814,為了完成替代分段字元線程序800之記憶體裝置而提供替代具體實施例。於812,活性金屬812A可填充藉由蝕刻810B所敞開之剩餘空間。活性金屬812A可形成記憶體裝置之位元線或位元線之子集。在替代具體實施例中,於814,可在非揮發性切換層810A上方沉積活性金屬層814A。可在活性金屬層814A上方蝕刻810B所敞開之剩餘空間內執行填部814B,填部814B包含位元線接線材料814C。
替代分段字元線程序800可提供具有分段、或間斷字元線之記憶體裝置、以及藉由遮罩及圖型化所形成作為第6A至6F圖貫孔蝕刻之凹口蝕刻。可利用切換材料層填充凹口蝕刻,並可生成多條圖型化字元線以形成圖型化字元線與記憶體單元層之垂直堆疊。最終圖型化與蝕刻可用於提供各別記憶體單元之非揮發性記憶體層及第二接觸部或位元線。
已就記憶體單元之許多組件(例如:層)、其組件(例如:記憶體組件、選擇器組件等)、或構成此類記憶體單元或組件之記憶體架構間的交互作用描述前圖。應領會的是,在本揭露某些合適的替代態樣中,此類圖可包括指明於其中之那些組件及層,已指明組件/層之某些、或附加組件/層。亦可實施電連接至其它子組件而非包括於母組件/層內的子組件。舉例而言,可相鄰於揭示之層之一或
多者建立一(多)個中介層。舉一實施例來說,緩和或控制非期望氧化作用之合適的阻障層可置於一或多個所揭示層之間。舉另一實施例來說,可安置粒子或離子緩和層以緩和進入相鄰層之一層之粒子之遷移。舉又另一實施例來說,鈍化層可置於一或多個所揭示層之間,用以緩和各別層之粒子之化學鍵結。在又其它具體實施例中,揭示之記憶體堆疊或膜層組可具有比所示更少之層。舉例來說,切換層可直接電氣接觸導線,而不是在其之間具有電極層。另外,注意到的是,一或多道揭示之程序可組合成提供聚合功能之單一程序。所揭示架構之組件亦可與本文中未具體描述但所屬技術領域中具有通常知識者已知的一或多個其它組件交互作用。
鑑於上文所述的例示圖,引用第10至14圖之流程圖,將更能領會可根據所揭示專利標的實施之程序方法。儘管目的在於簡單闡述,仍將第10至14圖之方法展示且描述成一連串程序塊,要理解且領會的是,所主張之專利標的不受限於該程序塊之順序,因為某些程序塊可用不同順序出現,或與由本文中所示及所述之其它程序塊並行出現。此外,所示程序塊並非全都一定需要才能實施本文所述之方法。另外,應進一步領會的是,整篇本說明書揭示之方法之某些或全部(或者,例如用於自動化設備、機器或電腦等用以執行此類方法之一(多)個步驟的指令)能夠予以儲存在用以有助於輸送並移送此類方法至電子裝置之製品上。用語製品如使用,意味著含括可由任何
電腦可讀裝置、搭配載體之裝置、或儲存媒體存取的電腦程式。
第10及11圖根據本揭露替代或另外的態樣,說明用於提供根據單石製造程序之記憶體架構的例示方法1000之流程圖。在某些具體實施例中,可在包含一或多個CMOS裝置之基板上、以及在CMOS裝置之熱預算內,形成單石製造程序。在替代或另外的具體實施例中,可利用後段製程製造程序來執行單石製造程序。
方法1000可於1002包含在絕緣半導體基板上布置第一字元線材料層。方法1000可於1004包含在該第一字元線材料層上布置第一絕緣材料層。方法1000可於1006包含在該第一絕緣材料層上布置第二字元線材料層。除了前述以外,方法1000還可於1008包含在該第二字元線材料層上布置第二絕緣材料層。
除了上述,方法1000更可於1010包含形成穿過該第一字元線材料層、該第一絕緣材料層、該第二字元線材料層及該第二絕緣材料層之貫孔。在某些具體實施例中,第一字元線材料層及第二字元線材料層可在貫孔內遭到過蝕刻(例如,側向通過貫孔之水平維度、或寬度)。在進一步具體實施例中,貫孔內的過蝕刻可在第一字元線材料層中形成第一凹口,並且在第二字元線材料層中形成第二凹口。
方法1000可於1012包含在該貫孔之該第一凹口及該第二凹口內沉積選擇材料。在一(多)項具體實施
例中,選擇材料之各別子集可與第一字元線材料層及第二字元線材料層電接觸。方法1000可於1014包含在該貫孔之該第一凹口及該第二凹口內形成接觸材料。在進一步具體實施例中,接觸材料可與選擇材料電接觸。第11圖上的1016延續方法1000。
現請參閱第11圖,方法1000可於1016包含在該貫孔內沉積切換材料層。在一具體實施例中,切換材料層可與貫孔之第一凹口及第二凹口內的選擇材料接觸。在進一步具體實施例中,切換材料層可與貫孔之第一凹口及第二凹口內的接觸材料電接觸。在另一具體實施例中,可達成前述之組合(例如,切換材料層與貫孔之第一凹口或第二凹口內的接觸材料及選擇材料接觸)。方法1000可於1018包含在貫孔內沉積與切換材料電接觸之位元線材料層。
在一具體實施例中,本方法1000可更包含在沉積該選擇材料前,先蝕刻第一字元線材料層、第一絕緣材料層、第二字元線材料層及第二絕緣材料層。在進一步具體實施例中,於沉積選擇材料前,蝕刻可先形成第一字元線及第二字元線。在又另一具體實施例中,形成貫孔可更包含形成穿過第一字元線及第二字元線之貫孔。
在本揭露之至少一具體實施例中,絕緣半導體基板可包含製造於其中之複數個CMOS裝置。在另一具體實施例中,該複數個CMOS裝置可選自於由下列所組成的群組:處理器、邏輯陣列、緩衝器、位元線控制器、
字元線控制器、及控制器。在進一步態樣中,第一字元線係耦接至複數個CMOS裝置之至少第一部分。在另一具體實施例中,方法1000可更包含耦接外部記憶體介面控制器至絕緣半導體基板。在又其它具體實施例中,方法1000可包含在印刷電路板上布置絕緣半導體基板及外部記憶體介面。在進一步具體實施例中,方法1000可包含將絕緣半導體基板、外部記憶體介面控制器、以及印刷電路板布置在外殼內。在又另一具體實施例中,印刷電路板可選自於由下列所組成的群組:可撓性印刷電路板及剛性印刷電路板。在一或多項其它具體實施例中,方法1000可包含耦接視覺顯示器至複數個CMOS裝置之至少第二部分、耦接無線通信介面至複數個CMOS裝置之至少第三部分、耦接電源至複數個CMOS裝置之至少第四部分、或在外殼內布置絕緣半導體基板、視覺顯示器、無線通信介面、以及電源。
根據另外的具體實施例,本方法可包含蝕刻位元線材料層以形成至少第一位元線,其中,第一位元線係近似正交於或正交於第一字元線。在另一具體實施例中,本方法可包含耦接第一位元線至絕緣半導體基板內形成之複數個CMOS裝置。在進一步具體實施例中,CMOS裝置可選自於由下列所組成的群組:處理器、邏輯陣列、緩衝器、位元線驅動器、字元線驅動器及控制器。
在進一步具體實施例中,第一字元線材料可選自於由下列所組成的群組:W、Ti、Cu、Al、Ag、Cu、Pt、Pd、Ta、Ni、Cr、金屬氮化物、TiN及TaN。在又另一
具體實施例中,選擇材料可包含選自於由下列所組成群組之材料:a-Si、非化學計量的氧化物、TiOx、AlOx、HfOx、SiOx、TaOx、CuOx、以及本質半導體材料。在又其它具體實施例中,接觸材料可選自於由下列所組成的群組:W、Ti、Cu、Al、Ag、Cu、Pt、Pd、Ta、Ni、Cr、金屬氮化物、TiN、TaN、導電半導體材料、SiGe、摻雜多晶Si、摻雜SiGe及Si。在進一步具體實施例中,切換材料層可包含選自於由下列所組成群組之材料:a-Si、非化學計量的氧化物、TiOx、AlOx、HfOx、SiOx、TaOx、CuOx、以及本質半導體材料。在又另一具體實施例中,位元線材料層可選自於由下列所組成的群組:W、Ti、Cu、Al、Ag、Cu、Pt、Pd、Ta、Ni、Cr、金屬氮化物、TiN及TaN。
在一或多項進一步具體實施例中,方法1000可包含在位元線材料層之頂部上方沉積鈍化材料層。在另一具體實施例中,方法1000可包含形成選自於由下列所組成群組之形狀的貫孔:圓柱體、近似圓柱體、矩形稜鏡、近似矩形稜鏡、截錐以及近似截錐。
在一附加具體實施例中,方法1000可包含形成第一記憶體裝置。第一記憶體裝置可包含該第一字元線材料層之一部分、該貫孔之該第一凹口內之該選擇材料、該貫孔之該第一凹口內之該接觸材料。另外,第一記憶體裝置可包含位於該貫孔內、並與該貫孔之該第一凹口內之該選擇材料側向相鄰、且與該貫孔之該第一凹口內之該接觸材料側向相鄰之該切換材料層的第一部分。再者,
第一記憶體裝置可包含位於該貫孔內、並與該切換材料層之該第一部分側向相鄰之該位元線材料層的第一部分。在進一步具體實施例中,方法1000可包含形成第二記憶體裝置。第二記憶體裝置可包含第二字元線材料層之一部分、貫孔之第二凹口內之選擇材料、以及貫孔之第二凹口內之接觸材料。另外,第二記憶體裝置可包含位於該貫孔內、並與該貫孔之該第二凹口內之該選擇材料側向相鄰、且與該貫孔之該第二凹口內之該接觸材料側向相鄰之該切換材料層之第二部分,以及位於該貫孔內並與該切換材料層之該第二部分側向相鄰之該位元線材料層之第二部分。在進一步具體實施例中,第二記憶體裝置可相對於該第一記憶體裝置垂直堆疊。
在又另一具體實施例中,方法1000可在該形成該貫孔步驟前,包含由該第一字元線材料層形成第三字元線、由該第二材料層形成第四字元線、以及形成穿過該第三字元線及該第四字元線之第二貫孔。在替代或另外的具體實施例中,第一字元線材料層及第二字元線材料層可在第二貫孔內遭到過蝕刻,用以在第三字元線中形成第三凹口並用以在第四字元線中形成第四凹口。在一(多)項進一步具體實施例中,第一字元線可相對於該第三字元線側向而置,該第二字元線係相對於該第四字元線側向而置,該第二字元線係垂直置於該第一字元線上面,以及該第四字元線係垂直置於該第三字元線上面。
第12、13及14圖說明根據進一步具體實施
例用於製造記憶體裝置之樣本方法1200之流程圖。方法1200可於1202包含在包含CMOS裝置之基板上布置第一字元線材料層。方法1200可於1204包含圖型化第一字元線材料層以形成第一組字元線。方法1200可於1206包含在第一組字元線上方布置選擇層並於其之間布置間隙。方法1200可於1208包含在第一組字元線的字元線與字元線間的間隙內布置導電填部。方法1200可於1210包含在第一字元線材料層、選擇層及導電填部上方布置第一絕緣層。
除了上述,方法1200還可於1212包含在第一絕緣層上布置第二字元線材料層。方法1200可於1214包含圖型化第二字元線材料層以形成第二組字元線。方法1200可於1216包含在第二組字元線上方布置第二選擇層,並且於其之間布置間隙。方法1200可於1218包含在第二組字元線的字元線與字元線間的間隙內布置第二導電填部。
另外,方法1200可於1220包含在第二字元線材料層、第二選擇層及第二導電填部上方布置第二絕緣層。第13圖之1222可延續方法1200之1220。
現請參閱第13圖,方法1200可於1222包含布置穿過第二絕緣層之子集、第二導電填部、第一絕緣層及第一導電填部之貫孔。方法1200可於1224包含在貫孔上方布置非揮發性切換層。方法1200可於1226包含在非揮發性切換層上方布置電極。方法1200更可於1228包含在電極與第二絕緣層上方布置位元線,以及方法1200
可於1230包含在位元線上形成鈍化材料層。
方法1200可於1232包含在位元線與CMOS裝置間、第一組字元線之一者與CMOS裝置間、或第二組字元線與CMOS裝置間、或合適的前述之組合間提供電連接。方法1200可於1234包含連接外部記憶體介面控制器至基板。方法1200可於1236包含在電路板上布置基板或外部記憶體介面控制器。方法1200可於1238包含連接視覺顯示器至基板內之第二CMOS裝置。方法1200可從1238延續至第13圖之1240。
現請參閱第13圖,可於1240延續方法1200。舉例來說,方法1200可於1240包含連接無線通信介面至基板內之第三CMOS裝置。方法1200可於1242包含連接電源至基板內之第四CMOS裝置。方法1200可於1244包含在外殼內布置基板、外部記憶體介面控制器、電路板、視覺顯示器、無線通信介面或電源。
在本揭露之各項具體實施例中,揭示之記憶體或記憶體架構可當作具有CPU或微電腦之單機型或整合型嵌式記憶體運用。舉例來說,某些具體實施例可實施成為電腦記憶體(例如:隨機存取記憶體、快取記憶體、唯讀記憶體、儲存記憶體、或類似者)之一部分。舉例來說,其它具體實施例可實施成為可攜式記憶體裝置。合適的可攜式記憶體裝置之實施例可包括可卸除記憶體,例如:保全數位(SD)卡、通用序列匯流排(USB)記憶條、小型快閃記憶(CF)卡、或類似者、或合適的前述之組合。(請參閱例如
下文第14及15圖)
NAND FLASH係用於小型FLASH裝置、USB裝置、SD卡、固態硬碟(SSD)、以及儲存級記憶體、以及其它形狀因子。雖然過去十年來已證實NAND是項加速比例縮小至更小裝置及更高晶片密度的成功技術,隨著技術比例縮小越過25奈米(nm)記憶體單元技術,許多結構化、效能、以及可靠度問題都顯現出來。這些或類似考量的子集係藉由所揭示之態樣而得到解決。
為了要提供所揭示專利標的各項態樣之內容,第14圖及以下論述用意在於為所揭示專利標的各項態樣係為可實施或處理之合適的環境提供簡明、一般性的描述。以上雖然已在用於製造及操作此類記憶體或架構之固態記憶體與半導體架構及程序方法的一般性內容中描述專利標的,所屬領域技術人員仍將認識的是,仍可結合其它架構或程序方法實施本揭露。此外,所屬領域技術人員將了解的是,揭示之程序可用獨自或搭配主電腦(例如:下文第15圖之電腦1502)擇一之處理系統或電腦處理器來實踐,其可包括單處理器、或多處理器電腦系統、迷你運算裝置、大型電腦、以及個人電腦、手持式運算裝置(例如:PDA、智慧型手機、手錶)、基於微處理器或可程式之消費性或工業用電子設備、及類似者。所示態樣亦可在分散式運算環境中實踐,其中任務係藉由透過通信網路聯結之遠端處理裝置來執行。然而,即使並非全部,本技術革新之某些仍可在諸如記憶卡、快閃記憶體模組、可卸除記憶體、
或類似者等單機型電子裝置上實踐。在分散式運算環境中,程式模組可定位於本機及遠端記憶體儲存模組或裝置中。
第14圖根據本揭露之態樣,說明用於記憶體單元陣列1402之例示操作與控制環境1400之方塊圖。在本揭露之至少一態樣中,記憶體單元陣列1402可包含各種記憶體單元技術。在至少一具體實施例中,記憶體單元技術之記憶體單元可包含如本文所述,配置成小型二維或三維架構、具有一(多)個非線性I-V響應之二端記憶體。在另一具體實施例中,記憶體單元陣列1402可儲存經組態以使裝置製造與選擇器裝置電氣串聯之二端記憶體單元的操作。
可形成相鄰於記憶體單元陣列1402之行控制器1406。此外,行控制器1406可與記憶體單元陣列1402之位元線電氣耦接。行控制器1406可控制各別位元線,施加合適的程式化、抹除或讀取電壓至選定之位元線。
另外,操作與控制環境1400可包含列控制器1404。列控制器1404可經形成而相鄰於行控制器1406,並且與記憶體單元陣列1402之字元線電連接。列控制器1404可利用合適的選擇電壓選擇特定列之記憶體單元。此外,列控制器1404可藉由於選定之字元線施加合適的電壓而有助於程式化、抹除或讀取操作。
一(多)個時脈源1408可提供各別時鐘脈衝而有助於列控制器1404及行控制器1406之讀取、寫入、
以及程式化操作的時序。一(多)個時脈源1408可回應由操作與控制環境1400所接收之外部或內部命令而進一步有助於選擇字元線或位元線。輸入/輸出緩衝器1412可藉由I/O緩衝器或其它I/O通信介面連接至諸如電腦或其它處理裝置(未圖示,但請參閱例如下文第12圖之電腦802)等外部主機設備。輸入/輸出緩衝器1412可經組態以接收寫入資料、接收抹除指令、輸出讀出資料、以及接收位址資料與命令資料,並且定址各別指令用的資料。可藉由位址暫存器1410移送位址資料至列控制器1404及行控制器1406。另外,經由信號輸入線傳送輸入資料至記憶體單元陣列1402,並且經由信號輸出線從記憶體單元陣列1402接收輸出資料。可從主機設備接收輸入資料,並且可經由I/O緩衝器遞送輸出資料至主機設備。
可提供從主機設備接收到的命令至命令介面1414。命令介面1414可經組態以從主機設備接收外部控制信號,並且判斷輸入至輸入輸出緩衝器1412的資料是寫入資料、命令、或位址。可移送輸入命令至狀態機1416。
狀態機1416可經組態以管理記憶體單元陣列1402之程式化及再程式化。狀態機1416經由輸入輸出緩衝器1412及命令介面1414從主機設備接收命令,並且管理讀取、寫入、抹除、資料輸入、資料輸出、以及與記憶體單元陣列1402有關聯之類似功能。在某些態樣中,狀態機1416可發送及接收關於各種命令成功接收或執行之應答及否定應答。
狀態機1416可控制一(多)個時脈源1408以實施讀取、寫入、抹除、輸入、輸出等功能。一(多)個時脈源1408之控制可產生經組態有助於列控制器1404及行控制器1406實施特定功能之輸出脈衝。舉例來說,可藉由行控制器1406移送輸出脈衝至選定之位元線,或藉由列控制器1404移送輸出脈衝至字元線。
請參照第15圖,可在諸如單一積體電路(IC)晶片、多個IC、特定應用積體電路(ASIC)、或類似者等硬體內體現下面所述的系統及程序。再者,各程序中某些或全部程序塊出現的順序不應視為限制。反而應了解的是,可用各種順序執行某些程序塊,不是所有程序塊都可在本文中明確說明。
請參閱第15圖,用於實施本發明專利標的各種態樣之合適的操作環境1500包括電腦1502。電腦1502包括處理單元1504、系統記憶體1506、編解碼器1535、以及系統匯流排1508。系統匯流排1508耦接包括但不侷限於系統記憶體1506之系統組件至處理單元1504。處理單元1504可為各種可用處理器之任何一種。雙微處理器與其它多處理器架構也可作為處理單元1504運用。
系統匯流排1508可為許多類型之匯流排結構中的任何一種,包括記憶體匯流排或記憶體控制器、週邊匯流排或外部匯流排、及/或使用任何種類之可用匯流排架構之區域匯流排,該些匯流排架構包括但不侷限於工業標準架構(ISA)、微通道架構(MSA)、擴充型工業標準架構
(EISA)、智慧電子驅動器(IDE)、VESA區域匯流排(VLB)、週邊組件互連(PCI)、卡片匯流排、通用序列匯流排(USB)、加速圖形埠(AGP)、個人電腦記憶卡國際協會匯流排(PCMCIA)、火線(IEEE 1394)、以及小型電腦系統介面(SCSI)。
在各項具體實施例中,系統記憶體1506包括揮發性記憶體1510及非揮發性記憶體1514,其可運用一或多種揭示之記憶體架構。非揮發性記憶體1512中儲存基本輸入輸出系統(BIOS),其含有用以在例如在起動期間於電腦1502內元件間移送資訊之基本常程式。另外,根據本技術革新,編解碼器1535可包括編碼器或解碼器之至少一者,其中編碼器或解碼器之該至少一者可由硬體、軟體、或硬體與軟體之組合所組成。雖然是將編解碼器1535繪示成單獨組件,仍可在非揮發性記憶體1512內含有編解碼器1535。舉例來說而非限制,非揮發性記憶體1512可包括唯讀記憶體(ROM)、可程式唯讀記憶體(PROM)、電氣可程式唯讀記憶體(EPROM)、電氣可抹可規劃唯讀記憶體(EEPROM)、或快閃記憶體。在至少某些揭示之具體實施例中,非揮發性記憶體1512可運用所揭示記憶體架構之一或多者。此外,非揮發性記憶體1512可為電腦記憶體(例如:與電腦1502或其主機板實體整合)、或可卸除記憶體。可用以實施所揭示具體實施例之合適的可卸除記憶體之實施例可包括保全數位(SD)卡、小型快閃記憶(CF)卡、通用序列匯流排(USB)記憶條、或類似者。揮發性記憶體1510包
括隨機存取記憶體(RAM),其作用為外部快取記憶體,並且亦可運用在各項具體實施例中之一或多個揭示之記憶體架構。舉例來說而非限制,可用的RAM有許多形式,例如:靜態RAM(SRAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、雙倍資料速率SDRAM(DDR SDRAM)、以及增強型SDRAM(ESDRAM)等等。
電腦1502亦可包括可卸除/非可卸除、揮發性/非揮發性電腦儲存媒體。舉例而言,第15圖說明碟片儲存器1514。碟片儲存器1514包括但不限於諸如磁碟機、固態硬碟(SSD)軟式磁碟機、磁帶機、Jaz磁碟驅動機、壓縮磁碟、LS-100驅動機、快閃記憶卡、或記憶條。另外,碟片儲存器1514可包括單獨或與其它儲存媒體組合包括儲存媒體,該儲存媒體包括不受限於光碟機,例如:光碟ROM裝置(CD-ROM)、CD可記錄驅動機(CD-R Drive)、CD可寫入驅動機(CD-RW Drive)或數位通用碟ROM驅動機(DVD-ROM)。為了有助於碟片儲存器1514連接至系統匯流排1508,典型為使用諸如介面1516等可卸除或非可卸除介面。領會到的是,碟片儲存器1514可儲存與使用者有關的資訊。可能將此類資訊儲存於或提供至伺服器、或提供至使用者裝置上執行的應用程式。在一項具體實施例中,可通知使用者(例如藉由一(多)個輸出裝置1536)儲存至碟片儲存器1514及/或傳送至伺服器或應用程式之資訊的類型。可提供使用者選擇加入或選擇退出具有收集及/或與伺服器或應用程式(例如,藉由從一(多)個輸入裝置1528輸入)
共用之資訊的機會。
要領會的是,第15圖描述在使用者與合適的操作環境1500中所述之基本電腦資源間作用為中介體之軟體。此類軟體包括作業系統1518。可在碟片儲存器1514上儲存作業系統1518,作用是控制及分配電腦1502的資源。應用程式1520透過諸如系統記憶體1506中或碟片儲存器1514上任一者儲存之開機/關機異動表等程式模組1524及程式資料1526,藉由作業系統1518利用資源之管理。要領會的是,可利用各種作業系統或作業系統之組合來實施主張之專利標的。
使用者透過一(多)個輸入裝置1528將命令或資訊輸入電腦1502。輸入裝置1528包括但不限於諸如滑鼠、軌跡球、尖筆、觸控板、鍵盤、麥克風、搖桿、遊戲板、衛星接收碟、掃描器、電視調諧卡、數位攝影機、數位視訊攝影機、網路攝影機、及類似者等指向裝置。這些及其它輸入裝置經由一(多)個介面埠1530,透過系統匯流排1508連接至處理單元1504。舉例而言,一(多)個介面埠1530包括序列埠、平行埠、遊戲埠、以及通用序列匯流排(USB)。一(多)個輸出裝置1536將相同類型之連接埠的某些作為一(多)個輸入裝置1528使用。因此,舉例而言,USB埠可用於提供輸入至電腦1502,並且從電腦1502輸出資訊至輸出裝置1536。提供用以說明諸如監視器、揚聲器、以及印表機等輸出裝置中需要特殊配接器之某些輸出裝置的輸出配接器1534。舉例來說而非限制,輸出配接器
1534可包括在輸出裝置1536與系統匯流排1508間提供連接手段之視訊及音效卡。應注意的是,其它裝置及/或裝置之系統同時提供諸如一(多)個遠端電腦1538等輸入及輸出功能。
電腦1502可邏輯連線至諸如一(多)個遠端電腦1538等一或多個遠端電腦而在網路連結環境中操作。一(多)個遠端電腦1538可為個人電腦、伺服器、路由器、網路PC、工作站、基於微處理器之電器、同級裝置、智慧型手機、平板、或其它網路節點,並且典型為包括相對於電腦1502所述元件之許多者。為了簡潔起見,僅說明記憶體儲存裝置1540與一(多)個遠端電腦1538。一(多)個遠端電腦1538係透過網路介面1542、並接著經由一(多)條通信連線1544邏輯連線至電腦1502,網路介面1542含括有線及/或無線通信網路,例如:區域網路(LAN)與廣域網路(WAN)及胞狀網路。LAN技術包括光纖分散式資料介面(FDDI)、銅線分散資料介面(CDDI)、乙太網路、符記環及類似者。WAN技術包括但不限於點對點鏈接、諸如整合服務數位網路(ISDN)及其變例等電路交換網路、分封交換網路、以及數位用戶線(DSL)。
一(多)條通信連線1544係指用於連接網路介面1542至系統匯流排1508之硬體/軟體。所示通信連線1544雖是為了清楚說明而位於電腦1502內部,其仍可外接至電腦1502。僅就例示性目的而言,連線至網路介面1542必要的硬體/軟體包括內部及外部技術,例如:包括正
規電話級數據機之數據機、纜線數據機與DSL數據機、ISDN配接器、以及有線與無線乙太網路卡、集線器、以及路由器。
本揭露之所示態樣亦可在分散式運算環境中實踐,其中任務係藉由透過通信網路聯結之遠端處理裝置來執行。在分散式運算環境中,程式模組或儲存之資訊、指令、或類似者可定位於本機或遠端記憶體儲存裝置中。
此外,要領會的是,本文中所述的各種組件可包括一(多)個電路,其可包括為了實施本揭露具體實施例之合適值之組件及電路元件。而且,可領會的是,可在一或多個IC晶片上實施各種組件之許多者。舉例而言,在一項具體實施例中,可在單一IC晶片中實施一組組件。在其它具體實施例中,在單獨的IC晶片上製造或實施各別組件之一或多者。
如本文中所使用,用語「組件」、「系統」、「架構」及類似者意味著電腦或電子相關實體,可為硬體、硬體與軟體之組合、軟體(例如:執行時)、或軔體。舉例而言,組件可為一或多個電晶體、記憶體單元、電晶體或記憶體單元之配置、閘陣列、可程式閘陣列、特定應用積體電路、控制器、處理器、在處理器上執行之程序、物件、可執行、存取半導體記憶體或與半導體記憶體介接之程式或應用程式、電腦、或類似者、或其合適的組合。組件可包括可抹除程式化(例如:至少部分儲存於可抹除記憶體中之程序指令)或硬程式化(例如:製造時燒入非可抹除記憶
體之程序指令)。
舉例來說,取自記憶體執行之程序及處理器都可為組件。舉另一實施例來說,架構可包括下列之配置:電子硬體(例如:並聯或串聯電晶體)、處理指令及處理器,該處理器以適用於電子硬體配置之方式實施處理指令。另外,架構可包括單一組件(例如:電晶體、閘陣列…)或組件之配置(例如:電晶體之串聯或並聯配置、與程式電路連接之閘陣列、電源線、電接地、輸入信號線及輸出信號線等等)。系統可包括一或多個組件以及一或多個架構。一項實施例可包括切換組塊架構,包含交叉之輸入/輸出線與通道閘電晶體,以及一(多)個電源、一(多)個信號產生器、一(多)條通信匯流排、控制器、I/O介面、位址暫存器等等。要領會的是,定義中有某些重疊是在預期中,而且架構或系統可為單機型組件、或另一架構、系統等之組件。
除了前述以外,揭示之專利標的還可實施為方法、設備、或使用典型製造、程式化或工程技術之製品,用以生成硬體、軔體、軟體、或任何其合適的組合以控制用以實施所揭示專利標的之電子裝置。本文中使用之用語「設備」及「製品」意味著含括電子裝置、半導體裝置、電腦、可取用自任何電腦可讀裝置、載體、或媒體之電腦程式。電腦可讀媒體可包括硬體媒體、或軟體媒體。另外,媒體可包括非暫存媒體、或傳送媒體。在一項實施例中,非暫存媒體可包括電腦可讀硬體媒體。電腦可讀硬體媒體的特定實施例可包括但不限於磁儲存裝置(例如:硬
碟、軟碟、磁條…)、光碟(例如:光碟(CD)、數位通用碟(DVD)…)、智慧卡、以及快閃記憶體裝置例如:卡、條、鍵驅動機…)。電腦可讀傳送媒體可包括載波、或類似者。當然,所屬領域技術人員將認得可對這種組態進行修改而不脫離所揭示專利標的之範疇或精神。
上述包括本技術革新之實施例。當然,不可能為了描述本技術革新而描述所有可想到的組件或方法組合,但所屬技術領域中具有通常知識者可認得的是,本技術革新的許多進一步組合及排列是可行的。揭示之專利標的從而意味著囊括落於本揭露之精神與範疇內的所有此類改變、修改及變例。再者,就用語「包括」、「具有」及其變形係用於詳細描述或申請專利範圍的方面來說,此類用語意味著與用語「包含」類似的可兼性,而在當作申請專利範圍中的轉折詞使用時係詮釋為「包含」。
此外,字詞「例示性」在本文中係用來意指當作實施例、實例、或說明使用。本文中描述為「例示性」之任何態樣或設計都不必然要解讀為比其它態樣或設計較佳或有利。更確切地說,字詞例示性的使用目的在於以具體形式介紹概念。如本申請書中所使用,用語「或」意味著可兼性的「或」,而不是排他性的「或」。亦即,除非另有指明、或內容中有清楚表達,否則「X運用A或B」意味著自然可兼之排列之任一者。亦即,若X運用A;X運用B;或X同時運用A與B,則在前述實例任一者下都滿足「X運用A或B」。另外,冠詞「一」如本申請書及隨
附申請專利範圍中所使用,除非另有指明或內容中有清楚表達針對的是單數形,基本上應該解讀為意指「一或多者」。
另外,已依據電子記憶體內資料位元上的演算法或程序操作來介紹詳細描述之某些部分。這些程序描述或表示法係為所屬技術領域中具有通常知識者為了有效傳達其努力成果之內容予同樣具有通常知識者所運用的機制。本文的程序基本上係設想為導致所欲結果之作用的自相容序列。該些作用需要物理量之物理調處。即使非屬必要,這些量典型採取的形式仍是能夠儲存、移送、組合、比較、及/或按另一種方式調處之電性及/或磁性信號。
基於通用原則,已證實這些信號便於指稱為位元、值、元件、符號、字母、項目、數字、或類似者。然而,應牢記在心的是,所有這些及類似用語都與適當的物理量有關聯,並且僅為套用至這些量的方便標籤。除非另有具體敍述或前述論述顯而易見,否則領會到的是,在全部揭示之專利標的中,利用諸如處理、運算、複製、仿效、判斷、或傳送、及類似者等用語係指稱為處理系統、及/或類似消費性或工業用電子裝置或機器之動作及程序,其將一(多)個電子裝置之電路、暫存器、或記憶體內表示為物理(電性或電子)量之資料或信號調處或轉換成機器或電腦系統記憶體或暫存器或其它此類資訊儲存器、傳輸及/或顯示裝置內以類似方式表示為物理量之其它資料或信號。
關於上述組件、架構、電路、程序及類似者所執行的各種功能,用於描述此類組件之用語(包括對「手段」之參考)除非另有所指,否則意味著對應於執行所述組件(例如:功能均等者)指定功能之任何組件,即便在結構上與執行具體實施例之例示性態樣所示之本文中之功能之所揭示結構不均等亦然。另外,儘管可能已就許多實作中僅其中一者揭示特定特徵,此特徵仍可與其它實作之一或多個其它特徵組合,正如任何給定或特定應用可能所欲及有利者。亦將認知的是,具體實施例包括具有電腦可執行指令以供執行各項程序之作用及/或事件之用的系統以及電腦可讀媒體。
Claims (20)
- 一種用於形成包含三維記憶體裝置之裝置的方法,其包含:在絕緣半導體基板上布置第一字元線材料層;在該第一字元線材料層上布置第一絕緣材料層;在該第一絕緣材料層上布置第二字元線材料層;在該第二字元線材料層上布置第二絕緣材料層;形成穿過該第一字元線材料層、該第一絕緣材料層、該第二字元線材料層及該第二絕緣材料層之貫孔,其中,該第一字元線材料層及該第二字元線材料層係於該貫孔內遭到過蝕刻,用以在該第一字元線材料層中形成第一凹口,並且用以在該第二字元線材料層中形成第二凹口;在該貫孔之該第一凹口及該第二凹口內沉積選擇材料,其中,該選擇材料與該第一字元線材料層及該第二字元線材料層電接觸;在該貫孔之該第一凹口及該第二凹口內形成接觸材料,其中,該接觸材料係與該選擇材料電接觸,且其中該選擇材料對於該第一字元線材料層之粒子、該第二字元線材料層或該接觸材料係可通透的,且其中該粒子於該選擇材料之內形成導電絲極,可回應施用至該裝置之電刺激;在該貫孔內沉積切換材料層,與該貫孔之該第一凹口及該第二凹口內之該選擇材料電接觸,並且與該貫孔之該第一凹口及該第二凹口內之該接觸材料電接觸;以及在該貫孔內沉積位元線材料層,與該切換材料電接觸。
- 如申請專利範圍第1項所述之方法,其中,在沉積該選擇材料前,該方法更包含:蝕刻該第一字元線材料層、該第一絕緣材料層、該第二字元線材料層、及該第二絕緣材料層,以形成第一字元線與第二字元線;其中,該形成該貫孔更包含形成穿過該第一字元線與該第二字元線之該貫孔。
- 如申請專利範圍第2項所述之方法,其中:該絕緣半導體基板包含製造於其中之複數個互補式金屬氧化物半導體(CMOS)裝置;該複數個CMOS裝置係選自於由下列所組成的群組:處理器、邏輯陣列、緩衝器、位元線控制器、字元線控制器、及控制器;該第一字元線係耦接至該複數個CMOS裝置之至少第一部分,該方法更包含:耦接視覺顯示器至該複數個CMOS裝置之至少第二部分;耦接無線通信介面至該複數個CMOS裝置之至少第三部分;耦接電源至該複數個CMOS裝置之至少第四部分;以及將該絕緣半導體基板、該視覺顯示器、該無線通信介面、及該電源布置在外殼內。
- 如申請專利範圍第3項所述之方法,其更包含將該絕緣半導體基板布置在電路板上,其中,該電路板係選自於由下列所組成的群組:可撓性印刷電路板、及剛性印刷電路板。
- 如申請專利範圍第1項所述之方法,其中,至少下列之一者:該第一字元線材料層包含係選自於由下列所組成的群組:W、Ti、Cu、Al、Ag、Cu、Pt、Pd、Ta、Ni、Cr、金屬氮化物、TiN、TaN、及前述之合金的第一材料;該選擇材料包含選自於由下列所組成第二群組之材料:非晶矽、非化學計量的氧化物、TiOx、AlOx、HfOx、SiOx、TaOx、CuOx、NbOx、本質半導體材料、硫屬化物、及前述之合金的第二材料;該接觸材料包含選自於由下列所組成的第三群組:W、Ti、Cu、Al、Ag、Cu、Pt、Pd、Ta、Ni、Cr、金屬氮化物、TiN、TaN、導電半導體材料、SiGe、摻雜多晶Si、摻雜SiGe、Si、及前述之合金的第三材料;該切換材料層包含選自於由下列所組成第四群組之材料:非晶矽、Si亞氧化物、非化學計量的氧化物、TiOx、AlOx、HfOx、SiOx、TaOx、CuOx、NbOx、及本質半導體材料的第四材料;或該位元線材料層包含選自於由下列所組成的第五群組:W、Ti、Cu、Al、Ag、Cu、Pt、Pd、Ta、Ni、Cr、金屬氮化物、TiN、及TaN的第五材料。
- 如申請專利範圍第1項所述之方法,其更包含在該位元線材料層的頂部上沉積鈍化材料層。
- 如申請專利範圍第1項所述之方法,其中,該貫孔包含選自於由下列所組成群組之形狀:圓柱體、近似圓柱體、矩形稜鏡、近似矩形稜鏡、截錐、以及近似截錐。
- 如申請專利範圍第1項所述之方法,其中,第一記憶體裝置包含:該第一字元線材料層之一部分、該貫孔之該第一凹口內之該選擇材料、該貫孔之該第一凹口內之該接觸材料,位於該貫孔內、並與該貫孔之該第一凹口內之該選擇材料側向相鄰、且與該貫孔之該第一凹口內之該接觸材料側向相鄰之該切換材料層的第一部分;以及位於該貫孔內、並與該切換材料層之該第一部分側向相鄰之該位元線材料層的第一部分;並且其中,第二記憶體包含:該第二字元線材料層之一部分、該貫孔之該第二凹口內之該選擇材料、該貫孔之該第二凹口內之該接觸材料,位於該貫孔內、並與該貫孔之該第二凹口內之該選擇材料側向相鄰、且與該貫孔之該第二凹口內之該接觸材料側向相鄰之該切換材料層之第二部分,以及位於該貫孔內並與該切換材料層之該第二部分側向相鄰之該位元線材料層之第二部分。
- 如申請專利範圍第8項所述之方法,其中,該第二記憶體裝置係相對於該第一記憶體裝置垂直堆疊。
- 如申請專利範圍第1項所述之方法,其中,在該形成該貫孔步驟前,該方法更包含:由該第一字元線材料層形成第一字元線;以及由該第二字元線材料層形成第二字元線;其中,形成該貫孔包含形成穿過該第一字元線與該第二字元線之該貫孔,並且其中,該第一凹口係由該第一字元線形成,而該第二凹口係由該第二字元線形成。
- 如申請專利範圍第10項所述之方法,其中,在該形成該貫孔步驟前,該方法更包含:由該第一字元線材料層形成第三字元線;由該第二字元線材料層形成第四字元線;以及形成穿過該第三字元線與第四字元線之第二貫孔,其中,該第一字元線材料層與該第二字元線材料層係於該第二貫孔內遭到過蝕刻,用以在該第三字元線中形成第三凹口,並且用以在該第四字元線中形成第四凹口。
- 如申請專利範圍第11項所述之方法,其中:該第一字元線係相對於該第三字元線側向而置;該第二字元線係相對於該第四字元線側向而置;該第二字元線係垂直置於該第一字元線上面;以及該第四字元線係垂直置於該第三字元線上面。
- 一種包括至少一個三維記憶體裝置之裝置,包含:第一字元線材料層,布置於絕緣半導體基板上;第一絕緣材料層,布置於該第一字元線材料層上;第二字元線材料層,布置於該第一絕緣材料層上;第二絕緣材料層,布置於該第二字元線材料層上;貫孔,形成穿過該第一字元線材料層、該第一絕緣材料層、該第二字元線材料層及該第二絕緣材料層,其中,該第一字元線材料層及該第二字元線材料層係於該貫孔內遭到過蝕刻,用以在該第一字元線材料層中形成第一凹口,並且用以在該第二字元線材料層中形成第二凹口;選擇材料,在該貫孔之該第一凹口及該第二凹口內沉積,其中,該選擇材料與該第一字元線材料層及該第二字元線材料層電接觸,且其中該選擇材料對於該第一字元線材料層之粒子、該第二字元線材料層或該接觸材料係可通透的,且其中該粒子於該選擇材料之內形成導電絲極,可回應施用至該裝置之電刺激;接觸材料,在該貫孔之該第一凹口及該第二凹口內布置,其中,該接觸材料係與該選擇材料電接觸;切換材料層,在該貫孔內布置,該切換材料層與該貫孔之該第一凹口及該第二凹口內之該選擇材料電接觸,並且與該貫孔之該第一凹口及該第二凹口內之該接觸材料電接觸;以及位元線材料層,在該貫孔內布置,該位元線材料層與該切換材料電接觸。
- 如申請專利範圍第13項所述之裝置,其中,至少下列之一者:該第一字元線材料層包含選自於由下列所組成的群組:W、Ti、Cu、Al、Ag、Cu、Pt、Pd、Ta、Ni、Cr、金屬氮化物、TiN、TaN、及前述之合金的第一材料;該選擇材料包含選自於由下列所組成第二群組之材料:非晶矽、非化學計量的氧化物、TiOx、AlOx、HfOx、SiOx、TaOx、CuOx、NbOx、本質半導體材料、硫屬化物、及前述之合金的第二材料;該接觸材料包含選自於由下列所組成的第三群組:W、Ti、Cu、Al、Ag、Cu、Pt、Pd、Ta、Ni、Cr、金屬氮化物、TiN、TaN、導電半導體材料、SiGe、摻雜多晶Si、摻雜SiGe、Si、及前述之合金的第三材料;該切換材料層包含選自於由下列所組成第四群組之材料:非晶矽、非化學計量的氧化物、TiOx、AlOx、HfOx、SiOx、TaOx、CuOx、NbOx、及本質半導體材料的第四材料;或該位元線材料層包含選自於由下列所組成的第五群組:W、Ti、Cu、Al、Ag、Cu、Pt、Pd、Ta、Ni、Cr、金屬氮化物、TiN、及TaN的第五材料。
- 如申請專利範圍第13項所述之裝置,其中,該貫孔包含選自於由下列所組成群組之形狀:近似圓柱體、近似矩形稜鏡、以及近似截錐。
- 如申請專利範圍第13項所述之裝置,其中,第一記憶體裝置包含:該第一字元線材料層之一部分,位於該貫孔之該第一凹口內之該選擇材料,位於該貫孔之該第一凹口內之該接觸材料,位於該貫孔內、並與該貫孔之該第一凹口內之該選擇材料側向相鄰、且與該貫孔之該第一凹口內之該接觸材料側向相鄰之該切換材料層的第一部分;以及位於該貫孔內、並與該切換材料層之該第一部分側向相鄰之該位元線材料層的第一部分;並且其中,第二記憶體裝置包含:該第二字元線材料層之一部分,位於該貫孔之該第二凹口內之該選擇材料,位於該貫孔之該第二凹口內之該接觸材料,位於該貫孔內、並與該貫孔之該第二凹口內之該選擇材料側向相鄰、且與該貫孔之該第二凹口內之該接觸材料側向相鄰之該切換材料層之第二部分,以及位於該貫孔內並與該切換材料層之該第二部分側向相鄰之該位元線材料層之第二部分。
- 如申請專利範圍第16項所述之裝置,其中,該第二記憶體裝置係相對於該第一記憶體裝置垂直堆疊。
- 如申請專利範圍第17項所述之裝置,其中:該第一凹口係由該第一字元線形成;以及該第二凹口係由該第二字元線形成。
- 如申請專利範圍第18項所述之裝置,其更包含:第三字元線,包含該第一字元線材料層之一第二部分;第四字元線,包含該第二字元線材料層之一第二部分;以及第二貫孔,穿過該第三字元線與第四字元線,其中,該第一字元線材料層與該第二字元線材料層係於該第二貫孔內遭到過蝕刻,用以在該第三字元線中形成第三凹口,並且用以在該第四字元線中形成第四凹口。
- 如申請專利範圍第19項所述之裝置,其中:該第一字元線係相對於該第三字元線側向而置;該第二字元線係相對於該第四字元線側向而置;該第二字元線係垂直置於該第一字元線上面;以及該第四字元線係垂直置於該第三字元線上面。
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