JP2014036034A - 不揮発性半導体記憶装置とその製造方法 - Google Patents

不揮発性半導体記憶装置とその製造方法 Download PDF

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Abstract

【課題】 均一な双方向整流特性を有する素子をメモリセルに備えた、大容量で低コストな３次元メモリセルアレイを実現する。
【解決手段】
第１及び第２方向（Ｘ及びＹ方向）に延伸する平板電極１５と、平板電極１５を貫通する貫通孔内を第３方向（Ｚ方向）に延伸する柱状電極１１との間に、環状の可変抵抗体１２と環状の双方向整流性材料１４を狭持してなる環状のメモリセル１７を、３次元マトリクス状に配置してなる３次元メモリセルアレイを有する不揮発性半導体記憶装置であって、可変抵抗体１２と双方向整流性材料１４の間に、中間電極１３が挿入されている。中間電極１３は、同じ柱状電極１１に接続するメモリセル毎に、第３方向に電気的に分離して形成されている。
【選択図】 図１

Description

本発明は、第１電極と第２電極の間に金属酸化物または金属酸窒化物からなる可変抵抗体を狭持してなる不揮発性の可変抵抗素子を情報の記憶に用いる不揮発性半導体記憶装置に関し、特に、かかる可変抵抗素子を複数、３次元マトリクス状に配置した３次元メモリセルアレイの構造に関する。
携帯用電子機器等のモバイル機器の普及とともに、電源オフ時にも記憶したデータを保持することのできる大容量で安価な不揮発性メモリとしてフラッシュメモリが広く使用されている。しかし近年、フラッシュメモリの微細化限界が見えてきており、ＭＲＡＭ（磁気抵抗変化メモリ）、ＰＣＲＡＭ（相変化メモリ）、ＣＢＲＡＭ（固体電解質メモリ）、ＲＲＡＭ（抵抗変化メモリ）（登録商標）等の不揮発性メモリの開発が盛んに行われている。これらの不揮発性メモリの中でもＲＲＡＭは、高速書き換えが可能であり、材料に単純な二元系の遷移金属酸化物が使用可能なため作製が容易であり、既存のＣＭＯＳプロセスとの親和性が高いことから注目されている。
ＲＲＡＭのような２端子型の可変抵抗素子を使ったメモリセルで構成される記憶装置において、最も大容量化が可能なメモリセル構造とメモリセルアレイ構造の組み合わせは、単体の可変抵抗素子で構成される１Ｒ型のメモリセルを互いに直交する配線の交差部分に形成するクロスポイント型メモリセルアレイである。かかる１Ｒ型のメモリセルは、メモリセル中に可変抵抗素子を流れる電流を制限する素子が存在しないため、容易に複数層のクロスポイント型メモリセルアレイを上下に積層して３次元メモリセルアレイを構成することができる（例えば、下記の特許文献１参照）。しかし、１Ｒ型メモリセルは、電流制限素子が存在しないため、選択された２本の配線間に形成されているメモリセル以外の非選択配線に接続するメモリセルを介して寄生電流（回り込み電流）が流れるため、かかる寄生電流が選択メモリセルを流れる読み出し電流に重畳して、読み出し電流が判別困難または不能となる問題がある。
１Ｒ型メモリセルにおける寄生電流対策として、可変抵抗素子に直列にトランジスタを接続して１Ｔ１Ｒ型のメモリセル構造とする方法、或いは、可変抵抗素子に直列にダイオード、バリスタ等の電流制限素子を接続して１Ｄ１Ｒ型のメモリセル構造とする方法がある。１Ｔ１Ｒ型メモリセルは、可変抵抗素子に流れる電流の大きさ、方向の制御が可能であり制御性に優れるが、占有面積が大きく容易に多層構造をとることができないため、メモリ容量がチップ面積と設計ルールに制限される。一方、１Ｄ１Ｒ型メモリセルは、製造プロセスを最適化することでクロスポイント構造による最少面積単位素子を容易に形成でき、例えば下記特許文献２に示すように、多層化も可能であることから、大容量化に適している。
しかし、従来のクロスポイント型メモリセルアレイを多層化して３次元メモリセルアレイを構成する場合、最小サイズのパターンを形成するための高価な最先端露光装置によるフォトリソグラフィ工程が積層数に比例して増加し、コストメリットに限界がある。
大容量で安価なＲＲＡＭを実現するため、多層化によるマスク工程の増加のない新規なメモリセルアレイ構造として円筒状の積層構造が特許文献２および特許文献３で提案されている。この構成を図２３の断面構造図に示す。
図２３に示すように、平板状の導電体で形成された平板電極４５が、層間絶縁膜４６を介して２層以上に積層され、かかる平板電極４５と層間絶縁膜４６を貫通する貫通孔が、平板電極の各層に複数形成されている。そして、柱状電極４１（４１ａ、４１ｂ）が、貫通孔内を平板電極４５と接触せずに貫通し、平板電極４５と柱状電極４１に挟まれた環状部４７に、可変抵抗体材料４２が、環状部の夫々に環状に形成されている。これにより、環状の可変抵抗体材料４２の外周面が平板電極４５と電気的に接続し、内周面が柱状電極４１と電気的に接続して、夫々の接続点で可変抵抗素子を備えたメモリセル４７が形成されている。なお、柱状電極４１は、下方に形成されるＭＯＳトランジスタのドレイン領域と接続している。
特許文献２では１Ｄ１Ｒ型をメモリ単位とする円筒状の積層構造が示され、特許文献３では１Ｒ型及び１Ｒと双方向整流素子の直列接続をメモリ単位とする積層構造が示されている。
しかし、１Ｒ型は上述したように回り込み電流に対する回路技術による対策が必要となる。
一方、金属酸化物の抵抗変化素子は、一方向の極性の電圧で連続的抵抗変化を起こすユニポーラスイッチも可能だが、安定かつ高速のスイッチングを行う点では、書込みと消去を異なる極性の電圧を印加して行うバイポーラスイッチが優れている。特許文献２で示すようなＰＮ接合ダイオードを整流素子として使う１Ｄ１Ｒ型のメモリでは、このようなバイポーラスイッチの特性を示す抵抗変化素子を良好に動作させることができない。
これに対し、特許文献３には双方向の整流素子を可変抵抗素子と電極の間に挿入することでバイポーラ型の抵抗変化素子に対応できるメモリ構造が示されている。
また、特許文献４には、回り込み電流の抑制のため、金属／絶縁体／金属（ＭＩＭ）型の２端子素子を双方向の整流素子として用いる場合に、非線形な電圧電流特性を得るのに必要な金属の仕事関数、絶縁体のバンド構造、絶縁体の膜厚の関係が示されている。
米国特許出願公開第２００５／０２３０７２４号明細書 特開２００８−１８１９７８号公報 特開２０１０−２８７８７２号公報 特開２０１１−９０７５８号公報
図２４に、特許文献３に示されている双方向の整流素子と可変抵抗素子を備えたメモリセルの具体的な構造の例を示す。可変抵抗体材料４２と平板電極４５の間（図２４（ａ））、又は、可変抵抗体材料４２と柱状電極４１（４１ａ、４１ｂ）の間（図２４（ｂ））に双方向の整流性を示す絶縁膜４４が挿入されている。図２５に、双方向整流素子の理想的な電圧電流特性を示す。
図２４に示す構造の問題点は、以下において詳述するように、可変抵抗体材料と双方向整流材料（絶縁膜）が、金属電極を介さず直接接続していることにある。
図２６（ａ）は、図２４（ａ）に示す構造を概念的に簡略化したものである。図２６（ｂ）は図２６（ａ）の１メモリセルに着目した拡大図である。
図２６に示す素子において、可変抵抗体４２の抵抗変化が均一に起きる場合は、双方向整流材料４４と可変抵抗体材料４２の接する界面で電圧分布は均一であり、双方向整流素子は図２５に示す理想的な電圧電流特性を示す。
ところが、図２６（ｂ）の拡大図に示すように、抵抗変化が可変抵抗体材料４２の内部に形成されたフィラメント４８のような限定された領域で起きている場合、双方向整流材料４４と可変抵抗体材料４２の接する界面で電圧は不均等に分布し、双方向整流素子は理想的な電圧電流特性を示さなくなる。
本発明は、上記の従来技術における問題点を鑑み、均一な双方向整流特性を有する双方向整流素子と可変抵抗素子を直列に接続したメモリセルを３次元的に集積した３次元メモリセルアレイを備え、大容量で信頼性の高い不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電圧の印加により抵抗特性が変化する不揮発性の可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する第１方向、第２方向、及び、第３方向に夫々複数、３次元マトリクス状に配置された３次元メモリセルアレイを有する不揮発性半導体記憶装置であって、
前記３次元メモリセルアレイが、
前記第１方向および前記第２方向のうち少なくとも何れかの方向に延伸する第１電極を備え、前記第１電極が層間絶縁膜を介して２層以上、前記第３方向に積層され、
前記積層された２層以上の前記第１電極とその間の前記層間絶縁膜を前記第３方向に貫通する複数の貫通孔を備え、前記貫通孔が前記第１方向および前記第２方向に２次元的に配列され、
前記第３方向に延伸する柱状の導電体で構成された、前記貫通孔内を前記第１電極と接触せずに充填する複数の第２電極を備え、
前記メモリセルが、
環状の第３電極と、前記第３電極の内周側面および外周側面の何れか一方と接触する環状の可変抵抗体と、前記第３電極の内周側面および外周側面の何れか他方と接触する環状の絶縁膜と、を備え、
前記第１電極が、前記可変抵抗体および前記環状の絶縁膜の夫々の外周側面のうち前記第３電極と接触しない方の外周側面と電気的に接続し、前記第２電極が、前記可変抵抗体および前記環状の絶縁膜の夫々の内周側面のうち前記第３電極と接触しない方の内周側面と電気的に接続して、環状のメモリセルが形成されてなり、
前記第３電極が、同じ前記第２電極と接続する前記メモリセル間で前記第３方向に分離形成されていることを特徴とする。
上記特徴の本発明に係る不揮発性半導体記憶装置によれば、双方向整流素子を構成する環状の絶縁膜と可変抵抗体とが第３電極を介して接続され、且つ、第３電極が第３方向（貫通孔の軸方向）に電気的に分離形成されているため、安定で均一な双方向整流性を有する素子と可変抵抗素子を直列に接続したメモリセルを３次元的に配列して、大容量で安価であり、かつ信頼性の高い不揮発性半導体記憶装置を実現できる。
なお、ここで、「環状の」メモリセルとは、メモリセルの形状が円環の場合に限られるものではなく、貫通孔の形状により、方形や三角形、その他様々な形状の環が考えられる。
本発明のメモリセル構造を簡略化した模式図を、図２６（ａ）と対比する形で、図２７に示す。図２７では、可変抵抗体材料４２と双方向整流材料４４の間に第３電極として中間電極４３が挿入されている。これにより、かかる電極４３と双方向整流材料との界面の電圧分布は均一であるので、双方向整流素子は図２５に示す理想的な電圧電流特性を示すことができる。
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記第１電極が、前記環状の絶縁膜の外周側面と電気的に接続し、前記第２電極が、前記可変抵抗体の内周側面と電気的に接続している構成とすることができる。
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記可変抵抗体、前記第３電極、及び、前記第１電極と前記第２電極のうち前記可変抵抗体と接続する一方の電極が、前記可変抵抗素子を構成し、
前記環状の絶縁膜、前記第３電極、及び、前記第１電極と前記第２電極のうち前記環状の絶縁膜と接続する他方の電極が、２端子の双方向整流素子を構成することができる。
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記可変抵抗体が、同じ前記第２電極と接続する前記メモリセル間で前記第３方向に電気的に分離されていることを第２の特徴とする。
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、
選択トランジスタが前記第１方向と前記第２方向に夫々複数２次元マトリクス状に、前記３次元メモリセルの配置領域に対して前記第３方向に隣接して配置され、
前記第２電極が、その頂面または底面において前記選択トランジスタの入出力端子対の１つと接続していることが好ましい。
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記可変抵抗体が、遷移金属酸化物もしくはアルミニウム酸化物、又は、遷移金属の酸窒化物で構成されることが好ましい。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、
上記特徴の本発明に係る不揮発性半導体記憶装置を製造する方法であって、
基板上に、第１電極材料と層間絶縁膜を交互に堆積し、前記第１電極材料と前記層間絶縁膜の積層構造を形成する工程と、
前記積層構造に、前記積層構造を貫通する複数の貫通孔を、前記基板面に平行で互いに直交する第１方向および第２方向に２次元的に配置されるように形成する工程と、
前記貫通孔の側壁に露出した前記第１電極材料を所定の膜厚分エッチング除去し、前記貫通孔の側壁に凹部を形成する工程と、
非線形トンネル膜となる絶縁膜材料と第３電極材料を、夫々、前記貫通孔の前記凹部を含む側壁面を覆うように堆積する工程と、
前記貫通孔の前記凹部を除く側壁面に形成された前記第３電極材料を除去し、前記貫通孔の前記凹部に前記第３電極材料を残存させる工程と、
可変抵抗体材料を、前記貫通孔の側壁面を覆うように堆積する工程と、
前記貫通孔を第２電極材料で充填する工程と、を有することを第１の特徴とする。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、
上記特徴の本発明に係る不揮発性半導体記憶装置を製造する方法であって、
基板上に、ダミー膜と層間絶縁膜を交互に堆積し、前記ダミー膜と前記層間絶縁膜の積層構造を形成する工程と、
前記積層構造に、前記積層構造を貫通する複数の貫通孔を、前記基板面に平行で互いに直交する第１方向および第２方向に２次元的に配置されるように形成する工程と、
前記貫通孔の側壁に露出した前記ダミー膜を所定の膜厚分エッチング除去し、前記貫通孔の側壁に凹部を形成する工程と、
非線形トンネル膜となる絶縁膜材料と第３電極材料を、夫々、前記貫通孔の前記凹部を含む側壁面を覆うように順に堆積する工程と、
前記貫通孔の前記凹部を除く側壁面に形成された前記第３電極材料を除去し、前記貫通孔の前記凹部に前記第３電極材料を残存させる工程と、
可変抵抗体材料を、前記貫通孔の側壁面を覆うように堆積する工程と、
前記貫通孔を第２電極材料で充填する工程と、
前記貫通孔に近接して加工用の開口部を、前記積層構造の前記ダミー膜が残存する部分に形成する工程と、
前記開口部を介して、前記層間絶縁膜の間に挟まれた前記ダミー膜を除去する工程と、
前記ダミー膜が除去された領域に、第１電極材料を堆積して埋め込む工程と、
前記開口部の側壁面上に前記層間絶縁膜が露出するまで、前記開口部の側壁に堆積された前記第１電極材料を除去後、前記開口部を絶縁膜で充填する工程と、を有することを第２の特徴とする。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、
上記特徴の本発明に係る不揮発性半導体記憶装置を製造する方法であって、
基板上に、ダミー膜と層間絶縁膜を交互に堆積し、前記ダミー膜と前記層間絶縁膜の積層構造を形成する工程と、
前記積層構造に、前記積層構造を貫通する複数の貫通孔を、前記基板面に平行で互いに直交する第１方向および第２方向に２次元的に配置されるように形成する工程と、
前記貫通孔の側壁に露出した前記ダミー膜を所定の膜厚分エッチング除去し、前記貫通孔の側壁に凹部を形成する工程と、
第３電極材料を、前記貫通孔の前記凹部を含む側壁面を覆うように堆積する工程と、
前記貫通孔の前記凹部を除く側壁面に形成された前記第３電極材料を除去し、前記貫通孔の前記凹部に前記第３電極材料を残存させる工程と、
可変抵抗体材料を、前記貫通孔の側壁面を覆うように堆積する工程と、
前記貫通孔を第２電極材料で充填する工程と、
前記貫通孔に近接して加工用の開口部を、前記積層構造の前記ダミー膜が残存する部分に形成する工程と、
前記開口部を介して、前記層間絶縁膜の間に挟まれた前記ダミー膜を除去する工程と、
前記ダミー膜が除去された領域に、非線形トンネル膜となる絶縁膜材料と第１電極材料を順に堆積し、前記ダミー膜が除去された領域を前記第１電極材料で埋め込む工程と、
前記開口部の側壁面上に前記絶縁膜材料が露出するまで、前記開口部の側壁に堆積された前記第１電極材料を除去後、前記開口部を絶縁膜で充填する工程と、を有することを第３の特徴とする。
上記第３の特徴の本発明に係る不揮発性半導体記憶装置の製造方法は、更に、
前記ダミー膜が、前記第３電極材料の前駆体である前駆体材料であり、
前記貫通孔の側壁に前記凹部を形成する工程、前記第３電極材料を前記貫通孔の前記凹部を含む側壁面を覆うように堆積する工程、及び、前記貫通孔の前記凹部を除く側壁面に形成された前記第３電極材料を除去する工程に代えて、前記貫通孔の側壁に露出した前記ダミー膜の一部を前記第３電極材料に変化させる工程を有することを第４の特徴とする。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、
上記特徴の本発明に係る不揮発性半導体記憶装置を製造する方法であって、
基板上に、第１ダミー膜と層間絶縁膜を交互に堆積し、前記第１ダミー膜と前記層間絶縁膜の積層構造を形成する工程と、
前記積層構造に、前記積層構造を貫通する複数の貫通孔を、前記基板面に平行で互いに直交する第１方向および第２方向に２次元的に配置されるように形成する工程と、
前記貫通孔を第２ダミー膜で充填する工程と、
前記貫通孔に近接して加工用の開口部を、前記積層構造の前記第１ダミー膜が残存する部分に形成する工程と、
前記開口部を介して、前記層間絶縁膜の間に挟まれた前記第１ダミー膜を、前記第２ダミー膜が露出するまで除去する工程と、
前記第１ダミー膜が除去された領域に、第３電極材料の前駆体である前駆体材料、非線形トンネル膜となる絶縁膜材料、及び、第１電極材料を順に堆積し、前記第１ダミー膜が除去された領域を前記第１電極材料で埋め込む工程と、
前記開口部の側壁面上に前記絶縁膜材料が露出するまで、前記開口部の側壁に堆積された前記第１電極材料を除去後、前記開口部を絶縁膜で充填する工程と、
前記貫通孔を充填する前記第２ダミー膜を除去する工程と、
前記貫通孔の側壁に露出した前記前駆体材料の一部を、前記第３電極材料に変化させる工程と、
可変抵抗体材料を、前記貫通孔の側壁面を覆うように堆積する工程と、
前記貫通孔を第２電極材料で充填する工程と、を有することを第５の特徴とする
上記第４又は第５の特徴の本発明に係る不揮発性半導体記憶装置の製造方法は、更に、
前記前駆体材料が、多結晶シリコンであり、
前記前駆体材料の一部を前記第３電極材料に変化させる工程が、前記貫通孔の側壁に露出した前記多結晶シリコンをシリサイド化する工程であることを第６の特徴とする。
上記第４又は第５の特徴の本発明に係る不揮発性半導体記憶装置の製造方法は、更に、
前記前駆体材料が、被酸化金属の金属酸化物膜であり、
前記前駆体材料の一部を前記第３電極材料に変化させる工程が、前記貫通孔の側壁に露出した前記金属酸化物膜を還元処理により前記被酸化金属に変化させる、または酸素欠損の多い導電性膜に変化させる工程であることを第７の特徴とする。
上記第１乃至第７の何れかの特徴の本発明に係る不揮発性半導体記憶装置の製造方法は、更に、前記基板上に、選択トランジスタをマトリクス状に形成する工程を有し、
前記貫通孔を形成する工程が、底面において前記選択トランジスタのソース領域またはドレイン領域が露出する前記貫通孔を形成する工程であることが好ましい。
上記第１乃至第７の何れかの特徴の本発明に係る不揮発性半導体記憶装置の製造方法は、更に、
前記層間絶縁膜の間に形成された前記第１電極材料、及び、前記貫通孔内に形成された前記第２電極材料との間に電圧を印加するフォーミング工程を有し、
前記フォーミング工程において、前記可変抵抗体材料の前記第３電極材料と接触する部分の抵抗状態を低抵抗化し、初期高抵抗状態から電圧の印加により抵抗特性が変化する可変抵抗状態に変化させ、前記可変抵抗体材料の前記可変抵抗状態に変化した部分を可変抵抗体として機能させるとともに、前記可変抵抗体材料の前記層間絶縁膜と接触する部分が前記初期高抵抗状態のままであることにより、前記可変抵抗体が前記第３方向に電気的に分離形成されることを第８の特徴とする。
上記第１乃至第８の何れかの特徴の本発明に係る不揮発性半導体記憶装置の製造方法によれば、可変抵抗体と双方向整流素子を構成する環状の絶縁膜とを接続する第３電極を、第３方向（貫通孔の軸方向）に電気的に分離形成することができる。これにより、安定で均一な双方向整流性を有する素子と可変抵抗素子を直列に接続したメモリセルを３次元的に配列してなる、大容量で安価であり、かつ信頼性の高い不揮発性半導体記憶装置を製造できる。
本発明によれば、双方向整流素子と可変抵抗素子を一体化した単純な構造のメモリセルを３次元的に集積することが可能となり、不揮発性半導体記憶装置の製造コストを大幅に低減することができる。本発明において、双方向整流素子は、第３方向に分離形成された第３電極（中間電極）と接続しているため、安定で均一な双方向整流特性を有している。これにより、大容量で安価であり、かつ信頼性の高い不揮発性半導体記憶装置が実現される。
本発明の一実施形態に係る不揮発性半導体記憶装置に用いる３次元メモリセルアレイの概略の構成を示す構造断面図 本発明の一実施形態に係る不揮発性半導体記憶装置に用いる３次元メモリセルアレイの概略の構成を示す等価回路図 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図 本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図 本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図 本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図 本発明の実施形態に係る不揮発性半導体記憶装置の製造方法において、貫通孔と加工用の開口部の配置の一例を示すレイアウト図 本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図 本発明の第２実施形態に係る不揮発性半導体記憶装置の３次元メモリセルアレイの概略の構成を示す構造断面図 本発明の第２実施形態に係る不揮発性半導体記憶装置において、３次元メモリセルアレイとデコーダとの接続方法の一例を説明する構造断面図 本発明の第３実施形態に係る不揮発性半導体記憶装置の３次元メモリセルアレイの概略の構成を示す構造断面図 本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図 本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図 本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図 本発明の第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図 本発明の第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図 本発明の第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図 本発明の第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図 本発明の第４実施形態に係る不揮発性半導体記憶装置の３次元メモリセルアレイの概略の構成を示す構造断面図 本発明の実施形態に係る不揮発性半導体記憶装置の製造方法において、貫通孔と加工用の開口部の配置の他の例を示すレイアウト図 従来構成の３次元メモリセルアレイの構成の一例を示す構造断面図 双方向整流素子を備える従来構成の３次元メモリセルアレイの構成の一例を示す構造断面図 双方向整流素子の電圧電流特性を示すグラフ 双方向整流素子を備える従来構成の３次元メモリセルアレイの構成の問題点を説明するための模式図 双方向整流素子を備える本発明のメモリセルの構成の模式図
〈第１実施形態〉
以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１」と称す）及びその製造方法につき、図面を参照して説明する。尚、以下に示される構造断面図は、適宜、要部が強調して示されており、図面上の各構成要素の寸法の縮尺と実際の寸法の縮尺とは必ずしも一致するものではない。これは以降の各実施形態においても同様とする。
図１に、本発明装置１の三次元メモリセルアレイの構造断面図を示す。半導体基板２０上に選択トランジスタ２１が、基板に平行で互いに垂直な第１方向（Ｘ方向）及び第２方向（Ｙ方向に）、夫々複数２次元マトリクス状に配置されている。本実施形態において、選択トランジスタ２１は、縦型のトランジスタであり、ソース領域２３とドレイン領域２４がチャネル領域２５を挟むように上下に配置される。チャネル領域２５は、ゲート絶縁膜２６を介してゲート電極２２により囲まれている。ゲート電極２２は、第１方向（Ｘ方向）の位置が同じ選択トランジスタのゲート電極２２同士を互いに接続するように、第２方向（Ｙ方向）に延伸している。一方、ソース領域２３は、第２方向（Ｙ方向）の位置が同じ選択トランジスタのソース領域２３同士を互いに接続するように、第１方向（Ｘ方向）に延伸している。
夫々の選択トランジスタのドレイン領域２４上に、Ｘ方向およびＹ方向に平面的に拡張する平板電極（第１電極）１５と層間絶縁膜１６の積層構造を貫通する貫通孔が設けられている。かかる貫通孔の内周側面に沿って、環状のメモリセル１７が、第３方向（Ｚ方向）に分離されて、複数形成されている。
メモリセル１７は、環状の可変抵抗体材料１２、環状の中間電極（第３電極）１３、及び、双方向整流性を有する環状の絶縁膜または半導体膜（双方向整流性膜）１４を備え、環状の中間電極１３の内周側面が可変抵抗体材料１２の外周側面と電気的に接続し、環状の中間電極１３の外周側面が双方向整流性膜１４の内周側面と電気的に接続している。そして、双方向整流性膜１４の外周側面が平板電極１５と電気的に接続し、可変抵抗体材料１２の内周側面が柱状電極（第２電極）１１と電気的に接続して、可変抵抗素子と双方向整流素子が直列に接続されたメモリセル１７が構成されている。可変抵抗体材料１２、及び、これに接触する柱状電極１１と中間電極１３が、可変抵抗素子を構成する。絶縁膜または半導体膜１４、及び、これに接触する平板電極１５と中間電極１３が、双方向整流素子を構成する。
ここで、中間電極１３は、図１に示すように、貫通孔内を第３方向に延伸せず、メモリセル１７毎に第３方向に分離され形成されている。
双方向整流性膜１４は、Ｓｉ窒化膜、ＺｎＯ等の伝導帯の底のエネルギーが比較的低い膜を用いることが、非線形の電圧電流特性を出しやすいため好ましい。ここで、電極材料の仕事関数と、双方向整流性膜１４の厚さ及びバンド構造は特許文献４で示された条件を満たすことで非線形の電圧電流特性を示すように設定できる。双方向整流性膜１４の膜厚は、１ｎｍ〜５ｎｍ程度が好ましい。
可変抵抗体材料１２は、金属酸化物材料または金属酸窒化物材料から構成される。具体的には、可変抵抗体材料１２として、例えば、半導体プロセスと親和性がある酸化ハフニウム（ＨｆＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化チタン（ＴｉＯｘ）、酸化タンタル（ＴａＯｘ）、酸化タングステン（ＷＯｘ）、酸化アルミ（ＡｌＯｘ）、酸窒化ハフニウム（ＨｆＯｘＮｙ）、酸窒化ジルコニウム（ＺｒＯｘＮｙ）、酸窒化チタン（ＴｉＯｘＮｙ）、酸窒化タンタル（ＴａＯｘＮｙ）、酸窒化タングステン（ＷＯｘＮｙ）、酸窒化アルミ（ＡｌＯｘＮｙ）等を用いることができる。或いは、ニッケル（Ｎｉ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、銅（Ｃｕ）の中から選択される遷移金属元素の酸化物又は酸窒化物等を含む材料が挙げられる。また、これらの材料を複数積層した積層構造を用いてもよい。しかしながら、本発明はこれに限られるものではない。電圧の印加に応じて抵抗特性が変化する素子を実現できる限り、可変抵抗体材料１２を構成する材料は問わない。
上記の金属酸化物または金属酸窒化物を可変抵抗体材料１２として用いて可変抵抗素子を構成する場合、製造直後の初期状態にある可変抵抗素子を、電気的ストレスによって高抵抗状態と低抵抗状態の間で切り替え可能な状態（可変抵抗状態）にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを可変抵抗素子に印加し、抵抗スイッチングがおきる電流パス（フィラメント）を形成する必要がある。かかる電圧印加処理は、フォーミング処理と呼ばれている。そして、可変抵抗体材料１２内のかかるフォーミング処理によりフィラメントが形成される部分が、可変抵抗体として機能する。フォーミング処理によって形成されたフィラメントが、その後の素子の電気特性（スイッチング特性）を決定することが知られている。
また、可変抵抗体材料１２を狭持する電極材料（本実施形態では、柱状電極（第１電極）１１と中間電極（第３電極）１３）については、例えば、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、ＴｉＮ、Ｐｔ、Ｒｕ、Ｗからなる金属材料、またはＲｕＯ２、ＩｒＯ２、ＩＴＯ（Indium Tin Oxide）などの導電性酸化物等が挙げられる。両電極の間の電圧の印加に応じて、両電極間の電気抵抗が変化する素子である限り、両電極の材料は特に限定しない。
特に、抵抗変化はポテンシャルバリヤの大きい、仕事関数が大きい電極側と金属酸化物または金属酸窒化物との界面で起っていると考えられている。したがって、可変抵抗体材料１２を狭持する両電極のうち、一方の電極を仕事関数の大きな導電性材料で構成して、可変抵抗体材料１２とショットキー接合するようにし、他方の電極を仕事関数の小さな導電性材料で構成して、可変抵抗体材料１２とオーミック接合するようにするとよい。このように構成することで、可変抵抗素子が安定した抵抗スイッチングを示すことが知られている。具体的には、一方の電極を４．５ｅＶより小さい仕事関数を持つ導電性材料（例えば、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒなど）から選択し、他方の電極を４．５ｅＶ以上の仕事関数を持つ導電性材料（例えば、Ｐｔ、ＴｉＮ、Ｒｕ、ＲｕＯ２、ＩＴＯなど）から選択することが好ましい。
本実施形態において、柱状電極１１は、可変抵抗体材料１２に接する周辺電極１１ａと、かかる周辺電極１１ａを覆い、貫通孔を充填する内部電極１１ｂの２層構造である。可変抵抗体材料１２と接触する周辺電極１１ａは、Ｔｉ、Ｈｆ、Ｚｒ、Ｔａ等の酸化されやすい金属を用いることが好ましい。後述するフォーミング工程において、可変抵抗体材料１２からの酸素の移動を容易とするためである。なお、これらの金属は仕事関数が小さいため、中間電極１３として、仕事関数の大きい材料を用いるのが好適となる。具体的には、例えばＴｉＮ、ＴａＮ、Ｒｕ、Ｉｒ等を用いるのが好ましい。一方、内部電極１１ｂとしては、例えばＴｉＮを用いることができる。また、平板電極１５としては、例えばＴｉＮやＴａＮ等を用いることができる。
図１に示すように、本発明装置１の三次元メモリセルアレイは、選択トランジスタ２１のドレイン領域２４上に、貫通孔が第１方向（Ｘ方向）及び第２方向（Ｙ方向）に夫々複数配置され、貫通孔の内周側面に沿って、環状のメモリセル１７が、第３方向（Ｚ方向）に分離形成される結果、３次元メモリセルアレイを構成している。第２方向（Ｙ方向）に延伸するソース領域２３（第１選択線）、ゲート電極２２同士を接続する第１方向（Ｘ方向）に延伸する配線（第２選択線）、及び、平板電極（第１電極）１５と各別に接続する配線（第３選択線）により、三次元メモリセルアレイ内の動作対象のメモリセルの位置が特定される。第１選択線は第１デコーダ（図示せず）に、第２選択線は第２デコーダ（図示せず）、及び、第３選択線は第３デコーダ（図示せず）に、夫々接続する。
図２は、図１において同じ第２選択線に接続するＹ方向の位置が同じメモリセルアレイ（以下、適宜「２次元ＸＺメモリセルアレイ」という）１８を抜き出して、等価回路図として示したものである。２次元ＸＺメモリセルアレイ１８は、双方向整流素子を備えた１Ｄ１Ｒ型のメモリセルアレイと等価となる。第２選択線を介してＹ方向の位置が同じ選択トランジスタ２１を導通状態とすることにより、三次元メモリセルアレイのうち一の２次元ＸＺメモリセルアレイ１８が選択される。さらに、第１選択線を介して柱状電極（第２電極）１１に各別に電圧を印加し、第３選択線を介して平板電極（第１電極）１５に各別に電圧を印加することにより、選択された２次元ＸＺメモリセルアレイ１８内の動作対象のメモリセルのＸ方向およびＺ方向の位置を選択できる。
なお、本発明装置１はさらに、メモリセルの書き換え、及び、読み出しの各メモリ動作、並びに、フォーミング処理に必要な電圧を発生する電圧発生回路と、上記第１〜第３デコーダ、及び電圧発生回路を制御し、三次元メモリセルアレイ内の選択されたメモリセルのメモリ動作を制御する制御回路と、読み出し動作時において、選択されたメモリセルの記憶状態（抵抗状態）を判別する読み出し回路と、を備えて構成される。かかる電圧発生回路、制御回路、読み出し回路については、公知の構成を利用できるため、詳細な説明を割愛する。
以下に、本発明装置１の製造方法につき、図面を参照して詳細に説明する。図３〜図５は、本発明素子１を製造する際の各工程における概略の構造断面図を示している。
先ず、基板に平行で互いに直交する第１方向（Ｘ方向）及び第２方向（Ｙ方向）に２次元的に選択トランジスタ２１を配置した基板上に、平板電極（第１電極材料）１５と層間絶縁膜１６を交互に堆積し、第１電極材料１５と層間絶縁膜１６の積層構造を形成する。層間絶縁膜１６の膜厚は３０ｎｍ〜１００ｎｍ程度、第１電極材料１５の膜厚も３０ｎｍ〜１００ｎｍと同程度とする。その後、選択トランジスタ２１のドレイン領域２４の直上に、かかる積層構造を貫通する貫通孔３１を、貫通孔の底面において選択トランジスタ２１のドレイン領域２４が露出する深さで、エッチングにより複数形成する。この状態の構造断面図を図３（ａ）に示す。図３（ａ）では、第１電極材料１５が第３方向（Ｚ方向）に４段積層されている例を示している。本実施形態では、貫通孔３１の断面形状を直径３０ｎｍの円形としたが、本発明はこれに限られるものではない。
次に、貫通孔３１の側壁に露出した平板電極（第１電極材料）１５を、選択的に、所定の膜厚分エッチング除去し、貫通孔３１の側壁に凹部を形成する。この状態の構造断面図を図３（ｂ）に示す。
その後、非線形トンネル膜となる双方向整流性膜１４と中間電極材料としての金属膜１３を、例えばＡＬＤ（Atomic Layer Deposition）のような等方的な成膜方法を用いて、夫々、貫通孔３１の凹部を含む側壁面を覆うように堆積する。堆積する金属膜１３の膜厚は、１０ｎｍ程度が好ましい。この状態の構造断面図を図４（ａ）に示す。
その後、金属膜１３をエッチングし、貫通孔３１の凹部を除く側壁面（即ち、層間絶縁膜１６に対向する側壁面）に形成された金属膜１３を除去する。このエッチングは、例えば、塩素系ガス（Ｃｌ２、ＢＣｌ３、ＣＣｌ４等）によるプラズマエッチングにより行うことができる。このとき、貫通孔３１の底部の金属膜１３も同時に除去される。これにより、凹部のみに金属膜１３が残存し、中間電極（第３電極）が貫通孔３１の軸方向（第３方向）に分離形成される。この状態の構造断面図を図４（ｂ）に示す。
その後、底部に残存する双方向整流性膜１４を除去し、貫通孔３１の側壁面を覆うように、可変抵抗体材料１２を堆積する。この状態の構造断面図を図５に示す。
その後、貫通孔３１の底部に残存する可変抵抗体材料１２を例えばＲＩＥ（反応性イオンエッチング）で除去し、選択トランジスタ２１のドレイン領域２４を貫通孔３１の底部に露出させた後、貫通孔３１を第２電極材料１１で充填し、柱状の第２電極を形成する。その後、層間絶縁膜１６が露出するまで、上面に堆積された第２電極材料を除去する。これにより、三次元メモリセルアレイが製造される。
その後、三次元メモリセルアレイの周辺回路を形成することで、図１に示す本発明装置１が製造される。
引き続き、好ましくは、本発明装置１の平板電極（第１電極）１５と柱状電極（第２電極）１１間に電圧を印加するフォーミング工程を有していてもよい。これにより、可変抵抗体材料１２の中間電極（第３電極）１３と接触する部分の抵抗状態が、フィラメントの形成に伴い、初期高抵抗状態から電圧の印加により抵抗特性が変化する可変抵抗状態に低抵抗化する。かかる可変抵抗状態に変化した可変抵抗体材料の部分が、可変抵抗体として機能する。一方、可変抵抗体材料１２の中間電極（第３電極）１３と接触しない部分（即ち、層間絶縁膜１６と接触する部分）は初期高抵抗状態のままであるので、可変抵抗体として電気的に寄与しない。この結果、可変抵抗体が中間電極１３に接触する部分のみに、第３方向に電気的に分離されて形成される。
〈第２実施形態〉
以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置２」と称す）及びその製造方法につき、図面を参照して説明する。図６〜図８、及び図１０は、本発明装置２を製造する際の各工程における概略の構造断面図を示している。
先ず、基板に平行で互いに直交する第１方向（Ｘ方向）及び第２方向（Ｙ方向）に２次元的に選択トランジスタ２１を配置した基板上に、ダミー膜３２と層間絶縁膜１６を交互に堆積し、ダミー膜３２と層間絶縁膜１６の積層構造を形成する。層間絶縁膜１６の膜厚は３０ｎｍ程度、第１電極材料１５の膜厚も３０ｎｍと同程度とする。その後、選択トランジスタ２１のドレイン領域２４の直上に、かかる積層構造を貫通する貫通孔３１を、貫通孔の底面において選択トランジスタ２１のドレイン領域２４が露出する深さで、エッチングにより複数形成する。この状態の構造断面図を図６（ａ）に示す。
次に、貫通孔３１の側壁に露出したダミー膜３２を、選択的に、所定の膜厚分エッチング除去し、貫通孔３１の側壁に凹部を形成する。この状態の構造断面図を図６（ｂ）に示す。
その後、非線形トンネル膜となる双方向整流性膜１４と中間電極材料としての金属膜１３を、例えばＡＬＤ（Atomic Layer Deposition）のような等方的な成膜方法を用いて、夫々、貫通孔３１の凹部を含む側壁面を覆うように堆積する。堆積する金属膜１３の膜厚は、１０ｎｍ程度が好ましい。この状態の構造断面図を図７（ａ）に示す。
その後、金属膜１３をエッチングし、貫通孔３１の凹部を除く側壁面（即ち、層間絶縁膜１６に対向する側壁面）に形成された金属膜１３を除去する。このエッチングは、例えば、塩素系ガス（Ｃｌ２、ＢＣｌ３、ＣＣｌ４等）によるプラズマエッチングにより行うことができる。このとき、貫通孔３１の底部の金属膜１３も同時に除去される。これにより、凹部のみに金属膜１３が残存し、中間電極（第３電極）が貫通孔３１の軸方向（第３方向）に分離形成される。この状態の構造断面図を図７（ｂ）に示す。
その後、底部に残存する双方向整流性膜１４を除去し、貫通孔３１の側壁面を覆うように、可変抵抗体材料１２を堆積する。この状態の構造断面図を図８（ａ）に示す。
その後、貫通孔３１の底部に残存する可変抵抗体材料１２を例えばＲＩＥ（反応性イオンエッチング）で除去し、選択トランジスタ２１のドレイン領域２４を貫通孔３１の底部露出させた後、貫通孔３１を第２電極材料１１で充填し、柱状の第２電極を形成する。その後、層間絶縁膜１６が露出するまで、上面に堆積された第２電極材料を除去する。この状態の構造断面図を図８（ｂ）に示す。これは、図１において平板電極１５の代わりにダミー膜３２が堆積されている状態である。
その後、貫通孔３１に近接して加工用の開口部３３を、最下層のダミー膜３２を貫通する深さで、積層構造のダミー膜３２が残存する部分に形成し、開口部３３を介して、層間絶縁膜１６の間に挟まれたダミー膜３２を除去する。ダミー膜３２の除去には薬液によるエッチングが使用される。エッチング後の状態の構造断面図を図１０に示す。なお、図１０は、図９のＡ−Ａ’方向の断面図である。
図９に貫通孔３１と開口部３３の配置レイアウトの一例を示す。露光装置の最小加工寸法が３０ｎｍの場合、貫通孔３１の径を３０ｎｍ、貫通孔３１間の離間距離を、貫通孔３１の間に開口部（ここでは、溝）３３が挟まれる方向（Ｘ方向）では６０ｎｍ、貫通孔３１の間に開口部３３が挟まれない方向（Ｙ方向）では３０ｎｍまで縮小することができる。なお、図９では貫通孔３１を方形パターンで示しているが、貫通孔３１の寸法が最小加工寸法に近い場合、マスクパターンが方形であっても、露光エッチング後のパターンは円形に近くなる。さらに、図９において、デコーダと接続する配線と接続するためのコンタクトプラグ３７ａ〜３７ｄの形成領域が、ダミー膜３２の積層数だけ設けられている（図１２参照）。
その後、開口部３３を介して、ダミー膜３２が除去された領域に第１電極材料１５を堆積し、ダミー膜が除去された領域を第１電極材料１５で埋め込む。その後、開口部３３の側壁面上を層間絶縁膜１６が露出するまで、開口部３３の側壁に堆積された第１電極材料１５を除去し、除去後、開口部３３を絶縁膜で充填する。これにより、三次元メモリセルアレイが製造される。
その後、三次元メモリセルアレイの周辺回路を形成することで、図１１に示す本発明装置２が製造される。本発明装置２の製造後、別途フォーミング工程を行っておくことが好ましい。
本実施形態の製造方法では、第１電極１５は平板状に２次元的に形成されず、開口部３３によってＹ方向に分離され、Ｘ方向に延伸する複数の第１電極１５が形成される。これら第１電極１５の夫々を、金属配線を介してデコーダ（ＹＺデコーダ：図示せず）に各別に接続する構成とできる。この場合、かかるＹＺデコーダが、三次元メモリセルアレイ内の動作対象のメモリセルのＹ方向及びＺ方向の位置を選択する。このとき、第２選択線を介して動作対象のメモリセルのＹ方向の位置が同じ選択トランジスタ２１を導通状態とする。第１実施形態と同様、第１デコーダ（図示せず）が、動作対象のメモリセルのＸ方向の位置を選択する。
また、Ｚ方向の位置が同じ第１電極１５同士を同じ金属配線に接続し、かかる金属配線がデコーダ（第３デコーダ：図示せず）と接続する構成としてもよい。この場合の三次元メモリセルアレイの回路構成は図２と等価であり、三次元メモリセルアレイ内の動作対象のメモリセルの選択方法についても、第１実施形態と同様となる。
図１２に、本発明装置２の三次元メモリセルアレイとデコーダと接続する金属配線との接続の一例を示す。なお、図１２は、図９のＢ−Ｂ’方向の構造断面図であり、本発明装置２の三次元メモリセルアレイの周辺回路との接続がされる周縁部の様子を示している。第１電極１５は、下層にいくほどＹ方向の延伸範囲が長くなるように、階段状にパターニングされており、第１電極１５の各層が、コンタクトプラグ３７ａ〜３７ｄを介してＸ方向に延伸する金属配線３８ａ〜３８ｄと各別に接続している。金属配線３８ａ〜３８ｄの夫々は、Ｙ方向に延伸し、同一層の（Ｚ方向の位置が同じ）第１電極１５同士をコンタクトプラグを介して接続すると共に、第３デコーダ（図示せず）と接続する。
本実施形態の製造方法は、第１実施形態に係る本発明装置１の製造方法において、第１電極材料を選択的にエッチングして凹部を形成する（図３（ｂ））のが難しい場合に有用であり、層間絶縁膜１６とエッチングの選択性が高い材料をダミー膜として堆積することで凹部の形成を容易とし、以て第３方向に分離された中間電極（第３電極）１３の形成を容易とすることができる。
なお、上記実施形態では、凹部形成後（図６（ｂ））、非線形トンネル膜となる双方向整流性膜１４と中間電極材料１３の両方を、貫通孔３１の凹部を含む側壁面を覆うように堆積し（図７（ａ））、その後、貫通孔３１の凹部を除く側壁面に形成された中間電極１３を除去して、凹部のみに中間電極を第３方向に分離して形成している（図７（ｂ））。しかしながらここで、凹部形成後（図６（ｂ））、中間電極材料としての金属膜１３のみを、貫通孔３１の凹部を含む側壁面を覆うように堆積し、その後、凹部を除く側壁面に形成された金属膜１３を除去することとし、双方向整流性膜１４については、ダミー膜３２の除去後（図１０）に、ダミー膜３２が除去された領域に第１電極材料１５を堆積するのに先立って、双方向整流性膜１４を堆積することとしてもよい。この場合、３次元メモリセルアレイの構造は、後述する第３実施形態に係る不揮発性半導体記憶装置（図１３参照）とほぼ同様となる。
〈第３実施形態〉
以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置３」と称す）及びその製造方法につき、図面を参照して説明する。本発明装置３の三次元メモリセルアレイの構造断面図を図１３に示す。図１４〜図１６に、本発明装置３を製造する際の各工程における概略の構造断面図を示す。
先ず、基板に平行で互いに直交する第１方向（Ｘ方向）及び第２方向（Ｙ方向）に２次元的に選択トランジスタ２１を配置した基板上に、ダミー膜３４と層間絶縁膜１６を交互に堆積し、ダミー膜３４と層間絶縁膜１６の積層構造を形成する。層間絶縁膜１６の膜厚は３０ｎｍ程度、ダミー膜３４の膜厚は４０ｎｍ程度が好ましい。その後、選択トランジスタ２１のドレイン領域２４の直上に、かかる積層構造を貫通する貫通孔３１を、貫通孔の底面において選択トランジスタ２１のドレイン領域２４が露出する深さで、エッチングにより複数形成する。この状態の構造断面図を図１４（ａ）に示す。
本実施形態において、ダミー膜３４の材料としては多結晶シリコン、或いはニッケル、コバルト、銅、ルテニウム等の金属酸化物を用いる。これらの金属酸化物は還元雰囲気で容易に金属に還元されることが特徴である。また、多結晶シリコンについてはシリサイド化により容易に電極部分を形成できる。
その後、貫通孔３１の側壁に露出したダミー膜３４の一部を中間電極に変化させる。この状態の構造断面図を図１４（ｂ）に示す。
ダミー膜３４が多結晶シリコンであれば、公知のシリサイド化工程を用いて、露出面上に自己整合的にシリサイドを形成することができる。シリサイド材料としては、ニッケルシリサイド、コバルトシリサイドのようなＳｉプロセスとの整合性がよく仕事関数も大きな材料が、可変抵抗素子のスイッチング動作を安定に行うことができるため好適である。一方、ダミー膜３４として金属酸化膜を用いる場合は、水素雰囲気中の加熱処理により露出面を還元させ、金属電極に変化させるか、或いは、金属とはいえないまでも金属酸化物中の酸素欠損を増加させて導電化し、電極として利用することができる。なお、ニッケル、コバルト、銅の酸化物は４００℃程度で水素による還元が可能である。この処理を、ダミー膜３４の露出面から１０ｎｍ程度の深さの中間電極が形成されるまで行う。
その後、貫通孔３１の側壁面を覆うように、可変抵抗体材料１２を堆積する。この状態の構造断面図を図１５（ａ）に示す。
その後、貫通孔３１の底部に残存する可変抵抗体材料１２を例えばＲＩＥ（反応性イオンエッチング）で除去し、選択トランジスタ２１のドレイン領域２４を貫通孔３１の底部露出させた後、貫通孔３１を第２電極材料１１で充填し、柱状の第２電極を形成する。その後、層間絶縁膜１６が露出するまで、上面に堆積された第２電極材料を除去する。この状態の構造断面図を図１５（ｂ）に示す。
その後、貫通孔３１に近接して加工用の開口部３３（ここでは、溝）を、最下層のダミー膜３４を貫通する深さで、積層構造のダミー膜３４が残存する部分に形成し、開口部３３を介して、層間絶縁膜１６の間に挟まれたダミー膜３４を除去する。ダミー膜３４の除去には薬液によるエッチングが使用される。貫通孔３１と開口部３３の配置については、例えば図９と同様の配置レイアウトを利用できる。このとき金属化した中間電極１３が残存するように、エッチング時間を調整する。
例えば、ダミー膜３４がポリシリコンであり、層間絶縁膜１６がシリコン酸化膜、中間電極（金属膜１３）がシリサイドである場合、例えば、公知のＸｅＦ２ガスによるエッチング、或いはＮＦ３、ＳＦ６のプラズマエッチングによりダミー膜３４を選択的に除去することができる。このときのエッチング後の状態の構造断面図を図１６に示す。なお、図１６は、図９のＡ−Ａ’方向の断面図である。
その後、開口部３３を介して、ダミー膜３４が除去された領域に双方向整流性材料１４を堆積する。その後、さらに第１電極材料１５を堆積するとともに、ダミー膜が除去された領域を第１電極材料１５で埋め込む。その後、開口部３３の側壁面上を少なくとも双方向整流性材料１４が露出するまで、開口部３３の側壁に堆積された第１電極材料１５を除去し、除去後、開口部３３を絶縁膜で充填する。これにより、三次元メモリセルアレイが製造される。
その後、三次元メモリセルアレイの周辺回路を形成することで、図１３に示す本発明装置３が製造される。本発明装置３の製造後、別途フォーミング工程を行っておくことが好ましい。
上記の本発明装置３の製造方法では、エッチングにより貫通孔３１に凹部を形成する代わりに、加工用の開口部３３を介して、自己整合的に第３方向に分離された中間電極１３を形成することができる。
〈第４実施形態〉
以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置４」と称す）及びその製造方法につき、図面を参照して説明する。図１７〜図２０に、本発明装置４を製造する際の各工程における概略の構造断面図を示す。
先ず、基板に平行で互いに直交する第１方向（Ｘ方向）及び第２方向（Ｙ方向）に２次元的に選択トランジスタ２１を配置した基板上に、ダミー膜３５と層間絶縁膜１６を交互に堆積し、ダミー膜３５と層間絶縁膜１６の積層構造を形成する。層間絶縁膜１６の膜厚は３０ｎｍ程度、ダミー膜３５の膜厚は６０ｎｍ程度が好ましい。ダミー膜３５としては、例えば多結晶シリコンを用いることができる。その後、選択トランジスタ２１のドレイン領域２４の直上に、かかる積層構造を貫通する貫通孔３１を、貫通孔の底面において選択トランジスタ２１のドレイン領域２４が露出する深さで、エッチングにより複数形成する。この状態の構造断面図を図１７（ａ）に示す。
その後、形成した貫通孔３１を第２のダミー材料３６で充填する。かかるダミー材料３６としては、例えば窒化シリコン膜を用いることができる。この状態の構造断面図を図１７（ｂ）に示す。
その後、貫通孔３１に近接して加工用の開口部３３（ここでは、溝）を、最下層のダミー膜３５を貫通する深さで、積層構造のダミー膜３５が残存する部分に形成し、開口部３３を介して、層間絶縁膜１６の間に挟まれたダミー膜３５を除去する。ダミー膜３５の除去には薬液によるエッチングが使用される。貫通孔３１と開口部３３の配置については、例えば図９と同様の配置レイアウトを利用できる。これにより貫通孔３１の外周側壁にダミー材料３６が露出する。エッチング後の状態の構造断面図を図１８に示す。なお、図１８は図９のＡ−Ａ’方向の断面図である。
その後、開口部３３を介して、ダミー膜３５が除去された領域に中間電極の前駆体材料１９、双方向整流性膜１４を順に堆積する。前駆体材料１９の膜厚は１０ｎｍ程度、双方向整流性膜１４の膜厚は１〜５ｎｍ程度が好ましい。その後、さらに第１電極材料１５を堆積し、ダミー膜３５が除去された領域を第１電極材料１５で埋め込む。この状態の構造断面図を図１９（ａ）に示す。前駆体材料１９としては、多結晶シリコン、或いはニッケル、コバルト、銅、ルテニウム等の金属酸化物を用いる。これらの金属酸化物は還元雰囲気で容易に金属に還元されることが特徴である。また、多結晶シリコンについてはシリサイド化により容易に電極部分を形成できる。
その後、開口部３３の側壁面上に双方向整流性膜１４が露出するまで、開口部３３の側壁に堆積された第１電極材料１５を除去する。さらに、開口部３３の側壁面上に層間絶縁膜１６が露出するまで、開口部３３の側壁に堆積された双方向整流性膜１４、及び前駆体膜１９を除去することが好ましい。しかしながら、双方向整流性膜１４、及び、前駆体材料１９が絶縁性材料であれば、必ずしも除去する必要はない。少なくとも開口部３３の側壁上の第１電極材料１５を除去した後、開口部３３を絶縁膜で充填する。さらに、貫通孔３１を充填しているダミー材料３６を除去し、貫通孔の側壁面上に前駆体材料１９を露出させる。この状態の構造断面図を図１９（ｂ）に示す。
その後、貫通孔３１の側壁に露出した前駆体材料１９を中間電極１３に変化させる。この状態の構造断面図を図２０（ａ）に示す。
前駆体材料１９が多結晶シリコンであれば、公知のシリサイド化工程を用いて、露出面上似に自己整合的にシリサイドを形成することができる。シリサイド材料としては、ニッケルシリサイド、コバルトシリサイドのようなＳｉプロセスとの整合性がよく仕事関数も大きな材料が、可変抵抗素子のスイッチング動作を安定に行うことができるため好適である。一方、前駆体材料１９として金属酸化膜を用いる場合は、水素雰囲気中の加熱処理により露出面を還元させ、金属電極に変化させるか、或いは、金属とはいえないまでも金属酸化物中の酸素欠損を増加させて導電化し、電極として利用することができる。なお、ニッケル、コバルト、銅の酸化物は４００℃程度で水素による還元が可能である。この処理を、前駆体材料１９の露出面から１０ｎｍ程度の深さの中間電極が形成されるまで行う。
その後、貫通孔３１の側壁面を覆うように、可変抵抗体材料１２を堆積する。この状態の構造断面図を図２０（ｂ）に示す。
その後、貫通孔３１の底部に残存する可変抵抗体材料１２を例えばＲＩＥ（反応性イオンエッチング）で除去し、選択トランジスタ２１のドレイン領域２４を貫通孔３１の底部に露出させた後、貫通孔３１を第２電極材料１１で充填し、柱状の第２電極を形成する。その後、層間絶縁膜１６が露出するまで、上面に堆積された第２電極材料を除去する。これにより、三次元メモリセルアレイが製造される。
その後、三次元メモリセルアレイの周辺回路を形成することで、図２１に示す本発明装置４が製造される。本発明装置４の製造後、別途フォーミング工程を行っておくことが好ましい。
上記の本発明装置４の製造方法では、エッチングにより貫通孔３１に凹部を形成する代わりに、開口部３３を介して、自己整合的に第３方向に分離された中間電極１３を形成することができる。
以上、本発明装置１〜４とその製造方法によれば、双方向整流素子と可変抵抗素子を一体化した単純な構造のメモリセルを３次元的に集積することが可能となり、不揮発性半導体記憶装置の製造コストを大幅に低減することができる。本発明において、双方向整流素子は、第３方向に分離形成された中間電極１３と接続しているため、安定で均一な双方向整流特性を有している。これにより、大容量で安価であり、かつ信頼性の高い不揮発性半導体記憶装置を実現することができる。
〈別実施形態〉
以下に、別実施形態について説明する。
〈１〉上記第１〜第４実施形態に示す本発明装置１〜３では、双方向整流素子と可変抵抗素子とを直列に接続してなる環状のメモリセル１３において、双方向整流性膜１４が可変抵抗体材料１２よりも外周側にあり、双方向整流素子の外周側の一端が平板電極（第１電極）１５と接続し、可変抵抗素子の内周側の一端が柱状電極（第２電極）１１と接続する構成であるが、これは逆であっても構わない。つまり、双方向整流性膜１４を可変抵抗体より内周側に配置し、双方向整流素子の内周側の一端が柱状電極（第２電極）１１と接続し、可変抵抗素子の一端が平板電極（第１電極）１５と接続する構成としてもよい。その場合、上記第１〜第４実施形態において、可変抵抗体（可変抵抗体材料）１２を双方向整流性膜１４と、双方向整流性膜１４を可変抵抗体（可変抵抗体材料）１２と、夫々、読み替えて本発明を適用すればよい。平板電極（第１電極）１５と柱状電極（第２電極）１１の材料についても、これに応じて、適宜変更することができる。
〈２〉上記実施形態では、貫通孔の下に縦型トランジスタが配置され、柱状電極（第２電極）１１が縦型トランジスタのドレインと接続するように構成されているが、本発明はこれに限られるものではなく、従来構成のＭＯＳトランジスタのドレイン領域と接続させても構わない。
〈３〉上記第１及び第２実施形態において、貫通孔３１の凹部に中間電極１３を分離形成後（図４（ｂ）、図７（ｂ））、底部に残存する双方向整流性膜１４を除去してから、可変抵抗体材料１２の堆積を行っている（図５、図８）が、双方向整流性膜１４については、図５又は図８において可変抵抗体材料１２を堆積後、貫通孔３１の底部に残存する可変抵抗体材料１２を除去するのに併せて、同じく底部に残存する双方向整流性膜１４を除去するようにしても構わない。
〈４〉上記第２〜第４実施形態において、加工用の開口部３３の形成によりダミー膜３２（３４、３５）を除去するに際し、図９に示すレイアウトを用い、開口部３３としてＸ方向に延伸する溝を形成してダミー膜を除去している。この結果として、第１電極１５はＹ方向に分離形成され、Ｘ方向に延伸する線状に形成される。しかしながら、本発明は上記のレイアウトに示す構成に限定されるものではない。例えば、図２２のレイアウトに示すように、加工用の開口部３３として孔を形成することも可能である。
この場合、ダミー膜３２（３４、３５）が加工用のかかる孔３３の端部からの距離Ｒまでエッチングされるように、エッチング時間を調整することで、ダミー膜を除去することができる。この結果、第１電極１５はＸ方向およびＹ方向に２次元的にメモリセル間を接続することができ、製造される不揮発性半導体記憶装置は、第１実施形態の本発明装置１と同様の構成となる。
或いは、図９において、開口部３３としてＸ方向に延伸する溝を形成する代わりに、開口部３３としてＹ方向に延伸する溝を形成することもできる。
〈５〉上記第１〜第４実施形態において、製造工程の説明で示した各材料膜の膜厚、開口部の寸法等の数値はあくまで例示であり、実施形態で例示した値に限定されるものではない。
本発明は、半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、かかる遷移後の抵抗状態によって情報が保持される可変抵抗素子を備えてなる不揮発性の半導体記憶装置に利用可能である。
１〜４： 本発明の一実施形態にかかる不揮発性半導体記憶装置（本発明装置）
１１、４１ａ，４１ｂ： 柱状電極（第２電極）
１１ａ： 周辺電極
１１ｂ： 内部電極
１２、４２： 可変抵抗体材料（可変抵抗体）
１３、４３： 中間電極（第３電極）
１４： 双方向整流性膜
１５、４５： 平板電極（第１電極）
１６、４６： 層間絶縁膜
１７、４７： メモリセル
１８： ２次元メモリセルアレイ
１９： 中間電極の前駆体
２０： 半導体基板
２１： 選択トランジスタ
２２： ゲート電極
２３： ソース領域
２４： ドレイン領域
２５： チャネル領域
３１： 貫通孔
３２、３４〜３６： ダミー膜（ダミー材料）
３３： 加工用の開口部
３７ａ〜３７ｄ： コンタクトプラグ
３８ａ〜３８ｄ： 配線層
４８： フィラメント

Claims (15)

  1. 電圧の印加により抵抗特性が変化する不揮発性の可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する第１方向、第２方向、及び、第３方向に夫々複数、３次元マトリクス状に配置された３次元メモリセルアレイを有する不揮発性半導体記憶装置であって、
    前記３次元メモリセルアレイが、
    前記第１方向および前記第２方向のうち少なくとも何れかの方向に延伸する第１電極を備え、前記第１電極が層間絶縁膜を介して２層以上、前記第３方向に積層され、
    前記積層された２層以上の前記第１電極とその間の前記層間絶縁膜を前記第３方向に貫通する複数の貫通孔を備え、前記貫通孔が前記第１方向および前記第２方向に２次元的に配列され、
    前記第３方向に延伸する柱状の導電体で構成された、前記貫通孔内を前記第１電極と接触せずに充填する複数の第２電極を備え、
    前記メモリセルが、
    環状の第３電極と、
    前記第３電極の内周側面および外周側面の何れか一方と接触する環状の可変抵抗体と、
    前記第３電極の内周側面および外周側面の何れか他方と接触する環状の絶縁膜と、を備え、
    前記第１電極が、前記可変抵抗体および前記環状の絶縁膜の夫々の外周側面のうち前記第３電極と接触しない方の外周側面と電気的に接続し、
    前記第２電極が、前記可変抵抗体および前記環状の絶縁膜の夫々の内周側面のうち前記第３電極と接触しない方の内周側面と電気的に接続して、環状のメモリセルが形成されてなり、
    前記第３電極が、同じ前記第２電極と接続する前記メモリセル間で前記第３方向に分離形成されていることを特徴とする不揮発性半導体記憶装置。
  2. 前記第１電極が、前記環状の絶縁膜の外周側面と電気的に接続し、
    前記第２電極が、前記可変抵抗体の内周側面と電気的に接続していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記可変抵抗体、前記第３電極、及び、前記第１電極と前記第２電極のうち前記可変抵抗体と接続する一方の電極が、前記可変抵抗素子を構成し、
    前記環状の絶縁膜、前記第３電極、及び、前記第１電極と前記第２電極のうち前記環状の絶縁膜と接続する他方の電極が、２端子の双方向整流素子を構成することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
  4. 前記可変抵抗体が、同じ前記第２電極と接続する前記メモリセル間で前記第３方向に電気的に分離されていることを特徴とする請求項１〜３の何れか一項に記載の不揮発性半導体記憶装置。
  5. 選択トランジスタが前記第１方向と前記第２方向に夫々複数２次元マトリクス状に、前記３次元メモリセルの配置領域に対して前記第３方向に隣接して配置され、
    前記第２電極が、その頂面または底面において前記選択トランジスタの入出力端子対の１つと接続していることを特徴とする請求項１〜４の何れか一項に記載の不揮発性半導体記憶装置。
  6. 前記可変抵抗体が、遷移金属酸化物もしくはアルミニウム酸化物、又は、遷移金属の酸窒化物で構成されることを特徴とする請求項１〜５の何れか一項に記載の不揮発性半導体記憶装置。
  7. 請求項１〜６の何れか一項に記載の不揮発性半導体記憶装置を製造する方法であって、
    基板上に、第１電極材料と層間絶縁膜を交互に堆積し、前記第１電極材料と前記層間絶縁膜の積層構造を形成する工程と、
    前記積層構造に、前記積層構造を貫通する複数の貫通孔を、前記基板面に平行で互いに直交する第１方向および第２方向に２次元的に配置されるように形成する工程と、
    前記貫通孔の側壁に露出した前記第１電極材料を所定の膜厚分エッチング除去し、前記貫通孔の側壁に凹部を形成する工程と、
    非線形トンネル膜となる絶縁膜材料と第３電極材料を、夫々、前記貫通孔の前記凹部を含む側壁面を覆うように堆積する工程と、
    前記貫通孔の前記凹部を除く側壁面に形成された前記第３電極材料を除去し、前記貫通孔の前記凹部に前記第３電極材料を残存させる工程と、
    可変抵抗体材料を、前記貫通孔の側壁面を覆うように堆積する工程と、
    前記貫通孔を第２電極材料で充填する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
  8. 請求項１〜６の何れか一項に記載の不揮発性半導体記憶装置を製造する方法であって、
    基板上に、ダミー膜と層間絶縁膜を交互に堆積し、前記ダミー膜と前記層間絶縁膜の積層構造を形成する工程と、
    前記積層構造に、前記積層構造を貫通する複数の貫通孔を、前記基板面に平行で互いに直交する第１方向および第２方向に２次元的に配置されるように形成する工程と、
    前記貫通孔の側壁に露出した前記ダミー膜を所定の膜厚分エッチング除去し、前記貫通孔の側壁に凹部を形成する工程と、
    非線形トンネル膜となる絶縁膜材料と第３電極材料を、夫々、前記貫通孔の前記凹部を含む側壁面を覆うように順に堆積する工程と、
    前記貫通孔の前記凹部を除く側壁面に形成された前記第３電極材料を除去し、前記貫通孔の前記凹部に前記第３電極材料を残存させる工程と、
    可変抵抗体材料を、前記貫通孔の側壁面を覆うように堆積する工程と、
    前記貫通孔を第２電極材料で充填する工程と、
    前記貫通孔に近接して加工用の開口部を、前記積層構造の前記ダミー膜が残存する部分に形成する工程と、
    前記開口部を介して、前記層間絶縁膜の間に挟まれた前記ダミー膜を除去する工程と、
    前記ダミー膜が除去された領域に、第１電極材料を堆積して埋め込む工程と、
    前記開口部の側壁面上に前記層間絶縁膜が露出するまで、前記開口部の側壁に堆積された前記第１電極材料を除去後、前記開口部を絶縁膜で充填する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
  9. 請求項１〜６の何れか一項に記載の不揮発性半導体記憶装置を製造する方法であって、
    基板上に、ダミー膜と層間絶縁膜を交互に堆積し、前記ダミー膜と前記層間絶縁膜の積層構造を形成する工程と、
    前記積層構造に、前記積層構造を貫通する複数の貫通孔を、前記基板面に平行で互いに直交する第１方向および第２方向に２次元的に配置されるように形成する工程と、
    前記貫通孔の側壁に露出した前記ダミー膜を所定の膜厚分エッチング除去し、前記貫通孔の側壁に凹部を形成する工程と、
    第３電極材料を、前記貫通孔の前記凹部を含む側壁面を覆うように堆積する工程と、
    前記貫通孔の前記凹部を除く側壁面に形成された前記第３電極材料を除去し、前記貫通孔の前記凹部に前記第３電極材料を残存させる工程と、
    可変抵抗体材料を、前記貫通孔の側壁面を覆うように堆積する工程と、
    前記貫通孔を第２電極材料で充填する工程と、
    前記貫通孔に近接して加工用の開口部を、前記積層構造の前記ダミー膜が残存する部分に形成する工程と、
    前記開口部を介して、前記層間絶縁膜の間に挟まれた前記ダミー膜を除去する工程と、
    前記ダミー膜が除去された領域に、非線形トンネル膜となる絶縁膜材料と第１電極材料を順に堆積し、前記ダミー膜が除去された領域を前記第１電極材料で埋め込む工程と、
    前記開口部の側壁面上に前記絶縁膜材料が露出するまで、前記開口部の側壁に堆積された前記第１電極材料を除去後、前記開口部を絶縁膜で充填する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
  10. 前記ダミー膜が、前記第３電極材料の前駆体である前駆体材料であり、
    前記貫通孔の側壁に前記凹部を形成する工程、前記第３電極材料を前記貫通孔の前記凹部を含む側壁面を覆うように堆積する工程、及び、前記貫通孔の前記凹部を除く側壁面に形成された前記第３電極材料を除去する工程に代えて、前記貫通孔の側壁に露出した前記ダミー膜の一部を前記第３電極材料に変化させる工程を有することを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
  11. 請求項１〜６の何れか一項に記載の不揮発性半導体記憶装置を製造する方法であって、
    基板上に、第１ダミー膜と層間絶縁膜を交互に堆積し、前記第１ダミー膜と前記層間絶縁膜の積層構造を形成する工程と、
    前記積層構造に、前記積層構造を貫通する複数の貫通孔を、前記基板面に平行で互いに直交する第１方向および第２方向に２次元的に配置されるように形成する工程と、
    前記貫通孔を第２ダミー膜で充填する工程と、
    前記貫通孔に近接して加工用の開口部を、前記積層構造の前記第１ダミー膜が残存する部分に形成する工程と、
    前記開口部を介して、前記層間絶縁膜の間に挟まれた前記第１ダミー膜を、前記第２ダミー膜が露出するまで除去する工程と、
    前記第１ダミー膜が除去された領域に、第３電極材料の前駆体である前駆体材料、非線形トンネル膜となる絶縁膜材料、及び、第１電極材料を順に堆積し、前記第１ダミー膜が除去された領域を前記第１電極材料で埋め込む工程と、
    前記開口部の側壁面上に前記絶縁膜材料が露出するまで、前記開口部の側壁に堆積された前記第１電極材料を除去後、前記開口部を絶縁膜で充填する工程と、
    前記貫通孔を充填する前記第２ダミー膜を除去する工程と、
    前記貫通孔の側壁に露出した前記前駆体材料の一部を、前記第３電極材料に変化させる工程と、
    可変抵抗体材料を、前記貫通孔の側壁面を覆うように堆積する工程と、
    前記貫通孔を第２電極材料で充填する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
  12. 前記前駆体材料が、多結晶シリコンであり、
    前記前駆体材料の一部を前記第３電極材料に変化させる工程が、前記貫通孔の側壁に露出した前記多結晶シリコンをシリサイド化する工程であることを特徴とする請求項１０又は１１に記載の不揮発性半導体記憶装置の製造方法。
  13. 前記前駆体材料が、被酸化金属の金属酸化物膜であり、
    前記前駆体材料の一部を前記第３電極材料に変化させる工程が、前記貫通孔の側壁に露出した前記金属酸化物膜を還元処理により前記被酸化金属に変化させる、または酸素欠損の多い導電性膜に変化させる工程であることを特徴とする請求項１０又は１１に記載の不揮発性半導体記憶装置の製造方法。
  14. 前記基板上に、選択トランジスタをマトリクス状に形成する工程を有し、
    前記貫通孔を形成する工程が、底面において前記選択トランジスタのソース領域またはドレイン領域が露出する前記貫通孔を形成する工程である請求項８〜１３の何れか一項に記載の不揮発性半導体記憶装置の製造方法。
  15. 前記層間絶縁膜の間に形成された前記第１電極材料、及び、前記貫通孔内に形成された前記第２電極材料との間に電圧を印加するフォーミング工程を有し、
    前記フォーミング工程において、前記可変抵抗体材料の前記第３電極材料と接触する部分の抵抗状態を低抵抗化し、初期高抵抗状態から電圧の印加により抵抗特性が変化する可変抵抗状態に変化させ、前記可変抵抗体材料の前記可変抵抗状態に変化した部分を可変抵抗体として機能させるとともに、前記可変抵抗体材料の前記層間絶縁膜と接触する部分が前記初期高抵抗状態のままであることにより、前記可変抵抗体が前記第３方向に電気的に分離形成されることを特徴とする請求項８〜１４の何れか一項に記載の不揮発性半導体記憶装置の製造方法。
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