KR20170059974A - 저항식 랜덤 액세스 메모리 셀 내의 산화물 메모리 요소의 희토류 금속 및 금속 산화물 전극 인터페이싱 - Google Patents
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Abstract
박막 저항식 메모리 재료 스택은, 제1 전극과 박막 메모리 재료의 계면에서 높은 일 함수(high work function) 금속 산화물, 및 제2 전극과 박막 메모리 재료의 계면에서 낮은 일 함수 희토류 금속 중 적어도 하나를 포함한다. 높은 일 함수 금속 산화물은, 높은 온/오프 전류비를 위해 메모리 재료에 비해 양호한 쇼트키 장벽 높이를 제공한다. 금속 산화물과 스위칭 산화물의 호환성은 개선된 메모리 디바이스 내구성을 위해 산소/결손의 사이클링 손실을 감소시킨다. 낮은 일 함수 희토류 금속은 높은 산소 용해도를 제공하여 저항식 메모리 재료에 대한 오옴 접촉을 제공하면서 낮은 형성 전압 요건을 위한 퇴적된 그대로의 상태에서의 메모리 재료 내의 결손 생성(vacancy creation)을 향상시킨다.
Description
비휘발성 메모리(NVM)는 마이크로일렉트로닉스 산업에서 널리 이용되는 메모리의 한 형태이다. 현재까지, NVM의 주요 형태(예를 들어, NAND, NOR 등)가 플래시(flash)되었다. 차세대 디바이스를 위해 많은 대체 NVM 기술들이 개발 중에 있다. 차세대 NVM 기술에 대한 고려사항 중 하나는 CMOS 로직 회로와 얼마나 용이하게 통합될 수 있는가 하는 것이다. 내장형 비휘발성 메모리(e-NVM)는 (예를 들어, CMOS 기술로 제작된) 로직 디바이스와 온칩으로 통합된 비휘발성 메모리이다. e-NVM은 메모리 어레이가 메모리 전용 기판 상에서 제작되는 독립형 NVM과는 구별된다. 내장형 NVM은 유익하게도 프로세서와 오프칩 메모리 사이의 칩간 통신의 필요성을 제거하여, 결과적으로, e-NVM과 함께 온칩 구현된 임의의 로직(예를 들어, CPU의 코어, 그래픽 프로세서 실행 유닛 등)에 대해 고속 데이터 액세스와 넓은 버스폭 능력을 가능하게 한다.
다양한 NVM 기술들 중에서, 저항식 메모리 기술은 개별 및 e-NVM 응용 모두에 대해 상당한 장래성을 계속 보여주고 있다. 저항식 랜덤 액세스 메모리(ReRAM 또는 RRAM) 등의 저항식 메모리에서, 박막 메모리 스택은 일반적으로 도 1a에 나타낸 형태의 2 단자 디바이스이다. 박막 저항식 메모리 재료 스택(101)의 경우, 비휘발성 스위칭이 가능한 비교적 절연성의 메모리 재료(115)가 2개의 비교적 더 도전성의 전극들(105, 130) 사이에 배치된다. 메모리 재료는 2개의 상이한 비휘발성 상태: "오프" 또는 0 상태를 나타내는 고저항 상태(HRS; high-resistance state); "온" 또는 1 상태를 나타내는 저저항 상태(LRS; low-resistance state) 사이에서 스위칭할 수 있다. 통상적으로, 리셋 프로세스(reset process)는 리셋 전압을 이용하여 ReRAM 디바이스를 HRS로 스위칭하는데 이용되며, 셋 프로세스(set process)는 셋 전압을 이용하여 ReRAM 디바이스를 LRS로 스위칭하는데 이용된다. 저항식 메모리 어레이의 오프 상태 누설(off-state leakage)을 감소시키기 위해, 저항식 메모리 비트셀은 종종 저항식 메모리 요소(1R)와 함께 액세스 트랜지스터(1T) 또는 박막 선택기 요소(1S)를 포함한다.
형성 전압 및 셀 내구성은 박막 저항식 메모리 기술에 대한 2개의 중요한 메트릭이다. 형성 전압은 메모리 요소에 스위칭 능력을 부여하는 것이다. 최신 CMOS(예를 들어, VCC < 0.9V)에서 발견되는 제한된 동작 전압 때문에, e-NVM 응용의 경우 충분히 낮은 형성 전압을 달성하는 것이 특히 해결과제이다. 도 1a에 역시 도시된 바와 같이, 메모리 재료(115)에서 결함(116)이 공작되어(engineered) 막 두께를 통한 전기 전도의 변조를 가능하게 한다. 결함(116)은 현재, 주로 산소 결손(oxygen vacancy)인 것으로 생각된다. 전극과 메모리 요소 사이에 산소 교환 층(예를 들어, Ti 캡(121))을 추가하는 것은, 도 1b에 역시 나타낸 바와 같이 산소 결손의 생성과 더 낮은 형성 전압을 촉진시키는 것으로 밝혀졌다. Ti, Hf, Zr 또는 Ta의 산소 교환 층은, 통상적으로, 스위칭가능한 메모리 재료에 대해 평가된 다양한 2원소 및 3원소 금속 산화물에 이용되어 왔다.
메모리 셀 신뢰성은 일반적으로 다수의 셋/리셋 사이클을 특징으로 한다. 역사적으로, 저항식 메모리 셀 신뢰성/내구성은 좋지 않았으며, 지난 10년 동안 점진적으로 개선되었지만, 1011 내지 1012 셋/리셋 사이클의 범위에 머물러 있기 때문에, 이 기술의 이용 사례/응용을 제한할 수 있다.
여기서 설명되는 자료는 첨부된 도면에서 예를 통해 예시되며, 제한적인 것이 아니다. 설명의 간략화와 명료화를 위해, 도면에 도시된 요소들은 반드시 축척비율대로 그려진 것은 아니다. 예를 들어, 일부 요소들은 명료화를 위해 다른 요소들에 비해 과장될 수 있다. 또한, 적절하다고 생각되면, 대응하거나 유사한 요소들을 나타내기 위해 도면들 내에서 참조 부호들이 반복되었다. 도면에서:
도 1a는 종래의 박막 저항식 메모리 스택의 단면도이다;
도 1b는 박막 저항식 메모리 스택과 연관된 형성 전압에 미치는 종래의 Ti 캡핑 층의 효과를 나타내는 그래프이다;
도 2a는, 실시예에 따른, 메모리 재료와 제1 전극 사이에 높은 일 함수 금속 산화물을 포함하는 박막 저항식 메모리 스택의 단면도이다;
도 2b는, 실시예에 따른, 메모리 재료와 제2 전극 사이에 희토류 금속 캡을 포함하는 박막 저항식 메모리 스택의 단면도이다;
도 3은, 실시예들에 따른, 메모리 재료와 제1 전극 사이에 높은 일 함수 금속 산화물, 그리고 메모리 재료와 제2 전극 사이에 희토류 금속 캡을 포함하는 박막 저항식 메모리 스택의 단면도이다;
도 4는, 실시예들에 따른, 비평면 박막 저항식 메모리 디바이스를 나타내는 단면도이다;
도 5는 실시예들에 따른 적층된 박막 저항식 메모리 디바이스를 나타내는 단면도이다;
도 6a는, 실시예들에 따른, 메모리 재료와 상부 전극 사이에 희토류 금속 캡을 포함하고, 메모리 재료와 하부 전극 사이에 높은 일 함수 금속 산화물을 포함하는, 박막 저항식 메모리 디바이스를 형성하는 방법을 나타내는 흐름도이다.
도 6b는, 실시예들에 따른, 메모리 재료와 상부 전극 사이에 희토류 금속 캡을 포함하고, 메모리 재료와 하부 전극 사이에 높은 일 함수 금속 산화물을 포함하는, 박막 저항식 메모리 디바이스를 형성하는 방법을 나타내는 흐름도이다.
도 7은 실시예들에 따른 복수의 박막 메모리 비트셀을 포함하는 NVM의 개략도이다;
도 8은 실시예들에 따른 e-NVM의 단면을 나타낸다;
도 9는 실시예들에 따른 박막 저항식 메모리 스택들을 갖춘 e-NVM을 갖는 SoC를 채용한 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 나타낸다;
도 10은 본 발명의 실시예에 따른 전자 컴퓨팅 디바이스의 기능 블록도이다.
도 1a는 종래의 박막 저항식 메모리 스택의 단면도이다;
도 1b는 박막 저항식 메모리 스택과 연관된 형성 전압에 미치는 종래의 Ti 캡핑 층의 효과를 나타내는 그래프이다;
도 2a는, 실시예에 따른, 메모리 재료와 제1 전극 사이에 높은 일 함수 금속 산화물을 포함하는 박막 저항식 메모리 스택의 단면도이다;
도 2b는, 실시예에 따른, 메모리 재료와 제2 전극 사이에 희토류 금속 캡을 포함하는 박막 저항식 메모리 스택의 단면도이다;
도 3은, 실시예들에 따른, 메모리 재료와 제1 전극 사이에 높은 일 함수 금속 산화물, 그리고 메모리 재료와 제2 전극 사이에 희토류 금속 캡을 포함하는 박막 저항식 메모리 스택의 단면도이다;
도 4는, 실시예들에 따른, 비평면 박막 저항식 메모리 디바이스를 나타내는 단면도이다;
도 5는 실시예들에 따른 적층된 박막 저항식 메모리 디바이스를 나타내는 단면도이다;
도 6a는, 실시예들에 따른, 메모리 재료와 상부 전극 사이에 희토류 금속 캡을 포함하고, 메모리 재료와 하부 전극 사이에 높은 일 함수 금속 산화물을 포함하는, 박막 저항식 메모리 디바이스를 형성하는 방법을 나타내는 흐름도이다.
도 6b는, 실시예들에 따른, 메모리 재료와 상부 전극 사이에 희토류 금속 캡을 포함하고, 메모리 재료와 하부 전극 사이에 높은 일 함수 금속 산화물을 포함하는, 박막 저항식 메모리 디바이스를 형성하는 방법을 나타내는 흐름도이다.
도 7은 실시예들에 따른 복수의 박막 메모리 비트셀을 포함하는 NVM의 개략도이다;
도 8은 실시예들에 따른 e-NVM의 단면을 나타낸다;
도 9는 실시예들에 따른 박막 저항식 메모리 스택들을 갖춘 e-NVM을 갖는 SoC를 채용한 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 나타낸다;
도 10은 본 발명의 실시예에 따른 전자 컴퓨팅 디바이스의 기능 블록도이다.
이제 하나 이상의 실시예가 첨부된 도면들을 참조하여 설명된다. 특정한 구성 및 배치가 도시되고 상세히 논의되지만, 이것은 단지 예시적인 목적을 위한 것이라는 점을 이해해야 한다. 관련 기술분야의 통상의 기술자라면, 본 설명의 사상과 및 범위를 벗어나지 않고 다른 구성 및 배치가 가능하다는 것을 인식할 것이다. 관련 기술 분야의 통상의 기술자에게는, 여기서 설명된 기술 및/또는 배치가 여기서 상세히 설명된 것 이외의 다양한 다른 시스템 및 응용에도 역시 채용될 수 있다는 것이 명백할 것이다.
이하의 상세한 설명에서, 설명의 일부를 형성하고 예시적 실시예들을 나타내는 첨부된 도면들에 대한 참조가 이루어진다. 또한, 다른 실시예들이 이용될 수도 있고 청구대상의 범위로부터 벗어나지 않고 구조적 및/또는 논리적 변경이 이루어질 수 있다는 것을 이해해야 한다. 예를 들어, 위로, 아래로, 상부, 하부 등의 방향 및 기준은, 단지 도면에서 피쳐들의 설명을 용이하게 하기 위해 사용될 수도 있다는 점에 유의해야 한다. 따라서, 이하의 상세한 설명은 제한적 의미로 간주되어서는 안 되고, 청구 대상의 범위는 오직 첨부된 청구항들 및 그들의 균등물에 의해서만 정의된다.
이하의 설명에서, 많은 상세사항이 개시된다. 그러나, 본 발명은 이들 구체적인 상세사항 없이도 실시될 수 있다는 것은 본 기술분야의 통상의 기술자에게 명백할 것이다. 일부 사례에서, 공지된 방법과 디바이스들은, 본 발명을 모호하게 하지 않도록, 상세히가 아니라 블록도 형태로 도시된다. 본 명세서 전체에 걸쳐 "실시예" 또는 "한 실시예"라는 말은, 그 실시예와 관련하여 설명되는 특정한 피쳐, 구조, 기능, 또는 특성이 본 발명의 적어도 한 실시예에 포함된다는 것을 의미한다. 따라서, 명세서의 다양한 곳에서 나타나는 문구 "실시예에서" 또는 "한 실시예에서"는, 반드시 본 발명의 동일한 실시예를 언급하는 것은 아니다. 또한, 특정한 피쳐, 구조, 기능, 또는 특성은, 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수도 있다. 예를 들어, 제1 실시예와 제2 실시예는, 2개의 실시예와 연관된 특정한 피쳐, 구조, 기능, 또는 특성이 상호 배타적이지 않는 경우에는, 결합될 수 있다.
본 상세한 설명 및 첨부된 청구항들에서 사용될 때, 단수 형태, "한(a)", "하나의(an)", "그 하나의(the)"는, 문맥상 명확하게 달리 표시하지 않는 한, 복수 형태도 역시 포함하는 것을 의도한다. 본 명세서에서 사용될 때 용어 "및/또는"은 연관된 나열된 항목들 중 하나 이상의 임의의 조합 및 모든 가능한 조합을 지칭하며 포괄한다는 것도 이해해야 한다.
용어 "결합된" 및 "접속된"과, 그들의 파생어들은, 여기서, 컴포넌트들 사이의 기능적 또는 구조적 관계를 기술하기 위해 사용될 수 있다. 이들 용어들은 서로 동의어로서 의도한 것은 아님을 이해해야 한다. 오히려, 특정한 실시예에서, "접속된"은 2개 이상의 요소가 서로 물리적, 광학적, 또는 전기적으로 직접 접촉한다는 것을 나타내는데 사용될 수 있다. "결합된"은 2개 이상의 요소들이 서로 직접 또는 간접적으로(사이에 요소가 개재되어) 물리적 또는 전기적으로 접촉한다는 것을 나타내거나, 및/또는 2개 이상의 요소들이 (예를 들어, 인과 관계로) 협력하거나 서로 상호작용한다는 것을 나타내는데 사용된다.
본 명세서에 사용된 용어 "위에", "아래에", "사이에" 및 "상에"는, 이러한 물리적 관계가 주목할가치가 있는 곳에서 한 컴포넌트 또는 재료의 다른 컴포넌트 또는 재료에 관한 상대적 위치를 말한다. 예를 들어, 재료의 맥락에서, 한 재료 위에 또는 아래에 배치된 또 다른 재료 또는 재료들은 직접 접촉하거나, 하나 이상의 중간 재료를 가질 수 있다. 게다가, 2개의 재료 또는 층 사이에 배치된 하나의 재료는, 그 2개의 층과 직접 접촉하거나 하나 이상의 중간 층을 가질 수 있다. 대조적으로, 제2 재료 또는 재료들 "상의" 제1 재료 또는 재료들은, 그 제2 재료/재료들과 직접 접촉한다. 컴포넌트 어셈블리들의 맥락에서도 유사한 구별이 이루어질 것이다.
본 설명 및 청구항들에서 사용될 때, 용어 "~중 적어도 하나" 또는 ~"중 하나 이상"에 의해 결합되는 항목들의 목록은 열거된 항목들의 임의의 조합을 의미할 수 있다. 예를 들어, 구문 "A, B 또는 C 중 적어도 하나"는, A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B, 및 C를 의미할 수 있다.
제1 전극과 박막 메모리 재료의 계면에서 높은 일 함수 금속 산화물, 또는 제2 전극과 박막 메모리 재료의 계면에서 낮은 일 함수 희토류 금속 중 적어도 하나를 포함하는 박막 저항식 메모리 재료 스택이 여기서 설명된다. 유익한 실시예에서, 메모리 재료는, 높은 일 함수 금속 산화물과 제1 계면을 형성하고 낮은 일 함수 희토류 금속과 제2 계면을 형성한다. 높은 일 함수 금속 산화물은, 높은 온/오프 전류비를 위한 메모리 재료에 비해 양호한 쇼트키 장벽 높이를 제공한다. 금속 산화물과 스위칭 산화물의 호환성은 개선된 메모리 디바이스 내구성을 위해 산소/결손의 사이클링 손실을 감소시킨다. 낮은 일 함수 희토류 금속은 높은 산소 용해도를 제공하여 오옴 접촉을 유지하면서 낮은 형성 전압 요건을 위한 퇴적된 그대로의 상태에서의 메모리 재료 내의 결손 생성을 향상시킨다. 평면 및 비평면 메모리 스택 및 디바이스, 저항식 메모리 어레이, 및 e-NVM과 같은 어레이를 포함하는 SoC도 역시 여기서 설명된다.
도 2a는 기판(205) 위에 배치된 박막 저항식 메모리 스택(201)의 단면도이다. 스택(201)은 실시예에 따른 박막 메모리 재료(215)와 하부(제1) 벌크 전극 재료(210) 사이에 일 함수 전극 재료(212)를 포함한다. 하부 전극 재료(210) 및 상부(제2) 전극 재료(230)는 스택(201)의 반대쪽 계면에 결합된 애노드/캐소드 전극쌍이다.
기판(205)은, 실리콘, 게르마늄 및 SiGe 등을 포함한 그러나 이것으로 제한되지 않는 결정질 반도체 재료; 및 유리, 유기 중합체 및 플라스틱 등을 포함하는 비정질 재료 등의 그러나 이것으로 제한되지 않는, 박막 1T(S)1R 비트셀을 지지하기에 적합한 것으로 알려진 임의의 기판일 수 있다. 추가 실시예에서, 기판(205)은 또한 BEOL(back end of line) 층을 나타낸다. 예를 들어, 스택(201)은, 집적 회로(IC)의 하부에 놓인 반도체 디바이스 층 상에 또는 그 위에 형성될 수 있다. 따라서, 기판(205)은 IC 산업에서 흔히 볼 수 있는 박막 라미네이트(예를 들어, 금속, 유전체 등)를 역시 포함할 수 있다.
메모리 재료(215)는, 쌍 안정 메모리 셀 상태와 연관된 "1" 또는 "0" 중 하나를 저장하기 위해 높은 저항 상태와 낮은 저항 상태 사이에서 스위칭가능하다. 메모리 스택(201)은 또한, 저항식 메모리 셀들의 어레이 내에서 복제될 수 있는 1R1T 비트셀 내의 MOSFET(미도시) 또는 1R1S 비트셀 내의 박막 선택기 요소(미도시)와 통합될 수 있다. 저항식 메모리 스택(201)은 양방향성이다. 선택기 요소 또는 트랜지스터는 소정 임계 전압(V th )과 연관되며, 그 임계 전압 아래에서 전류 메모리 스택(201)은 "OFF" 상태에 있으면서 소정의 공칭 누설 레벨에 있다. 임계 전압 V th 위에서, 선택기 또는 트랜지스터는 "온" 상태에 있고 판독 전압 V r 에서 메모리 재료(215)에 대한 저항 상태의 판독과 더 높은 전압 크기(예를 들어, 세트/리셋 전압)에서 메모리 재료(215)에 대한 저항 상태의 천이를 가능하게 하도록 실질적으로 선형적으로 증가할 수 있는 소정의 임계 전류를 전달한다.
실시예들에서, 메모리 재료(215)는 박막 금속 산화물(예를 들어, MxOy) 재료를 포함한다. 유익하게는, 메모리 재료(215)는 금속 산화물 박막만으로 구성된다(즉, 메모리 재료(215)는 비금속 산화물을 포함하는 라미네이트가 아니다). 금속 산화물은, 반대 극성 전압들이 전극(210, 230) 양단에 인가될 때 비휘발성 방식으로 높은 저항 상태와 낮은 저항 상태 사이에서 저항 값을 변화시킬 것이다. 일부 실시예에서, 금속 산화물은 가역적 금속-절연체 천이(예를 들어, Mott 천이, 전하 유발 천이 등)를 겪을 수 있다. 일부 실시예에서, 금속 산화물 재료는 벌크 및/또는 박막 형태에서 전도성이다. 하나의 예시적 실시예에서, 금속 산화물은 화학양론적 및 준-화학양론적 이온성 산화물 AOx(A는 천이 금속임)를 포함하는 천이 금속 산화물이다. 소정의 이러한 실시예에서, 금속 산화물은 음이온-기반의 산화물 재료다. 음이온-기반의 산화물의 비제한적 예로서는, V(예를 들어, V2O5), Nb(예를 들어, Nb2O5), Cr(예를 들어, Cr2O3), Ta(예를 들어, Ta2O5), Hf(예를 들어, HfO2), Zr(예, ZrO2), Ti(예를 들어, TiO2), W(예를 들어, WO2) 또는 Al(예를 들어, Al2O3) 뿐만 아니라, SnO2 도핑된 산화 인듐 등의 3원소, 4원소 합금의 산화물 뿐만 아니라, 1차 금속에 인접한 주기율표의 컬럼들로부터의 금속들과의 산화물 합금(예를 들어, Y2O3-도핑된 ZrO2의 Y, Zr 및 La1-xSrxGa1-yMgyO3의 Sr 및 La)이 포함되지만, 이것으로 제한되는 것은 아니다. 음이온-기반의 산화물은, 바로 이들 원소들과 이들의 합금들의 비-화학량론적 산화물일 수도 있다. 다른 이러한 실시예에서, 금속 산화물은 양이온-기반의 산화물 재료이고, 그 예로서는 LiMnO2, Li4TiO12, LiNiO2 및 LiNbO3이 포함될 수 있지만, 이것으로 제한되는 것은 아니다.
메모리 재료(215)는, 조성(composition), 판독, 셋/리셋 전압 요건 등의 함수로서 상당히 변화하는 막 두께를 가질 수 있다. 전술된 금속 산화물 재료들 중 임의의 것을 채용하는 것들 등의, 예시적인 금속 산화물 실시예들에서, 금속 산화물은, 50 nm 미만의, 및 유익하게는 20 nm 이하의, 적어도 2 nm의 박막 두께를 갖는다.
제1 전극 재료(210)와 제2 전극 재료(230)는 동일한 조성을 갖거나 상이할 수 있고, 하나 이상의 박막층을 더 포함할 수 있다. 예를 들어, 전극 재료(210)는, 일 함수 전극 재료(212)에 의해 접촉 금속화 기능이 제공될 때 측방향 거리에 걸쳐 메모리 셀 전류를 기능적으로 전도한다. 예시적인 실시예들에서, 전극 재료(210)는, 구리(Cu), 알루미늄(Al) 및 이들의 합금 등의, IC 산업에서 인터커넥트 라우팅을 위해 흔히 채용되는 금속 또는 금속 합금이다. 실시예들에서, 전극 재료(230)는 또한, Cu 등의 인터커넥트 금속이다.
예시된 실시예에서, 일 함수 전극 재료(212)는 메모리 재료(215)와 직접 접촉한다. 일 함수 전극 재료(212)는 또한, 전극 재료(210)(예를 들어, Cu 등의 낮은 저항 벌크 재료)와 직접 접촉함으로써, 메모리 재료(215)에 대한 제1 접촉 계면으로서 기능한다. 실시예들에서, 일 함수 전극 재료(212)는 금속 산화물 메모리 재료에 높은 쇼트키 장벽(Schottky barrier)을 제공하기 위해 유익하게는 4.8 eV (289K)보다 큰, 높은 일 함수를 갖는다. 추가 실시예에서, 전극 재료(212)는 산소에 강하게 결합하지 않아, 메모리 셀 동작 동안 메모리 재료(215)와의 산소 교환을 허용한다. 유익하게도, 일 함수 전극 재료(212)는 또한, 메모리 재료(215)의 빠른 리셋을 가능하게 하는 우수한 열 절연체이다. 추가 실시예에서, 일 함수 전극 재료(212)는 금속 산화물이어서, 특히 메모리 재료(215)가 역시 금속 산화물인 경우, 일 함수 전극 재료(212)와 메모리 재료(215) 사이의 계면의 내구성/안정성을 향상시킨다.
실시예들에서, 일 함수 전극 재료(212)는, 메모리 재료(215)와는 구별되는 조성을 갖는 비-스위칭 금속 산화물이고, 상기 속성을 갖는 예시적인 금속 산화물은, Ir, Ru, Mo 또는 W 중 적어도 하나의 산화물을 포함한다. 추가 실시예들에서, 일 함수 전극 재료(212)는, Ir(예를 들어, IrO2), Ru(예를 들어, RuO2), Mo(예를 들어, MoO2) 또는 W(예를 들어, WO2) 중 적어도 하나의 원소 산화물이다. 추가 실시예들에서, 일 함수 전극 재료(212)는, 혼합된 산화물(예를 들어, Ir, Ru, Mo 또는 W 중 하나와 및 기타의 금속을 포함하는 3원소 산화물)이다. 하나의 유익한 혼합된 산화물 실시예에서, 일 함수 전극 재료(212)는, Ir, Ru, Mo 또는 W 중 적어도 2개의 혼합된 산화물이다. 상기 예시적인 전도성 금속 산화물은, 전기장에 놓일 때 비교적 안정적이라는 것과 저항식 메모리 디바이스의 열적 사이클링 요구사항의 이점을 갖는다. 상기 예시적인 전도성 산화물은 또한, 양호한 확산 장벽 속성(예를 들어, 비정질, 비반응성)을 가질 수 있고, 따라서 인접한 메모리 산화물(215)과의 상호혼합의 비율(rate of intermixing)을 감소시킬 수 있다. 예시적인 전도성 산화물은 또한, 비교적 낮은 비저항(resistivity) 값을 가져, 메모리 스택(202)이 낮은 전압(예를 들어, < 1.5V)에서 동작할 수 있게 한다. 예시적인 실시예들에서, 일 함수 전극 재료(212)는 1 밀리 오옴-센티미터(1/1000 오옴-센티미터) 미만의 비저항을 갖는다.
일 함수 전극 재료(212)는 주어진 응용에서 메모리 스택(201)에 의해 용인될 수 있는 전압 강하에 관한 한계와 선택된 조성의 비저항의 함수로서 상당히 변화하는 막 두께를 가질 수 있다(예를 들어, 개별 NVM 대 e-NVM).
일반적으로, 더 큰 전도성 산화물 장벽 막 두께는 높은 저항성 전압 강하를 댓가로 더 양호한 안정성을 제공할 것이다. 예시적인 실시예들에서, 전술된 전도성 금속 산화물 재료들 중 임의의 것을 채용하면, 일 함수 전극 재료(212)는, 10 nm 미만, 유익하게는 적어도 2 nm 이상 5 nm 이하의 박막 두께를 갖는다.
도 2a에 더 도시된 바와 같이, 저항식 메모리 스택(201)은, 예를 들어 접촉 금속 및/또는 산소 제거 층(oxygen scavenging layer)으로서 기능할 수 있는 캡핑 층(218)을 더 포함할 수 있다. 임의의 종래의 재료가 캡핑 층(218)으로서 이용될 수 있거나, 도 2b와 관련하여 후술되는 희토류 재료가 메모리 스택(201)에 포함될 수 있다.
도 2b는 기판(205) 위에 배치된 박막 저항식 메모리 스택(202)의 단면도이다. 스택(202)은, 한 실시예에 따라, 박막 메모리 재료(215)와 상부(제2) 벌크 전극 재료(230) 사이에 희토류 금속 캡핑 재료(221)를 포함한다.
유익한 실시예에서, 희토류 캡핑 재료(221)는 메모리 재료(215)의 제1 계면과 직접 접촉한다. 메모리 재료(215)은 예를 들어 도 2a와 관련하여 전술된 금속 산화물들 중 임의의 것일 수 있다. 기능적으로 희토류 캡핑 재료(221)은 여전히 금속을 유지하면서 높은 산소 용해도를 갖는 강한 산소 제거제이다. 매우 낮은 엔탈피(enthalpy)의 산화 때문에, 희토류 캡핑 재료(221)는, 유익하게도, 막 스택의 제조된 그대로 상태의 (금속 산화물) 메모리 재료(215) 내에 매우 높은 수의 산소 결손을 제공하여, 형성 전압 요건이 유익하게도 1.5 V 아래로 감소되게 한다. 실시예들에 따른 캡핑 재료(221)에 이용되는 희토류 금속은, Ti, Hf, Zr 또는 Ta 등의 천이 금속보다 더 적극적으로 메모리 재료(215)로부터 산소를 제거한다. 그 효과는, 도 1a에 나타낸 메모리 요소(115)에 비해 메모리 재료(215)에 존재하는 더 큰 수의 결함/산소 결손(216)으로 예시된다.
실시예들에서, 캡핑 재료(221)는 낮은 일 함수를 갖는 희토류 금속을 포함한다. 유익하게는 4.5 eV(298K) 아래의, 더욱 유익하게는 3.5 eV 아래의 낮은 일 함수는, 전극 재료(230)와의 오옴 접촉을 가능하게 한다. 유익하게 낮은 엔탈피의 산화 및 유익하게 낮은 일 함수의 속성을 모두 갖는 예시적인 희토류 금속으로는, 란탄(La), 에르븀(Er), 가돌리늄(Gd), 이트륨(Y), 및 프라세오디뮴(Pr)이 포함된다. 한 이러한 실시예에서, 캡핑 재료(221)는, La, Er, Ga, Y 및 Pr 중 하나의 원소 금속이다. 추가 실시예에서, 순수한 원소 금속 형태가 아니라, 캡핑 재료(221)는, La, Er, Ga, Y 및 Pr 중 적어도 하나와 하나 이상의 다른 금속(예를 들어, 또 다른 희토류 금속 또는 천이 금속)을 포함하는 합금이다. 합금된 실시예는, 순수한 원소 금속의 원하는 전기적 특성을 충분히 보유하면서 캡핑 재료(221)를 메모리 디바이스 제작에 더욱 순응적이게 하고((예를 들어, 에칭하기에 더 용이하게 하고) 및/또는 더욱 안정적이게 할 수 있다. 특히 유익하다고 여겨지는 하나의 합금된 희토류 캡핑 재료 실시예는, La, Er, Ga, Y 및 Pr 중 2개 이상을 포함한다. 이러한 합금은, 하나의 성분(예를 들어, Pr)의 첨가에 의해 유익하게 낮은 일 함수(예를 들어, 3.5 eV 미만)를 유지하면서 처리하기에 더 용이한 또 다른 성분(예를 들어, Gd)의 추가를 통해 더욱 용이한 메모리 스택 및/또는 디바이스 제조를 가능하게 할 수 있다.
추가 실시예들에서, 도 2b에 역시 나타낸 바와 같이, 캡핑 재료(215)는 전극 재료(230)와 계면을 형성한다. 예시적인 실시예들에서, 캡핑 재료(221)는 두께가 2 nm 내지 20 nm이다. 캡핑 재료(221)는, 메모리 재료(215)로부터 산소를 제거함에 따라, 메모리 재료(215)의 계면 부근에 산화물(예를 들어, La, Er, Ga, Y 및 Pr 중 하나의 원소 산화물)을 형성한다. 유익하게는, 캡핑 재료(221)는, 캡핑 재료(221)가 완전히 산화되지는 않도록 하면서 나머지 희토류 금속(예를 들어, La, Er, Ga, Y 및 Pr의 원소 형태)는 산소가 없는 전극 재료(230)와 인터페이싱하게 하기에 충분한 두께이다.
도 3은, 실시예들에 따른, 메모리 재료(215)와 제1 전극 재료(210) 사이에 (금속 산화물) 높은 일 함수 전극 재료(212)를 포함하고, 메모리 재료(215)와 제2 전극 재료(230) 사이에 희토류 금속 캡(221)을 포함하는 박막 저항식 메모리 스택(301)의 단면도이다. 메모리 스택(301)은, 도 2b에 도입된 희토류 캡핑 재료(221)와 추가로 결합된 도 2a에서 도입된 메모리 스택(201)의 한 예이다. 박막 저항식 메모리 스택(301)은, 낮은 형성 전압 및 향상된 메모리 스택 내구성을 달성하기 위해 전술된 메모리 재료 계면들 각각의 이점을 결합한다. 도 3에 나타낸 바와 같이, 높은 일 함수 금속 산화물(212)은 (금속 산화물) 메모리 재료(215)와 제1 계면을 형성하는 반면, 희토류 금속 캡(221)은 메모리 재료(215)와 제2 계면을 형성한다. 도 2a의 맥락에서 설명된 높은 일 함수 전극 재료(212)의 임의의 속성은 저항식 메모리 스택(301)의 맥락에서 동등하게 적용가능하다. 유사하게, 도 2b의 맥락에서 설명된 희토류 금속 캡(221)의 임의의 속성은 저항식 메모리 스택(301)의 맥락에서 동등하게 적용가능하다.
실시예들에서, 비평면 저항식 메모리 스택은, 높은 일 함수 전극 재료와 희토류 캡핑 재료 중 하나 또는 양쪽 모두를 포함한다. 도 2a, 도 2b, 및 도 3에 나타낸 예시적인 실시예는 평면형 맥락에서 도시되었지만, 동일한 박막 스택이 다양한 비평면 아키텍쳐 내에 용이하게 구현될 수 있다는 점에 유의한다. 도 4는, 비평면 실시예에 따른, 예를 들어, (금속 산화물) 일 함수 전극(212)에 의해 한 면 상에서 인터페이스되고 희토류 금속(REM) 캡핑 층(221)에 의해 제2 면 상에서 인터페이스되는 (금속 산화물) 메모리 재료(215)를 포함하는 비평면 박막 메모리 스택(401)을 나타내는 단면도이다. 이들 박막들 각각은, 전극 재료(230)과 함께, 메모리 스택(401)을 통한 전류 흐름의 방향이 기판(205)의 표면에 비직교하도록(예를 들어, 기판(205)과 실질적으로 평면을 이루도록), 지형 피쳐 측벽(topographic feature sidewall, 410) 상에 퇴적되었다. 비트셀 밀도를 더 증가시키기 위해, 측벽(410)은 인접한 제1 전극쌍(210) 사이에 개재된 절연 유전체(411)로 라미네이트된 제1 전극(405)의 스택을 노출시킬 수 있다. 일 함수 전극 재료(212)가 충분히 높은 전기적 및 열 저항을 갖는다고 가정하면, 복수의 제1 전극(210)은 각각의 제1 전극(210)에 대해 독립된 메모리 셀 스택을 제공하기 위해 제2 전극(203)에 관해 독립적으로 바이어스될 수 있다. 각각의 독립된 메모리 셀 스택은 도 3의 맥락에서 설명된 저항식 메모리 스택(301)의 이점을 갖는다.
도 5는 실시예들에 따른 수직 적층된 박막 저항식 메모리 셀들을 나타내는 단면도이다. 저항식 메모리 어레이 밀도는, 전술된 메모리 셀 재료 스택들 중 임의의 스택을 수직으로 적층함으로써 증가될 수 있다. 도 5에 나타낸 예시적인 실시예에서, 제1 박막 저항식 메모리 재료 스택(303A)은 2개의 워드 라인(505) 사이의 제2 박막 저항식 메모리 재료 스택(303B)과 배면을 맞대고(back-to-back) 배치된다. 비트라인(510)은, 양쪽 메모리 스택(303A, 303B)에 공통된 전극 재료(210)에 결합된다. 각각의 메모리 스택(303A, 303B)은, 실질적으로 전술된 바와 같이, (금속 산화물) 일 함수 전극(212) 및 희토류 금속 캡핑 재료(221)를 포함한다.
전술된 메모리 스택 아키텍쳐는 많은 기술들에 의해 제작될 수 있다. 도 6a는, 실시예들에 따른, 높은 일 함수 전극 재료, 및 희토류 낮은 일 함수 캡핑 재료를 포함하는 박막 저항식 메모리 스택을 형성하는 방법(601)을 도시하는 흐름도이다. 한 예로서, 방법(601)은 도 3에 나타낸 메모리 스택(301)을 형성하는데 이용될 수 있다.
방법(601)은 기판 위에 제1(하부) 전극 재료를 퇴적하는 동작 605에서 시작한다. 물리적 증착(PVD), 화학적 증착(CVD), 원자 층 퇴적(ALD), 전해 및 무전해 도금, 및 스핀-온 기술 등의 그러나 이것으로 제한되지 않는, 특정한 전극 조성에 적합한 것으로 본 기술분야에서 공지된 임의의 퇴적 프로세스가 동작 605에서 이용될 수 있다.
동작 610에서, 금속 산화물을 포함하는 일 함수 전극이 제1 전극 재료 위에 퇴적된다. PVD, CVD 및 ALD 기술 등의 그러나 이것으로 제한되지 않는, 특정한 전도성 금속 산화물에 적합한 것으로 본 기술분야에 공지된 임의의 퇴적 프로세스가 동작 610에서 이용될 수 있다. 하나의 예시적인 평면형 실시예에서, 반응성 또는 비반응성 PVD가 동작 610에서 채용되어 일 함수 전극 재료(212)의 맥락에서 전술된 원소 또는 혼합된 금속 산화물들 중 임의의 것을 퇴적한다. 하나의 예시적인 비평면형 실시예에서, ALD가 동작 610에서 채용되어 일 함수 전극 재료(212)의 맥락에서 전술된 원소 또는 혼합된 금속 산화물들 중 임의의 것을 퇴적한다.
동작 620에서, 박막 저항식 메모리 재료는 동작 610에서 형성된 일 함수 전극 재료 상에 직접 퇴적된다. PVD, CVD 및 ALD 기술 등의 그러나 이것으로 제한되지 않는, 특정한 메모리 재료 층에 적합한 것으로 본 기술분야에 공지된 임의의 퇴적 프로세스가 동작 620에서 이용될 수 있다. 하나의 예시적인 평면형 실시예에서, 반응성 또는 비반응성 PVD가 동작 620에서 채용되어 메모리 재료(215)에 대해 전술된 혼합된 스위칭 금속 산화물들 중 임의의 것을 퇴적한다. 하나의 예시적인 비평면형 실시예에서, ALD 동작 620에서 채용되어 메모리 재료(215)에 대해 전술된 혼합된 스위칭 금속 산화물들 중 임의의 것을 퇴적한다.
방법(601)은, 희토류 금속을 포함하는 캡핑 재료가 동작 620에서 퇴적된 메모리 재료 상에 직접 퇴적되는 동작 630을 계속한다. PVD, CVD 및 ALD 기술 등의 그러나 이것으로 제한되지 않는, 특정한 희토류 금속에 적합한 것으로 본 기술분야에 공지된 임의의 퇴적 프로세스가 동작 630에서 이용될 수 있다. 하나의 예시적인 평면형 실시예에서, 비반응성 PVD가 동작 630에서 채용되어 희토류 캡핑 재료(221)의 맥락에서 전술된 원소 또는 합금된 희토류 금속들 중 임의의 것을 퇴적한다. 하나의 예시적인 비평면형 실시예에서, ALD가 동작 630에서 채용되어 희토류 캡핑 재료(221)의 맥락에서 전술된 원소 또는 합금된 희토류 금속들 중 임의의 것을 퇴적한다.
방법(601)은, 레이트 희토류 캡핑 재료(221) 위에, 바람직하게는 직접 희토류 캡핑 재료(221) 상에, 또 다른 전극 재료를 퇴적하는 동작 640에서 완료된다. 전극 재료의 계면에서 희토류 캡핑 재료의 산화를 방지할 수 있는 임의의 종래의 퇴적 기술이 동작 640에서 이용될 수 있다. 예를 들어, 씨드 층은, PVD 또는 ALD에 이은 도금 프로세스에 의해 퇴적될 수 있다. 수직 적층된 메모리 셀의 경우, 방법(601)은 동일하거나 반대되는 순서로 수행되는 다양한 동작들에 의해 반복될 수 있다.
도 6b는, 실시예들에 따른, 높은 일 함수 전극 재료, 및 희토류 낮은 일 함수 캡핑 재료를 포함하는 비평면 박막 저항식 메모리 스택을 형성하는 방법(602)을 나타내는 흐름도이다. 한 예로서, 방법(602)은 도 4에 나타낸 메모리 스택(401)을 형성하는데 이용될 수 있다.
방법(602)은 중간 유전체에 의해 서로 절연된 복수의 금속 층들의 라미네이트 스택을 퇴적하는 동작 606에서 시작한다. 도 6a의 맥락에서 설명된 전극 퇴적 동작(605)은, 예를 들어, 원하는 수의 제1 전극 층이 형성될 때까지 임의의 종래의 유전체 퇴적 프로세스(예를 들어, SiO, SiN, SiNO의 CVD)에 의해 반복될 수 있다. 동작 607에서, 라미네이트 스택은, 예를 들어, 임의의 종래의 리소그래피 및 이방성 에칭 프로세스를 통해 에칭되어 복수의 금속 전극층의 측벽을 노출시키는 지형 피쳐를 형성한다.
방법(602)은, (예를 들어, ALD 프로세스에 의해) 실질적으로 전술된 바와 같이 퇴적된 높은 일 함수 금속 산화물 전극 재료로 복수의 금속 층의 측벽과 직접 접촉하여 지형 피쳐 위에 금속 산화물을 형성하는 동작 610에서 계속된다. 동작 620에서, (예를 들어, ALD 프로세스에 의해) 메모리 재료는 실질적으로 전술된 바와 같이 지형 피쳐 위에 및 일 함수 전극 재료와 직접 접촉하여 퇴적된다. 동작 640에서, 캡핑 재료는, 실질적으로 전술된 바와 같이, 예를 들어 ALD 프로세스에 의해 희토류 금속을 지형 피쳐 위에 및 메모리 재료와 직접 접촉하여 퇴적함으로써 퇴적된다.
방법(602)은, 예를 들어, 희토류 캡핑 재료를 산화시키지 않는 ALD 및/또는 도금 프로세스를 이용하여 REM 캡핑 층 위에 상부 전극을 퇴적함으로써 완료된다.
도 7은, 실시예들에 따른, 금속 산화물 높은 일 함수 전극 재료 및 희토류 금속 캡핑 층을 각각 포함하는 복수의 박막 저항식 메모리 스택(702)을 포함하는 NVM(701)의 개략도이다. 각각의 스택(702)은 양방향 메모리 재료(M)를 포함하고 본 명세서의 다른 곳에서 설명된 임의의 실시예와 일치하여 희토류 금속(MEM) 캡핑 층 및 높은 일 함수 전극 재료와 인터페이스한다. 어레이(705)는 임의의 수의 독립된 메모리 스택(702)을 포함하는 양방향 크로스 포인트 어레이이고, 각각의 스택은 액세스 트랜지스터("T") 또는 박막 저항식 선택기 요소("S")를 통해 결합된다. 각각의 열은 열 선택 회로부(725) 내의 열 선택 회로에 의해 구동되는 비트라인과 연관된다. 각각의 행은 행 선택 회로부(730) 내의 행 선택 회로에 의해 구동되는 워드라인과 연관된다. 동작 상태에서, R/W 제어 회로부(720)는, (예를 들어, 메모리가 내장된 로컬 프로세서 또는 통신 칩으로부터) 메모리 액세스 요청을 수신하고, 요청(예를 들어, 판독, 기입 0 또는 기입 1)에 기초하여 필수 제어 신호를 생성하며, 행 및 열 선택 회로부(725, 730)를 제어한다. 전압 공급부(710, 715)는, 하나 이상의 비트셀(702)에 관한 요청된 동작을 용이하게 하기 위해 어레이를 바이어스하는데 필요한 전압을 제공하도록 제어된다. 행 및 열 선택 회로부(725, 730)는 선택된 비트셀(들)에 액세스하기 위해 어레이(705)에 공급된 전압을 인가한다. 행 선택 회로부(725), 열 선택 회로부(730), 및 R/W 제어 회로부(720)는 임의의 공지된 기술로 구현될 수 있다. 하나의 예시적인 실시예에서, 기입 동작을 위해 전압 공급부(710, 715)로부터 이용가능한 최대 공급 전압은 1.5 볼트보다 작다.
도 8은, 예시적인 내장된 저항식 메모리 실시예들에 따른, e-NVM(801)의 단면을 나타낸다. 예시된 바와 같이, e-NMV(801)는 기판(205) 위에 CMOS 로직(805)과 모놀리식 통합된 NVM(701)을 포함한다. 이 예시적인 실시예에서, (높은 일 함수 금속 산화물 전극 재료 또는 희토류 금속 캡핑 층 중 하나 이상을 각각 포함하는 복수의 박막 스택을 포함하는) NVM(701)은, 예를 들어, BEOL 막 스택의 일부로서, CMOS 로직(905) 위에 배치된다. CMOS 로직(905)은 공지된 임의의 금속 산화물 반도체 트랜지스터들(예를 들어, MOSFET들)을 포함할 수 있고, 이들 중 하나 이상은 NVM(701)에 전기적으로 결합되어 R/W 제어 회로부, 전압 공급부, 행/열 선택 회로부 등을 구현한다.
도 9는, 본 발명의 실시예들에 따른, 높은 일 함수 금속 산화물 전극 재료 또는 희토류 금속 캡핑 층 중 하나 이상을 포함하는 박막 저항식 메모리 스택을 갖춘 e-NVM(예를 들어, ReRAM)을 갖는 SoC를 채용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 나타낸다. 서버 머신(906)은, 예시적인 실시예에서는 팩키징된 모놀리식 IC(950)를 포함하는, 예를 들어 랙 내에 배치되고 전자 데이터 처리를 위해 함께 네트워킹되는 임의의 수의 고성능 컴퓨팅 플랫폼을 포함하는 임의의 상업적 서버일 수 있다. 모바일 컴퓨팅 플랫폼(905)은, 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 전송 등의 각각에 대해 구성된 임의의 휴대형 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(905)은, 태블릿, 스마트폰, 랩탑 컴퓨터 등 중 임의의 것일 수 있으며, 디스플레이 스크린(예를 들어, 용량식, 유도식, 저항식, 또는 광학식 터치스크린), 칩-레벨 또는 팩키지-레벨 통합 시스템(910), 및 배터리(915)를 포함할 수 있다.
확대된 도면(920)에 예시된 통합 시스템(910) 내에 배치되든지 또는 서버 머신(906) 내의 독립형 팩키징된 칩으로서 배치되든지 간에, 팩키징된 모놀리식 IC(950)는, 메모리 칩(예를 들어, RAM), 또는 본 명세서의 다른 곳에서 설명된 바와 같이, 높은 일 함수 금속 산화물 전극 재료 또는 희토류 금속 캡핑 층 중 하나 이상을 포함하는 박막 저항식 메모리 스택을 갖춘 적어도 하나의 ReRAM을 포함하는 프로세서 칩(예를 들어, 마이크로프로세서, 멀티-코어 마이크로프로세서, 그래픽 프로세서 등)을 포함한다. 모놀리식 IC(950)는 또한, 전력 관리 집적 회로(PMIC)(930), 광대역 RF (무선) 전송기 및/또는 수신기(TX/RX)를 포함하는 (예를 들어, 전송 경로 상에 전력 증폭기와 수신 경로 상에 저잡음 증폭기를 더 포함하는 디지털 기저 대역 및 아날로그 프론트 엔드 모듈을 포함하는) RF(무선) 집적 회로(RFIC)(925), 및 그 제어기(935) 중 하나 이상과 함께, 보드, 기판, 또는 인터포우저(interposer)(960)에 결합(예를 들어, 통신가능하게 결합)될 수 있다.
기능적으로, PMIC(930)는, 배터리 전력 조절, DC-DC 변환 등을 수행할 수 있으며, 배터리(915)에 결합된 입력 및 다른 기능 모듈들에 전류 공급을 제공하는 출력을 갖는다. 더 예시된 바와 같이, 예시적인 실시예에서, RFIC(925)는, Wi-Fi (IEEE 802.11군), WiMAX (IEEE 802.16군), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그 파생물 뿐만 아니라 3G, 4G, 5G, 및 그 이상으로 표기된 기타 임의의 무선 프로토콜을 포함한 그러나 이것으로 제한되지 않는, 다수의 무선 표준이나 프로토콜 중 임의의 것을 구현하기 위해 안테나(미도시)에 결합된 출력을 가진다. 대안적 구현에서, 이들 보드-레벨 모듈들 각각은, 모놀리식 IC(950)의 팩키지 기판에 결합된 별개의 IC들 상에 또는 모놀리식 IC(950)의 팩키지 기판에 결합된 단일 IC 내에 통합될 수 있다.
도 10은, 본 개시내용의 적어도 일부 구현에 따라 배치된 컴퓨팅 디바이스(1000)의 기능 블록도이다. 컴퓨팅 디바이스(1000)는, 예를 들어, 플랫폼(905) 또는 서버 머신(906) 내부에서 발견될 수 있다. 디바이스 (1000)는, 예를 들어, 본 명세서의 다른 곳에서 설명되는 바와 같이, 높은 일 함수 금속 산화물 전극 재료 또는 희토류 금속 캡핑 층 중 하나 이상을 포함하는 박막 저항식 메모리 스택을 갖춘 적어도 하나의 ReRAM을 더 포함할 수 있는, 프로세서(1004)(예를 들어, 애플리케이션 프로세서) 등의 그러나 이것으로 제한되지 않는 다수의 컴포넌트들을 호스팅하는 마더보드(1002)를 더 포함한다. 프로세서(1004)는 마더보드(1002)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(1004)는 프로세서(1004) 내에 팩키징된 집적 회로 다이를 포함한다. 일반적으로, 용어 "프로세서" 또는 "마이크로프로세서"란, 레지스터 및/또는 메모리로부터의 전자적 데이터를 처리하여 그 전자적 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 말한다.
여기서 개시된 소정의 피쳐들이 다양한 구현을 참조하여 설명되었지만, 이 설명은 제한적인 의미로 해석되도록 의도한 것은 아니다. 따라서, 본 개시내용이 속하는 기술 분야의 통상의 기술자에게 명백한, 여기서 설명된 구현들 뿐만 아니라 다른 구현들의 다양한 수정은, 본 개시내용의 사상과 범위 내에 있는 것으로 간주된다.
본 발명의 범위는 지금까지 설명된 실시예들로 제한되지 않으며, 첨부된 청구항들의 범위를 벗어나지 않고 수정 및 변형하여 실시될 수 있다는 것을 인식할 것이다. 예를 들어, 상기 실시예들은 이하에서 더 제공되는 바와 같이 피쳐들의 특정한 조합들을 포함할 수 있다.
하나 이상의 제1 실시예에서, 저항식 박막 메모리 스택은, 기판; 상기 기판 위에 배치된 제1 및 제2 전극 재료; 및 상기 제1 전극 재료와 제2 전극 재료 사이에 배치되어, 상기 제1 전극과 상기 제2 전극에 걸쳐 인가되는 셋/리셋 전압에서 낮은 저항 상태와 높은 저항 상태 사이에서의 비휘발성 천이를 겪는 박막 메모리 재료를 포함한다. 상기 메모리 스택은, 상기 메모리 재료와 상기 제1 전극 재료 사이에 배치된 4.5 eV 미만의 일 함수를 갖는 희토류 금속을 포함하는 캡핑 재료(capping material), 또는 상기 메모리 재료와 상기 제2 전극 사이에 배치된 4.8 eV를 초과하는 일 함수를 갖는 금속 산화물을 포함하는 일 함수 전극 재료(work function electrode material) 중에서 적어도 하나를 더 포함한다.
제1 실시예에 추가하여, 상기 메모리 재료는 천이 금속의 산화물을 포함한다. 상기 캡핑 재료 및 상기 일 함수 전극 재료 중 적어도 하나는 상기 천이 금속 산화물과 직접 접촉한다.
상기 직전 실시예에 추가하여, 상기 캡핑 재료는 상기 천이 금속 산화물의 제1 계면과 직접 접촉한다. 상기 일 함수 전극 재료는 상기 천이 금속 산화물의 제2 계면과 직접 접촉한다.
상기 직전 실시예에 추가하여, 상기 일 함수 전극 재료는 상기 제1 전극 재료와 직접 접촉하고, 상기 캡핑 재료는 상기 제2 전극 재료와 직접 접촉한다.
제1 실시예에 추가하여, 상기 메모리 산화물은, Hf, Ta, Ti, Al, W 또는 Zr 중 적어도 하나를 포함한다.
직전 실시예에 추가하여, 상기 일 함수 전극 재료는 상기 메모리 요소와 직접 접촉하고, 상기 일 함수 전극 재료는 상기 제1 전극 재료와 직접 접촉하며, 상기 일 함수 전극 재료는 5 nm 이하의 막 두께를 가진다.
제1 실시예에 추가하여, 상기 캡핑 재료는, La, Er, Ga, Y 또는 Pr 중 적어도 하나를 포함하고, 상기 일 함수 전극 재료는, Ir, Ru, Mo 또는 W 중 적어도 하나의 산화물을 포함한다.
직전 실시예에 추가하여, 상기 캡핑 재료는, La, Er, Ga, Y 또는 Pr의 원소 금속이고, 상기 일 함수 전극 재료는 원소 산화물이다.
직전 실시예에 추가하여, 상기 캡핑 재료는, La, Er, Ga, Y 또는 Pr 중 적어도 2개의 산화물이고, 상기 일 함수 전극 재료는, Ir, Ru, Mo 또는 W 중 적어도 2개의 산화물이다.
상기 실시예에 추가하여, 상기 캡핑 재료는 상기 메모리 재료와 직접 접촉한다. 상기 캡핑 재료는 상기 제2 전극 재료와 직접 접촉하며, 상기 캡핑 재료와 상기 제2 전극 재료의 계면에는 산소가 없다.
하나 이상의 제2 실시예에서, 시스템 온 칩(SoC; system on chip)은, 복수의 저항식 메모리 비트셀을 포함하는 저항식 메모리 어레이로서, 각각의 비트셀은, 기판 위에 배치된 액세스 MOSFET 또는 박막 선택기 요소, 및 상기 액세스 MOSFET 또는 선택기 요소에 전기적으로 결합된 박막 메모리 스택을 더 포함한다. 상기 박막 메모리 스택은, 상기 기판 위에 배치된 제1 및 제2 전극 재료를 더 포함한다. 상기 박막 메모리 스택은, 상기 제1 전극 재료와 제2 전극 재료 사이에 배치되고, 셋/리셋 전압에서 낮은 저항과 높은 저항 사이에서의 비휘발성 천이를 겪는 박막 메모리 재료를 더 포함한다. 상기 박막 메모리 스택은, 상기 메모리 재료와 상기 제1 전극 재료 사이에 배치된 4.5 eV 미만의 일 함수를 갖고 희토류 금속을 포함하는 캡핑 재료(capping material), 또는 상기 메모리 재료와 상기 제2 전극 사이에 배치된 4.8 eV를 초과하는 일 함수를 갖고 금속 산화물을 포함하는 일 함수 전극 재료(work function electrode material) 중에서 적어도 하나를 더 포함한다.
상기 제2 실시예에 추가하여, 상기 SoC는, 상기 기판 위에 배치된 복수의 MOS 트랜지스터를 더 포함하고, 상기 복수의 트랜지스터 중 하나 이상은 상기 저항식 메모리 어레이에 전기적으로 결합된다.
하나 이상의 제3 실시예에서, 저항식 메모리 셀을 제작하는 방법은 기판 위에 제1 전극 재료를 퇴적하는 단계를 포함한다. 상기 방법은, 상기 제1 전극 재료 위에, 금속 산화물을 포함하는 일 함수 전극 재료를 형성하는 단계를 포함한다. 상기 방법은, 상기 제1 및 제2 전극에 걸쳐 인가된 셋/리셋 전압에서 낮은 저항과 높은 저항 사이에서의 비휘발성 천이를 겪는 박막 메모리 재료를 상기 일 함수 전극 재료 상에 직접 퇴적하는 단계를 포함한다. 상기 방법은 희토류 금속을 포함하는 캡핑 재료를 상기 박막 메모리 상에 직접 퇴적하는 단계를 더 포함한다. 상기 방법은 상기 캡핑 재료 위에 제2 전극 재료를 퇴적하는 단계를 더 포함한다.
제3 실시예에 추가하여, 상기 일 함수 전극 재료를 형성하는 단계는, 4.8 eV를 초과하는 일 함수를 갖는 상기 금속 산화물을 상기 제1 전극 재료 상에 직접 퇴적하는 단계를 더 포함한다. 상기 캡핑 재료를 퇴적하는 단계는, 4.5 eV 미만의 일 함수를 갖는 희토류 금속을 퇴적하는 단계를 더 포함한다.
직전 실시예에 추가하여, 상기 금속 산화물을 퇴적하는 단계는, Ir, Ru, Mo 또는 W 중 적어도 하나의 산화물을 퇴적하는 단계를 더 포함하고, 상기 희토류 금속을 퇴적하는 단계는, La, Er, Ga, Y 또는 Pr 중 적어도 하나를 퇴적하는 단계를 더 포함한다.
직전 실시예에 추가하여, 상기 금속 산화물을 퇴적하는 단계는, Ir, Ru, Mo 또는 W 중 하나의 원소 산화물을 퇴적하는 단계를 더 포함한다. 상기 희토류 금속을 퇴적하는 단계는, La, Er, Ga, Y 또는 Pr의 원소 금속을 퇴적하는 단계를 더 포함하고; 상기 박막 메모리 재료를 퇴적하는 단계는 천이 금속 산화물을 퇴적하는 단계를 포함한다.
제3 실시예에 추가하여, 상기 금속 산화물을 퇴적하는 단계는, Ir, Ru, Mo 또는 W 중 2개 이상의 산화물을 퇴적하는 단계를 더 포함한다. 상기 희토류 금속을 퇴적하는 단계는, La, Er, Ga, Y 또는 Pr 중 2개 이상의 합금을 퇴적하는 단계를 더 포함하고, 상기 박막 메모리 재료를 퇴적하는 단계는 천이 금속 산화물을 퇴적하는 단계를 포함한다.
제3 실시예에 추가하여, 상기 방법은 중간 유전체에 의해 서로 절연된 복수의 금속 층의 라미네이트 스택을 퇴적하는 단계를 더 포함한다. 상기 방법은, 상기 라미네이트 스택을 에칭하여, 상기 복수의 금속 층의 측벽을 노출시키는 지형 피쳐를 형성하는 단계를 더 포함한다. 상기 일 함수 전극 재료를 퇴적하는 단계는, 상기 금속 산화물을 상기 복수의 금속 층의 측벽과 직접 접촉하여 상기 지형 피쳐 위에 퇴적하는 단계를 더 포함한다. 상기 메모리 재료를 퇴적하는 단계는, 상기 지형 피쳐 위에 및 상기 일 함수 전극 재료와 직접 접촉하여 천이 금속 산화물을 퇴적하는 단계를 더 포함한다. 상기 캡핑 재료를 퇴적하는 단계는, 상기 희토류 금속을 상기 지형 피쳐 위에 및 상기 메모리 재료와 직접 접촉하여 퇴적하는 단계를 더 포함한다.
제3 실시예에 추가하여, 상기 일 함수 전극을 퇴적하는 단계는 상기 금속 산화물을 5 nm 이하의 두께로 퇴적하는 단계를 더 포함한다.
제3 실시예에 추가하여, 상기 메모리 재료를 퇴적하는 단계는, Hf, Ta, Ti, Al, W 또는 Zr 중 적어도 하나의 산화물을 퇴적하는 단계를 더 포함한다.
그러나, 실시예들은 상기 예들로 제한되지 않으며, 다양한 구현에서, 실시예들은 이러한 피쳐들의 서브셋만을 취하거나, 이러한 피쳐들의 상이한 순서를 취하거나, 이러한 피쳐들의 상이한 조합을 취하거나, 및/또는 명시적으로 열거된 피쳐들 외의 추가적인 피쳐를 취할 수 있다. 그러므로, 본 발명의 범위는, 청구항들의 균등물들의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.
Claims (20)
- 저항식 박막 메모리 스택으로서,
기판;
상기 기판 위에 배치된 제1 및 제2 전극 재료;
상기 제1 전극 재료와 제2 전극 재료 사이에 배치되어, 상기 제1 전극과 상기 제2 전극에 걸쳐 인가되는 셋/리셋 전압에서 낮은 저항 상태와 높은 저항 상태 사이에서의 비휘발성 천이를 겪는 박막 메모리 재료; 및
상기 메모리 재료와 상기 제1 전극 재료 사이에 배치된 4.5 eV 미만의 일 함수(work function)를 갖는 희토류 금속을 포함하는 캡핑 재료(capping material), 또는 상기 메모리 재료와 상기 제2 전극 사이에 배치된 4.8 eV를 초과하는 일 함수를 갖는 금속 산화물을 포함하는 일 함수 전극 재료(work function electrode material) 중에서 적어도 하나
를 포함하는 저항식 박막 메모리 스택. - 제1항에 있어서,
상기 메모리 재료는 천이 금속의 산화물을 포함하고;
상기 캡핑 재료와 상기 일 함수 전극 재료 중 적어도 하나는 상기 천이 금속 산화물과 직접 접촉하는, 저항식 박막 메모리 스택. - 제2항에 있어서,
상기 천이 금속 산화물의 제1 계면과 직접 접촉하는 상기 캡핑 재료; 및
상기 천이 금속 산화물의 제2 계면과 직접 접촉하는 상기 일 함수 전극 재료를 포함하는 저항식 박막 메모리 스택. - 제3항에 있어서,
상기 일 함수 전극 재료는 상기 제1 전극 재료와 직접 접촉하고;
상기 캡핑 재료는 상기 제2 전극 재료와 직접 접촉하는, 저항식 박막 메모리 스택. - 제3항에 있어서,
상기 메모리 산화물은, Hf, Ta, Ti, Al, W 또는 Zr 중 적어도 하나를 포함하는, 저항식 박막 메모리 스택. - 제1항에 있어서,
상기 캡핑 재료는, La, Er, Ga, Y 또는 Pr 중 적어도 하나를 포함하고;
상기 일 함수 전극 재료는, Ir, Ru, Mo 또는 W 중 적어도 하나의 산화물을 포함하는, 저항식 박막 메모리 스택. - 제6항에 있어서,
상기 캡핑 재료는, La, Er, Ga, Y 또는 Pr의 원소 금속이고;
상기 일 함수 전극 재료는 원소 산화물인, 저항식 박막 메모리 스택. - 제6항에 있어서,
상기 캡핑 재료는, La, Er, Ga, Y 또는 Pr 중 적어도 2개의 산화물이고;
상기 일 함수 전극 재료는, Ir, Ru, Mo 또는 W 중 적어도 2개의 산화물인, 저항식 박막 메모리 스택. - 제6항에 있어서,
상기 캡핑 재료는 상기 메모리 재료와 직접 접촉하고;
상기 캡핑 재료는 상기 제2 전극 재료와 직접 접촉하며;
상기 캡핑 재료와 상기 제2 전극 재료의 계면에는 산소가 없는, 저항식 박막 메모리 스택. - 제5항에 있어서,
상기 일 함수 전극 재료는 상기 메모리 요소와 직접 접촉하고;
상기 일 함수 전극 재료는 상기 제1 전극 재료와 직접 접촉하며;
상기 일 함수 전극 재료는 5 nm 이하의 막 두께를 갖는, 저항식 박막 메모리 스택. - 시스템 온 칩(SoC; system on chip)으로서,
복수의 저항식 메모리 비트셀을 포함하는 저항식 메모리 어레이
를 포함하고,
각각의 비트셀은,
기판 위에 배치된 액세스 MOSFET 또는 박막 선택기 요소; 및
상기 액세스 MOSFET 또는 선택기 요소에 전기적으로 결합된 박막 메모리 스택
을 더 포함하고,
상기 박막 메모리 스택은,
상기 기판 위에 배치된 제1 및 제2 전극 재료;
상기 제1 전극 재료와 제2 전극 재료 사이에 배치된 박막 메모리 재료 - 상기 메모리 재료는 셋/리셋 전압에서 낮은 저항과 높은 저항 사이에서의 비휘발성 천이를 겪음 -;
희토류 금속을 포함하고 상기 메모리 재료와 상기 제1 전극 재료 사이에 배치된 4.5 eV 미만의 일 함수를 갖는 캡핑 재료, 또는 금속 산화물을 포함하고 상기 메모리 재료와 상기 제2 전극 사이에 배치된 4.8eV 보다 큰 일 함수를 갖는 일 함수 전극 재료 중에서 적어도 하나
를 더 포함하는, SoC. - 제11항에 있어서, 상기 기판 위에 배치된 복수의 MOS 트랜지스터를 더 포함하고, 상기 복수의 트랜지스터 중 하나 이상은 상기 저항식 메모리 어레이에 전기적으로 결합된, SoC.
- 저항식 메모리 셀을 제작하는 방법으로서,
기판 위에 제1 전극 재료를 퇴적하는 단계;
상기 제1 전극 재료 위에, 금속 산화물을 포함하는 일 함수 전극 재료를 형성하는 단계;
박막 메모리 재료를 상기 일 함수 전극 재료 상에 직접 퇴적하는 단계 - 상기 박막 메모리 재료는 상기 제1 및 제2 전극에 걸쳐 인가된 셋/리셋 전압에서 낮은 저항과 높은 저항 사이에서의 비휘발성 천이를 겪음 -;
희토류 금속을 포함하는 캡핑 재료를 상기 박막 메모리 상에 직접 퇴적하는 단계; 및
상기 캡핑 재료 위에 제2 전극 재료를 퇴적하는 단계
를 포함하는 방법. - 제13항에 있어서,
상기 일 함수 전극 재료를 형성하는 단계는, 상기 금속 산화물을 상기 제1 전극 재료 상에 직접 퇴적하는 단계 - 상기 금속 산화물은 4.8 eV를 초과하는 일 함수를 가짐 - 를 더 포함하고;
상기 캡핑 재료를 퇴적하는 단계는, 4.5 eV 미만의 일 함수를 갖는 희토류 금속을 퇴적하는 단계를 더 포함하는, 방법. - 제14항에 있어서,
상기 금속 산화물을 퇴적하는 단계는, Ir, Ru, Mo 또는 W 중 적어도 하나의 산화물을 퇴적하는 단계를 더 포함하고;
상기 희토류 금속을 퇴적하는 단계는, La, Er, Ga, Y 또는 Pr 중 적어도 하나를 퇴적하는 단계를 더 포함하는, 방법. - 제15항에 있어서,
상기 금속 산화물을 퇴적하는 단계는, Ir, Ru, Mo 또는 W 중 하나의 원소 산화물을 퇴적하는 단계를 더 포함하고;
상기 희토류 금속을 퇴적하는 단계는, La, Er, Ga, Y 또는 Pr의 원소 금속을 퇴적하는 단계를 더 포함하며;
상기 박막 메모리 재료를 퇴적하는 단계는 천이 금속 산화물을 퇴적하는 단계를 포함하는, 방법. - 제15항에 있어서,
상기 금속 산화물을 퇴적하는 단계는, Ir, Ru, Mo 또는 W 중 2개 이상의 산화물을 퇴적하는 단계를 더 포함하고;
상기 희토류 금속을 퇴적하는 단계는, La, Er, Ga, Y 또는 Pr 중 2개 이상의 합금을 퇴적하는 단계를 더 포함하며;
상기 박막 메모리 재료를 퇴적하는 단계는 천이 금속 산화물을 퇴적하는 단계를 포함하는, 방법. - 제13항에 있어서,
중간 유전체에 의해 서로 절연된 복수의 금속 층의 라미네이트 스택(laminate stack)을 퇴적하는 단계; 및
상기 라미네이트 스택을 통해 에칭하여, 상기 복수의 금속 층의 측벽을 노출시키는 지형 피쳐(topographic feature)를 형성하는 단계
를 더 포함하고,
상기 일 함수 전극 재료를 퇴적하는 단계는, 상기 금속 산화물을 상기 복수의 금속 층의 측벽과 직접 접촉하여 상기 지형 피쳐 위에 퇴적하는 단계를 더 포함하고;
상기 메모리 재료를 퇴적하는 단계는, 천이 금속 산화물을 상기 지형 피쳐 위에 및 상기 일 함수 전극 재료와 직접 접촉하여 퇴적하는 단계를 더 포함하며;
상기 캡핑 재료를 퇴적하는 단계는, 상기 희토류 금속을 상기 지형 피쳐 위에 및 상기 메모리 재료와 직접 접촉하여 퇴적하는 단계를 더 포함하는, 방법. - 제13항에 있어서, 상기 일 함수 전극을 퇴적하는 단계는 상기 금속 산화물을 5 nm 이하의 두께로 퇴적하는 단계를 더 포함하는, 방법.
- 제13항에 있어서, 상기 메모리 재료를 퇴적하는 단계는, Hf, Ta, Ti, Al, W 또는 Zr 중 적어도 하나의 산화물을 퇴적하는 단계를 더 포함하는, 방법.
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