KR20220099061A - 반도체 장치 및 반도체 장치의 동작 방법 - Google Patents

반도체 장치 및 반도체 장치의 동작 방법 Download PDF

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Abstract

반도체 장치는 워드라인; 상기 워드라인과 교차된 비트라인; 및 상기 워드라인과 상기 비트라인의 사이에 개재되고, 스위칭 물질막 및 산화-환원 가역 물질막을 포함하는 메모리 셀을 포함할 수 있고, 상기 메모리 셀은, 상기 스위칭 물질막과 상기 산화-환원 가역 물질막의 사이에 산화 계면이 생성되면 제1 임계 전압을 갖고, 상기 산화 계면이 소멸되면 상기 제1 임계 전압과 상이한 제2 임계 전압을 가질 수 있다.

Description

반도체 장치 및 반도체 장치의 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 반도체 장치의 동작에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있다. 따라서, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예는 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있는 반도체 장치 및 반도체 장치의 동작 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 워드라인; 상기 워드라인과 교차된 비트라인; 및 상기 워드라인과 상기 비트라인의 사이에 개재되고, 스위칭 물질막 및 산화-환원 가역 물질막을 포함하는 메모리 셀을 포함할 수 있고, 상기 메모리 셀은, 상기 스위칭 물질막과 상기 산화-환원 가역 물질막의 사이에 산화 계면이 생성되면 제1 임계 전압을 갖고, 상기 산화 계면이 소멸되면 상기 제1 임계 전압과 상이한 제2 임계 전압을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법에 있어서, 상기 반도체 장치는, 워드라인, 상기 워드라인과 교차된 비트라인 및 상기 워드라인과 상기 비트라인의 사이에 개재된 메모리 셀을 포함하고, 상기 메모리 셀은 스위칭 물질막 및 산화-환원 가역 물질막을 포함할 수 있고, 상기 방법은, 상기 메모리 셀에 제1 극성의 리셋 전압을 인가하여 상기 스위칭 물질막과 상기 산화-환원 가역 물질막의 사이에 산화 계면을 생성시킴으로써, 상기 메모리 셀의 임계 전압을 제2 임계 전압에서 상기 제2 임계 전압보다 높은 제1 임계 전압으로 변동시키는 리셋 동작을 수행하는 단계; 및 상기 메모리 셀에 상기 제1 극성과 상이한 제2 극성의 셋 전압을 인가하여 상기 산화 계면을 소멸시킴으로써, 상기 메모리 셀의 임계 전압을 상기 제1 임계 전압에서 상기 제2 임계 전압으로 변동시키는 셋 동작을 수행하는 단계를 포함할 수 있다.
반도체 장치의 집적도, 동작 특성 및 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 특성을 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 특성을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 동작 특성을 설명하기 위한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 특성을 설명하기 위한 그래프이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 1을 참조하면, 반도체 장치는 메모리 셀(MC)을 포함할 수 있다. 메모리 셀(MC)은 제1 전극(11), 제2 전극(12), 스위칭 물질막(13) 및 산화-환원 가역 물질막(14)을 포함할 수 있다.
스위칭 물질막(13)은 제1 전극(11)과 제2 전극(12)의 사이에 위치될 수 있다. 스위칭 물질막(13)은 절연막(13A)를 포함할 수 있다. 절연막(13A)은 산화막일 수 있다. 절연막(13A)은 에너지 밴드 갭이 7eV 이상인 물질을 포함할 수 있다. 절연막(13A)은 SiO2, Al2O3, TiO2 또는 ZrO2를 포함하거나 이들을 조합하여 포함할 수 있다.
스위칭 물질막(13)은 도펀트(13B)를 더 포함할 수 있다. 도펀트(13B)는 이온 주입 방식으로 절연막(13A) 내에 주입될 수 있다. 절연막(13A)은 도펀트(13B)에 의해 유발된 트랩(trap)을 포함할 수 있고, 그에 따라, 스위칭 특성을 가질 수 있다. 도펀트(13B)는 붕소(B), 탄소(C), 질소(N), 알루미늄(Al), 인(P), 비소(As), 실리콘(Si) 또는 저마늄(Ge)을 포함하거나 이들을 조합하여 포함할 수 있다. 스위칭 물질막(13)의 도펀트 농도는 1E14 내지 1E17at/cm2일 수 있다. 스위칭 물질막(13)의 두께는 5 내지 200Å일 수 있다.
산화-환원 가역 물질막(14)은 제1 전극(11)과 스위칭 물질막(13)의 사이에 개재될 수 있다. 산화-환원 가역 물질막(14)은 워드라인과 스위칭 물질막(13)의 사이 또는 비트라인과 스위칭 물질막(13)의 사이에 개재될 수 있다. 산화-환원 가역 물질막(14)과 스위칭 물질막(13)의 사이에 계면(IF)이 존재할 수 있다. 계면(IF)에서, 산화-환원 가역 물질막(14) 또는 스위칭 물질막(13)의 손상없이 산화 반응과 환원 반응이 가역적으로 일어날 수 있다.
산화-환원 가역 물질막(14)은 가역적으로 산화 반응과 환원 반응이 일어날 수 있는 물질을 포함한다. 산화-환원 가역 물질막(14)은 금속막을 포함할 수 있다. 실시예로서, 산화-환원 가역 물질막(14)은 탄탈륨(Ta), 하프늄(Hf), 알루미늄(Al), 스트론튬(Sr) 또는 루테늄(Ru)을 포함하거나 이들을 조합하여 포함할 수 있다.
제1 전극(11)이 워드라인과 전기적으로 연결되고 제2 전극(12)이 비트라인과 전기적으로 연결될 수 있다. 또는, 제1 전극(11)이 비트라인과 전기적으로 연결되고 제2 전극(12)이 워드라인과 전기적으로 연결될 수 있다. 제1 전극(11) 또는 제2 전극(12)은 금속, 금속 질화물 등의 도전 물질을 포함할 수 있다. 제1 전극(11) 또는 제2 전극(12)은 텅스텐(W), 텅스텐질화물(WN), 텅스텐실리사이드(WSi), 텅스텐실리나이트라이드(WSiN), 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 카본나이트라이드(CNx), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 백금(Pt) 등을 포함하거나, 이들을 조합하여 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 메모리 셀(MC)에 프로그램 동작 또는 소거 동작을 수행함에 따라 계면(IF)에 산화 계면이 생성되거나 소멸될 수 있다. 산화 계면의 생성 또는 소멸에 의해 메모리 셀(MC)의 임계 전압이 변동될 수 있고, 그에 따라 메모리 셀(MC)에 로직 상태들을 저장할 수 있다. 여기서, 임계 전압은 메모리 셀(MC)이 턴 온되는 전압일 수 있다. 이러한 방식에 따르면, 메모리 셀(MC)은 선택 소자와 메모리 소자를 둘다 포함할 필요없이, 하나의 소자로 스위칭 기능과 메모리 기능을 둘다 구현할 수 있다.
실시예로서, 선택 소자만으로 스위칭 기능과 메모리 기능을 둘다 구현할 수 있다. 이러한 경우, 메모리 소자의 제조 공정을 생략할 수 있으므로, 제조 공정이 단순화될 수 있다. 메모리 셀(MC)을 형성하기 위한 적층물의 종횡비를 감소시킬 수 있고, 식각 공정, 하드마스크 공정 등의 난이도가 낮아질 수 있다. 메모리 소자가 생략되므로 리드 윈도우가 넓어질 수 있고, 메모리 셀(MC)의 동작 속도가 개선될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 특성을 설명하기 위한 도면이다. 도 2a는 메모리 셀의 구조를 나타낸 단면도이고, 도 2b는 메모리 셀의 특성을 나타낸 그래프이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a를 참조하면, 메모리 셀(MC)은 제1 전극(11), 제2 전극(12), 스위칭 물질막(13) 및 산화-환원 가역 물질막(14)을 포함한다. 메모리 셀(MC)은 스위칭 물질막(13)과 산화-환원 가역 물질막(14) 사이에 산화 계면(O_IF)을 포함할 수 있고, 동작에 따라 산화 계면(O_IF)이 생성 또는 소멸될 수 있다.
산화 계면(O_IF)은 균일한 산소 농도를 갖거나 영역에 따라 상이한 산소 농도를 가질 수 있다. 실시예로서, 산화 계면(O_IF)은 스위칭 물질막(13)과 마주한 제1 면 및 산화-환원 가역 물질막(14)과 마주한 제2 면을 포함할 수 있다. 산화 계면(O_IF) 중 제1 면과 가까운 부분이 제2 면과 가까운 부분에 비해 높은 산소 농도를 가질 수 있다. 산화 계면(O_IF) 내에서, 제1 면으로부터 제2 면에 가까워질수록 산소 농도가 점차 낮아질 수 있다.
산화 계면(O_IF)이 생성된 메모리 셀(MC)은 산화 계면(O_IF)이 소멸된 메모리 셀(MC)과 상이한 임계 전압을 가질 수 있다. 산화 계면(O_IF)이 생성된 메모리 셀(MC)은 제1 임계 전압(Vth1)을 가질 수 있고, 제1 로직 상태(state1)를 저장할 수 있다. 실시예로서, 제1 로직 상태(state1)는 리셋 상태일 수 있다.
도 2b는 제1 로직 상태(state1)가 저장된 메모리 셀(MC)의 전압-전류 특성을 나타낸다. x축은 전압을 나타내고, y축은 전류를 나타낸다. 그래프를 참조하면, 제1 로직 상태(state1)가 저장된 메모리 셀(MC)이 제1 임계 전압(Vth1)에서 턴 온되는 것을 확인할 수 있다. 제1 임계 전압(Vth1)은 약 4V일 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 특성을 설명하기 위한 도면이다. 도 3a는 메모리 셀의 구조를 나타낸 단면도이고, 도 3b는 메모리 셀의 특성을 나타낸 그래프이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a를 참조하면, 메모리 셀(MC)은 제1 전극(11), 제2 전극(12), 스위칭 물질막(13) 및 산화-환원 가역 물질막(14)을 포함한다. 메모리 셀(MC)은 스위칭 물질막(13)과 산화-환원 가역 물질막(14) 사이에 산화 계면을 포함할 수 있고, 동작에 따라 산화 계면이 생성 또는 소멸될 수 있다.
산화 계면이 소멸된 메모리 셀(MC)은 제2 임계 전압(Vth2)을 가질 수 있다. 제2 임계 전압(Vth2)이 제1 임계 전압(Vth1)에 비해 낮은 레벨을 가질 수 있다. 제2 임계 전압(Vth2)의 절대 값이 제1 임계 전압(Vth1)의 절대 값에 비해 작을 수 있다. 메모리 셀(MC)의 임계 전압을 제1 임계 전압(Vth1)에서 제2 임계 전압(Vth2)으로 변동시킴으로써, 메모리 셀(MC)에 제2 로직 상태(state2)를 저장할 수 있다. 실시예로서, 제2 로직 상태(state2)는 셋 상태일 수 있다.
도 3b는 제2 로직 상태(state2)가 저장된 메모리 셀(MC)의 전압-전류 특성을 나타낸다. x축은 전압을 나타내고, y축은 전류를 나타낸다. 그래프를 참조하면, 제2 로직 상태(state2)가 저장된 메모리 셀(MC)이 제2 임계 전압(Vth2)에서 턴 온되는 것을 확인할 수 있다. 제2 임계 전압(Vth2)은 약 3V일 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4를 참조하면, 메모리 셀(MC)에 리셋 동작(RESET) 또는 셋 동작(SET)을 수행함으로써, 메모리 셀(MC)의 임계 전압을 변동시킬 수 있다. 임계 전압의 변동은 산화-환원 가역 물질막(14)의 산화 반응 또는 환원 반응에 의한 산화 계면(O_IF)의 생성 또는 소멸에 의한 것일 수 있다.
메모리 셀(MC)에 리셋 동작(RESET)을 수행함으로써, 메모리 셀(MC)에 제1 로직 상태(state1)를 저장할 수 있다. 제1 로직 상태(state1)가 저장된 메모리 셀(MC)은 제1 임계 전압(Vth1)을 가질 수 있다. 리셋(RESET) 동작에 의해 메모리 셀(MC)의 임계 전압이 제2 임계 전압(Vth2)에서 제1 임계 전압(Vth1)으로 변동될 수 있다.
리셋 동작(RESET)시, 메모리 셀(MC)에 제1 극성의 리셋 전압을 인가할 수 있다. 제1 극성은 양(positive)의 극성을 가질 수 있다. 메모리 셀(MC)에 제1 극성의 리셋 전압을 인가하면, 제2 전극(12)으로부터 제1 전극(11)으로 향하는 방향으로 전기장(F)이 형성될 수 있다. 그에 따라, 제1 전극(11)으로부터 제2 전극(12)을 향해 산소 이온(O2-)이 이동할 수 있다. 실시예로서, 비트라인으로부터 워드라인으로 향하는 방향으로 전기장(F)이 형성될 수 있고, 워드라인으로부터 비트라인을 향하는 방향으로 산소 이온(O2-)이 이동할 수 있다.
리셋 동작(RESET)에 의해 산소 이온(O2-)이 이동함에 따라 산화-환원 가역 물질막(14)이 산화될 수 있다. 스위칭 물질막(13)과 산화-환원 가역 물질막(14)의 계면이 산화될 수 있고, 스위칭 물질막(13)과 산화-환원 가역 물질막(14)의 사이에 산화 계면(O_IF)이 생성될 수 있다. 따라서, 메모리 셀(MC)의 임계 전압이 증가하게 되고, 리셋 상태의 메모리 셀(MC)은 상대적으로 높은 임계 전압을 갖게 된다.
메모리 셀(MC)에 셋 동작(SET)을 수행함으로써, 메모리 셀(MC)에 제2 로직 상태(state2)를 저장할 수 있다. 제2 로직 상태(state2)가 저장된 메모리 셀(MC)은 제2 임계 전압(Vth2)을 가질 수 있다. 셋(SET) 동작에 의해 메모리 셀(MC)의 임계 전압이 제1 임계 전압(Vth1)에서 제2 임계 전압(Vth2)으로 변동될 수 있다.
셋 동작(SET)시, 메모리 셀(MC)에 제1 극성과 상이한 제2 극성의 셋 전압을 인가할 수 있다. 제2 극성은 음(negative)의 극성을 가질 수 있다. 메모리 셀(MC)에 제2 극성의 셋 전압을 인가하면, 제1 전극(11)으로부터 제2 전극(12)으로 향하는 방향으로 전기장(F)이 형성될 수 있다. 그에 따라, 제2 전극(12)으로부터 제1 전극(11)을 향해 산소 이온(O2-)이 이동할 수 있다. 실시예로서, 워드라인으로부터 비트라인으로 향하는 방향으로 전기장(F)이 형성될 수 있고, 비트라인으로부터 워드라인을 향하는 방향으로 산소 이온(O2-)이 이동할 수 있다. 산화 계면(O_IF)으로부터 제1 전극(11)을 향해 산소 이온(O2-)이 이동할 수 있다.
셋 동작(SET)에 의해 산소 이온(O2-)이 이동함에 따라 환원 반응이 일어나고, 스위칭 물질막(13)과 산화-환원 가역 물질막(14)의 사이에서 산화 계면(O_IF)이 소멸될 수 있다. 여기서, "소멸"은 산화 계면(O_IF)이 완전히 소멸되거나 일부만 소멸되는 것을 모두 포함한다. 산화 계면(O_IF)이 소멸됨에 따라, 메모리 셀(MC)의 임계 전압이 감소하게 되고, 셋 상태의 메모리 셀(MC)은 상대적으로 낮은 임계 전압을 갖게 된다.
전술한 바와 같은 동작 방법에 따르면, 셋 전압과 리셋 전압의 극성에 따라 산화-환원 반응이 가역적으로 일어난다. 산화-환원 반응으로 산화 계면(O_IF)을 생성 또는 소멸시키므로, 스위칭 물질막(13) 또는 산화-환원 가역 물질막(14)이 손상되지 않거나 손상을 최소화할 수 있다. 또한, 서로 다른 극성을 갖는 전압들을 메모리 셀(MC)에 인가함으로써, 메모리 셀(MC)을 원하는 로직 상태로 프로그램할 수 있다. 따라서, 메모리 셀(MC)의 임계 전압을 변동시켜 데이터를 저장할 수 있고, 별도의 선택 소자없이도 메모리 셀(MC)을 선택할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 동작 특성을 설명하기 위한 그래프이다. x축은 전압을 나타낼 수 있고 y축은 전류를 나타낸다. 이하, 앞서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5에서, 커브 A는 제1 로직 상태(state1)가 저장된 메모리 셀의 전압-전류 특성을 나타내고, 커브 B는 제2 로직 상태(state2)가 저장된 메모리 셀의 전압-전류 특성을 나타낸다. 실시예로서, 제1 로직 상태(state1)는 리셋 상태일 수 있고, 제2 로직 상태(state2)는 셋 상태일 수 있다.
셋 동작(SET) 시, 제1 로직 상태(state1)를 갖는 메모리 셀에 제2 극성의 셋 전압을 인가한다. 이를 통해, 메모리 셀의 턴 온 전압이 제1 임계 전압(Vth1)에서 제2 임계 전압(Vth2)으로 변동된다. 실시예로서, 셋 전압은 음의 극성을 가질 수 있다. 셋 전압의 절대 값은 제1 임계 전압(Vth1)의 절대 값과 동일하거나 그보다 큰 값을 가질 수 있다. 실시예로서, 셋 전압은 -4V 이상의 음의 전압일 수 있다.
리셋 동작(RESET) 시, 제2 로직 상태(state2)를 갖는 메모리 셀에 제1 극성의 리셋 전압을 인가한다. 이를 통해, 메모리 셀의 턴 온 전압이 제2 임계 전압(Vth2)에서 제1 임계 전압(Vth1)으로 변동된다. 실시예로서, 리셋 전압은 양의 극성을 가질 수 있다. 리셋 전압의 절대 값은 제2 임계 전압(Vth2)의 절대 값과 동일하거나 그보다 큰 값을 가질 수 있다. 실시예로서, 리셋 전압은 4V 이상의 양의 전압일 수 있다.
리드 동작은 제1 로직 상태(state1)를 갖는 메모리 셀과 제2 로직 상태(state2)를 갖는 메모리 셀의 임계 전압 차이를 이용하여 수행될 수 있다. 제1 임계 전압(Vth1)과 제2 임계 전압(Vth2)의 차이로 리드 윈도우(W)를 정의할 수 있고, 리드 윈도우(W)만큼의 리드 마진을 확보할 수 있다.
리드 동작시, 메모리 셀에 제1 극성 또는 제2 극성을 갖는 리드 전압을 인가한다. 리드 전압의 절대 값은 제2 임계 전압(Vth2)의 절대 값과 동일하거나 그보다 크고 제1 임계 전압(Vth1)의 절대 값보다 작을 수 있다. 실시예로서, 제1 임계 전압(Vth1)이 -4V이고 제2 임계 전압(Vth2)이 3V이고 리드 전압이 3.5V일 수 있다. 메모리 셀에 리드 전압을 인가한 후 메모리 셀을 통해 흐르는 전류를 센싱함으로써, 메모리 셀에 저장된 데이터를 독출할 수 있다. 실시예로서, 센싱된 전류의 레벨이 기준 값 이상이면 제2 로직 상태(state2)로 판단하고, 그보다 작으면 제1 로직 상태(state1)로 판단할 수 있다. 기준 값은 10 내지 30uA일 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 특성을 설명하기 위한 그래프이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6의 그래프는 다양한 물질들의 정적 유전 상수 및 에너지 밴드 갭을 나타낸다. 그래프에서 x축은 정적 유전 상수(static dielectric constant)를 나타내고, y축은 에너지 밴드 갭을 나타낸다. 에너지 밴드 갭에 따라 물질의 특성이 달라질 수 있다. 에너지 밴드 갭이 상대적으로 낮은 물질은 반도체 또는 금속성을 갖기 때문에 낮은 비저항을 갖고, 메모리 소자의 재료로 사용될 수 있다. 에너지 밴드 갭이 상대적으로 큰 물질은 오프 전류(Ioff)가 작기 때문에 스위칭 소자의 재료로 사용될 수 있다.
따라서, 본 발명의 일 실시예에 따르면, 에너지 밴드 갭이 상대적으로 큰 물질을 스위칭 물질막(13)으로 사용한다. 실시예로서, 에너지 밴드 갭이 7eV 이상인 물질들을 스위칭 물질막(13)의 절연막(13A)으로 사용할 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7a를 참조하면, 반도체 장치는 워드라인들(WL), 비트라인들(BL) 및 메모리 셀들(MC)을 포함할 수 있다. 워드라인들(WL)은 제1 방향(I)으로 확장될 수 있다. 비트라인들(BL)은 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 확장될 수 있다. 메모리 셀들(MC)은 워드라인들(WL)과 비트라인들(BL)의 사이에 각각 개재될 수 있다.
메모리 셀들(MC) 각각은 스위칭 물질막(23) 및 산화-환원 가역 물질막(24)을 포함할 수 있다. 산화-환원 가역 물질막(24)은 스위칭 물질막(23)과 워드라인(WL)의 사이에 개재될 수 있다. 또한, 스위칭 물질막(23)과 산화-환원 가역 물질막(24)의 사이에 산화 계면(O_IF)이 생성 또는 소멸될 수 있다.
도 7b를 참조하면, 반도체 장치는 적층물(ST), 스위칭 물질막(33), 산화-환원 가역 물질막(34) 및 제2 도전막(35)을 포함할 수 있다. 적층물(ST)은 교대로 적층된 제1 도전막들(31) 및 절연막들(32)을 포함할 수 있다. 제2 도전막(35)은 적층물(ST)을 관통할 수 있다. 제2 도전막(35)은 제1 도전막들(31)의 적층 방향으로 적층물(ST)을 관통할 수 있다. 실시예로서, 제1 도전막들(31)이 워드라인이고 제2 도전막(35)이 비트라인이거나, 제1 도전막들(31)이 비트라인이고 제2 도전막(35)이 워드라인일 수 있다. 제1 도전막들(31)과 제2 도전막(35)이 교차된 영역에 메모리 셀(MC)이 위치될 수 있다.
스위칭 물질막(33)은 제2 도전막(35)과 제1 도전막들(31)의 사이에 개재될 수 있다. 실시예로서, 스위칭 물질막(33)은 제2 도전막(35)의 측벽을 감싸도록 형성될 수 있다. 산화-환원 가역 물질막(34)은 스위칭 물질막(33)과 제1 도전막들(31)의 사이에 개재될 수 있다. 실시예로서, 산화-환원 가역 물질막(34)은 스위칭 물질막(33)의 측벽을 감싸도록 형성될 수 있다. 또한, 스위칭 물질막(33)과 산화-환원 가역 물질막(34)의 사이에 산화 계면(O_IF)이 생성 또는 소멸될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 8 내지 도 11은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 메모리(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
메모리(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등의 다양한 레지스터를 포함할 수 있다. 메모리(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
메모리(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 메모리(1010)는 하나 이상의 메모리 소자를 포함할 수 있고, 상기 메모리 소자는 반도체 장치는 워드라인; 상기 워드라인과 교차된 비트라인; 및 상기 워드라인과 상기 비트라인의 사이에 개재되고, 스위칭 물질막 및 산화-환원 가역 물질막을 포함하는 메모리 셀을 포함할 수 있고, 상기 메모리 셀은, 상기 스위칭 물질막과 상기 산화-환원 가역 물질막의 사이에 산화 계면이 생성되면 제1 임계 전압을 갖고, 상기 산화 계면이 소멸되면 상기 제1 임계 전압과 상이한 제2 임계 전압을 가질 수 있다. 이를 통해, 메모리(1010)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 메모리(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 메모리(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리(1040)는 버스 인터페이스(1050)를 통해 메모리(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9를 참조하면, 프로세서(1100)는 전술한 마이크로프로세서(1000)의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 메모리(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다. 메모리(1111), 연산부(1112) 및 제어부(1113)는 전술한 메모리(1010), 연산부(1020) 및 제어부(1030)와 실질적으로 동일할 수 있다.
캐시 메모리(1120)는 고속으로 동작하는 코어(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121) 및 2차 저장부(1122)를 포함하고, 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리(1120)는 하나 이상의 메모리 소자를 포함할 수 있고, 상기 메모리 소자는, 워드라인; 상기 워드라인과 교차된 비트라인; 및 상기 워드라인과 상기 비트라인의 사이에 개재되고, 스위칭 물질막 및 산화-환원 가역 물질막을 포함하는 메모리 셀을 포함할 수 있고, 상기 메모리 셀은, 상기 스위칭 물질막과 상기 산화-환원 가역 물질막의 사이에 산화 계면이 생성되면 제1 임계 전압을 갖고, 상기 산화 계면이 소멸되면 상기 제1 임계 전압과 상이한 제2 임계 전압을 가질 수 있다. 이를 통해 캐시 메모리(1120)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성을 향상시킬 수 있다.
본 실시예에서는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)의 일부 또는 전부는 모두 코어(1110)의 외부에 구성되어 코어(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다.
버스 인터페이스(1130)는 코어(1110), 캐시 메모리(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어(1110)를 포함할 수 있으며 다수의 코어(1110)가 캐시 메모리(1120)를 공유할 수 있다. 다수의 코어(1110)와 캐시 메모리(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어(1110)는 모두 상술한 코어의 구성과 동일하게 구성될 수 있다. 다수의 코어(1110) 각각의 내의 저장부는 코어(1110)의 외부의 저장부와 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 메모리 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어(1110), 캐시 메모리(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주메모리 장치(1220), 보조메모리 장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 전술한 마이크로프로세서(1000) 또는 프로세서(1100)와 실질적으로 동일할 수 있다.
주메모리 장치(1220)는 프로그램이 실행될 때 보조메모리 장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 메모리장소로, 전원이 끊어져도 메모리된 내용이 보존될 수 있다. 보조메모리 장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 메모리 장치를 말한다. 주메모리 장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 주메모리 장치(1220) 또는 보조메모리 장치(1230)는 전술한 전자 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주메모리 장치(1220) 또는 보조메모리 장치(1230)는 하나 이상의 메모리 소자를 포함할 수 있고, 상기 메모리 소자는, 워드라인; 상기 워드라인과 교차된 비트라인; 및 상기 워드라인과 상기 비트라인의 사이에 개재되고, 스위칭 물질막 및 산화-환원 가역 물질막을 포함하는 메모리 셀을 포함할 수 있고, 상기 메모리 셀은, 상기 스위칭 물질막과 상기 산화-환원 가역 물질막의 사이에 산화 계면이 생성되면 제1 임계 전압을 갖고, 상기 산화 계면이 소멸되면 상기 제1 임계 전압과 상이한 제2 임계 전압을 가질 수 있다. 이를 통해, 주메모리 장치(1220) 또는 보조메모리 장치(1230)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주메모리 장치(1220) 또는 보조메모리 장치(1230)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 도 11과 같은 메모리 시스템(1300)을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 전술한 통신모듈부(1150)와 실질적으로 동일할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 11을 참조하면, 메모리 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1310), 이를 제어하는 메모리 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 인터페이스(1330)와 메모리(1310) 간의 데이터의 입출력을 효율적으로 전달하기 위하여 데이터를 임시로 저장하는 버퍼 메모리(1340)를 포함할 수 있다. 메모리 시스템(1300)은 단순히 데이터를 저장(storing data)하는 메모리를 의미할 수 있고, 나아가, 저장된 데이터(stored data)를 장기적으로 보유(conserve)하는 데이터 스토리지 (data storage) 장치를 의미할 수도 있다. 메모리 시스템(1300)은 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1310) 또는 버퍼 메모리(1340)는 하나 이상의 메모리 소자를 포함할 수 있고, 상기 메모리 소자는, 워드라인; 상기 워드라인과 교차된 비트라인; 및 상기 워드라인과 상기 비트라인의 사이에 개재되고, 스위칭 물질막 및 산화-환원 가역 물질막을 포함하는 메모리 셀을 포함할 수 있고, 상기 메모리 셀은, 상기 스위칭 물질막과 상기 산화-환원 가역 물질막의 사이에 산화 계면이 생성되면 제1 임계 전압을 갖고, 상기 산화 계면이 소멸되면 상기 제1 임계 전압과 상이한 제2 임계 전압을 가질 수 있다. 이를 통해, 메모리(1310) 또는 버퍼 메모리(1340)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 메모리 시스템(1300)의 동작 특성이 향상될 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 다양한 휘발성 또는 비휘발성 메모리를 포함할 수 있다.
메모리 컨트롤러(1320)는 메모리(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1320)는 메모리 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 메모리 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 메모리 시스템(1300)이 카드 형태 또는 디스크 형태인 경우인 경우, 인터페이스(1330)는, 이들 카드 형태 또는 디스크 형태의 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
11: 제1 전극 12: 제2 전극
13: 스위칭 물질막 13A: 절연막
13B: 도펀트 14: 산화-환원 가역 물질막
23: 스위칭 물질막 24: 산화-환원 가역 물질막
31: 제1 도전막 32: 절연막
33: 스위칭 물질막 34: 산화-환원 가역 물질막
35: 제2 도전막

Claims (16)

  1. 워드라인;
    상기 워드라인과 교차된 비트라인; 및
    상기 워드라인과 상기 비트라인의 사이에 개재되고, 스위칭 물질막 및 산화-환원 가역 물질막을 포함하는 메모리 셀
    을 포함하고,
    상기 메모리 셀은, 상기 스위칭 물질막과 상기 산화-환원 가역 물질막의 사이에 산화 계면이 생성되면 제1 임계 전압을 갖고, 상기 산화 계면이 소멸되면 상기 제1 임계 전압과 상이한 제2 임계 전압을 갖는
    반도체 장치.
  2. 제1항에 있어서,
    상기 산화-환원 가역 물질막은 상기 워드라인과 상기 스위칭 물질막의 사이에 개재된
    반도체 장치.
  3. 제1항에 있어서,
    셋 동작에 의해 상기 메모리 셀의 임계 전압이 상기 제1 임계 전압에서 상기 제2 임계 전압으로 변동되고, 리셋 동작에 의해 상기 메모리 셀의 임계 전압이 상기 제2 임계 전압에서 상기 제1 임계 전압으로 변동되는
    반도체 장치.
  4. 제1항에 있어서,
    리셋 동작 시에 상기 메모리 셀에 제1 극성의 리셋 전압을 인가하여 상기 산화 계면을 생성하고, 셋 동작 시에 상기 메모리 셀에 상기 제1 극성과 상이한 제2 극성의 셋 전압을 인가하여 상기 산화 계면을 소멸시키는
    반도체 장치.
  5. 제4항에 있어서,
    상기 산화 계면은 상기 스위칭 물질막과 마주한 제1 면 및 상기 산화-환원 가역 물질막과 마주한 제2 면을 포함하고, 산화 계면 내에서 상기 제1 면과 가까운 부분이 상기 제2 면과 가까운 부분에 비해 높은 산소 농도를 갖는
    반도체 장치.
  6. 제1항에 있어서,
    상기 스위칭 물질막은 에너지 밴드 갭이 7eV 이상인 절연막을 포함하는
    반도체 장치.
  7. 제1항에 있어서,
    상기 스위칭 물질막은 SiO2, Al2O3, TiO2 또는 ZrO2를 포함하거나 이들을 조합하여 포함하는
    반도체 장치.
  8. 제1항에 있어서,
    상기 스위칭 물질막은 도펀트 및 절연막을 포함하는
    반도체 장치.
  9. 제8항에 있어서,
    상기 도펀트는 붕소(B), 탄소(C), 질소(N), 알루미늄(Al), 인(P), 비소(As), 실리콘(Si) 또는 저마늄(Ge)을 포함하거나 이들을 조합하여 포함하는
    반도체 장치.
  10. 제8항에 있어서,
    상기 도펀트의 농도는 1E14 내지 1E17at/cm2인
    반도체 장치.
  11. 제1항에 있어서,
    상기 스위칭 물질막의 두께는 5 내지 200Å인
    반도체 장치.
  12. 제1항에 있어서,
    상기 산화-환원 가역 물질막은 탄탈륨(Ta), 하프늄(Hf), 알루미늄(Al), 스트론튬(Sr) 또는 루테늄(Ru)을 포함하거나 이들을 조합하여 포함하는
    반도체 장치.
  13. 반도체 장치의 동작 방법에 있어서,
    상기 반도체 장치는, 워드라인, 상기 워드라인과 교차된 비트라인 및 상기 워드라인과 상기 비트라인의 사이에 개재된 메모리 셀을 포함하고, 상기 메모리 셀은 스위칭 물질막 및 산화-환원 가역 물질막을 포함하고,
    상기 메모리 셀에 제1 극성의 리셋 전압을 인가하여 상기 스위칭 물질막과 상기 산화-환원 가역 물질막의 사이에 산화 계면을 생성시킴으로써, 상기 메모리 셀의 임계 전압을 제2 임계 전압에서 상기 제2 임계 전압보다 높은 제1 임계 전압으로 변동시키는 리셋 동작을 수행하는 단계; 및
    상기 메모리 셀에 상기 제1 극성과 상이한 제2 극성의 셋 전압을 인가하여 상기 산화 계면을 소멸시킴으로써, 상기 메모리 셀의 임계 전압을 상기 제1 임계 전압에서 상기 제2 임계 전압으로 변동시키는 셋 동작을 수행하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 메모리 셀에 상기 제1 임계 전압과 상기 제2 임계 전압 사이의 레벨을 갖는 리드 전압을 인가하여 리드 동작을 수행하는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
  15. 제13항에 있어서,
    상기 스위칭 물질막은 도펀트 및 에너지 밴드 갭이 7eV 이상인 절연막을 포함하는
    반도체 장치의 동작 방법.
  16. 제13항에 있어서,
    상기 산화-환원 가역 물질막은 탄탈륨(Ta), 하프늄(Hf), 알루미늄(Al), 스트론튬(Sr) 또는 루테늄(Ru)을 포함하거나 이들을 조합하여 포함하는
    반도체 장치의 동작 방법.
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