KR20160102642A - 전자 장치 - Google Patents

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KR20160102642A
KR20160102642A KR1020150024951A KR20150024951A KR20160102642A KR 20160102642 A KR20160102642 A KR 20160102642A KR 1020150024951 A KR1020150024951 A KR 1020150024951A KR 20150024951 A KR20150024951 A KR 20150024951A KR 20160102642 A KR20160102642 A KR 20160102642A
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김범용
이기정
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에스케이하이닉스 주식회사
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Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 제1 방향에서 서로 이격하도록 배열된 제1 전극과 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 개재되고, 가변 저항 특성 또는 문턱 스위칭 특성을 갖는 제1 물질층을 포함하고, 상기 제1 전극과 상기 제2 전극 중 적어도 하나는, 상기 제1 방향에서 서로 이격하도록 배열된 제1 서브 전극과 제2 서브 전극; 및 상기 제1 서브 전극과 상기 제2 서브 전극 사이에 개재되고, 동작 전류에서 오믹 거동(ohmic behavior)을 보여주는 얇은 두께를 갖는 제2 물질층을 포함할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Mhase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 동작 특성 및 신뢰성이 향상된 반도체 소자를 포함하는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 소자를 포함하는 전자 장치로서, 상기 반도체 소자는, 제1 방향에서 서로 이격하도록 배열된 제1 전극과 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 개재되고, 가변 저항 특성 또는 문턱 스위칭 특성을 갖는 제1 물질층을 포함하고, 상기 제1 전극과 상기 제2 전극 중 적어도 하나는, 상기 제1 방향에서 서로 이격하도록 배열된 제1 서브 전극과 제2 서브 전극; 및 상기 제1 서브 전극과 상기 제2 서브 전극 사이에 개재되고, 동작 전류에서 오믹 거동(ohmic behavior)을 보여주는 두께를 갖는 제2 물질층을 포함할 수 있다.
위 실시예에서, 상기 제2 물질층은, 상기 동작 전류에서 브레이크 다운되지 않을 수 있다. 상기 제2 물질층은, 절연 물질 또는 반도체 물질로 형성될 수 있다.상기 제2 물질층은, HfO2층일 수 있다. 상기 HfO2층의 두께는 약 6Å일 수 있다. 상기 제1 물질층은, 도전성 경로의 생성 또는 소멸에 의해 저항이 변화할 수 있다. 상기 제1 물질층은, 금속 산화물, 상변화 물질, 강유전 물질 및 강자성 물질 중 적어도 하나를 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 상기 제1 물질층은, 다이오드, OTS(Ovonic Threshold Switching) 물질, MIEC(Mixed Ionic Electronic Conducting) 물질, MIT(Metal Insulator Transition) 물질 및 터널링 절연 물질 중 적어도 하나를 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 상기 제1 물질층은, 상기 제1 방향으로 배열된 산소 부족형 금속 산화물층 및 산소 리치형 금속 산화물층의 적층 구조를 포함할 수 있다. 상기 제1 전극은, 상기 제1 서브 전극, 상기 제2 물질층 및 상기 제2 서브 전극을 포함하고, 상기 산소 리치형 금속 산화물층은, 상기 제1 전극과 인접할 수 있다. 상기 제1 물질층은, 상기 제1 방향으로 배열되는 복수의 막을 포함하고, 상기 복수의 막 중 적어도 하나는 터널링 절연층일 수 있다. 상기 제1 전극은, 상기 제1 서브 전극, 상기 제2 물질층 및 상기 제2 서브 전극을 포함하고, 상기 터널링 절연층은, 상기 제1 전극과 인접할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는,복수의 메모리 셀을 갖는 반도체 메모리를 포함하는 전자 장치로서, 상기 복수의 메모리 셀 각각은, 제1 방향에서 서로 이격하도록 배열된 제1 전극 및 제3 전극; 상기 제1 전극과 상기 제3 전극 사이에 개재되는 가변 저항층; 및 상기 가변 저항층과 상기 제3 전극 사이에 개재되는 문턱 스위칭층을 포함하고, 상기 제1 전극 및 상기 제3 전극 중 적어도 하나는, 상기 제1 방향에서 서로 이격하도록 배열된 제1 서브 전극과 제2 서브 전극; 및 상기 제1 서브 전극과 상기 제2 서브 전극 사이에 개재되고, 동작 전류에서 오믹 거동을 보여주는 두께를 갖는 물질층을 포함할 수 있다.
위 실시예에서, 상기 복수의 메모리 셀 각각은, 상기 가변 저항층과 상기 문턱 스위칭층 사이에 개재되는 제2 전극을 더 포함할 수 있다. 상기 제2 전극은, 상기 제1 서브 전극, 상기 물질층 및 상기 제2 서브 전극을 포함할 수 있다. 상기 물질층은, 절연 물질 또는 반도체 물질로 형성될 수 있다. 상기 반도체 메모리는, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 배선; 및 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 제2 배선을 더 포함하고, 상기 복수의 메모리 셀 각각은, 상기 제1 배선과 상기 제2 배선 사이의 각 교차점에 위치할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 본 발명의 실시예들에 의하면, 동작 특성 및 신뢰성이 향상된 반도체 소자를 포함하는 전자 장치를 제공할 수 있다.
도 1a는 비교예의 반도체 장치를 나타내는 단면도이고, 도 1b는 도 1a의 반도체 장치가 가변 저항 소자인 경우의 동작 방법을 설명하기 위한 그래프이고, 도 1c는 도 1a의 반도체 장치가 문턱 스위칭 소자인 경우의 동작 방법을 설명하기 위한 그래프이고, 도 1d는 도 1a의 반도체 장치에서 발생하는 문제점을 설명하기 위한 그래프이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 2b는 도 2a의 반도체 장치가 가변 저항 소자인 경우의 동작 방법을 설명하기 위한 그래프이고, 도 2c는 도 2a의 반도체 장치가 문턱 스위칭 소자인 경우의 동작 방법을 설명하기 위한 그래프이고, 도 2d는 도 2a의 반도체 장치의 포밍 동작시 전류 흐름을 보여주는 그래프이고, 도 2e는 도 2a의 반도체 장치의 제2 물질층(110B)의 특성을 설명하기 위한 그래프이다.
도 3a는 다른 비교예의 반도체 장치를 나타내는 단면도이고, 도 3b는 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 3c는 도 3a 및 도 3b의 반도체 장치의 동작시의 전류-전압 특성을 보여주는 그래프이다.
도 4a는 또 다른 비교예의 반도체 장치를 나타내는 단면도이고, 도 4b는 도 4a의 반도체 장치의 동작시의 전류-전압 특성을 보여주는 그래프이고, 도 4c는 본 발명의 또 다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 4d는 도 4c의 반도체 장치의 동작시의 전류-전압 특성을 보여주는 그래프이다.
도 5a는 또 다른 비교예의 반도체 장치를 나타내는 단면도이고, 도 5b는 도 5a의 반도체 장치의 동작시의 전류-전압 특성을 보여주는 그래프이고, 도 5c는 본 발명의 또 다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 5d는 도 5c의 반도체 장치의 동작시의 전류-전압 특성을 보여주는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 메모리 셀 어레이를 설명하기 위한 사시도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 발명의 실시예들을 설명하기에 앞서, 먼저 비교예의 반도체 장치 및 그 동작 방법과 그 문제점에 관하여 설명하기로 한다.
도 1a는 비교예의 반도체 장치를 나타내는 단면도이고, 도 1b는 도 1a의 반도체 장치가 가변 저항 소자인 경우의 동작 방법을 설명하기 위한 그래프이고, 도 1c는 도 1a의 반도체 장치가 문턱 스위칭 소자인 경우의 동작 방법을 설명하기 위한 그래프이고, 도 1d는 도 1a의 반도체 장치에서 발생하는 문제점을 설명하기 위한 그래프이다.
도 1a를 참조하면, 비교예의 반도체 장치는, 제1 전극(11), 제1 전극(11) 상에 제1 전극(11)과 이격하여 형성된 제2 전극(13), 및 제1 전극(11)과 제2 전극(13) 사이에 개재된 물질층(12)을 포함할 수 있다.
여기서, 제1 전극(11) 및 제2 전극(13)은 물질층(12)의 양단으로 전압 또는 전류를 전달하기 위한 것으로, 도전 물질로 형성될 수 있다.
물질층(12)은 제1 전극(11) 및 제2 전극(13)을 통하여 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있다. 이러한 경우의 반도체 장치를 가변 저항 소자라 한다. 가변 저항 소자의 전류-전압 곡선은 도 1b에 예시적으로 나타내었다.
도 1b를 참조하면, 초기에 가변 저항 소자는 고저항 상태(HRS)에 있다가, 인가되는 전압이 소정 플러스 전압에 도달하면 가변 저항 소자의 저항 상태가 고저항 상태(HRS)에서 저저항 상태(LRS)로 변하는 셋(set) 동작이 수행될 수 있다. 셋 동작시의 전압을 이하, 셋 전압(Vset)이라 하기로 한다.
가변 저항 소자의 저저항 상태(LRS)는 전압이 감소하여도 유지되다가, 소정 마이너스 전압에서 다시 고저항 상태(HRS)로 변하는 리셋(reset) 동작이 수행될 수 있다. 리셋 동작시의 전압을 이하, 리셋 전압(Vreset)이라 하기로 한다.
이와 같은 방식으로 가변 저항 소자는 고저항 상태(HRS)와 저저항 상태(LRS) 사이에서 반복적으로 스위칭할 수 있다.
한편, 최초의 셋 동작을 포밍(forming) 동작이라 할 수 있다. 포밍 동작시의 포밍 전압(Vforming)은 셋 전압(Vset)보다 클 수 있다. 이는 후술할 물질층(12) 내의 도전성 경로를 최초로 생성하는 것이 이후의 동작들보다 더 큰 전압을 필요로 하기 때문이다. 포밍 동작 이후의 셋 동작 및 리셋 동작에서 셋 전압(Vset) 및 리셋 전압(Vreset) 각각은 거의 일정하게 유지될 수 있다.
어떠한 경우든, 가변 저항 소자란, 셋 동작에 의한 저저항 상태(LRS) 및 리셋 동작에 의한 고저항 상태(HRS) 중 어느 하나의 저항 상태를 갖고, 셋 전압(Vset) 또는 리셋 전압(Vreset)이 인가되기 전까지는 직전의 저항 상태를 유지하는 특성을 갖는다. 따라서, 가변 저항 소자는, 저항 상태에 따라 서로 다른 데이터를 저장하면서 전원이 제거되어도 저장된 데이터를 유지하는 비휘발성 메모리 소자로 기능할 수 있다. 또한, 가변 저항 소자에 저장된 데이터를 리드하는 리드 동작시, 셋 전압(Vset)과 리셋 전압(Vreset) 사이의 리드 전압(Vread)이 인가될 수 있다. 리드 동작시 직전 동작에 따라 가변 저항 소자의 저항 상태가 다르므로, 동일한 리드 전압(Vread)에서 서로 다른 데이터가 읽힐 수 있다.
다시 도 1a로 돌아와서, 이러한 가변 저항 소자의 물질층(12)은, RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 특히, 물질층(12)은 자신의 내부의 도전성 경로(CP)의 생성 또는 소멸에 의해 그 저항이 변화할 수 있다. 즉, 물질층(12) 내에 제1 전극(11)과 제2 전극(13)을 전기적으로 도통시키는 도전성 경로(CP)가 생성된 경우, 물질층(12)은 저저항 상태를 가질 수 있다. 반대로, 이 도전성 경로(CP)가 소멸된 경우, 물질층(12)은 고저항 상태를 가질 수 있다. 예컨대, 물질층(12)은 다량의 산소 공공을 함유하는 금속 산화물을 포함할 수 있다. 이때, 도전성 경로(CP)는 산소 공공의 거동에 의해 형성될 수 있다. 그러나, 도전성 경로(CP)는 물질층(12)의 종류나, 막 구조, 동작 특성에 따라, 다양한 방식으로 형성될 수 있다.
또는, 물질층(12)은 제1 전극(11) 및 제2 전극(13)을 통하여 공급되는 전압의 크기가 소정 문턱 전압 미만인 경우 전류를 차단하거나 전류를 거의 흘리지 않다가 이 문턱 전압 이상에서 급격히 전류를 흐르게 하는 문턱 스위칭(threshold switching) 특성을 가질 수 있다. 이러한 경우의 반도체 장치를 문턱 스위칭 소자라 한다. 문턱 스위칭 소자의 전류-전압 곡선은 도 1c에 예시적으로 나타내었다.
도 1c를 참조하면, 문턱 스위칭 소자는 인가되는 전압의 크기가 문턱 전압(Vth) 미만인 경우에는 고저항 상태에 있다가, 문턱 전압(Vth)에 도달하면 저저항 상태로 변화할 수 있다. 즉, 문턱 전압(Vth)을 기준으로 턴온 상태 또는 턴오프 상태일 수 있다. 이러한 문턱 스위칭 소자의 저항 변화는 도전성 경로의 생성 또는 소멸에 의할 수 있다.
문턱 스위칭 소자가 최초로 저저항 상태가 되는 동작을 포밍(forming) 동작이라 할 수 있다. 포밍 동작시의 포밍 전압(Vforming)의 크기는 문턱 전압(Vth)의 크기보다 더 클 수 있다. 이는 도전성 경로를 최초로 생성하는 것이 이후의 동작들보다 더 큰 전압을 필요로 하기 때문이다. 포밍 동작 이후의 문턱 전압(Vth)은 거의 일정하게 유지될 수 있다.
어떠한 경우든, 문턱 스위칭 소자란 문턱 전압을 기준으로 저항 변화를 갖는 소자 즉, 온-오프되는 소자를 의미할 수 있다. 가변 저항 소자와는 달리 전원이 제거되면 자신의 저항 상태를 유지하지 못하며, 동일한 전압에서 둘 이상의 저항 상태를 가질 수 없다. 이러한 문턱 스위칭 소자는, 전술한 가변 저항 소자와 접속하여 가변 저항 소자로의 접근(access)을 제어하는 선택 소자로 이용될 수 있다. 이러한 경우 가변 저항 소자 및 문턱 스위칭 소자가 단위 메모리 셀을 형성할 수 있다. 또는, 문턱 스위칭 소자는 휘발성 메모리 소자로 이용될 수도 있다.
다시 도 1a로 돌아와서, 이러한 문턱 스위칭 소자의 물질층(12)으로는 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질, SiO2, Al2O3 등과 같이 상대적으로 넓은 밴드 갭을 갖는 터널링 절연층 등이 이용될 수 있다. 또한, 문턱 스위칭 소자의 물질층(12)도 자신의 내부의 도전성 경로(CP)의 생성 또는 소멸에 의해 턴온 또는 턴오프될 수 있다. 예컨대, 물질층(12)이 전자의 터널링을 가능하게 하는 터널링 절연층인 경우, 도전성 경로(CP)는 전자의 거동에 의해 형성될 수 있다. 그러나, 도전성 경로(CP)는 물질층(12)의 종류나, 막 구조, 동작 특성에 따라, 다양한 방식으로 형성될 수 있다.
그런데, 위와 같은 비교예의 반도체 장치에서는 포밍 동작 및/또는 셋 동작과 같이 저저항 상태로 바뀌는 동작시, 과도한 오버슈팅(overshooting) 전류가 발생하는 문제가 있다. 도 1d는, 포밍 동작시 컴플라이언스 전류(CC)보다 훨씬 더 큰, 예컨대, 수백배의 오버슈팅 전류가 발생함을 보여준다.
이러한 오버슈팅 전류는 물질층(12) 내에 형성되는 도전성 경로(CP)의 사이즈를 증가시킨다. 도전성 경로(CP)의 사이즈가 큰 경우, 반도체 장치의 오프 전류가 상승하여 반도체 장치를 통한 누설 전류를 증가시키는 문제를 초래할 수 있다. 게다가, 오프 전류 상승은 곧 온 전류와 오프 전류 사이의 차이가 감소하는 것을 의미하므로, 반도체 장치가 메모리 셀로 이용되는 경우 데이터 리드 마진이 감소되는 문제가 있다. 결과적으로 반도체 장치의 동작 특성이 저해될 수 있다.
본 실시예에서는, 동작시 오버슈팅 전류를 제어함으로써 물질층 내에 작은 사이즈의 도전성 경로를 생성할 수 있고, 결과적으로 오프 전류 감소가 가능한 반도체 장치를 제공하고자 한다. 이하, 도 2a 내지 도 2e를 참조하여 보다 상세히 설명하기로 한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 2b는 도 2a의 반도체 장치가 가변 저항 소자인 경우의 동작 방법을 설명하기 위한 그래프이고, 도 2c는 도 2a의 반도체 장치가 문턱 스위칭 소자인 경우의 동작 방법을 설명하기 위한 그래프이고, 도 2d는 도 2a의 반도체 장치의 포밍 동작시 전류 흐름을 보여주는 그래프이고, 도 2e는 도 2a의 반도체 장치의 제2 물질층(110B)의 특성을 설명하기 위한 그래프이다.
도 2a를 참조하면, 본 실시예의 반도체 장치는, 제1 전극(110), 제1 전극(110) 상에 제1 전극(110)과 이격하여 형성된 제2 전극(130), 및 제1 전극(110)과 제2 전극(130) 사이에 개재된 제1 물질층(120)을 포함할 수 있다.
제1 전극(110) 및 제2 전극(130)은 제1 물질층(120)의 양단으로 전압 또는 전류를 전달하기 위한 것으로, 다양한 도전 물질 예컨대, W, Al, Ti 등과 같은 금속, TiN 등과 같은 금속 질화물, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
특히, 제1 전극(110)은 제1 서브 전극(110A), 제1 서브 전극(110A) 상에 제1 서브 전극(110A)과 이격하여 형성된 제2 서브 전극(110C), 및 제1 서브 전극(110A)과 제2 서브 전극(110C) 사이에 개재된 얇은 두께의 제2 물질층(110B)을 포함할 수 있다. 제1 서브 전극(110A), 제2 물질층(110B) 및 제2 서브 전극(110C)의 배열 방향은, 제1 전극(110), 제1 물질층(120) 및 제2 전극(130)의 배열 방향과 동일할 수 있다.
제1 서브 전극(110A) 및 제2 서브 전극(110C)은 금속, 금속 질화물 또는 이들의 조합 등 다양한 도전 물질로 형성될 수 있다.
제2 물질층(110B)은 금속 산화물, 실리콘 산화물과 같은 산화물, 질화물, 또는 이들의 조합 등 다양한 절연 물질로 형성될 수 있다. 또는, 제2 물질층(110B)은 상대적으로 작은 밴드갭을 갖는 반도체 물질로 형성될 수도 있다. 이때, 제2 물질층(110B)은 반도체 장치의 동작 전류에서, 전압에 비례하여 전류가 증가하는 오믹 거동(ohmic behavior)을 보여줄 수 있는 얇은 두께로 형성될 수 있다. 제2 물질층(110B)의 두께가 얇을수록 물질의 종류와 관계없이 저항이 감소하여 리키한(leaky) 특성을 갖기 때문이다. 제2 물질층(110B)의 두께는 예컨대, 3nm 이하일 수 있다. 만약, 제2 물질층(110B)의 두께가 일정값 이상이면 브레이크 다운되어 더 이상 절연층으로서의 기능을 수행할 수 없다. 이는 도 2e에 예시적으로 나타내었다.
도 2e를 참조하면, 반도체 장치에 흐를 수 있는 최대 전류를 Imax라 할 때, 얇은 절연층의 양단에 소정 전압이 인가되면 최대 전류(Imax) 이하, 즉, 동작 전류에서 오믹 거동을 함을 알 수 있다(곡선 ① 참조). 반면, 두꺼운 절연층의 경우, 동작 전류에서 브레이크 다운됨을 알 수 있다(곡선 ② 참조). 본 실시예의 제2 물질층(110B)의 경우, 곡선 ①에서 보여지는 바와 같이 동작 전류에서 오믹 거동을 할 수 있도록, 다시 말하면, 동작 전류에서 브레이크 다운되지 않도록, 그 두께가 소정 임계값 이하로 얇게 조절되어야 한다.
다시, 도 2a로 돌아와서, 본 실시예에는 제1 전극(110)이 제1 서브 전극(110A), 제2 물질층(110B) 및 제2 서브 전극(110C)의 적층 구조를 갖는 경우가 도시되어 있으나, 다른 실시예에는 제1 전극(110) 대신 제2 전극(130)이 서브 전극/절연층 또는 반도체층/서브 전극의 적층 구조를 가질 수 있다. 또는, 제1 및 제2 전극(110, 130) 각각이 서브 전극/절연층 또는 반도체층/서브 전극의 적층 구조를 가질 수도 있다.
제1 물질층(120)은 전술한 도 1a의 물질층(12)과 실질적으로 동일할 수 있다. 즉, 가변 저항 특성을 갖거나 또는 문턱 스위칭 특성을 가질 수 있다. 또한, 도전성 경로(CP)의 생성 또는 소멸에 의해 그 저항이 변화할 수 있다. 제1 물질층(120)이 가변 저항 특성을 갖는 경우, 반도체 장치의 전류-전압 곡선은 도 2b에 예시적으로 나타내었다. 또한, 제1 물질층(120)이 문턱 스위칭 특성을 갖는 경우, 반도체 장치의 전류-전압 곡선은 도 2c에 예시적으로 나타내었다.
도 2b를 참조하면, 본 실시예의 반도체 장치의 전류-전압 곡선은 도 1b의 전류-전압 곡선(도 2b에서 점선으로 표시)과 유사할 수 있다. 다만, 0V와 셋 전압(Vset) 사이의 전압 구간 및 0V와 포밍 전압(Vforming) 사이의 전압 구간에서, 곡선이 소정 정도 하향되어 있음을 알 수 있다(아래 방향의 화살표 참조). 이는 고저항 상태(HRS)에서 흐르는 전류 즉, 오프 전류가 더 감소하였음을 보여준다.
또한, 도 2c를 참조하면, 본 실시예의 반도체 장치의 전류-전압 곡선은 도 1c의 전류-전압 곡선(도 2c에서 점선으로 표시)과 유사할 수 있다. 다만, 0V와 문턱 전압(Vth) 사이의 전압 구간 및 0V와 포밍 전압(Vforming) 사이의 전압 구간에서, 곡선이 소정 정도 하향되어 있음을 알 수 있다(아래 방향의 화살표 참조). 이는 고저항 상태에서 흐르는 전류 즉, 오프 전류가 더 감소하였음을 보여준다.
위와 같이 본 실시예의 반도체 장치에서 오프 전류가 감소하는 것은 포밍 동작 등과 같이 저저항 상태로 변하는 동작시 오버슈팅 전류가 크게 감소하기 때문이다. 이러한 오버슈팅 전류의 감소는, 전극 내에 일종의 저항성 성분인 얇은 절연층 또는 반도체층의 삽입으로 반도체 장치의 양단의 기생 캐패시턴스(parasitic capacitance)가 감소하기 때문이다. 도 2d는, 포밍 동작시 컴플라이언스 전류(CC)와 유사한 레벨의 오버슈팅 전류가 발생함을 보여준다.
이와 같이 오버슈팅 전류가 감소하기 때문에, 제1 물질층(120) 내에 형성되는 도전성 경로(CP)의 사이즈는 도 1a의 반도체 장치에 비하여 크게 감소할 수 있다. 도전성 경로(CP)의 사이즈 감소는 오프 전류의 감소를 초래한다. 결과적으로, 반도체 장치의 누설 전류가 감소하고 데이터 리드 마진이 증가하는 등, 반도체 장치의 동작 특성이 향상될 수 있다. 이와 같은 오프 전류 감소는 실험적으로도 확인된다. 예를 들어, 후술하는 도 3c와 같은 실험 결과로도 알 수 있다. 해당 도면의 설명에서 더 상세히 설명하기로 한다. 또한, 오버슈팅 전류의 감소는 제1 물질층(120) 내의 물리적 결함(physical defect)도 감소시키므로, 반도체 장치의 스위칭 동작의 신뢰성, 즉, 내구성(endurance) 및 리텐션(retention) 특성도 개선될 수 있다.
한편, 물질층(12) 또는 제1 물질층(120)이 다중막 구조를 가질 수 있음은 이미 언급하였다. 이에 관하여, 도 3a 내지 도 4d를 참조하여 예시적으로 설명하기로 한다.
도 3a는 다른 비교예의 반도체 장치를 나타내는 단면도이고, 도 3b는 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 3c는 도 3a 및 도 3b의 반도체 장치의 동작시의 전류-전압 특성을 보여주는 그래프이다. 여기서, 반도체 장치는 두 개의 전극 사이에 문턱 스위칭 물질이 개재된 문턱 스위칭 소자일 수 있다.
도 3a를 참조하면, 비교예의 문턱 스위칭 소자는, 제1 전극(31), 문턱 스위칭층(32, 33) 및 제2 전극(34)을 포함할 수 있다.
여기서, 문턱 스위칭층(32, 33)은 제1 층(32) 및 제2 층(33)이 적층된 이중막 구조를 가질 수 있고, 제1 층(32) 및 제2 층(33)의 조합에 의하여 문턱 스위칭 특성을 나타내거나 또는 제1 층(32) 및 제2 층(33) 각각이 문턱 스위칭 특성을 나타낼 수 있다. 예컨대, 제1 층(32)은 터널링 절연층일 수 있고, 제2 층(33)은 OTS 물질층, MIEC 물질층 또는 MIT 물질층일 수 있다. 이러한 경우, 제1 전극(31)에 소정 플러스 전압이 인가되고 제2 전극(34)에 소정 마이너스 전압이 인가되면, 제1 물질층(32) 내에 전자의 터널링에 의한 도전성 경로(CP)가 생성될 수 있다. 그에 따라 문턱 스위칭 소자는 온 상태로 스위칭될 수 있다. 반대로, 제1 전극(31)에 소정 마이너스 전압이 인가되고 제2 전극(34)에 소정 플러스 전압이 인가되면, 전자가 반대로 이동하므로 기 생성된 도전성 경로(CP)가 소멸할 수 있다. 그에 따라 문턱 스위칭 소자는 오프 상태로 스위칭될 수 있다.
도 3b를 참조하면, 본 실시예의 문턱 스위칭 소자는, 제1 전극(310), 문턱 스위칭층(320, 330) 및 제2 전극(340)을 포함할 수 있다. 여기서, 문턱 스위칭층(320, 330) 및 제2 전극(340)과, 문턱 스위칭 소자의 동작 방법은 도 3a의 비교예와 실질적으로 동일할 수 있다. 다만, 제1 전극(310)의 구조가 비교예와 상이할 수 있다.
구체적으로, 제1 전극(310)은 제1 서브 전극(310A), 얇은 절연층(310B) 및 제2 서브 전극(310C)을 포함할 수 있다. 얇은 절연층(310B) 대신 얇은 반도체층이 이용될 수도 있다. 이 때문에, 문턱 스위칭층(320, 330) 중 제1 전극(310)과 인접하고 터널링 절연층으로 기능하는 제1 층(320) 내에 도 3a의 비교예보다 작은 사이즈를 갖는 전자의 터널링에 의한 도전성 경로(CP)가 형성될 수 있다. 결과적으로, 오프 전류가 감소할 수 있다. 이는 도 3c에 나타난 실험 결과로도 확인된다.
도 3c를 참조하면, 곡선 ②는, 비교예의 문턱 스위칭 소자의 일례로서, TiN층, Al2O3층, NbO2층 및 TiN층을 순차적으로 적층하여 제조된 문턱 스위칭 소자의 전류-전압 특성을 보여준다. TiN층은 제1 및 제2 전극(31, 34)과 각각 대응할 수 있다. Al2O3층은 터널링 절연층과 대응하고 NbO2층은 MIT 물질층과 대응할 수 있다.
곡선 ③은 본 실시예의 문턱 스위칭 소자의 일례로서, 다른 부분은 다른 비교예의 문턱 스위칭 소자와 동일하게 형성되되, 제1 전극(310)으로 TiN층, HfO2층 및 TiN층의 적층 구조물을 이용하는 문턱 스위칭 소자의 전류-전압 특성을 보여준다. 제1 전극(310)의 두 개의 TiN층은 제1 및 제2 서브 전극(310A, 310C)과 대응하고 HfO2층은 절연층(310B)과 대응한다. 여기서, HfO2층은 약 6Å의 두께로 형성되었다.
곡선 ②와 ③을 비교하면, 곡선 ③에서 고저항 상태의 전류가 곡선 ②에 비하여 더 하향되어 있음을 알 수 있다. 그에 따라, 곡선 ③의 문턱 스위칭 소자는 곡선 ②의 문턱 스위칭 소자보다 더 낮은 오프 전류를 가질 수 있다. 나아가, 곡선 ③의 문턱 스위칭 소자는 대략 0.7V의 전압에서 대략 89nA의 오프 전류를 가짐으로써 오프 전류 타겟을 만족시킬 수 있다. 따라서, 문턱 스위칭 소자의 누설 전류를 감소시킬 수 있다. 더 나아가, HfO2층은 열 전도도가 낮아서 단열(thermal isolation) 효과를 발생시키므로, 저전력으로 동작하는 문턱 스위칭 소자를 구현할 수 있다.
참고로, 곡선 ①은, 제1 전극(310) 즉, TiN층/HfO2층/TiN층의 적층 구조물의 전류-전압 곡선으로서, 수 uA 수준 이하의 동작 전류에서 오믹 거동을 보여줌을 알 수 있다.
도 4a는 또 다른 비교예의 반도체 장치를 나타내는 단면도이고, 도 4b는 도 4a의 반도체 장치의 동작시의 전류-전압 특성을 보여주는 그래프이고, 도 4c는 본 발명의 또 다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 4d는 도 4c의 반도체 장치의 동작시의 전류-전압 특성을 보여주는 그래프이다. 여기서, 반도체 장치는 두 개의 전극 사이에 가변 저항 물질이 개재된 가변 저항 소자일 수 있다.
도 4a를 참조하면, 비교예의 가변 저항 소자는, 제1 전극(45), 가변 저항층(46, 47) 및 제2 전극(48)을 포함할 수 있다.
여기서, 가변 저항층(46, 47)은 제1 층(46) 및 제2 층(47)이 적층된 이중막 구조를 가질 수 있고, 제1 층(46) 및 제2 층(47)의 조합에 의하여 또는 제1 층(46) 및 제2 층(47) 각각이 가변 저항 특성을 나타낼 수 있다. 예컨대, 제2 층(47)은 다량의 산소 공공을 함유하는 산소 부족형 금속 산화물층이고, 제1 층(46)은 제2 층(47)보다 더 많은 산소를 함유하는 산소 리치형 금속 산화물층일 수 있다. 산소 부족형 금속 산화물층은, TiOx(여기서, x < 2), TaOy(여기서, y < 2.5), HfOz(여기서, z < 2) 등과 같이 화학양론비보다 산소가 부족한 물질로 형성될 수 있고, 산소 리치형 금속 산화물층은, TiO2, Ta2O5 , HfO2 등과 같이 화학양론비를 만족하는 물질로 형성될 수 있다. 이러한 경우, 제1 전극(45)에 마이너스 전압이 인가되고 제2 전극(48)에 플러스 전압이 인가되면 산소 부족형 금속 산화물층의 산소 공공이 산소 리치형 금속 산화물층 내로 주입되므로 산소 리치형 금속 산화물층 내에 산소 공공에 의한 도전성 경로(CP)가 생성될 수 있다. 그에 따라 가변 저항 소자는 저저항 상태로 스위칭될 수 있다. 반대로, 제1 전극(45)에 플러스 전압이 인가되고 제2 전극(48)에 마이너스 전압이 인가되면, 산소 공공이 산소 부족형 금속 산화물층을 향하여 이동하므로 기 생성된 도전성 경로(CP)가 소멸할 수 있다. 그에 따라 가변 저항 소자는 고저항 상태로 스위칭될 수 있다.
도 4c를 참조하면, 본 실시에의 가변 저항 소자는, 제1 전극(450), 가변 저항층(460, 470) 및 제2 전극(480)을 포함할 수 있다. 여기서, 가변 저항층(460, 470) 및 제2 전극(480)과, 가변 저항 소자의 동작 방법은 도 4a의 비교예와 실질적으로 동일할 수 있다. 다만, 제1 전극(450)의 구조가 비교예와 상이할 수 있다.
구체적으로, 제1 전극(450)은 제1 서브 전극(450A), 얇은 절연층(450B) 및 제2 서브 전극(450C)을 포함할 수 있다. 얇은 절연층(450B) 대신 얇은 반도체층이 이용될 수도 있다. 이 때문에, 가변 저항층(460, 470) 중 제1 전극(450)과 인접하고 산소 리치형 금속 산화물로 형성되는 제1 층(460) 내에 도 4a의 비교예보다 작은 사이즈를 갖는 산소 공공의 의한 도전성 경로(CP)가 형성될 수 있다. 결과적으로, 오프 전류가 감소할 수 있다. 이는 도 4b 및 도 4d에 나타난 실험 결과로도 확인된다.
도 4b와 도 4d를 비교하면, 도 4d에서 고저항 상태의 전류가 도 4b에 비하여 훨씬 더 하향되어 있음을 알 수 있다. 그에 따라 도 4d의 가변 저항 소자는 도 4b의 가변 저항 소자보다 더 낮은 오프 전류를 가질 수 있다. 따라서, 가변 저항 소자의 오프 상태에서의 누설 전류를 감소시킬 수 있다. 또한, 도 4d의 가변 저항 소자의 온 전류와 오프 전류 사이의 폭이 더 커졌음을 알 수 있다. 따라서, 리드 마진이 증가할 수 있다.
한편, 메모리 셀로 가변 저항층과 문턱 스위칭층을 접속하여 이용할 수 있음은 이미 언급하였다. 이에 관하여, 도 5a 내지 도 5d를 참조하여 예시적으로 설명하기로 한다.
도 5a는 또 다른 비교예의 반도체 장치를 나타내는 단면도이고, 도 5b는 도 5a의 반도체 장치의 동작시의 전류-전압 특성을 보여주는 그래프이고, 도 5c는 본 발명의 또 다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 5d는 도 5c의 반도체 장치의 동작시의 전류-전압 특성을 보여주는 그래프이다. 여기서, 반도체 장치는 가변 저항층과 문턱 스위칭층이 직렬로 접속된 구조를 포함하고 데이터를 저장하는 메모리 셀일 수 있다.
도 5a를 참조하면, 비교예의 메모리 셀은, 서로 이격하여 일 방향 예컨대, 적층 방향으로 배열되는 제1 내지 제3 전극(55, 58, 54), 제1 전극(55)과 제2 전극(58) 사이에 개재되는 가변 저항층(56, 57), 및 제2 전극(58)과 제3 전극(54) 사이에 개재되는 문턱 스위칭층(52, 53)을 포함할 수 있다.
가변 저항층(56, 57)은 제1 층(56) 및 제2 층(56, 57)을 포함하는 이중막 구조를 가질 수 있고, 이들의 조합에 의해 또는 이들 각각이 가변 저항 특성을 나타낼 수 있다. 예컨대, 제2 층(57)은 다량의 산소 공공을 함유하는 산소 부족형 금속 산화물층이고, 제1 층(56)은 제2 층(57)보다 더 많은 산소를 함유하는 산소 리치형 금속 산화물층일 수 있다. 여기서, 도전성 경로(CP)의 생성 또는 소멸은 산소 리치형 금속 산화물층인 제1 층(56) 내에서 이루질 수 있다.
문턱 스위칭층(52, 53)은, 제1 층(52) 및 제2 층(53)이 적층된 이중막 구조를 가질 수 있고, 제1 층(52) 및 제2 층(53)의 조합에 의하여 문턱 스위칭 특성을 나타내거나 또는 제1 층(52) 및 제2 층(53) 각각이 문턱 스위칭 특성을 나타낼 수 있다.다. 예컨대, 제1 층(52)은 터널링 절연층이고, 제2 층(53)은 터널링 절연층과 상이한 문턱 스위칭 물질층일 수 있다. 여기서, 도전성 경로(CP)의 생성 또는 소멸은 터널링 절연층인 제1 층(52) 내에서 이루어질 수 있다.
도 5c를 참조하면, 본 실시예의 메모리 셀은, 서로 이격하여 일 방향 예컨대, 적층 방향으로 배열되는 제1 내지 제3 전극(550, 580, 540), 제1 전극(550)과 제2 전극(580) 사이에 개재되는 가변 저항층(560, 570), 및 제2 전극(580)과 제3 전극(540) 사이에 개재되는 문턱 스위칭층(520, 530)을 포함할 수 있다.
가변 저항층(560, 570)은 도 5a의 가변 저항층(56, 57)과 실질적으로 동일할 수 있다. 제1 전극(550)이 제1 서브 전극(550A), 얇은 절연층(550B) 및 제2 서브 전극(550C)의 적층 구조를 갖기 때문에, 도전성 경로(CP)의 사이즈가 감소할 수 있다.
또한, 문턱 스위칭층(520, 530)은 도 5a의 문턱 스위칭층(52, 53)과 실질적으로 동일할 수 있다. 제2 전극(580)이 제1 서브 전극(580A), 얇은 절연층(580B) 및 제2 서브 전극(580C)의 적층 구조를 갖기 때문에, 도전성 경로(CP)의 사이즈가 감소할 수 있다.
결과적으로, 도 5c의 메모리 셀의 오프 전류가 감소하고 데이터 리드 마진이 증가할 수 있다. 이는 도 5b 및 도 5d에 나타난 실험 결과로도 확인된다.
도 5b와 도 5d를 비교하면, 도 5d에서 고저항 상태의 전류가 도 5b에 비하여 훨씬 더 하향되어 있음을 알 수 있다. 그에 따라 도 5d의 메모리 셀은 도 5b의 메모리 셀보다 더 낮은 오프 전류를 가질 수 있다. 그에 따라, 메모리 셀의 오프 상태에서의 누설 전류가 감소할 수 있다. 또한, 도 5d의 메모리 셀에서 온 전류와 오프 전류 사이의 폭이 더 커졌음을 확인할 수 있다. 따라서, 리드 마진이 증가할 수 있다.
본 실시예에서는 제1 전극(550) 및 제2 전극(580)이 서브 전극/얇은 절연층/서브 전극의 적층 구조물을 갖는 경우를 나타내었다. 그러나, 제1 내지 제3 전극(550, 580, 540) 중 적어도 하나가 서브 전극/얇은 절연층/서브 전극의 적층 구조물을 가질 수 있다. 또한, 제2 전극(580)은 생략될 수도 있다. 이러한 경우 가변 저항층(560, 570)과 문턱 스위칭층(520, 530)이 직접 접속할 수도 있다.
이상으로 설명한 반도체 장치들은 낮은 오프 전류 특성을 가지므로, 이 반도체 장치들을 이용하여 도 6과 같은 크로스 포인트 구조를 구현하기가 용이하다.
도 6은 본 발명의 일 실시예에 따른 메모리 셀 어레이를 설명하기 위한 사시도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이는, 일 방향으로 연장하는 복수의 제1 배선(L1), 제1 배선(L1) 상에서 제1 배선(L1)과 교차하는 방향으로 연장하는 복수의 제2 배선(L2), 및 제1 배선(L1)과 제2 배선(L2)의 사이에서 이들의 교차점마다 배치되는 복수의 메모리 셀(MC)을 포함하는 크로스 포인트 어레이 구조를 가질 수 있다.
여기서, 복수의 메모리 셀(MC) 각각은 전술한 도 2a, 도 3c, 도 4c 및 도 5c 중 어느 하나의 반도체 장치를 포함할 수 있다. 특히, 도 5c의 반도체 장치를 포함하는 경우, 오프 전류가 가장 낮기 때문에, 크로스 포인트 어레이 구조에서 발생할 수 있는 누설 전류를 최소화할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 7 내지 도 11은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 제1 방향에서 서로 이격하도록 배열된 제1 전극과 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 개재되고, 가변 저항 특성 또는 문턱 스위칭 특성을 갖는 제1 물질층을 포함하고, 상기 제1 전극과 상기 제2 전극 중 적어도 하나는, 상기 제1 방향에서 서로 이격하도록 배열된 제1 서브 전극과 제2 서브 전극; 및 상기 제1 서브 전극과 상기 제2 서브 전극 사이에 개재되고, 동작 전류에서 오믹 거동(ohmic behavior)을 보여주는 얇은 두께를 갖는 제2 물질층을 포함할 수 있다, 이를 통해, 기억부(1010)의 동작 특성 및 신뢰성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 및 신뢰성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제1 방향에서 서로 이격하도록 배열된 제1 전극과 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 개재되고, 가변 저항 특성 또는 문턱 스위칭 특성을 갖는 제1 물질층을 포함하고, 상기 제1 전극과 상기 제2 전극 중 적어도 하나는, 상기 제1 방향에서 서로 이격하도록 배열된 제1 서브 전극과 제2 서브 전극; 및 상기 제1 서브 전극과 상기 제2 서브 전극 사이에 개재되고, 동작 전류에서 오믹 거동(ohmic behavior)을 보여주는 얇은 두께를 갖는 제2 물질층을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 동작 특성 및 신뢰성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 및 신뢰성이 향상될 수 있다.
도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Mersonal Digital Assistant), 휴대용 컴퓨터(Mortable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Mortable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 제1 방향에서 서로 이격하도록 배열된 제1 전극과 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 개재되고, 가변 저항 특성 또는 문턱 스위칭 특성을 갖는 제1 물질층을 포함하고, 상기 제1 전극과 상기 제2 전극 중 적어도 하나는, 상기 제1 방향에서 서로 이격하도록 배열된 제1 서브 전극과 제2 서브 전극; 및 상기 제1 서브 전극과 상기 제2 서브 전극 사이에 개재되고, 동작 전류에서 오믹 거동(ohmic behavior)을 보여주는 얇은 두께를 갖는 제2 물질층을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 동작 특성 및 신뢰성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 및 신뢰성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 제1 방향에서 서로 이격하도록 배열된 제1 전극과 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 개재되고, 가변 저항 특성 또는 문턱 스위칭 특성을 갖는 제1 물질층을 포함하고, 상기 제1 전극과 상기 제2 전극 중 적어도 하나는, 상기 제1 방향에서 서로 이격하도록 배열된 제1 서브 전극과 제2 서브 전극; 및 상기 제1 서브 전극과 상기 제2 서브 전극 사이에 개재되고, 동작 전류에서 오믹 거동(ohmic behavior)을 보여주는 얇은 두께를 갖는 제2 물질층을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 동작 특성 및 신뢰성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 및 신뢰성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 7의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 7의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 제1 방향에서 서로 이격하도록 배열된 제1 전극과 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 개재되고, 가변 저항 특성 또는 문턱 스위칭 특성을 갖는 제1 물질층을 포함하고, 상기 제1 전극과 상기 제2 전극 중 적어도 하나는, 상기 제1 방향에서 서로 이격하도록 배열된 제1 서브 전극과 제2 서브 전극; 및 상기 제1 서브 전극과 상기 제2 서브 전극 사이에 개재되고, 동작 전류에서 오믹 거동(ohmic behavior)을 보여주는 얇은 두께를 갖는 제2 물질층을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 동작 특성 및 신뢰성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 및 신뢰성이 향상될 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 11을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 제1 방향에서 서로 이격하도록 배열된 제1 전극과 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 개재되고, 가변 저항 특성 또는 문턱 스위칭 특성을 갖는 제1 물질층을 포함하고, 상기 제1 전극과 상기 제2 전극 중 적어도 하나는, 상기 제1 방향에서 서로 이격하도록 배열된 제1 서브 전극과 제2 서브 전극; 및 상기 제1 서브 전극과 상기 제2 서브 전극 사이에 개재되고, 동작 전류에서 오믹 거동(ohmic behavior)을 보여주는 얇은 두께를 갖는 제2 물질층을 포함할 수 있다. 이를 통해, 메모리(1410)의 동작 특성 및 신뢰성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 및 신뢰성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 제1 방향에서 서로 이격하도록 배열된 제1 전극과 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 개재되고, 가변 저항 특성 또는 문턱 스위칭 특성을 갖는 제1 물질층을 포함하고, 상기 제1 전극과 상기 제2 전극 중 적어도 하나는, 상기 제1 방향에서 서로 이격하도록 배열된 제1 서브 전극과 제2 서브 전극; 및 상기 제1 서브 전극과 상기 제2 서브 전극 사이에 개재되고, 동작 전류에서 오믹 거동(ohmic behavior)을 보여주는 얇은 두께를 갖는 제2 물질층을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 동작 특성 및 신뢰성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 및 신뢰성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
110: 제1 전극 110A: 제1 서브 전극
110B: 제2 물질층 110C: 제2 서브 전극
120: 제1 물질층 130: 제2 전극

Claims (22)

  1. 반도체 소자를 포함하는 전자 장치로서,
    상기 반도체 소자는,
    제1 방향에서 서로 이격하도록 배열된 제1 전극과 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 개재되고, 가변 저항 특성 또는 문턱 스위칭 특성을 갖는 제1 물질층을 포함하고,
    상기 제1 전극과 상기 제2 전극 중 적어도 하나는,
    상기 제1 방향에서 서로 이격하도록 배열된 제1 서브 전극과 제2 서브 전극; 및
    상기 제1 서브 전극과 상기 제2 서브 전극 사이에 개재되고, 동작 전류에서 오믹 거동(ohmic behavior)을 보여주는 두께를 갖는 제2 물질층을 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 제2 물질층은, 상기 동작 전류에서 브레이크 다운되지 않는
    전자 장치.
  3. 제1 항에 있어서,
    상기 제2 물질층은, 절연 물질 또는 반도체 물질로 형성되는
    전자 장치.
  4. 제1 항에 있어서,
    상기 제2 물질층은, HfO2층인
    전자 장치.
  5. 제4 항에 있어서,
    상기 HfO2층의 두께는 약 6Å인
    전자 장치.
  6. 제1 항에 있어서,
    상기 제1 물질층은, 도전성 경로의 생성 또는 소멸에 의해 저항이 변화하는
    전자 장치.
  7. 제1 항에 있어서,
    상기 제1 물질층은, 금속 산화물, 상변화 물질, 강유전 물질 및 강자성 물질 중 적어도 하나를 포함하는 단일막 구조 또는 다중막 구조를 갖는
    전자 장치.
  8. 제1 항에 있어서,
    상기 제1 물질층은, 다이오드, OTS(Ovonic Threshold Switching) 물질, MIEC(Mixed Ionic Electronic Conducting) 물질, MIT(Metal Insulator Transition) 물질 및 터널링 절연 물질 중 적어도 하나를 포함하는 단일막 구조 또는 다중막 구조를 갖는
    전자 장치.
  9. 제1 항에 있어서,
    상기 제1 물질층은, 상기 제1 방향으로 배열된 산소 부족형 금속 산화물층 및 산소 리치형 금속 산화물층의 적층 구조를 포함하는
    전자 장치.
  10. 제9 항에 있어서,
    상기 제1 전극은, 상기 제1 서브 전극, 상기 제2 물질층 및 상기 제2 서브 전극을 포함하고,
    상기 산소 리치형 금속 산화물층은, 상기 제1 전극과 인접한
    전자 장치.
  11. 제1 항에 있어서,
    상기 제1 물질층은, 상기 제1 방향으로 배열되는 복수의 막을 포함하고,
    상기 복수의 막 중 적어도 하나는 터널링 절연층인
    전자 장치.
  12. 제11 항에 있어서,
    상기 제1 전극은, 상기 제1 서브 전극, 상기 제2 물질층 및 상기 제2 서브 전극을 포함하고,
    상기 터널링 절연층은, 상기 제1 전극과 인접한
    전자 장치.
  13. 복수의 메모리 셀을 갖는 반도체 메모리를 포함하는 전자 장치로서,
    상기 복수의 메모리 셀 각각은,
    제1 방향에서 서로 이격하도록 배열된 제1 전극 및 제3 전극;
    상기 제1 전극과 상기 제3 전극 사이에 개재되는 가변 저항층; 및
    상기 가변 저항층과 상기 제3 전극 사이에 개재되는 문턱 스위칭층을 포함하고,
    상기 제1 전극 및 상기 제3 전극 중 적어도 하나는,
    상기 제1 방향에서 서로 이격하도록 배열된 제1 서브 전극과 제2 서브 전극; 및
    상기 제1 서브 전극과 상기 제2 서브 전극 사이에 개재되고, 동작 전류에서 오믹 거동을 보여주는 두께를 갖는 물질층을 포함하는
    전자 장치.
  14. 제13 항에 있어서,
    상기 복수의 메모리 셀 각각은,
    상기 가변 저항층과 상기 문턱 스위칭층 사이에 개재되는 제2 전극을 더 포함하는
    전자 장치.
  15. 제14 항에 있어서,
    상기 제2 전극은, 상기 제1 서브 전극, 상기 물질층 및 상기 제2 서브 전극을 포함하는
    전자 장치.
  16. 제13 항에 있어서,
    상기 물질층은, 절연 물질 또는 반도체 물질로 형성되는
    전자 장치.
  17. 제13 항에 있어서,
    상기 반도체 메모리는,
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 배선; 및
    상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장하는 제2 배선을 더 포함하고,
    상기 복수의 메모리 셀 각각은, 상기 제1 배선과 상기 제2 배선 사이의 각 교차점에 위치하는
    전자 장치.
  18. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  19. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  20. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  21. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  22. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
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