KR20160122885A

KR20160122885A - 전자장치

Info

Publication number: KR20160122885A
Application number: KR1020150052367A
Authority: KR
Inventors: 김치호; 윤성준; 김국천; 노승모
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2015-04-14
Filing date: 2015-04-14
Publication date: 2016-10-25
Also published as: US20160308113A1; US9520550B2

Abstract

전자장치가 제공된다. 본 발명의 실시예에 따른 전자장치는 반도체 메모리를 포함하는 전자장치로서, 상기 반도체 메모리는 가변저항소자를 포함하고, 상기 가변저항소자는, 제1전극층, 가변저항층 및 제2전극층이 순차적으로 적층된 가변저항패턴; 및 상기 가변저항패턴 측벽으로부터 이격되어 상기 가변저항패턴을 둘러싸고 상하로 이격된 다층의 도전구조물을 포함하는 스위칭 어시스트를 포함할 수 있다.

Description

전자장치{ELECTRONIC DEVICE}

본 특허 문헌은 메모리 회로 또는 장치와 전자장치에서의 이들의 응용에 관한 것이다.

최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.

본 발명의 실시예가 해결하려는 과제는 동작특성이 향상된 반도체 메모리를 포함하는 전자장치 및 그 제조방법을 제공하는 것이다.

상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치는 반도체 메모리를 포함하는 전자장치로서, 상기 반도체 메모리는 가변저항소자를 포함하고, 상기 가변저항소자는, 제1전극층, 가변저항층 및 제2전극층이 순차적으로 적층된 가변저항패턴; 및 상기 가변저항패턴 측벽으로부터 이격되어 상기 가변저항패턴을 둘러싸고 상하로 이격된 다층의 도전구조물을 포함하는 스위칭 어시스트를 포함할 수 있다.

상기 스위칭 어시스트의 일단은 상기 제1전극층 또는 상기 제2전극층에 전기적으로 연결될 수 있다. 상기 스위칭 어시스트는, 일측 끝단의 제1노드와 타측 끝단의 제2노드 사이에서 상기 다층의 도전구조물이 직렬로 연결된 단일 도전라인 형태를 가질 수 있다. 상기 스위칭 어시스트는 나선 형태를 가질 수 있다. 상기 스위칭 어시스트는, 상하로 이격된 복수의 링타입 도전층; 및 상기 복수의 링타입 도전층 사이를 전기적으로 연결하는 복수의 플러그를 포함할 수 있다. 상기 복수의 링타입 도전층 각각은 일단의 측면에 타단의 측면이 대향하여 이격되는 C자 형상을 가질 수 있다. 상기 복수의 플러그는 상하 지그재그 형태로 상기 복수의 링타입 도전층 사이를 연결할 수 있다. 상기 가변저항층은 두 자성체 사이에 터널배리어가 삽입된 자기터널접합을 포함할 수 있다.

상기 전자장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부 일 수 있다.

상기 전자장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부 일 수 있다.

상기 전자장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부 일 수 있다.

상기 전자장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부 일 수 있다.

상기 전자장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부 일 수 있다.

상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치는 제1전극층, 스토리지층, 터널배리어층, 레퍼런스층 및 제2전극층이 순차적으로 적층된 가변저항패턴; 및 상기 가변저항패턴 측벽으로부터 이격되어 상기 가변저항패턴을 둘러싸고 상하로 이격된 다층의 도전구조물로 구성된 스위칭 어시스트를 포함하는 가변저항소자를 포함하고, 상기 스위칭 어시스트는, 상하로 이격된 복수의 링타입 도전층; 및 상기 복수의 링타입 도전층 사이를 연결하는 복수의 플러그를 포함할 수 있다.

상기 스위칭 어시스트의 일단은 상기 제1전극층 또는 상기 제2전극층에 전기적으로 연결될 수 있다. 상기 스위칭 어시스트는, 일측 끝단의 제1노드와 타측 끝단의 제2노드 사이에서 상기 다층의 도전구조물이 직렬로 연결된 단일 도전라인 형태를 가질 수 있다. 상기 스위칭 어시스트는 나선 형태를 가질 수 있다. 상기 복수의 링타입 도전층 각각은 일단의 측면에 타단의 측면이 대향하여 이격되는 C자 형상을 가질 수 있다. 상기 복수의 플러그는 상하 지그재그 형태로 상기 복수의 링타입 도전층 사이를 연결할 수 있다. 상기 스위칭 어시스트는, 적어도 상기 스토리지층을 둘러싸는 형태를 갖거나, 또는 적어도 상기 레퍼런스층을 둘러싸는 형태를 가질 수 있다. 상기 복수의 링타입 도전층 각각은, 모두 동일한 직경을 갖거나, 또는 상기 스토리지층을 둘러싸는 하나 이상의 링타입 도전층의 직경이 상기 레퍼런스층을 둘러싸는 하나 이상의 링타입 도전층의 직경보다 작을 수 있다. 상기 복수의 링타입 도전층 각각은, 모두 동일한 두께를 갖거나, 또는 상기 스토리지층을 둘러싸는 하나 이상의 링타입 도전층의 두께가 상기 레퍼런스층을 둘러싸는 하나 이상의 링타입 도전층의 두께보다 클 수 있다. 상기 복수의 링타입 도전층 각각은, 모두 동일한 상하 간격을 갖거나, 또는 상기 스토리지층을 둘러싸는 복수의 링타입 도전층 상하 간격이 상기 레퍼런스층을 둘러싸는 복수의 링타입 도전층 상하 간격보다 작을 수 있다. 상기 복수의 링타입 도전층은, 상기 가변저항패턴을 통과하는 전류방향과 직교하거나, 또는 상기 전류방향과 기울기를 가질 수 있다. 상기 전류방향을 기준으로 상기 복수의 링타입 도전층은 15° 내지 75° 범위의 기울기를 가질 수 있다. 상기 레퍼런스층 및 상기 스토리지층은 자성체를 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치는 서로 교차하는 복수의 제1도전라인 및 복수의 제2도전라인; 및 상기 복수의 제1도전라인과 상기 복수의 제2도전라인 사이에 연결되고 선택소자와 가변저항소자가 직렬로 연결된 메모리셀을 포함하고, 상기 가변저항소자는, 제1전극층, 스토리지층, 터널배리어층, 레퍼런스층 및 제2전극층이 순차적으로 적층된 가변저항패턴; 및 상기 가변저항패턴 측벽으로부터 이격되어 상기 가변저항패턴을 둘러싸고 상하로 이격된 다층의 도전구조물로 구성된 스위칭 어시스트를 포함하며, 상기 가변저항소자와 상기 선택소자는 상기 스위칭 어시스트를 통해 전기적으로 연결될 수 있다.

상기 스위칭 어시스트에서의 전류는 상기 레퍼런스층에서 상기 스토리지층 방향으로 흐를 수 있다. 상기 제1전극층에 인접한 상기 스위칭 어시스트는 상기 제1전극층에 연결될 수 있고, 상기 제2전극층에 인접한 상기 스위칭 어시스트는 상기 선택소자에 연결될 수 있다.

상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 스위칭 어시스트를 구비함으로써, 가변저항소자가 서로 다른 저항상태 사이를 스위칭하는데 필요한 구동전류를 감소킬 수 있다.

도 1 및 도 2는 본 발명의 제1실시예에 따른 반도체 메모리의 가변저항소자를 간락히 도시한 도면.
도 3은 제2실시예에 따른 반도체 메모리의 가변저항소자를 간략히 도시한 도면.
도 4 내지 도 9는 본 발명의 제1실시예에 따른 반도체 메모리의 가변저항소자에 대한 변형예를 도시한 도면.
도 10은 본 발명의 실시예에 따른 반도체 메모리의 등가회로도를 간략히 도시한 도면.
도 11은 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도.
도 12는 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도.
도 13은 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도.
도 14는 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도.
도 15는 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도.

이하에서는, 첨부된 도면을 참조하여 다양한 실시예이 상세히 설명된다.

도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1층이 제2층 상에 있거나 또는 기판상에 있는 경우, 제1층이 제2층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1층과 제2층 사이 또는 제1층과 기판 사이에 존재하는 경우도 나타낼 수 있다.

후술하는 본 발명의 실시예는 동작특성이 향상된 반도체 메모리를 포함하는 전자장치에 관한 것이다. 여기서, 동작특성이 향상된 반도체 메모리는 논리정보의 기록 및 소거에 소요되는 구동전류(또는 스위칭전류)가 감소된 것을 의미할 수 있다. 즉, 본 발명의 실시예는 저전류 구동이 가능한 반도체 메모리를 포함하는 전자장치에 관한 것이다.

실시예에 따른 반도체 메모리는 스토리지소자(storage element)로 가변저항소자(variable resistance element)를 사용하는 경우를 예시하여 설명하기로 한다. 참고로, 가변저항소자는 자신에게 인가되는 바이어스 예컨대, 전류 또는 전압에 응답하여 서로 다른 저항상태 사이를 스위칭할 수 있는 소자를 의미한다. 가변저항소자는 정보의 저장 및 소거가 저항특성의 변화에 의해 이루어지는 저항성 메모리에 사용되는 가변 저항 물질(variable resistance material)을 포함할 수 있다. 가변 저항 물질은 RRAM, PRAM, FRAM, MRAM, STTRAM 등에 이용되는 다양한 물질을 포함할 수 있다. 예컨대, 가변 저항 물질은 강자성 물질, 전이금속산화 절연물, 페로브스카이트계 물질을 포함한 금속산화 절연물, 칼코게나이드(chalcogenide)계 물질을 포함한 상변화 절연물, 강유전 절연물 등을 포함할 수 있다. 이하, 본 발명의 실시예에서는 가변저항소자로 두 자성체 사이에 터널배리어가 삽입된 자기터널접합(Magnetic Tunnel Junction, MTJ)을 예시하여 설명하기로 한다.

본 발명의 실시예에 따라 자기터널접합을 구비한 반도체 메모리 예컨대, STTMRAM(Spin transfer torque magnetic RAM)은 자성체의 자화 방향을 반전시키기 위해 높은 구동전류(또는 스위칭전류)를 필요로한다. 특히, 자기터널접합의 자성체가 수직 자화를 갖는 수직형 자기터널접합(Perpendicular MTJ)는 사이즈 감소에 따른 열적 안정성 확보를 위해 큰 자기 이방성을 갖는 자성체를 사용하기 때문에 자화 방향을 반전시키기 위해 더 높은 구동전류를 필요로한다. 아울러, 인접한 자성체 사이의 간섭에 의해 자기장 쉬프트가 발생하게 되면, 이상적인 형태보다 더 많은 구동전류를 필요로하게 된다. 즉, 자기터널접합을 구비한 반도체 메모리의 동작특성을 향상시키기 위해서는 자기터널접합의 서로 다른 저항상태 사이를 스위칭하는데 필요한 구동전류를 감소시키야만 한다.

이를 위해, 본 발명의 실시예에서는 자기터널접합의 측벽으로부터 이격되어 자기터널접합을 둘러싸는 스위칭 어시스트를 포함하는 가변저항소자를 구비할 수 있다. 스위칭 어시스트는 자기터널접합 주변에 합성자장을 형성하는 방법으로 낮은 구동전류에서 자기터널접합의 자화 방향을 반전시킬 수 있다. 이는, STT-MRAM에서 자화 방향을 반전시키는 CIMS(Current-Induced Magnetization Switching) 방식에 추가로 기존 Conventional MRAM에서 자화 방향을 반전시키는 FIMS(Field-Induced Magnetization Switching) 방식을 접목시킨 형태라 할 수 있다. 이를 통해, 자기터널접합을 스위칭하는데 필요한 구동전류를 감소시킬 수 있다. 아울러, 인접한 자성체 사이의 간섭을 방지하여 자기장 쉬프트를 방지함에 따라 구동전류를 더욱더 감소시킬 수 있다.

도 1 및 도 2는 본 발명의 제1실시예에 따른 반도체 메모리의 가변저항소자를 간락히 도시한 도면, 도 3은 제2실시예에 따른 반도체 메모리의 가변저항소자를 간략히 도시한 도면이다. 구체적으로, 도 1 및 도 3은 사시도이고, 도 2는 도 1로부터 스위칭 어시스트만을 분리하여 도시한 사시도이다.

도 1 및 도 2에 도시된 바와 같이, 제1실시예에 따른 반도체 메모리의 가변저항소자(100)는 제1전극층(110), 가변저항층 및 제2전극층(120)이 순차적으로 적층된 가변저항패턴(160) 및 가변저항패턴(160)의 측벽으로부터 소정 간격 이격되어 가변저항패턴(160)을 둘러싸고 상하로 이격된 다층의 도전구조물을 포함하는 스위칭 어시스트(200)를 포함할 수 있다.

가변저항층은 제1전극층(110) 상의 스토리지층(130), 스토리지층(130) 상의 터널배리어층(140) 및 터널배리어층(140) 상의 레퍼런스층(150)을 포함할 수 있다. 레퍼런스층(150) 상에 제2전극층(120)이 위치할 수 있다. 스토리지층(130) 및 레퍼런스층(150)은 자성체를 포함할 수 있다. 즉, 가변저항패턴(160)은 자기터널접합(MTJ)일 수 있다. 구체적으로, 레퍼런스층(150)은 자화 방향이 고정된 고정층(pinned layer)으로 작용할 수 있고, 스토리지층(130)은 자화 방향이 변화되는 자유층(free layer)으로 작용할 수 있다. 스토리지층(130) 및 레퍼런스층(150)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함하는 단일막 또는 다중막일 수 있다. 터널배리어층(140)은 전하(예컨대, 전자)가 터널링되어 자유층의 자화 방향을 변화시키는 역할을 수행한다. 터널배리어층(140)은 절연물질을 포함할 수 있다. 구체적으로, 터널배리어층(140)은 MgO, MgON, Al₂O₃, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함하는 단일층 또는 다중층일 수 있다.

스위칭 어시스트(200)는 합성자장을 형성하여 가변저항패턴(160) 예컨대, 자기터널접합이 서로 다른 저항상태 사이를 스위칭에 필요한 구동전류(또는 스위칭전류)를 감소시키는 역할을 수행한다. 일정한 방향으로 자기력이 작용하는 합성자장의 형성을 위해 스위칭 어시스트(200)는 가변저항패턴(160)을 둘러싸고 어느 한 방향 예컨대, 레퍼런스층(150)에서 스토리지층(130) 방향으로 전류가 흐르는 단일 도전라인과 같은 형태를 가질 수 있다. 따라서, 스위칭 어시스트(200)는 일측 끝단인 제1노드(230)와 타측 끝단인 제2노드(240)를 포함할 수 있다. 상하로 이격된 다층의 도전구조물은 제1노드(230)와 제2노드(240) 사이에서 직렬로 연결될 수 있다. 그리고, 제1노드(230) 또는 제2노드(240)는 가변저항패턴(160)의 제1전극층(110) 또는 제2전극층(120)에 전기적으로 연결될 수 있다. 스위칭 어시스트(200)와 가변저항소자(100) 사이의 전기적 연결관계에 대해서는 후술하기로 한다(도 10 참조).

스위칭 어시스트(200)는 상하로 이격된 복수의 링타입 도전층(210) 및 복수의 링타입 도전층(210) 사이를 전기적으로 연결하는 복수의 플러그(220)를 포함할 수 있다. 따라서, 복수의 링타입 도전층(210) 및 복수의 플러그(220)를 포함하는 스위칭 어시스트(200)는 이상적으로 도 3에 도시된 제2실시예와 같이 나선 형태를 가질 수 있다.

복수의 링타입 도전층(210) 각각은 오픈부(211)를 갖는 불연속적인 형상일 수 있다. 구체적으로, 복수의 링타입 도전층(210) 각각은 일단의 측면과 타단의 측면이 대향하여 이격되는 C자 형상을 가질 수 있다.

복수의 플러그(220)는 스위칭 어시스트(200)가 어느 한 방향으로 전류가 흐르는 단일 도전라인과 같이 작용하도록 상하로 이격된 복수의 링타입 도전층(210) 사이를 전기적으로 연결할 수 있다. 따라서, 복수의 플러그(220)는 복수의 링타입 도전층(210) 각각에 흐르는 전류의 방향이 서로 동일하도록 복수의 링타입 도전층(210) 사이를 연결할 수 있다. 예를 들어, 도 2에서와 같이 제1도전층(210A) 내지 제5도전층(210E)이 상하로 이격되어 배치된 경우를 참조하면, N번째 도전층(예컨대, 제1도전층(210A))과 그 상부에 위치하는 N+1번째 도전층(예컨대, 제2도전층(210B)) 사이를 연결하는 플러그(예컨대, 제1플러그(220A))는 N번째 도전층의 일측 끝단과 N+1번째 도전층의 타측 끝단을 연결할 수 있다.

상술한 가변저항소자(100)는 가변저항패턴(160)을 둘러싸는 스위칭 어시스트(200)를 구비함으로써, 가변저항소자(100)를 스위칭하는데 필요한 구동전류를 감소시킬 수 있다.

이하에서는, 제1실시예에 따른 가변저항소자(100)에 대한 변형예들에 대하여 도 4 내지 도 9를 참조하여 상세히 설명하기로 한다. 참고로, 설명의 편의를 위해 제1실시예를 예시하여 설명하나, 후술하는 변형예들은 본 발명의 제2실시예에 따른 가변저항소자(100')에도 적용할 수 있다.

도 4 내지 도 9는 본 발명의 제1실시예에 따른 반도체 메모리의 가변저항소자에 대한 변형예를 도시한 도면이다.

먼저, 제1실시예에서의 스위칭 어시스트(200)는 가변저항패턴(160) 즉, 스토리지층(130) 및 레퍼런스층(150)을 모두 둘러싸는 형태이다. 제1실시예의 변형예로서, 도 4에 도시된 바와 같이, 스위칭 어시스트(200)는 적어도 스토리지층(130)을 둘러싸는 형태를 가질 수 있다. 또는, 도 5에 도시된 바와 같이, 스위칭 어시스트(200)는 적어도 레퍼런스층(150)을 둘러싸는 형태를 가질 수도 있다. 여기서, 스토리지층(130)을 둘러싸는 스위칭 어시스트(200)는 스토리지층(130)의 자화 반전을 용이하게 하여 가변저항소자(100)의 구동전류를 감소시킬 수 있다. 그리고, 레퍼런스층(150)을 둘러싸는 스위칭 어시스트(200)는 레퍼런스층(150)의 자기장에 기인한 간섭현상 즉, 자기장 쉬프트를 억제하여 가변저항소자(100)의 구동전류를 감소시킬 수 있다.

다음으로, 제1실시예에서의 스위칭 어시스트(200)는 가변저항패턴(160)을 둘러싸는 복수의 링타입 도전층(210) 각각의 직경이 서로 동일하다. 제1실시예의 변형예로서, 도 6에 도시된 바와 같이, 스위칭 어시스트(200)는 가변저항패턴(160)을 둘러싸는 복수의 링타입 도전층(210) 각각의 직경이 서로 상이할 수 있다. 예를 들어, 제1전극층(110)에서 제2전극층(120)방향으로 직경이 점차 증가하거나, 또는 그 반대일 수도 있다. 또는, 스토리지층(130)을 둘러싸는 복수의 링타입 도전층(210) 각각의 직경(이하, 제1직경)과 레퍼런스층(150)을 둘러싸는 복수의 링타입 도전층(210) 각각의 직경(이하, 제2직경)은 동일하되, 제1직경의 크기가 제2직경의 크기보다 작거나, 또는 그 반대일 수도 있다. 일례로, 스토리지층(130)의 자화 반전을 용이하게 하여 가변저항소자(100)의 구동전류를 감소시키기 위해 스위칭 어시스트(200)는 스토리지층(130)을 둘러싸는 하나 이상의 링타입 도전층(210) 직경이 레퍼런스층(150)을 둘러싸는 하나 이상의 링타입 도전층(210) 직경보다 작을 수 있다.

다음으로, 제1실시예에서의 스위칭 어시스트(200)는 가변저항패턴(160)을 둘러싸는 복수의 링타입 도전층(210) 각각의 두께가 서로 동일하다. 제1실시예의 변형예로서, 도 7에 도시된 바와 같이, 스위칭 어시스트(200)는 가변저항패턴(160)을 둘러싸는 복수의 링타입 도전층(210) 각각의 두께가 서로 상이할 수 있다. 예를 들어, 제2전극층(120)에서 제1전극층(110)방향으로 두께가 점차 증가하거나, 또는 그 반대일 수도 있다. 또는, 스토리지층(130)을 둘러싸는 복수의 링타입 도전층(210) 각각의 두께(이하, 제1두께)와 레퍼런스층(150)을 둘러싸는 복수의 링타입 도전층(210) 각각의 두께(이하, 제2두께)는 동일하되, 제1두께의 크기가 제2두께의 크기보다 크거나, 또는 그 반대일 수도 있다. 일례로, 스토리지층(130)의 자화 반전을 용이하게 하여 가변저항소자(100)의 구동전류를 감소시키기 위해 스위칭 어시스트(200)는 스토리지층(130)을 둘러싸는 하나 이상의 링타입 도전층(210) 두께가 레퍼런스층(150)을 둘러싸는 하나 이상의 링타입 도전층(210) 두께보다 클 수 있다.

다음으로, 제1실시예에서의 스위칭 어시스트(200)는 가변저항패턴(160)을 둘러싸는 복수의 링타입 도전층(210) 각각의 상하 간격이 서로 동일하다. 제1실시예의 변형예로서, 도 8에 도시된 바와 같이, 스위칭 어시스트(200)는 가변저항패턴(160)을 둘러싸는 복수의 링타입 도전층(210) 각각의 상하 간격이 서로 상이할 수 있다. 예를 들어, 제1전극층(110)에서 제2전극층(120) 방향으로 상하 간격이 점차 증가하거나, 또는 그 반대일 수도 있다. 또는, 스토리지층(130)을 둘러싸는 복수의 링타입 도전층(210) 각각의 상하 간격(이하, 제1간격)과 레퍼런스층(150)을 둘러싸는 복수의 링타입 도전층(210) 각각의 상하 간격(이하, 제2간격)은 동일하되, 제1간격의 크기가 제2간격의 크기보다 작거나, 또는 그 반대일 수도 있다. 일례로, 스토리지층(130)의 자화 반전을 용이하게 하여 가변저항소자(100)의 구동전류를 감소시키기 위해 스위칭 어시스트(200)는 스토리지층(130)을 둘러싸는 복수의 링타입 도전층(210) 사이의 상하 간격이 레퍼런스층(150)을 둘러싸는 복수의 링타입 도전층(210) 사이의 상하 간격보다 작을 수 있다.

다음으로, 제1실시예에서의 스위칭 어시스트(200)는 가변저항패턴(160)을 둘러싸는 복수의 링타입 도전층(210)이 가변저항패턴(160)을 통과하는 전류방향과 직교하도록 배치된다. 제1실시예의 변형예로서, 도 9에 도시된 바와 같이, 스위칭 어시스트(200)는 가변저항패턴(160)을 둘러싸는 복수의 링타입 도전층(210)은 가변저항패턴(160)을 통과하는 전류방향을 기준으로 소정의 기울기를 갖도록 배치될 수 있다. 이때, 기울기는 가변저항패턴(160)을 통과하는 전류방향을 기준으로 15° 내지 75°범위일 수 있다. 참고로, 이상적으로 자화 방향의 반전에 필요한 자기력은 전류방향의 수평 또는 직각일 때보다 45° 기울기를 갖는 경우 가장 작다.

상술한 바와 같이, 제1실시예에 따른 스위칭 어시스트(200)를 포함한 가변저항소자(100)는 다양한 변형이 가능하며, 각각의 변형예들은 상호간 조합이 가능하다. 예를 들어, 스위칭 어시스트(200)에서 상하로 이격된 복수의 링타입 도전층(210) 각각은 서로 다른 직경 및 서로 다른 상하 간격을 가질 수 있다. 이를 통해 가변저항소자(100)의 구동전류를 보다 효과적으로 감소시킬 수 있다.

도 10은 본 발명의 실시예에 따른 반도체 메모리의 등가회로도를 간략히 도시한 것이다.

도 1 및 도 10에 도시된 바와 같이, 실시예에 따른 반도체 메모리는 크로스포인트 셀 어레이 구조를 가질 수 있다. 구체적으로, 서로 교차하는 복수의 제1도전라인(310) 및 복수의 제2도전라인(320), 이들의 교차점에 위치하는 메모리 셀을 포함할 수 있다. 메모리 셀은 스위칭 어시스트(200)를 포함한 가변저항소자(100)와 선택소자(330)가 직렬로 연결된 형태일 수 있다. 여기서, 가변저항소자(100)와 선택소자(330)는 스위칭 어시스트(200)를 통해 전기적으로 연결될 수 있다.

가변저항패턴(160)의 제1전극층(110)에 인접한 스위칭 어시스트(200)의 제1노드(230)는 가변저항소자(100) 또는 선택소자(330)에 전기적으로 연결될 수 있으며, 가변저항패턴(160)의 제2전극층(120)에 인접한 제2노드(240)는 선택소자(330) 또는 가변저항소자(100)에 전기적으로 연결될 수 있다. 여기서, 제1노드(230) 및 제2노드(240)의 연결관계는 가변저항패턴(160)의 적층구조에 따라 조절할 수 있다. 이는, 구동전류를 감소시키기 위해 레퍼런스층(150)에서 스토리지층(130) 방향으로 스위칭 어시스트(200)에 전류를 흘려주어야 하기 때문이다. 참고로, 스위칭 어시스트(200)를 흐르는 전류의 방향은 가장 큰 구동전류가 필요한 경우 즉, 자화 방향이 평행한 상태(즉, 저저항상태)에서 자화 방향이 반 평행한 상태(즉, 고저항상태)로 스위칭할 때의 전류 방향이다.

예를 들어, 가변저항패턴(160)이 제1전극층(110), 스토리지층(130), 터널배리어층(140), 레퍼런스층(150) 및 제2전극층(120)이 순차적으로 적층된 경우에 스위칭 어시스트(200)의 제1노드(230)는 가변저항패턴(160)의 제1전극층(110)에 연결될 수 있고, 스위칭 어시스트(200)의 제2노드(240)는 선택소자(330)에 연결될 수 있다. 반면에, 가변저항패턴(160)이 제1전극층(110), 레퍼런스층(150), 터널배리어층(140), 스토리지층(130) 및 제2전극층(120)이 순차적으로 적층된 경우에 스위칭 어시스트(200)의 제1노드(230)는 선택소자(330)에 연결될 수 있고, 스위칭 어시스트(200)의 제2노드(240)는 가변저항패턴(160)의 제1전극층(110)에 연결될 수 있다.

선택소자(330)로는 가변저항소자(100)로의 전류 또는 전압의 공급 여부를 제어할 수 있는 모든 소자 예컨대, 다이오드(Diode), MIT(Metal Insulator Transition), 트랜지스터(Transistor) 등을 적용할 수 있다. 선택소자(330)는 제2도전라인(320)과 전기적으로 연결될 수 있다.

상술한 반도체 메모리는 스위칭 어시스트(200)를 구비한 가변저항소자(100)를 구비함으로써, 가변저항소자(100)를 스위칭하는데 필요한 구동전류를 감소시킬 수 있다. 따라서, 동작특성이 향상된 반도체 메모리를 제공할 수 있다.

상술한 실시예에 따른 반도체 메모리는 다양한 전자장치 또는 시스템에 이용될 수 있다. 도 11 내지 도 15는 상술한 실시예에 따른 가변저항소자를 포함하는 반도체 메모리를 이용하여 구현할 수 있는 전자장치 또는 시스템의 몇몇 예시들을 나타낸 것이다.

도 11은 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.

도 11을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.

기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.

기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 가변저항소자 및 가변저항소자를 포함하는 메모리 소자를 포함할 수 있다. 가변저항소자는 제1전극층, 가변저항층 및 제2전극층이 순차적으로 적층된 가변저항패턴 및 가변저항패턴 측벽으로부터 이격되어 가변저항패턴을 둘러싸고 상하로 이격된 다층의 도전구조물을 포함하는 스위칭 어시스트를 포함할 수 있다. 스위칭 어시스트는 일측 끝단의 제1노드와 타측 끝단의 제2노드 사이에서 다층의 도전구조물이 직렬로 연결된 단일 도전라인 형태를 가질 수 있다. 상술한 스위칭 어시스트를 구비함으로써, 가변저항소자가 서로 다른 저항상태 사이를 스위칭하는데 필요한 구동전류를 감소시켜 장치의 동작특성을 향상시킬 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 마이크로프로세서(1000)의 신뢰성 향상이 가능하다.

연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.

제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.

도 12는 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.

도 12를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.

본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.

기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 가변저항소자 및 가변저항소자를 포함하는 메모리 소자를 포함할 수 있다. 가변저항소자는 제1전극층, 가변저항층 및 제2전극층이 순차적으로 적층된 가변저항패턴 및 가변저항패턴 측벽으로부터 이격되어 가변저항패턴을 둘러싸고 상하로 이격된 다층의 도전구조물을 포함하는 스위칭 어시스트를 포함할 수 있다. 스위칭 어시스트는 일측 끝단의 제1노드와 타측 끝단의 제2노드 사이에서 다층의 도전구조물이 직렬로 연결된 단일 도전라인 형태를 가질 수 있다. 상술한 스위칭 어시스트를 구비함으로써, 가변저항소자가 서로 다른 저항상태 사이를 스위칭하는데 필요한 구동전류를 감소시켜 장치의 동작특성을 향상시킬 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 프로세서(1100)의 신뢰성 향상이 가능하다.

도 12에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.

버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.

본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.

본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.

여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.

통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.

미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.

도 13은 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.

도 13을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.

프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.

주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 가변저항소자 및 가변저항소자를 포함하는 메모리 소자를 포함할 수 있다. 가변저항소자는 제1전극층, 가변저항층 및 제2전극층이 순차적으로 적층된 가변저항패턴 및 가변저항패턴 측벽으로부터 이격되어 가변저항패턴을 둘러싸고 상하로 이격된 다층의 도전구조물을 포함하는 스위칭 어시스트를 포함할 수 있다. 스위칭 어시스트는 일측 끝단의 제1노드와 타측 끝단의 제2노드 사이에서 다층의 도전구조물이 직렬로 연결된 단일 도전라인 형태를 가질 수 있다. 상술한 스위칭 어시스트를 구비함으로써, 가변저항소자가 서로 다른 저항상태 사이를 스위칭하는데 필요한 구동전류를 감소시켜 장치의 동작특성을 향상시킬 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 신뢰성 향상이 가능하다.

또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.

보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 가변저항소자 및 가변저항소자를 포함하는 메모리 소자를 포함할 수 있다. 가변저항소자는 제1전극층, 가변저항층 및 제2전극층이 순차적으로 적층된 가변저항패턴 및 가변저항패턴 측벽으로부터 이격되어 가변저항패턴을 둘러싸고 상하로 이격된 다층의 도전구조물을 포함하는 스위칭 어시스트를 포함할 수 있다. 스위칭 어시스트는 일측 끝단의 제1노드와 타측 끝단의 제2노드 사이에서 다층의 도전구조물이 직렬로 연결된 단일 도전라인 형태를 가질 수 있다. 상술한 스위칭 어시스트를 구비함으로써, 가변저항소자가 서로 다른 저항상태 사이를 스위칭하는데 필요한 구동전류를 감소시켜 장치의 동작특성을 향상시킬 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 신뢰성 향상이 가능하다.

또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 14의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 14의 1300 참조)들을 포함할 수 있다.

인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

도 14는 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.

도 14를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.

저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.

인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 가변저항소자 및 가변저항소자를 포함하는 메모리 소자를 포함할 수 있다. 가변저항소자는 제1전극층, 가변저항층 및 제2전극층이 순차적으로 적층된 가변저항패턴 및 가변저항패턴 측벽으로부터 이격되어 가변저항패턴을 둘러싸고 상하로 이격된 다층의 도전구조물을 포함하는 스위칭 어시스트를 포함할 수 있다. 스위칭 어시스트는 일측 끝단의 제1노드와 타측 끝단의 제2노드 사이에서 다층의 도전구조물이 직렬로 연결된 단일 도전라인 형태를 가질 수 있다. 상술한 스위칭 어시스트를 구비함으로써, 가변저항소자가 서로 다른 저항상태 사이를 스위칭하는데 필요한 구동전류를 감소시켜 장치의 동작특성을 향상시킬 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 신뢰성 향상이 가능하다.

도 15는 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.

도 15는 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.

데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 가변저항소자 및 가변저항소자를 포함하는 메모리 소자를 포함할 수 있다. 가변저항소자는 제1전극층, 가변저항층 및 제2전극층이 순차적으로 적층된 가변저항패턴 및 가변저항패턴 측벽으로부터 이격되어 가변저항패턴을 둘러싸고 상하로 이격된 다층의 도전구조물을 포함하는 스위칭 어시스트를 포함할 수 있다. 스위칭 어시스트는 일측 끝단의 제1노드와 타측 끝단의 제2노드 사이에서 다층의 도전구조물이 직렬로 연결된 단일 도전라인 형태를 가질 수 있다. 상술한 스위칭 어시스트를 구비함으로써, 가변저항소자가 서로 다른 저항상태 사이를 스위칭하는데 필요한 구동전류를 감소시켜 장치의 동작특성을 향상시킬 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 신뢰성 향상이 가능하다.

더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.

인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 가변저항소자 및 가변저항소자를 포함하는 메모리 소자를 포함할 수 있다. 가변저항소자는 제1전극층, 가변저항층 및 제2전극층이 순차적으로 적층된 가변저항패턴 및 가변저항패턴 측벽으로부터 이격되어 가변저항패턴을 둘러싸고 상하로 이격된 다층의 도전구조물을 포함하는 스위칭 어시스트를 포함할 수 있다. 스위칭 어시스트는 일측 끝단의 제1노드와 타측 끝단의 제2노드 사이에서 다층의 도전구조물이 직렬로 연결된 단일 도전라인 형태를 가질 수 있다. 상술한 스위칭 어시스트를 구비함으로써, 가변저항소자가 서로 다른 저항상태 사이를 스위칭하는데 필요한 구동전류를 감소시켜 장치의 동작특성을 향상시킬 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 신뢰성 향상이 가능하다.

더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.

100 : 가변저항소자 110 : 제1전극층
120 : 제2전극층 130 : 스토리지층
140 : 터널배리어층 150 : 레퍼런스층
160 : 가변저항패턴 200 : 스위칭 어시스트
210 : 링타입 도전층 211 : 오픈부
220 : 플러그 230 : 제1노드
240 : 제2노드 310 : 제1도전라인
320 : 제2도전라인 330 : 선택소자

Claims

반도체 메모리를 포함하는 전자장치로서,
상기 반도체 메모리는 가변저항소자를 포함하고,
상기 가변저항소자는,
제1전극층, 가변저항층 및 제2전극층이 순차적으로 적층된 가변저항패턴; 및
상기 가변저항패턴 측벽으로부터 이격되어 상기 가변저항패턴을 둘러싸고 상하로 이격된 다층의 도전구조물을 포함하는 스위칭 어시스트
를 포함하는 전자장치.
제1항에 있어서,
상기 스위칭 어시스트의 일단은 상기 제1전극층 또는 상기 제2전극층에 전기적으로 연결되는 전자장치.
제1항에 있어서,
상기 스위칭 어시스트는,
일측 끝단의 제1노드와 타측 끝단의 제2노드 사이에서 상기 다층의 도전구조물이 직렬로 연결된 단일 도전라인 형태를 갖는 전자장치.
제3항에 있어서,
상기 스위칭 어시스트는 나선 형태를 갖는 전자장치.
제1항에 있어서,
상기 스위칭 어시스트는,
상하로 이격된 복수의 링타입 도전층; 및
상기 복수의 링타입 도전층 사이를 전기적으로 연결하는 복수의 플러그
를 포함하는 전자장치.
제5항에 있어서,
상기 복수의 링타입 도전층 각각은 일단의 측면에 타단의 측면이 대향하여 이격되는 C자 형상을 갖는 전자장치.
제5항에 있어서,
상기 복수의 플러그는 각각의 상기 복수의 링타입 도전층에 흐르는 전류의 방향이 서로 동일하도록 상기 복수의 링타입 도전층 사이를 연결하는 전자장치.
제1항에 있어서,
상기 가변저항층은 두 자성체 사이에 터널배리어가 삽입된 자기터널접합을 포함하는 전자장치.
제1항에 있어서,
상기 전자장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인 전자장치.
제1항에 있어서,
상기 전자장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인 전자장치.
제1항에 있어서,
상기 전자장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인 전자장치.
제1항에 있어서,
상기 전자장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인 전자장치.
제1항에 있어서,
상기 전자장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인 전자장치.
제1전극층, 스토리지층, 터널배리어층, 레퍼런스층 및 제2전극층이 순차적으로 적층된 가변저항패턴; 및
상기 가변저항패턴 측벽으로부터 이격되어 상기 가변저항패턴을 둘러싸고 상하로 이격된 다층의 도전구조물로 구성된 스위칭 어시스트를 포함하는 가변저항소자를 포함하고,
상기 스위칭 어시스트는,
상하로 이격된 복수의 링타입 도전층; 및
상기 복수의 링타입 도전층 사이를 연결하는 복수의 플러그
를 포함하는 전자장치.
제14항에 있어서,
상기 스위칭 어시스트의 일단은 상기 제1전극층 또는 상기 제2전극층에 전기적으로 연결되는 전자장치.
제14항에 있어서,
상기 스위칭 어시스트는,
일측 끝단의 제1노드와 타측 끝단의 제2노드 사이에서 상기 다층의 도전구조물이 직렬로 연결된 단일 도전라인 형태를 갖는 전자장치.
제16항에 있어서,
상기 스위칭 어시스트는 나선 형태를 갖는 전자장치.
제14항에 있어서,
상기 복수의 링타입 도전층 각각은 일단의 측면에 타단의 측면이 대향하여 이격되는 C자 형상을 갖는 전자장치.
제14항에 있어서,
상기 복수의 플러그는 각각의 상기 복수의 링타입 도전층에 흐르는 전류의 방향이 서로 동일하도록 상기 복수의 링타입 도전층 사이를 연결하는 전자장치.
제14항에 있어서,
상기 스위칭 어시스트는, 적어도 상기 스토리지층을 둘러싸는 형태를 갖거나, 또는 적어도 상기 레퍼런스층을 둘러싸는 형태를 갖는 전자장치.
제14항에 있어서,
상기 복수의 링타입 도전층 각각은,
모두 동일한 직경을 갖거나, 또는 상기 스토리지층을 둘러싸는 하나 이상의 링타입 도전층의 직경이 상기 레퍼런스층을 둘러싸는 하나 이상의 링타입 도전층의 직경보다 작은 전자장치.
제14항에 있어서,
상기 복수의 링타입 도전층 각각은,
모두 동일한 두께를 갖거나, 또는 상기 스토리지층을 둘러싸는 하나 이상의 링타입 도전층의 두께가 상기 레퍼런스층을 둘러싸는 하나 이상의 링타입 도전층의 두께보다 큰 전자장치.
제14항에 있어서,
상기 복수의 링타입 도전층 각각은,
모두 동일한 상하 간격을 갖거나, 또는 상기 스토리지층을 둘러싸는 복수의 링타입 도전층 상하 간격이 상기 레퍼런스층을 둘러싸는 복수의 링타입 도전층 상하 간격보다 작은 전자장치.
제14항에 있어서,
상기 복수의 링타입 도전층은,
상기 가변저항패턴을 통과하는 전류방향과 직교하거나, 또는 상기 전류방향과 기울기를 갖는 전자장치.
제24항에 있어서,
상기 전류방향을 기준으로 상기 복수의 링타입 도전층은 15° 내지 75° 범위의 기울기를 갖는 전자장치.
제14항에 있어서,
상기 스토리지층 및 상기 레퍼런스층은 자성체를 포함하는 전자장치.
서로 교차하는 복수의 제1도전라인 및 복수의 제2도전라인; 및
상기 복수의 제1도전라인과 상기 복수의 제2도전라인 사이에 연결되고 선택소자와 가변저항소자가 직렬로 연결된 메모리셀을 포함하고,
상기 가변저항소자는,
제1전극층, 스토리지층, 터널배리어층, 레퍼런스층 및 제2전극층이 순차적으로 적층된 가변저항패턴; 및
상기 가변저항패턴 측벽으로부터 이격되어 상기 가변저항패턴을 둘러싸고 상하로 이격된 다층의 도전구조물로 구성된 스위칭 어시스트를 포함하며,
상기 가변저항소자와 상기 선택소자는 상기 스위칭 어시스트를 통해 전기적으로 연결되는 전자장치.
제27항에 있어서,
상기 스위칭 어시스트에서의 전류는 상기 레퍼런스층에서 상기 스토리지층 방향으로 흐르는 전자장치.
제28항에 있어서,
상기 제1전극층에 인접한 상기 스위칭 어시스트는 상기 제1전극층에 연결되고, 상기 제2전극층에 인접한 상기 스위칭 어시스트는 상기 선택소자에 연결되는 전자장치.