JP4518049B2 - 記憶装置 - Google Patents
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Description
本発明は、磁性体の磁化状態を情報として記憶する記憶層と、磁化の向きが固定された磁化固定層とから成り、電流を流すことにより記憶層の磁化の向きを変化させる記憶素子を備えた記憶装置に係わり、不揮発メモリに適用して好適なものである。
情報通信機器、特に携帯端末等の個人用小型機器の飛躍的な普及に伴い、これを構成するメモリやロジック等の素子に対して、高集積化、高速化、低電力化等、一層の高性能化が要請されている。
特に、不揮発性メモリは、機器の高機能化に必要不可欠な部品と考えられている。
特に、不揮発性メモリは、機器の高機能化に必要不可欠な部品と考えられている。
不揮発性メモリとしては、半導体フラッシュメモリやＦｅＲＡＭ(強誘電体不揮発メモリ)等が実用化されており、さらなる高性能化に向けての活発な研究開発が行われている。
最近、磁性体を利用した新しい不揮発メモリとして、トンネル磁気抵抗効果を利用したＭＲＡＭ（Magnetic Random Access Memory ）の開発進捗が著しく、注目を集めている（例えば、非特許文献１参照）。
このＭＲＡＭは、情報の記録を行う微小な記憶素子を規則的に配置し、その各々にアクセスできるように、配線例えばワード線及びビット線を設けた構造を有している。
それぞれの磁気メモリ素子は、情報を強磁性体の磁化の向きとして記録させる記憶層を有して構成される。
それぞれの磁気メモリ素子は、情報を強磁性体の磁化の向きとして記録させる記憶層を有して構成される。
そして、磁気メモリ素子の構成としては、上述の記憶層と、トンネル絶縁膜（非磁性スペーサ膜）と、磁化の向きが固定された磁化固定層とから成る、いわゆる磁気トンネル接合（Magnetic Tunnel Junction：ＭＴＪ）を用いた構造が採用されている。磁化固定層の磁化の向きは、例えば反強磁性層を設けることにより固定することができる。
このような構造においては、記憶層の磁化の向きと磁化固定層の磁化の向きとのなす角度に応じて、トンネル絶縁膜を流れるトンネル電流に対する抵抗値が変化する、いわゆるトンネル磁気抵抗効果を生じるため、このトンネル磁気抵抗効果を利用して、情報の書き込み（記録）を行うことができる。この抵抗値の大きさは、記憶層の磁化の向きと磁化固定層の磁化の向きとが反平行であるときに最大値をとり、平行であるときに最小値をとる。
このように構成した磁気メモリ素子において、磁気メモリ素子への情報の書き込み（記録）は、ワード線及びビット線の両方に電流を流すことにより発生する合成電流磁界により、磁気メモリ素子の記憶層の磁化の向きを制御することにより行うことができる。一般的には、このときの磁化の向き（磁化状態）の違いを、「０」情報と「１」情報とにそれぞれ対応させて記憶させる。
そして、記憶素子に情報の記録（書き込み）を行う方法には、アステロイド特性を利用した方法（例えば、特許文献１参照）とスイッチング特性を利用した方法（例えば、特許文献２参照）がある。
一方、記録された情報の読み出しは、トランジスタ等の素子を用いてメモリセルの選択を行い、磁気メモリ素子のトンネル磁気抵抗効果を利用して、記憶層の磁化の向きの違いを電圧信号の差として検出することにより、記録された情報を検知することができる。
そして、記憶素子に情報の記録（書き込み）を行う方法には、アステロイド特性を利用した方法（例えば、特許文献１参照）とスイッチング特性を利用した方法（例えば、特許文献２参照）がある。
一方、記録された情報の読み出しは、トランジスタ等の素子を用いてメモリセルの選択を行い、磁気メモリ素子のトンネル磁気抵抗効果を利用して、記憶層の磁化の向きの違いを電圧信号の差として検出することにより、記録された情報を検知することができる。
このＭＲＡＭを他の不揮発メモリと比較した場合、最大の特長は、強磁性体から成る記憶層の磁化の向きを反転させることにより、「０」情報と「１」情報とを書き換えるため、高速かつほぼ無限(＞１０１５回)の書き換えが可能であることである。
しかしながら、ＭＲＡＭにおいては、記録された情報を書き換えるために、比較的大きい電流磁界を発生させる必要があり、アドレス配線にある程度大きい（例えば数ｍＡ〜数十ｍＡ）電流を流さなければならない。そのため消費電力が大きくなる。
また、ＭＲＡＭにおいては、書き込み用のアドレス配線と読み出し用のアドレス配線をそれぞれ必要とするため、構造的にメモリセルの微細化が困難であった。
さらに、素子の微細化に従って、アドレス配線も細くなり、充分な電流を流すことが難しくなる問題や、保磁力が大きくなるため必要となる電流磁界が増大して、消費電力が増えてしまう問題等を、生じることになる。
従って、素子の微細化が困難であった。
さらに、素子の微細化に従って、アドレス配線も細くなり、充分な電流を流すことが難しくなる問題や、保磁力が大きくなるため必要となる電流磁界が増大して、消費電力が増えてしまう問題等を、生じることになる。
従って、素子の微細化が困難であった。
そこで、この問題を解決するための一つの方法として、電流磁界によらないで記録を行う構成が研究されており、なかでも、より少ない電流で磁化反転が可能な構成として、スピントランスファによる磁化反転を利用する構成のメモリが注目されている（例えば、特許文献３参照）。
スピントランスファによる磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである（例えば、特許文献４参照）。
即ち、磁化の向きが固定された磁性層（磁化固定層）を通過したスピン偏極電子が、磁化の向きが固定されない他の磁性層（磁化自由層）に進入する際に、この磁性層の磁化にトルクを与えるという現象である。そして、ある閾値以上の電流を流せば、磁性層（磁化自由層）の磁化の向きを反転させることができる。
スピントランスファによる磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである（例えば、特許文献４参照）。
即ち、磁化の向きが固定された磁性層（磁化固定層）を通過したスピン偏極電子が、磁化の向きが固定されない他の磁性層（磁化自由層）に進入する際に、この磁性層の磁化にトルクを与えるという現象である。そして、ある閾値以上の電流を流せば、磁性層（磁化自由層）の磁化の向きを反転させることができる。
例えば、磁化固定層と磁化自由層とを有する、巨大磁気抵抗効果素子（ＧＭＲ素子）や磁気トンネル接合素子（ＭＴＪ素子）に対して、その膜面に垂直な方向に電流を流すことにより、これらの素子の少なくとも一部の磁性層の磁化の向きを反転させることができる。
これにより、磁化固定層と磁化自由層（記憶層）とを有する記憶素子を構成し、記憶素子に流す電流の極性を変えることにより、記憶層の磁化の向きを反転させ、「０」情報と「１」情報との書き換えを行う。
記録された情報の読み出しは、磁化固定層と磁化自由層（記憶層）との間にトンネル絶縁層を設けた構成とすることにより、ＭＲＡＭと同様にトンネル磁気抵抗効果を利用することができる。
記録された情報の読み出しは、磁化固定層と磁化自由層（記憶層）との間にトンネル絶縁層を設けた構成とすることにより、ＭＲＡＭと同様にトンネル磁気抵抗効果を利用することができる。
そして、スピントランスファによる磁化反転は、素子が微細化されても、電流を増やさずに磁化反転を実現することができる利点を有している。
磁化反転のために記憶素子に流す電流の絶対値は、例えば０．１μｍ程度のスケールの記憶素子で１ｍＡ以下であり、しかも記憶素子の体積に比例して減少するため、スケーリング上有利である。
磁化反転のために記憶素子に流す電流の絶対値は、例えば０．１μｍ程度のスケールの記憶素子で１ｍＡ以下であり、しかも記憶素子の体積に比例して減少するため、スケーリング上有利である。
しかも、ＭＲＡＭで必要であった記録用ワード線が不要となるため、メモリセルの構成が単純になるという利点もある。
以下、スピントランスファを利用した記憶素子をＳｐＲＡＭ(Spin transfer Random Access Memory)と呼び、スピントランスファを引き起こすスピン偏極電子流をスピン注入電流(Spin injection current)と呼ぶことにする。
高速かつ書換え回数がほぼ無限大であるというＭＲＡＭの利点を保ったまま、低消費電力化、大容量化を可能とした不揮発メモリとして、ＳｐＲＡＭには大きな期待が寄せられている。
ここで、従来のスピントランスファを使用するメモリ（ＳｐＲＡＭ）のメモリセルの模式的断面図を図８に示す。
メモリセルに記録された情報を読み出すために、メモリセルを電気的に選択するためには、ダイオードまたはＭＯＳトランジスタ等を用いることができるが、図８に示すメモリセルはＭＯＳトランジスタを用いている。
メモリセルに記録された情報を読み出すために、メモリセルを電気的に選択するためには、ダイオードまたはＭＯＳトランジスタ等を用いることができるが、図８に示すメモリセルはＭＯＳトランジスタを用いている。
まず、ＳｐＲＡＭのメモリセルを構成する記憶素子１０１の構成を説明する。
第１の磁化固定層１１２及び第２の磁化固定層１１４は、非磁性層１１３を介して配置されていることにより、反強磁性結合している。さらに、第１の磁化固定層１１２は、反強磁性層１１１と接して配置されており、これらの層間に働く交換相互作用によって、強い一方向の磁気異方性を有する。そして、これら４層１１１，１１２，１１３，１１４により固定層１０２が構成される。即ち、固定層１０２は、２層の磁性層（第１の磁化固定層１１２及び第２の磁化固定層１１４）を有している。
強磁性層１１６は、その磁化Ｍ１の向きが比較的容易に回転するように構成されており、この強磁性層１１６によって記憶層（磁化自由層）１０３が構成される。
第２の磁化固定層１１４と強磁性層１１６との間、即ち固定層１０２と記憶層（磁化自由層）１０３との間には、トンネル絶縁層１１５が形成されている。このトンネル絶縁層１１５は、上下の磁性層１１６及び１１４の磁気的結合を切ると共に、トンネル電流を流す役割を担う。これにより、磁性層の磁化の向きが固定された固定層１０２と、トンネル絶縁層１１５と、磁化の向きを変化させることが可能な記憶層（磁化自由層）１０３とにより、ＴＭＲ（トンネル磁気抵抗効果）素子が構成されている。
そして、上述の各層１１１〜１１６と、下地膜１１０及びトップコート層１１７により、ＴＭＲ素子から成る記憶素子１０１が構成されている。
第１の磁化固定層１１２及び第２の磁化固定層１１４は、非磁性層１１３を介して配置されていることにより、反強磁性結合している。さらに、第１の磁化固定層１１２は、反強磁性層１１１と接して配置されており、これらの層間に働く交換相互作用によって、強い一方向の磁気異方性を有する。そして、これら４層１１１，１１２，１１３，１１４により固定層１０２が構成される。即ち、固定層１０２は、２層の磁性層（第１の磁化固定層１１２及び第２の磁化固定層１１４）を有している。
強磁性層１１６は、その磁化Ｍ１の向きが比較的容易に回転するように構成されており、この強磁性層１１６によって記憶層（磁化自由層）１０３が構成される。
第２の磁化固定層１１４と強磁性層１１６との間、即ち固定層１０２と記憶層（磁化自由層）１０３との間には、トンネル絶縁層１１５が形成されている。このトンネル絶縁層１１５は、上下の磁性層１１６及び１１４の磁気的結合を切ると共に、トンネル電流を流す役割を担う。これにより、磁性層の磁化の向きが固定された固定層１０２と、トンネル絶縁層１１５と、磁化の向きを変化させることが可能な記憶層（磁化自由層）１０３とにより、ＴＭＲ（トンネル磁気抵抗効果）素子が構成されている。
そして、上述の各層１１１〜１１６と、下地膜１１０及びトップコート層１１７により、ＴＭＲ素子から成る記憶素子１０１が構成されている。
また、シリコン基板１２０中に選択用ＭＯＳトランジスタ１２１が形成され、この選択用ＭＯＳトランジスタ１２１の一方の拡散層１２３上に接続プラグ１０７が形成されている。この接続プラグ１０７上に、記憶素子１０１の下地膜１１０が接続されている。選択用ＭＯＳトランジスタ１２１のもう一方の拡散層１２２は、図示しないが、接続プラグを介してセンス線に接続されている。選択用ＭＯＳトランジスタのゲート１０６は、選択信号線と接続されている。
記憶素子１０１のトップコート層１１７は、その上のビット線（ＢＬ）１０５に接続されている。
記憶素子１０１のトップコート層１１７は、その上のビット線（ＢＬ）１０５に接続されている。
定常状態において、非磁性層１１３を介した強い反強磁性結合により、第１の磁化固定層１１２の磁化Ｍ１１と第２の磁化固定層１１４の磁化Ｍ１２は、ほぼ完全な反平行状態にある。
通常、第１の磁化固定層１１２と第２の磁化固定層１１４とは、飽和磁化膜厚積が等しい構成とされるため、磁極磁界の漏洩成分は無視できるくらい小さい。
通常、第１の磁化固定層１１２と第２の磁化固定層１１４とは、飽和磁化膜厚積が等しい構成とされるため、磁極磁界の漏洩成分は無視できるくらい小さい。
そして、トンネル絶縁層１１５を挟む、記憶層１０３の強磁性層１１６の磁化Ｍ１の向きと、固定層１０２の第２の磁化固定層１１４の磁化Ｍ１２の向きとが、平行状態にあるか反平行状態にあるかによって、これらの層１１４，１１５，１１６から成るＴＭＲ素子の抵抗値が変化する。２つの磁化Ｍ１，Ｍ１２が平行状態では抵抗値が低くなり、反平行状態では抵抗値が高くなる。ＴＭＲ素子（１１４，１１５，１１６）の抵抗値が変化すると、記憶素子１０１全体の抵抗値も変化する。このことを利用して、情報を記録することや、記録した情報を読み出すことができる。即ち、例えば、抵抗値が低い状態を「０」情報に割り当て、抵抗値が高い状態を「１」情報に割り当てることにより、２値（１ビット）の情報を記録することができる。
メモリセルの情報を書き換えたり、メモリセルに記録した情報を読み出したりするためには、スピン注入電流Ｉｚを流す必要がある。このスピン注入電流Ｉｚは、記憶素子１０１及び拡散層１２３及びビット線１０５を通過する。
メモリセルの情報を書き換えたり、メモリセルに記録した情報を読み出したりするためには、スピン注入電流Ｉｚを流す必要がある。このスピン注入電流Ｉｚは、記憶素子１０１及び拡散層１２３及びビット線１０５を通過する。
このスピン注入電流Ｉｚの極性を変えることにより、記憶素子１０１を流れるスピン注入電流Ｉｚを、上向きから下向きに、或いは下向きから上向きに、変えることができる。
これにより、記憶素子１０１の記憶層１０３の磁化Ｍ１の向きを変化させて、メモリセルの情報を書き換えることができる。
これにより、記憶素子１０１の記憶層１０３の磁化Ｍ１の向きを変化させて、メモリセルの情報を書き換えることができる。
ところで、記憶素子の記憶層の磁化の向きを反転させるために、記憶素子にスピン注入電流を流すだけでなく、記憶素子の他にバイアス電流磁界を印加するＳｐＲＡＭの構成が提案されている（特許文献５参照）。
具体的には、例えば図８に示す構成において、ビット線１０５を通じて記憶素子１０１にスピン注入電流Ｉｚを流すと共に、ビット線１０５を流れる電流（スピン注入電流Ｉｚに等しい）により発生したバイアス電流磁界Ｈｘ（図示せず）を、記憶素子１０１の記憶層１０３に印加する。
これにより、記憶層１０３の磁化Ｍ１の向きを、効率良く変化させることが可能になる。
具体的には、例えば図８に示す構成において、ビット線１０５を通じて記憶素子１０１にスピン注入電流Ｉｚを流すと共に、ビット線１０５を流れる電流（スピン注入電流Ｉｚに等しい）により発生したバイアス電流磁界Ｈｘ（図示せず）を、記憶素子１０１の記憶層１０３に印加する。
これにより、記憶層１０３の磁化Ｍ１の向きを、効率良く変化させることが可能になる。
以下、スピン注入電流Ｉｚを縦軸にして、バイアス電流磁界Ｈｘを横軸にして、メモリセルの状態を表現した状態図を、ｐｈａｓｅ ｄｉａｇｒａｍと呼ぶ。なお、スピン注入電流Ｉｚや、バイアス電流磁界Ｈｘを発生させるバイアス電流を、パルス電流とする場合には、パルス電流の波高値を用いてｐｈａｓｅ ｄｉａｇｒａｍを作製する。
ＳｐＲＡＭのｐｈａｓｅ ｄｉａｇｒａｍを測定する装置の一例を、図９に示す。図９に示す装置は、バイアス電流磁界Ｈｘを発生させために、ビット線の代わりにヘルムホルツコイル７２を用いており、ヘルムホルツコイル７２を流れるバイアス電流Ｉｂは外部電源７１から独立に供給される。
スピン注入電流Ｉｚは、メモリセルと接続されたビット線１０５を介して、別の駆動回路から流入又は流出する。
スピン注入電流Ｉｚ及びバイアス電流磁界Ｈｘの作用により、記憶層１０３の強磁性層１１６の磁化Ｍ１の向きを変えることができる。
図９の装置を用いれば、スピン注入電流Ｉｚとバイアス電流磁界Ｈｘの大きさと位相を任意に設定して、ｐｈａｓｅ ｄｉａｇｒａｍを測定することができる。
スピン注入電流Ｉｚは、メモリセルと接続されたビット線１０５を介して、別の駆動回路から流入又は流出する。
スピン注入電流Ｉｚ及びバイアス電流磁界Ｈｘの作用により、記憶層１０３の強磁性層１１６の磁化Ｍ１の向きを変えることができる。
図９の装置を用いれば、スピン注入電流Ｉｚとバイアス電流磁界Ｈｘの大きさと位相を任意に設定して、ｐｈａｓｅ ｄｉａｇｒａｍを測定することができる。
J.Nahas et al.,IEEE/ISSCC 2004 VisulasSupplement,p.22
特開平１０−１１６４９０公報
米国特許出願公開第２００３／００７２１７４号明細書
米国特許第５６９５８６４号明細書
特開２００３−１７７８２号公報
特開２００５−２７７１４７号公報
上述したように、従来提案されているＳｐＲＡＭにおいては、スピン注入電流Ｉｚの極性を変えることにより、メモリセルの情報の書き換えを行っているが、スピントランスファを利用した磁化反転現象に内在する不安定性によって、スピン注入電流の極性のみでは、必ずしも磁化反転の結果（反転する、或いは反転しない）を決定できない場合もある。
このような場合には、磁化反転を確実に行うために、補助的なバイアス磁界が必要となる。
このような場合には、磁化反転を確実に行うために、補助的なバイアス磁界が必要となる。
しかしながら、前記特許文献５において提案されているような、同一のビット線を用いてスピン注入電流Ｉｚとバイアス電流磁界Ｈｘとを発生させる構成では、スピン注入電流Ｉｚ及びバイアス電流磁界Ｈｘについて、大きさや位相を独立して設定することができない。例えば、スピン注入電流とバイアス電流のそれぞれの大きさを独立して任意に調整したり、スピン注入電流のタイミングとバイアス磁界印加のタイミングや極性とをそれぞれ独立して調整したりすることは、不可能である。
このため、前記特許文献５において提案されている構成を含めた従来のＳｐＲＡＭにおいては、メモリセルの情報を書き換える際の条件が制約されることになり、例えば、消費電力を最小限にすると共に高速に書き換えを行うように、条件を最適化することが困難である。
また、メモリセルの情報を書き換える際の条件が制約されることにより、上述した、スピントランスファを利用した磁化反転現象に内在する不安定性を充分に解消することができないこともあり得る。
このため、前記特許文献５において提案されている構成を含めた従来のＳｐＲＡＭにおいては、メモリセルの情報を書き換える際の条件が制約されることになり、例えば、消費電力を最小限にすると共に高速に書き換えを行うように、条件を最適化することが困難である。
また、メモリセルの情報を書き換える際の条件が制約されることにより、上述した、スピントランスファを利用した磁化反転現象に内在する不安定性を充分に解消することができないこともあり得る。
ここで、前記特許文献５において提案されている構成を、図８に示したメモリセルに適用した場合における、スピン注入電流Ｉｚのパルス電流と、バイアス電流磁界を発生させるバイアス電流Ｉｂのパルス電流との、各時間変化（タイミング）を、図１０Ａに示す。
図１０Ａにおいては、説明を簡単にするため、スピン注入電流Ｉｚとバイアス電流Ｉｂを共に矩形パルスとしている。初期状態をｔ０とし、スピン注入電流Ｉｚとバイアス電流Ｉｂの立ち上がり時間をそれぞれｔ１及びｔ２とし、スピン注入電流Ｉｚとバイアス電流Ｉｂの立ち下がり時間をそれぞれｔ３及びｔ４とし、終了状態を観測する時間をｔ５とする。
それぞれのパルスの持続時間は、スピン注入電流Ｉｚはｔ３−ｔ１、バイアス電流Ｉｂはｔ４−ｔ２である。スピン注入電流Ｉｚはｔ１以前ではオフ状態であり、ｔ１においてオン状態となり、ｔ３においてオフ状態となる。
この場合には、ビット線１０５を流れる電流の一部をスピン注入電流Ｉｚとして、その他をバイアス電流磁界Ｈｘ発生用のバイアス電流Ｉｂとするので、スピン注入電流Ｉｚとバイアス電流Ｉｂとを同一駆動電源からビット線１０５に供給するため、両者を異なるタイミングで印加することは不可能である。
従って、スピン注入電流Ｉｚのパルスの立ち上がり９１の時刻ｔ１と、バイアス電流Ｉｂのパルスの立ち上がり９２の時刻ｔ２とは、必ず同時刻となる。
図１０Ａにおいては、説明を簡単にするため、スピン注入電流Ｉｚとバイアス電流Ｉｂを共に矩形パルスとしている。初期状態をｔ０とし、スピン注入電流Ｉｚとバイアス電流Ｉｂの立ち上がり時間をそれぞれｔ１及びｔ２とし、スピン注入電流Ｉｚとバイアス電流Ｉｂの立ち下がり時間をそれぞれｔ３及びｔ４とし、終了状態を観測する時間をｔ５とする。
それぞれのパルスの持続時間は、スピン注入電流Ｉｚはｔ３−ｔ１、バイアス電流Ｉｂはｔ４−ｔ２である。スピン注入電流Ｉｚはｔ１以前ではオフ状態であり、ｔ１においてオン状態となり、ｔ３においてオフ状態となる。
この場合には、ビット線１０５を流れる電流の一部をスピン注入電流Ｉｚとして、その他をバイアス電流磁界Ｈｘ発生用のバイアス電流Ｉｂとするので、スピン注入電流Ｉｚとバイアス電流Ｉｂとを同一駆動電源からビット線１０５に供給するため、両者を異なるタイミングで印加することは不可能である。
従って、スピン注入電流Ｉｚのパルスの立ち上がり９１の時刻ｔ１と、バイアス電流Ｉｂのパルスの立ち上がり９２の時刻ｔ２とは、必ず同時刻となる。
次に、従来のＳｐＲＡＭの構成における、記憶素子１０１の電気抵抗の時間変化の例を、図１０Ｂ及び図１０Ｃに示す。図１０Ｂ及び図１０Ｃのそれぞれ２つの曲線は、磁化の向きの反転の閾値を超える正負のスピン注入電流Ｉｚ（＋２．５ｍＡ及び−２．５ｍＡ）に対応している。ただし、スピン注入電流Ｉｚのパルスの持続時間（図１０Ａのｔ３−ｔ１）は５ｎｓ（ナノ秒）、バイアス電流Ｉｂのパルス波高値は零としている。また、図１０のｔ５−ｔ１＝１０ｎｍとした。
図１０Ｂは、初期抵抗が低抵抗状態(０状態)から開始されて、正常に磁化の向きを反転できた例を示している。
図１０Ｂにおいて、スピン注入電流Ｉｚの波高値が−２．５ｍＡとなる条件下で初期状態（低抵抗状態）から反転した高抵抗状態をとることができ、スピン注入電流Ｉｚの波高値が＋２．５ｍＡとなる条件下では、初期状態そのままの低抵抗状態となる。
図１０Ｂにおいて、スピン注入電流Ｉｚの波高値が−２．５ｍＡとなる条件下で初期状態（低抵抗状態）から反転した高抵抗状態をとることができ、スピン注入電流Ｉｚの波高値が＋２．５ｍＡとなる条件下では、初期状態そのままの低抵抗状態となる。
一方、図１０Ｃは、初期抵抗が高抵抗状態（１状態）から開始されて、正常に磁化の向きを反転できなかった例を示す。
図１０Ｃにおいて、スピン注入電流Ｉｚの波高値が＋２．５ｍＡとなる条件下で一時的に初期状態から反転した低抵抗状態になるが、５ｎｓ経過してスピン注入電流Ｉｚがオフになると、元の高抵抗状態に戻ってしまい、スピン注入電流Ｉｚの波高値が−２．５ｍＡとなる条件下では初期状態そのままの高抵抗状態となる。
図１０Ｃのような初期抵抗が高抵抗から開始されたスイッチングが正常に反転できない現象は、スピン注入電流Ｉｚのパルス持続時間が短すぎて、記憶層（磁化自由層）３の磁化Ｍ１が平行状態に至らない場合や、磁化の向きが変化するスイッチング過程のどこかで磁化自由層３の一部に逆磁区ができたり、本来回転してはならない固定層２の磁化Ｍ１１或いはＭ１２が巨大なスピントルクによってわずかに揺動したりした場合に観測される。
スピントルクは、スピン注入電流Ｉｚ自身が形成する渦状の電流磁界に沿って増大する傾向があるため、スピン注入電流Ｉｚ自身が形成する渦状の電流磁界に抗するパターンの逆磁区が磁化自由層３に形成される。
図１０Ｃにおいて、スピン注入電流Ｉｚの波高値が＋２．５ｍＡとなる条件下で一時的に初期状態から反転した低抵抗状態になるが、５ｎｓ経過してスピン注入電流Ｉｚがオフになると、元の高抵抗状態に戻ってしまい、スピン注入電流Ｉｚの波高値が−２．５ｍＡとなる条件下では初期状態そのままの高抵抗状態となる。
図１０Ｃのような初期抵抗が高抵抗から開始されたスイッチングが正常に反転できない現象は、スピン注入電流Ｉｚのパルス持続時間が短すぎて、記憶層（磁化自由層）３の磁化Ｍ１が平行状態に至らない場合や、磁化の向きが変化するスイッチング過程のどこかで磁化自由層３の一部に逆磁区ができたり、本来回転してはならない固定層２の磁化Ｍ１１或いはＭ１２が巨大なスピントルクによってわずかに揺動したりした場合に観測される。
スピントルクは、スピン注入電流Ｉｚ自身が形成する渦状の電流磁界に沿って増大する傾向があるため、スピン注入電流Ｉｚ自身が形成する渦状の電流磁界に抗するパターンの逆磁区が磁化自由層３に形成される。
ＳｐＲＡＭは、スピントルクを利用して、記憶層の磁化の向きを反転させるために必要となる電流（反転閾値電流）を低減させることのできる優れたメモリであり、スピントルクの大きさは素子サイズに反比例して増加する静磁界に起因するトルクですら簡単に上回るほど巨大である。
このため、ＳｐＲＡＭは、素子サイズが小さいほど反転閾値電流の点で有利になるという特徴を持つ一方で、大きすぎるスピントルクが、スピントランスファ磁化反転現象に内在する不安定性を招来することがある。この不安定性によって、図１０Ｃに示したように、スピン注入電流の極性のみでは磁化の向きを反転できない現象が観測される。
このため、ＳｐＲＡＭは、素子サイズが小さいほど反転閾値電流の点で有利になるという特徴を持つ一方で、大きすぎるスピントルクが、スピントランスファ磁化反転現象に内在する不安定性を招来することがある。この不安定性によって、図１０Ｃに示したように、スピン注入電流の極性のみでは磁化の向きを反転できない現象が観測される。
次に、上述の現象とｐｈａｓｅ ｄｉａｇｒａｍとの関係を説明する。
一般的なｐｈａｓｅ ｄｉａｇｒａｍは、ヒステリシス領域８０と、初期磁化状態に関わらずメモリセルを０状態（低抵抗状態）にする領域８１と、初期磁化状態に関わらずメモリセルを１状態（高抵抗状態）にする領域８２と、前述した３領域が混在した不安定動作領域８３とを含む。
ＳｐＲＡＭが現実的な余裕（動作マージン）を有するメモリとして機能するためには、３つの領域（ヒステリシス領域８０、０状態の領域８１、及び１状態の領域８２）が充分に広く独立して存在している必要がある。
図１０Ｃで示したような、スピン注入電流Ｉｚの極性のみでは正常に磁化反転できないという現象は、ｐｈａｓｅ ｄｉａｇｒａｍ上では、０状態の領域８１又は１状態の領域８２に、複数の状態が混在した不安定動作領域８３が浸食したものとして現れる。
一般的なｐｈａｓｅ ｄｉａｇｒａｍは、ヒステリシス領域８０と、初期磁化状態に関わらずメモリセルを０状態（低抵抗状態）にする領域８１と、初期磁化状態に関わらずメモリセルを１状態（高抵抗状態）にする領域８２と、前述した３領域が混在した不安定動作領域８３とを含む。
ＳｐＲＡＭが現実的な余裕（動作マージン）を有するメモリとして機能するためには、３つの領域（ヒステリシス領域８０、０状態の領域８１、及び１状態の領域８２）が充分に広く独立して存在している必要がある。
図１０Ｃで示したような、スピン注入電流Ｉｚの極性のみでは正常に磁化反転できないという現象は、ｐｈａｓｅ ｄｉａｇｒａｍ上では、０状態の領域８１又は１状態の領域８２に、複数の状態が混在した不安定動作領域８３が浸食したものとして現れる。
ここで、従来のＳｐＲＡＭにおいて、スピン注入電流Ｉｚ及びバイアス電流Ｉｂの電流パルスの持続時間を５ｎｓとして、測定したｐｈａｓｅ ｄｉａｇｒａｍの一例を、図１１に示す。
この図１１に示すｐｈａｓｅ ｄｉａｇｒａｍは、スピン注入電流Ｉｚのパルス波高値を縦軸に、バイアス電流磁界Ｈｘのパルス波高値を横軸にして、スイッチング終了状態（例えば図１０Ａのｔ５）におけるメモリセルの状態を示した状態図である。
この図１１に示すｐｈａｓｅ ｄｉａｇｒａｍは、スピン注入電流Ｉｚのパルス波高値を縦軸に、バイアス電流磁界Ｈｘのパルス波高値を横軸にして、スイッチング終了状態（例えば図１０Ａのｔ５）におけるメモリセルの状態を示した状態図である。
図１１に示すように、図中右上（第一象限）及び左下（第三象限）では、３つの状態８０，８１，８２が混在した不安定動作領域８３が現れている。
ただし、図１１において、０領域８１が第二象限、１領域８２が第四象限、不安定動作領域８３が第一象限及び第三象限に現れているが、これは必ずしも普遍的な特徴というわけではない。スピン注入電流Ｉｚの向き、固定層２の磁化Ｍ１１及び磁化Ｍ１２の向きの定義の仕方によっては、図１１とは異なる象限に、０領域８１、１領域８２、及び不安定動作領域８３が現れる。
図１１に示すｐｈａｓｅ ｄｉａｇｒａｍのように、不安定動作領域８３が現れる場合には、この不安定動作領域８３にかからないように、磁化反転の動作を行う際のスピン注入電流Ｉｚ及びバイアス電流Ｉｂを設定する必要がある。
しかし、同一のビット線にこれらの電流Ｉｚ，Ｉｂを流す構成では、不安定動作領域８３にかからないように電流を設定することが困難になることがある。
ただし、図１１において、０領域８１が第二象限、１領域８２が第四象限、不安定動作領域８３が第一象限及び第三象限に現れているが、これは必ずしも普遍的な特徴というわけではない。スピン注入電流Ｉｚの向き、固定層２の磁化Ｍ１１及び磁化Ｍ１２の向きの定義の仕方によっては、図１１とは異なる象限に、０領域８１、１領域８２、及び不安定動作領域８３が現れる。
図１１に示すｐｈａｓｅ ｄｉａｇｒａｍのように、不安定動作領域８３が現れる場合には、この不安定動作領域８３にかからないように、磁化反転の動作を行う際のスピン注入電流Ｉｚ及びバイアス電流Ｉｂを設定する必要がある。
しかし、同一のビット線にこれらの電流Ｉｚ，Ｉｂを流す構成では、不安定動作領域８３にかからないように電流を設定することが困難になることがある。
従って、不安定動作領域８３にかからないように条件を設定することが可能で、記憶層の磁化の向きを安定かつ確実に反転させることができ、情報の記録を安定して行うことが求められる。
上述した問題の解決のために、本発明においては、情報の記録を安定して行うことができ、高い信頼性を有する記憶装置を提供するものである。
本発明の記憶装置は、情報を磁性体の磁化状態により保持する記憶層と、この記憶層に対して非磁性層を介して、磁化の向きが固定された磁化固定層とを有し、積層方向に電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われる記憶素子と、この記憶素子の積層方向に流す電流を供給する第１の配線と、記憶素子に電流磁界を印加するための電流を供給する第２の配線とを備え、第１の配線と第２の配線とが略平行に配置され、第１の配線及び第２の配線を囲むように高透磁率の磁性体が配置され、この磁性体の端部から電流磁界が記憶素子に印加され、情報の記録が行われる際には、第１の配線に第１のパルス電流が供給されると共に第２の配線に第２のパルス電流が供給され、第１のパルス電流の立ち下りから少なくとも１０ピコ秒が経過した後に、第２のパルス電流が立ち下がるものである。
上述の本発明の記憶装置の構成によれば、情報を磁性体の磁化状態により保持する記憶層と、この記憶層に対して非磁性層を介して、磁化の向きが固定された磁化固定層とを有し、積層方向に電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われる記憶素子と、この記憶素子の積層方向に流す電流を供給する第１の配線と、記憶素子に電流磁界を印加するための電流を供給する第２の配線とを備えているので、第１の配線によって記憶素子の積層方向に電流を流すことにより、いわゆるスピントランスファにより記憶層の磁化状態（磁化の向き）を変化させて、情報の記録を行うことができる。
また、記憶素子に電流磁界を印加するための電流を供給する第２の配線を備えていることにより、この第２の配線に電流を供給して電流磁界を記憶素子に印加して、記憶素子の記憶層の磁化の向きを磁界の作用によりずらすことが可能になる。これにより、記憶層の磁化の向きを変化させて情報の記録を行う動作を、容易に行うことができる。
そして、第２の配線が、記憶素子の積層方向に流す電流を供給する第１の配線とは別に設けられているので、第２の配線に流す電流により発生する電流磁界と、第１の配線に流す電流とを、それぞれ独立して設定することが可能になる。
そして、第２の配線が、記憶素子の積層方向に流す電流を供給する第１の配線とは別に設けられているので、第２の配線に流す電流により発生する電流磁界と、第１の配線に流す電流とを、それぞれ独立して設定することが可能になる。
さらに、情報の記録が行われる際には、第１の配線に第１のパルス電流が供給されると共に第２の配線に第２のパルス電流が供給され、第１のパルス電流の立ち下りから少なくとも１０ピコ秒が経過した後に、第２のパルス電流が立ち下がることにより、スピントランスファにより記憶層の磁化状態を変化させる動作に内在する不安定性に打ち勝って、この記憶層の磁化状態を変化させる動作を、安定かつ確実に行うことが可能になる。
さらに、第１の配線と第２の配線とが略平行に配置され、第１の配線及び第２の配線を囲むように高透磁率の磁性体が配置され、この磁性体の端部から電流磁界が記憶素子に印加される構成であることにより、磁性体の端部から電流磁界を効率良く記憶素子の記憶層に印加することが可能になる。
さらに、第１の配線と第２の配線とが略平行に配置され、第１の配線及び第２の配線を囲むように高透磁率の磁性体が配置され、この磁性体の端部から電流磁界が記憶素子に印加される構成であることにより、磁性体の端部から電流磁界を効率良く記憶素子の記憶層に印加することが可能になる。
上述の本発明によれば、記憶層の磁化状態を変化させる動作を、安定かつ確実に行うことが可能になるため、記憶素子の微細化による記憶装置の大容量化や小型化、並びに消費電力の低減等、スピントランスファを利用して情報の記録を行う記憶装置の特徴を有すると共に、動作が安定していて高い信頼性を有する記憶装置を実現することが可能になる。
記憶装置の一形態（本発明に対する参考例）のメモリセル（ＳｐＲＡＭのメモリセル）の概略構成図（模式的断面図）を、図１に示す。
本形態においても、図８に示した従来のＳｐＲＡＭのメモリセルの構成と同様に、メモリセルの読み出しのために選択用ＭＯＳトランジスタを用いている。
本形態においても、図８に示した従来のＳｐＲＡＭのメモリセルの構成と同様に、メモリセルの読み出しのために選択用ＭＯＳトランジスタを用いている。
まず、ＳｐＲＡＭのメモリセルを構成する記憶素子１の構成を説明する。この記憶素子１は、図８に示したメモリセルの記憶素子１０１と同様の構成となっている。
第１の磁化固定層１２及び第２の磁化固定層１４は、非磁性層１３を介して配置されていることにより、反強磁性結合している。さらに、第１の磁化固定層１２は、反強磁性層１１と接して配置されており、これらの層間に働く交換相互作用によって、強い一方向の磁気異方性を有する。そして、これら４層１１，１２，１３，１４により固定層２が構成される。即ち、固定層２は、２層の磁性層（第１の磁化固定層１２及び第２の磁化固定層１４）を有している。
強磁性層１６は、その磁化Ｍ１の向きが比較的容易に回転するように構成されており、この強磁性層１６によって記憶層（磁化自由層）３が構成される。
第２の磁化固定層１４と強磁性層１６との間、即ち固定層２と記憶層（磁化自由層）３との間には、トンネル絶縁層１５が形成されている。このトンネル絶縁層１５は、上下の磁性層１６及び１４の磁気的結合を切ると共に、トンネル電流を流す役割を担う。これにより、磁性層の磁化の向きが固定された固定層２と、トンネル絶縁層１５と、磁化の向きを変化させることが可能な記憶層（磁化自由層）３とにより、ＴＭＲ（トンネル磁気抵抗効果）素子が構成されている。
第１の磁化固定層１２及び第２の磁化固定層１４は、非磁性層１３を介して配置されていることにより、反強磁性結合している。さらに、第１の磁化固定層１２は、反強磁性層１１と接して配置されており、これらの層間に働く交換相互作用によって、強い一方向の磁気異方性を有する。そして、これら４層１１，１２，１３，１４により固定層２が構成される。即ち、固定層２は、２層の磁性層（第１の磁化固定層１２及び第２の磁化固定層１４）を有している。
強磁性層１６は、その磁化Ｍ１の向きが比較的容易に回転するように構成されており、この強磁性層１６によって記憶層（磁化自由層）３が構成される。
第２の磁化固定層１４と強磁性層１６との間、即ち固定層２と記憶層（磁化自由層）３との間には、トンネル絶縁層１５が形成されている。このトンネル絶縁層１５は、上下の磁性層１６及び１４の磁気的結合を切ると共に、トンネル電流を流す役割を担う。これにより、磁性層の磁化の向きが固定された固定層２と、トンネル絶縁層１５と、磁化の向きを変化させることが可能な記憶層（磁化自由層）３とにより、ＴＭＲ（トンネル磁気抵抗効果）素子が構成されている。
記憶層１６の上には、トップコート層１７が形成されている。このトップコート層１７は、記憶素子１と接続された配線（ビット線）３３の相互拡散防止、接触抵抗の低減及び記憶層１６の酸化防止という役割がある。
反強磁性層１１の下には、下地膜１０が形成されている。この下地膜１０は、上方に積層される層の結晶性を高める作用がある。
反強磁性層１１の下には、下地膜１０が形成されている。この下地膜１０は、上方に積層される層の結晶性を高める作用がある。
第１及び第２の磁化固定層１２及び１４と、記憶層３の強磁性層１６とには、例えば、ニッケル又は鉄又はコバルト、或いはこれらの合金を主成分とする強磁性体が用いられる。
非磁性層１３の材料としては、例えば、タンタル、クロム、ルテニウム等が使用できる。
反強磁性層１１の材料としては、例えば、鉄、ニッケル、白金、イリジウム、ロジウム等のマンガン合金、コバルトやニッケル酸化物等が使用できる。
トンネル絶縁層１５の材料としては、例えば、アルミニウム、マグネシウム、シリコン等の酸化物、もしくは窒化物等からなる絶縁体を使用できる。
下地膜１０には、例えば、クロム、タンタル等を使用できる。
トップコート層１７には、例えば、銅、タンタル、ＴｉＮ等の材料が使用できる。
非磁性層１３の材料としては、例えば、タンタル、クロム、ルテニウム等が使用できる。
反強磁性層１１の材料としては、例えば、鉄、ニッケル、白金、イリジウム、ロジウム等のマンガン合金、コバルトやニッケル酸化物等が使用できる。
トンネル絶縁層１５の材料としては、例えば、アルミニウム、マグネシウム、シリコン等の酸化物、もしくは窒化物等からなる絶縁体を使用できる。
下地膜１０には、例えば、クロム、タンタル等を使用できる。
トップコート層１７には、例えば、銅、タンタル、ＴｉＮ等の材料が使用できる。
これら各層のうち、磁性層１２，１４，１６及び導体層１０，１３，１７は、主にスパッタリング法により形成される。
トンネル絶縁層１５は、スパッタリングで形成された金属膜を酸化、もしくは窒化させることにより得ることができる。
トンネル絶縁層１５は、スパッタリングで形成された金属膜を酸化、もしくは窒化させることにより得ることができる。
そして、上述の各層１１〜１６と、下地膜１０及びトップコート層１７により、ＴＭＲ素子から成る記憶素子１が構成されている。
また、シリコン基板４０中に選択用ＭＯＳトランジスタ４１が形成され、この選択用ＭＯＳトランジスタ４１の一方の拡散層４３上に接続プラグ３２を介して、記憶素子１の下地膜１０が接続されている。選択用ＭＯＳトランジスタ４１のもう一方の拡散層４２は、図示しないが、接続プラグを介してセンス線に接続されている。選択用ＭＯＳトランジスタのゲート３１は、選択信号線と接続されている。
記憶素子１のトップコート層１７は、その上のビット線（ＢＬ）３３に接続されている。
記憶素子１のトップコート層１７は、その上のビット線（ＢＬ）３３に接続されている。
定常状態において、非磁性層１３を介した強い反強磁性結合により、第１の磁化固定層１２の磁化Ｍ１１と第２の磁化固定層１４の磁化Ｍ１２は、ほぼ完全な反平行状態にある。
通常、第１の磁化固定層１２と第２の磁化固定層１４とは、飽和磁化膜厚積が等しい構成とされるため、磁極磁界の漏洩成分は無視できるくらい小さい。
通常、第１の磁化固定層１２と第２の磁化固定層１４とは、飽和磁化膜厚積が等しい構成とされるため、磁極磁界の漏洩成分は無視できるくらい小さい。
そして、トンネル絶縁層１５を挟む、記憶層３の強磁性層１６の磁化Ｍ１の向きと、固定層２の第２の磁化固定層１４の磁化Ｍ１２の向きとが、平行状態にあるか反平行状態にあるかによって、これらの層１４，１５，１６から成るＴＭＲ素子の抵抗値が変化する。２つの磁化Ｍ１，Ｍ１２が平行状態では抵抗値が低くなり、反平行状態では抵抗値が高くなる。ＴＭＲ素子（１４，１５，１６）の抵抗値が変化すると、記憶素子１全体の抵抗値も変化する。このことを利用して、情報を記録することや、記録した情報を読み出すことができる。即ち、例えば、抵抗値が低い状態を「０」情報に割り当て、抵抗値が高い状態を「１」情報に割り当てることにより、２値（１ビット）の情報を記録することができる。
メモリセルの情報を書き換えたり、メモリセルに記録した情報を読み出したりするためには、スピン注入電流Ｉｚを流す必要がある。このスピン注入電流Ｉｚは、記憶素子１及び拡散層４３及びビット線３３を通過する。
メモリセルの情報を書き換えたり、メモリセルに記録した情報を読み出したりするためには、スピン注入電流Ｉｚを流す必要がある。このスピン注入電流Ｉｚは、記憶素子１及び拡散層４３及びビット線３３を通過する。
このスピン注入電流Ｉｚの極性を変えることにより、記憶素子１を流れるスピン注入電流Ｉｚを、上向きから下向きに、或いは下向きから上向きに、変えることができる。
これにより、記憶素子１の記憶層３の磁化Ｍ１の向きを変化させて、メモリセルの情報を書き換えることができる。
これにより、記憶素子１の記憶層３の磁化Ｍ１の向きを変化させて、メモリセルの情報を書き換えることができる。
本形態においては、特に、記憶素子１にスピン注入電流Ｉｚを供給するビット線（第１のビット線）３３の他に、第２のビット線３４を有する。
第１のビット線３３及び第２のビット線３４は、上下に間隔を置いて平行に配置されている。図１のビット線３３，３４の横から見た断面図を、図２に示す。
第２のビット線３４を流れる電流は、前述したバイアス電流Ｉｂである。第２のビット線３４を流れるバイアス電流Ｉｂにより、図１に示すように、第２のビット線３４の周囲にバイアス電流磁界Ｈｘが発生する。なお、バイアス電流Ｉｂは、記憶層３の磁化状態を変更する記録（書き込み）時のみ通電される。
なお、第２のビット線３４は、第１のビット線３３に対して電気的絶縁を確保するように、少なくとも１ｎｍ以上の距離を隔てて配置することが好ましい。
第１のビット線３３及び第２のビット線３４は、上下に間隔を置いて平行に配置されている。図１のビット線３３，３４の横から見た断面図を、図２に示す。
第２のビット線３４を流れる電流は、前述したバイアス電流Ｉｂである。第２のビット線３４を流れるバイアス電流Ｉｂにより、図１に示すように、第２のビット線３４の周囲にバイアス電流磁界Ｈｘが発生する。なお、バイアス電流Ｉｂは、記憶層３の磁化状態を変更する記録（書き込み）時のみ通電される。
なお、第２のビット線３４は、第１のビット線３３に対して電気的絶縁を確保するように、少なくとも１ｎｍ以上の距離を隔てて配置することが好ましい。
磁界は一般にベクトルで表現されるが、バイアス電流磁界Ｈｘは、その主たるスカラー成分が記憶層３の磁化容易軸と一致するように、第２のビット線３４の断面形状を設定する。例えば、記憶層３の磁化容易軸が図２の左右水平方向であれば、第２のビット線３４の断面は正方形又は長方形をなすことが理想的である。
さらに、本形態では、第１のビット線３３を流れるスピン注入電流Ｉｚ及び第２のビット線３４を流れるバイアス電流Ｉｂとを共に電流パルスとして、かつそれぞれの電流パルスのタイミングの関係に特徴を有する。
本形態における、スピン注入電流Ｉｚのパルス及びバイアス電流Ｉｂのパルスの時間変化（タイミング）を図３に示す。
図３では、図１０Ａの時間変化と同じく、説明を簡単にするため、スピン注入電流Ｉｚとバイアス電流Ｉｂを共に矩形パルスとして、初期状態をｔ０とし、スピン注入電流Ｉｚとバイアス電流Ｉｂの立ち上がり時間をそれぞれｔ１及びｔ２とし、スピン注入電流Ｉｚとバイアス電流Ｉｂの立ち下がり時間をそれぞれｔ３及びｔ４とし、終了状態を観測する時間をｔ５としている。それぞれのパルスの持続時間は、スピン注入電流Ｉｚはｔ３−ｔ１、バイアス電流Ｉｂはｔ４−ｔ２である。スピン注入電流Ｉｚはｔ１以前ではオフ状態であり、ｔ１においてオン状態となり、ｔ３においてオフ状態となる。バイアス電流Ｉｂはｔ２以前ではオフ状態であり、ｔ２においてオン状態となり、ｔ４においてオフ状態となる。
図３では、図１０Ａの時間変化と同じく、説明を簡単にするため、スピン注入電流Ｉｚとバイアス電流Ｉｂを共に矩形パルスとして、初期状態をｔ０とし、スピン注入電流Ｉｚとバイアス電流Ｉｂの立ち上がり時間をそれぞれｔ１及びｔ２とし、スピン注入電流Ｉｚとバイアス電流Ｉｂの立ち下がり時間をそれぞれｔ３及びｔ４とし、終了状態を観測する時間をｔ５としている。それぞれのパルスの持続時間は、スピン注入電流Ｉｚはｔ３−ｔ１、バイアス電流Ｉｂはｔ４−ｔ２である。スピン注入電流Ｉｚはｔ１以前ではオフ状態であり、ｔ１においてオン状態となり、ｔ３においてオフ状態となる。バイアス電流Ｉｂはｔ２以前ではオフ状態であり、ｔ２においてオン状態となり、ｔ４においてオフ状態となる。
図３では、スピン注入電流Ｉｚのパルスの立ち上がり９１の時刻ｔ１と、バイアス電流Ｉｂのパルスの立ち上がり９２の時刻ｔ２とを異ならせ、時刻ｔ２を時刻ｔ１よりも遅らせるようにしている。
そして、それぞれのパルスの持続時間ｔ３−ｔ１，ｔ４−ｔ２をほぼ等しくしているので、スピン注入電流Ｉｚのパルスの立ち下がり９３の時刻ｔ３と、バイアス電流Ｉｂのパルスの立ち下がり９４の時刻ｔ４とが異なり、時刻ｔ４が時刻ｔ３よりも遅れている。
このように、スピン注入電流Ｉｚのパルスの立ち下がり９３の時刻ｔ３よりも、バイアス電流Ｉｂのパルスの立ち下がり９４の時刻ｔ４を遅らせることにより、スピン注入電流Ｉｚをオフした後も、記憶層３の磁化Ｍ１の向きの反転動作を補助する、バイアス電流磁界Ｈｘが残留する。これにより、記憶層３の磁化Ｍ１の向きの反転動作を安定化させて、後述するように、図１１に示したような不安定動作領域８３が生じないようにすることが可能になる。
本形態では、スピン注入電流Ｉｚを流す第１のビット線３３と、バイアス電流Ｉｂを流す第２のビット線３４とが、それぞれ別々に設けられているので、このような設定が可能になるのである。
そして、それぞれのパルスの持続時間ｔ３−ｔ１，ｔ４−ｔ２をほぼ等しくしているので、スピン注入電流Ｉｚのパルスの立ち下がり９３の時刻ｔ３と、バイアス電流Ｉｂのパルスの立ち下がり９４の時刻ｔ４とが異なり、時刻ｔ４が時刻ｔ３よりも遅れている。
このように、スピン注入電流Ｉｚのパルスの立ち下がり９３の時刻ｔ３よりも、バイアス電流Ｉｂのパルスの立ち下がり９４の時刻ｔ４を遅らせることにより、スピン注入電流Ｉｚをオフした後も、記憶層３の磁化Ｍ１の向きの反転動作を補助する、バイアス電流磁界Ｈｘが残留する。これにより、記憶層３の磁化Ｍ１の向きの反転動作を安定化させて、後述するように、図１１に示したような不安定動作領域８３が生じないようにすることが可能になる。
本形態では、スピン注入電流Ｉｚを流す第１のビット線３３と、バイアス電流Ｉｂを流す第２のビット線３４とが、それぞれ別々に設けられているので、このような設定が可能になるのである。
そして、記憶層３の磁化Ｍ１の向きの反転動作を安定化させるためには、スピン注入電流Ｉｚのパルスの立ち下がり９３の時刻ｔ３と、バイアス電流Ｉｂのパルスの立ち下がり９４の時刻ｔ４との時間差（ｔ４−ｔ３）は、少なくとも１０ｐｓ（ピコ秒）以上必要である。
ここで、本形態の記憶装置の構成において、測定したｐｈａｓｅ ｄｉａｇｒａｍの一例を、図４に示す。
図４に示す例は、それぞれのパルスの持続時間ｔ３−ｔ１，ｔ４−ｔ２を共に５ｎｓ、２つのパルスの立ち下がりの時刻の時間差（ｔ４−ｔ３）を５ｎｓ、とそれぞれ設定して測定したものである。
図４に示す例は、それぞれのパルスの持続時間ｔ３−ｔ１，ｔ４−ｔ２を共に５ｎｓ、２つのパルスの立ち下がりの時刻の時間差（ｔ４−ｔ３）を５ｎｓ、とそれぞれ設定して測定したものである。
図４と図８の相違は、スピン注入電流Ｉｚをオフした後にバイアス電流磁界Ｈｘを５ｎｓ残留させることによる効果を表している。
図８においては、不安定動作領域８３が第一象限及び第三象限で広く観測されていたのに対して、図４においては、不安定動作領域８３の殆どが消失したことがわかる。
即ち、バイアス電流磁界Ｈｘを発生させるための第２のビット線３４を、第１のビット線３３とは別に設け、それぞれのビット線３３，３４に流すパルスの立ち下がりに時間差を設けたことにより、第一象限の不安定動作領域８３がメモリセルを１状態にする領域８２に、第二象限の不安定動作領域８３がメモリセルを０状態にする領域８１に変化している。
これにより、メモリセルを０状態に記録する領域８１を、第二象限と第三象限を合わせた範囲に広げることができ、メモリセルを１状態に記録する領域８２を、第一象限と第四象限を合わせた範囲に広げることができる。
従って、記憶層３の磁化Ｍ１の向きの反転動作の条件を、広く自由に設定することが可能になる。
図８においては、不安定動作領域８３が第一象限及び第三象限で広く観測されていたのに対して、図４においては、不安定動作領域８３の殆どが消失したことがわかる。
即ち、バイアス電流磁界Ｈｘを発生させるための第２のビット線３４を、第１のビット線３３とは別に設け、それぞれのビット線３３，３４に流すパルスの立ち下がりに時間差を設けたことにより、第一象限の不安定動作領域８３がメモリセルを１状態にする領域８２に、第二象限の不安定動作領域８３がメモリセルを０状態にする領域８１に変化している。
これにより、メモリセルを０状態に記録する領域８１を、第二象限と第三象限を合わせた範囲に広げることができ、メモリセルを１状態に記録する領域８２を、第一象限と第四象限を合わせた範囲に広げることができる。
従って、記憶層３の磁化Ｍ１の向きの反転動作の条件を、広く自由に設定することが可能になる。
上述の本形態によれば、記憶素子１にバイアス電流磁界Ｈｘを印加するためのバイアス電流Ｉｂを供給する第２のビット線３４を設けたことにより、この第２のビット線３４にバイアス電流Ｉｂを供給してバイアス電流磁界Ｈｘを記憶素子１に印加して、記憶素子１の記憶層３の磁化Ｍ１の向きをバイアス電流磁界Ｈｘの作用によりずらすことが可能になる。これにより、記憶層３の磁化Ｍ１の向きを反転させて情報の記録を行う動作を、容易に行うことができる。
また、この第２のビット線３４が、スピン注入電流Ｉｚを供給する第１のビット線３３とは別に設けられているので、第２のビット線３４に流すバイアス電流Ｉｂにより発生するバイアス電流磁界Ｈｘと、第１のビット線３３に流すスピン注入電流Ｉｚとを、それぞれ独立して設定することが可能になる。これにより、バイアス電流Ｉｂとスピン注入電流Ｉｚとを、独立の振幅、独立の符号、独立の位相で制御することが可能になるので、例えば、消費電力を最小限にすると共に高速に書き換えを行うように条件を最適化することも、可能になる。
また、この第２のビット線３４が、スピン注入電流Ｉｚを供給する第１のビット線３３とは別に設けられているので、第２のビット線３４に流すバイアス電流Ｉｂにより発生するバイアス電流磁界Ｈｘと、第１のビット線３３に流すスピン注入電流Ｉｚとを、それぞれ独立して設定することが可能になる。これにより、バイアス電流Ｉｂとスピン注入電流Ｉｚとを、独立の振幅、独立の符号、独立の位相で制御することが可能になるので、例えば、消費電力を最小限にすると共に高速に書き換えを行うように条件を最適化することも、可能になる。
さらに、記憶層３の磁化Ｍ１の向きを反転させて情報の記録が行われる際には、第１のビット線３３にスピン注入電流Ｉｚのパルス電流が供給されると共に、第２のビット線３４にバイアス電流Ｉｂのパルス電流が供給され、かつスピン注入電流Ｉｚの立ち下がり９３の時刻ｔ３に対してバイアス電流Ｉｂの立ち下がり９４の時刻ｔ４を１０ｐｓ以上遅らせることにより、スピン注入電流Ｉｚをオフした後も補助的なバイアス電流磁界Ｈｘが残留するので、スピントランスファにより記憶層３の磁化Ｍ１の向きを反転させて情報を記録する動作に内在する不安定性に打ち勝って、この動作を安定かつ確実に行うことが可能になる。
このように、情報を記録する動作を安定かつ確実に行うことが可能になるため、記憶素子１の微細化による記憶装置の大容量化や小型化、並びに消費電力の低減等、ＳｐＲＡＭの特徴を有すると共に、動作が安定していて高い信頼性を有する記憶装置を実現することが可能になる。
次に、記憶装置の他の形態（本発明に対する参考例）のメモリセルの概略構成図（模式的断面図）を、図５に示す。
本形態では、特に、固定層２及び記憶層（磁化自由層）３に加えて、トップコート層１７と記憶層３の強磁性層１６との間に、垂直磁気異方性を持つ磁性層１８を設けている。
この磁性層１８には、例えば、Ｎｉ又はＦｅ又はＣｏ、或いはこれらの合金を主成分とする強磁性体が用いられる。
さらに、強磁性層１６と磁性層１８の相互拡散防止のために、これらの間に非磁性層１９が設けられている。この非磁性層１９には、Ｃｕ，Ｔａ，Ｃｒ，Ｒｕ等の材料が使用できる。非磁性層１９と磁性層１８をまとめて垂直膜４と呼ぶこともできる。
トップコート層１７は、相互拡散防止、接触抵抗低減及び磁性層１８の酸化防止という役割があり、先の実施の形態と同様に、通常Ｃｕ，Ｔａ，ＴｉＮ等の材料が使用できる。
この磁性層１８には、例えば、Ｎｉ又はＦｅ又はＣｏ、或いはこれらの合金を主成分とする強磁性体が用いられる。
さらに、強磁性層１６と磁性層１８の相互拡散防止のために、これらの間に非磁性層１９が設けられている。この非磁性層１９には、Ｃｕ，Ｔａ，Ｃｒ，Ｒｕ等の材料が使用できる。非磁性層１９と磁性層１８をまとめて垂直膜４と呼ぶこともできる。
トップコート層１７は、相互拡散防止、接触抵抗低減及び磁性層１８の酸化防止という役割があり、先の実施の形態と同様に、通常Ｃｕ，Ｔａ，ＴｉＮ等の材料が使用できる。
磁性層１８の磁化Ｍ２１は、記憶層３の磁化Ｍ１に対して強いスピントルクを励振し、磁化反転に必要となるスピン注入電流Ｉｚの閾値を低減する作用がある。
なお、磁性層１８の磁化Ｍ２１の向きは、記憶素子１の積層方向かつ上向きに固定されており、スピン注入電流Ｉｚやバイアス電流磁界Ｈｘによって変化することはない。
なお、磁性層１８の磁化Ｍ２１の向きは、記憶素子１の積層方向かつ上向きに固定されており、スピン注入電流Ｉｚやバイアス電流磁界Ｈｘによって変化することはない。
また、本形態では、スピン注入電流Ｉｚのパルス及びバイアス電流Ｉｂのパルスの時間変化（タイミング）を、図３に示した先の形態の時間変化（タイミング）と同様にする。
その他の構成は、図１〜図３に示した先の形態と同様であるので、重複説明を省略する。
上述のように、垂直磁気異方性を持つ磁性層１８を設けたことにより、磁化反転に必要となるスピン注入電流Ｉｚの閾値を低減することができる。
しかし、この閾値を低減する効果が大きいことの代償として、スピントランスファ磁化反転現象に内在する不安定性もまた大きくなる。
そのため、スピン注入電流Ｉｚの極性のみでは、安定して磁化反転を行うことが非常に難しくなる。
先の形態では、記憶層の磁化Ｍ１の向きの反転を確実に行うために、スピン注入電流Ｉｚに加えてバイアス電流磁界Ｈｘも印加した方が良い、というやや消極的な効果を期待する構成であった。
これに対して、本形態の構成は、バイアス電流磁界Ｈｘを印加しないと、安定して記憶層の磁化の反転を行えない、という違いがある。
しかし、この閾値を低減する効果が大きいことの代償として、スピントランスファ磁化反転現象に内在する不安定性もまた大きくなる。
そのため、スピン注入電流Ｉｚの極性のみでは、安定して磁化反転を行うことが非常に難しくなる。
先の形態では、記憶層の磁化Ｍ１の向きの反転を確実に行うために、スピン注入電流Ｉｚに加えてバイアス電流磁界Ｈｘも印加した方が良い、というやや消極的な効果を期待する構成であった。
これに対して、本形態の構成は、バイアス電流磁界Ｈｘを印加しないと、安定して記憶層の磁化の反転を行えない、という違いがある。
なお、本形態のように、垂直膜４を有するＳｐＲＡＭにおいては、スピントランスファ磁化反転に伴う記憶層の安定性を確保するために、スピン注入電流Ｉｚのパルス持続時間ｔ３−ｔ１及びバイアス電流Ｉｂのパルス持続時間ｔ４−ｔ２は、１０ｎｓ以下に制限される必要がある。
本形態の記憶装置の構成において、測定したｐｈａｓｅ ｄｉａｇｒａｍの一例を、図６に示す。
図６に示す例は、それぞれのパルスの持続時間ｔ３−ｔ１，ｔ４−ｔ２を共に１５０ｐｓ（ピコ秒）、２つのパルスの立ち下がりの時刻の時間差（ｔ４−ｔ３）を５０ｐｓ、とそれぞれ設定して測定したものである。
図６に示す例は、それぞれのパルスの持続時間ｔ３−ｔ１，ｔ４−ｔ２を共に１５０ｐｓ（ピコ秒）、２つのパルスの立ち下がりの時刻の時間差（ｔ４−ｔ３）を５０ｐｓ、とそれぞれ設定して測定したものである。
図６より、ヒステリシス領域８０がアステロイドのような形状となっている。
また、バイアス電流磁界Ｈｘ＝０の線上は、ほとんどがヒステリシス領域８０となっている。このため、バイアス電流磁界Ｈｘを印加しないと、スピン注入電流Ｉｚのパルス波高値や極性を変更しても、メモリセルを０状態或いは１状態に記録することができない。
そして、メモリセルを０状態に記録する領域８１と、メモリセルを１状態に記録する領域８２とは、第一象限と第四象限を合わせた範囲、又は、第二象限と第三象限を合わせた範囲に存在する。このため、第２のビット線３４を流れるバイアス電流Ｉｂが誘起するバイアス電流磁界Ｈｘを印加することによって、メモリセルを安定して０状態あるいは１状態に記録することができる。
また、バイアス電流磁界Ｈｘ＝０の線上は、ほとんどがヒステリシス領域８０となっている。このため、バイアス電流磁界Ｈｘを印加しないと、スピン注入電流Ｉｚのパルス波高値や極性を変更しても、メモリセルを０状態或いは１状態に記録することができない。
そして、メモリセルを０状態に記録する領域８１と、メモリセルを１状態に記録する領域８２とは、第一象限と第四象限を合わせた範囲、又は、第二象限と第三象限を合わせた範囲に存在する。このため、第２のビット線３４を流れるバイアス電流Ｉｂが誘起するバイアス電流磁界Ｈｘを印加することによって、メモリセルを安定して０状態あるいは１状態に記録することができる。
本形態の構成においては、メモリセルの状態を決定する第一の要因はバイアス電流磁界Ｈｘであり、アステロイド特性を利用したＭＲＡＭと同様に、スピン注入電流Ｉｚは必要なバイアス電流磁界Ｈｘを低減するための補助的な作用を果たす。
上述の本形態によれば、先の形態と同様に、記憶素子１の記憶層３の磁化Ｍ１の向きをバイアス電流磁界Ｈｘの作用によりずらすことが可能になるので、記憶層３の磁化Ｍ１の向きを反転させて情報の記録を行う動作を、容易に行うことができる。
そして、バイアス電流Ｉｂとスピン注入電流Ｉｚとを、独立の振幅、独立の符号、独立の位相で制御することが可能になるので、例えば、消費電力を最小限にすると共に高速に書き換えを行うように条件を最適化することも、可能になる。
さらに、スピン注入電流Ｉｚをオフした後も補助的なバイアス電流磁界Ｈｘが残留するので、スピントランスファにより記憶層３の磁化Ｍ１の向きを反転させて情報を記録する動作に内在する不安定性に打ち勝って、この動作を安定かつ確実に行うことが可能になる。
そして、バイアス電流Ｉｂとスピン注入電流Ｉｚとを、独立の振幅、独立の符号、独立の位相で制御することが可能になるので、例えば、消費電力を最小限にすると共に高速に書き換えを行うように条件を最適化することも、可能になる。
さらに、スピン注入電流Ｉｚをオフした後も補助的なバイアス電流磁界Ｈｘが残留するので、スピントランスファにより記憶層３の磁化Ｍ１の向きを反転させて情報を記録する動作に内在する不安定性に打ち勝って、この動作を安定かつ確実に行うことが可能になる。
このように、情報を記録する動作を安定かつ確実に行うことが可能になるため、記憶素子１の微細化による記憶装置の大容量化や小型化、並びに消費電力の低減等、ＳｐＲＡＭの特徴を有すると共に、動作が安定していて高い信頼性を有する記憶装置を実現することが可能になる。
さらにまた、本形態によれば、トップコート層１７と記憶層３の強磁性層１６との間に、垂直磁気異方性を持つ磁性層１８を設けていることにより、記憶層３の磁化Ｍ１に対して強いスピントルクを励振し、磁化反転に必要となるスピン注入電流Ｉｚの閾値を低減することができる。
これにより、スピン注入電流Ｉｚを低減して、スピン注入電流Ｉｚによる消費電力の低減を図ることが可能になる。
これにより、スピン注入電流Ｉｚを低減して、スピン注入電流Ｉｚによる消費電力の低減を図ることが可能になる。
上述した各形態では、スピン注入電流Ｉｚのパルスの持続時間と、バイアス電流Ｉｂのパルスの持続時間とを、等しくしているが、これらのパルスの持続時間を互いに異ならせてもよい。
本発明では、これらスピン注入電流Ｉｚ及びバイアス電流Ｉｂのパルスを共に印加して、即ちこれらのパルスを重ねて、情報の記録（記憶層の磁化の向きの反転）を行うと共に、これらのパルスの立ち下がりの時刻をバイアス電流Ｉｂが少なくとも１０ｐｓ以上遅くしていれば、２つのパルスにいて、立ち上がり時刻の前後関係や持続時間の大小は、特に限定されない。
本発明では、これらスピン注入電流Ｉｚ及びバイアス電流Ｉｂのパルスを共に印加して、即ちこれらのパルスを重ねて、情報の記録（記憶層の磁化の向きの反転）を行うと共に、これらのパルスの立ち下がりの時刻をバイアス電流Ｉｂが少なくとも１０ｐｓ以上遅くしていれば、２つのパルスにいて、立ち上がり時刻の前後関係や持続時間の大小は、特に限定されない。
次に、本発明の記憶装置の実施の形態の要部の概略構成図（ビット線を横から見た断面図）を、図７に示す。
本実施の形態では、特に、第１のビット線３３及び第２のビット線３４の周囲に、高透磁率の磁性体３５が設けられている。
この磁性体３５には、例えば、Ｎｉ，Ｆｅ，Ｃｏやこれらの合金を主成分とする強磁性体を用いることができる。
そして、例えば、スパッタリングや蒸着により、ビット線３３，３４の周囲に磁性体３５を形成することができる。
この磁性体３５には、例えば、Ｎｉ，Ｆｅ，Ｃｏやこれらの合金を主成分とする強磁性体を用いることができる。
そして、例えば、スパッタリングや蒸着により、ビット線３３，３４の周囲に磁性体３５を形成することができる。
なお、第１のビット線３３と第２のビット線３４との電気的絶縁をとるために、１ｎｍ以上の絶縁層をビット線３３，３４と磁性体３５の間に設けることも有効である。
その他の構成は、図１〜図３に示した先の形態と同様とする。
その他の構成は、図１〜図３に示した先の形態と同様とする。
前述した各形態において、バイアス電流Ｉｂが誘起するバイアス電流磁界Ｈｘの大きさは、第２のビット線３４を流れるバイアス電流Ｉｂに比例する。
ＳｐＲＡＭの消費電力を低減するためには、バイアス電流磁界Ｈｘの発生効率をできるだけ高める必要がある。
本実施の形態では、磁性体３５を設けることにより、この磁性体３５の端部からバイアス電流Ｉｂが誘起するバイアス電流磁界Ｈｘを、効率良く記憶素子１の記憶層３に印加することができる。
ＳｐＲＡＭの消費電力を低減するためには、バイアス電流磁界Ｈｘの発生効率をできるだけ高める必要がある。
本実施の形態では、磁性体３５を設けることにより、この磁性体３５の端部からバイアス電流Ｉｂが誘起するバイアス電流磁界Ｈｘを、効率良く記憶素子１の記憶層３に印加することができる。
また、バイアス電流磁界Ｈｘを効率良く記憶素子１の記憶層３に印加するために、磁性体３５の端部をできるだけ記憶素子１の記憶層３に近づけて形成することが望ましい。
従って、好ましくは、磁性体３５の端部を、第１のビット線３３の下面よりも、１ｎｍ以上下に突出させる。
さらにまた、磁性体３５の透磁率を１以上とすることが望ましい。
従って、好ましくは、磁性体３５の端部を、第１のビット線３３の下面よりも、１ｎｍ以上下に突出させる。
さらにまた、磁性体３５の透磁率を１以上とすることが望ましい。
上述の本実施の形態によれば、先の各形態と同様の効果が得られる。
さらに、本実施の形態では、第１のビット線３３及び第２のビット線３４の周囲に、高透磁率の磁性体３５が設けられていることにより、磁性体３５の端部からバイアス電流磁界Ｈｘを効率良く記憶素子１の記憶層３に印加することが可能になるため、先の形態よりも少ないバイアス電流Ｉｂで同等のバイアス電流磁界Ｈｘの効果が得られる。これにより、バイアス電流Ｉｂを低減して、ＳｐＲＡＭの消費電力を低減することが可能になる。
さらに、本実施の形態では、第１のビット線３３及び第２のビット線３４の周囲に、高透磁率の磁性体３５が設けられていることにより、磁性体３５の端部からバイアス電流磁界Ｈｘを効率良く記憶素子１の記憶層３に印加することが可能になるため、先の形態よりも少ないバイアス電流Ｉｂで同等のバイアス電流磁界Ｈｘの効果が得られる。これにより、バイアス電流Ｉｂを低減して、ＳｐＲＡＭの消費電力を低減することが可能になる。
上述の実施の形態では、スピン注入電流Ｉｚを流すための第１のビット線３３と、バイアス電流磁界Ｈｘを発生させるバイアス電流Ｉｂを流すための第２のビット線３４とを、上下にかつ平行に配置していた。
本発明では、バイアス電流磁界を発生させるバイアス電流を流すための配線は、スピン注入電流を流すための配線とは必ずしも平行でなくてもよく、例えば、直交する方向であってもよい。２つの配線を直交する方向とする場合には、バイアス電流を流す配線は、ビット線ではなく他の配線となる。
本発明では、バイアス電流磁界を発生させるバイアス電流を流すための配線は、スピン注入電流を流すための配線とは必ずしも平行でなくてもよく、例えば、直交する方向であってもよい。２つの配線を直交する方向とする場合には、バイアス電流を流す配線は、ビット線ではなく他の配線となる。
本発明では、図１及び図５の各形態で示した記憶素子１の膜構成に限らず、様々な膜構成を採用することが可能である。
図１及び図５の各形態では、固定層２が２層の磁化固定層１２，１４と非磁性層１３から成る積層フェリ構造となっているが、例えば、磁化固定層を単層の強磁性層により構成してもよい。
また、固定層と記憶層との上下関係を逆にして、記憶層を下層としても構わない。
さらに、固定層と記憶層との間の中間層を、トンネル絶縁層の代わりに非磁性導体層として、ＧＭＲ素子を構成することも可能である。
図１及び図５の各形態では、固定層２が２層の磁化固定層１２，１４と非磁性層１３から成る積層フェリ構造となっているが、例えば、磁化固定層を単層の強磁性層により構成してもよい。
また、固定層と記憶層との上下関係を逆にして、記憶層を下層としても構わない。
さらに、固定層と記憶層との間の中間層を、トンネル絶縁層の代わりに非磁性導体層として、ＧＭＲ素子を構成することも可能である。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１ 記憶素子、２ 固定層、３ 記憶層（磁化自由層）、４ 垂直膜、１０ 下地膜、１１反強磁性層、１２ 第１の磁化固定層、１３，１９ 非磁性層、１４ 第２の磁化固定層、１５ トンネル絶縁層、１６ 強磁性層、１７ トップコート層、１８ 磁性層、３３ 第１のビット線、３４ 第２のビット線、３５ 磁性体、４０ シリコン基板、４１ 選択用ＭＯＳトランジスタ、４２，４３ 拡散層、Ｉｚ スピン注入電流、Ｉｂ バイアス電流、Ｈｘ バイアス電流磁界
Claims (2)
- 情報を磁性体の磁化状態により保持する記憶層と、前記記憶層に対して非磁性層を介して、磁化の向きが固定された磁化固定層とを有し、積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われる記憶素子と、
前記記憶素子の前記積層方向に流す電流を供給する第１の配線と、
前記記憶素子に電流磁界を印加するための電流を供給する第２の配線とを備えた記憶装置であって、
前記第１の配線と前記第２の配線とが略平行に配置され、
前記第１の配線及び前記第２の配線を囲むように高透磁率の磁性体が配置され、
前記磁性体の端部から前記電流磁界が前記記憶素子に印加され、
情報の記録が行われる際には、前記第１の配線に第１のパルス電流が供給されると共に前記第２の配線に第２のパルス電流が供給され、前記第１のパルス電流の立ち下りから少なくとも１０ピコ秒が経過した後に、前記第２のパルス電流が立ち下がる
記憶装置。 - 前記磁性体の透磁率が１以上である請求項１に記載の記憶装置。
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