JP4518049B2 - 記憶装置 - Google Patents
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Description
特に、不揮発性メモリは、機器の高機能化に必要不可欠な部品と考えられている。
それぞれの磁気メモリ素子は、情報を強磁性体の磁化の向きとして記録させる記憶層を有して構成される。
そして、記憶素子に情報の記録(書き込み)を行う方法には、アステロイド特性を利用した方法(例えば、特許文献1参照)とスイッチング特性を利用した方法(例えば、特許文献2参照)がある。
一方、記録された情報の読み出しは、トランジスタ等の素子を用いてメモリセルの選択を行い、磁気メモリ素子のトンネル磁気抵抗効果を利用して、記憶層の磁化の向きの違いを電圧信号の差として検出することにより、記録された情報を検知することができる。
さらに、素子の微細化に従って、アドレス配線も細くなり、充分な電流を流すことが難しくなる問題や、保磁力が大きくなるため必要となる電流磁界が増大して、消費電力が増えてしまう問題等を、生じることになる。
従って、素子の微細化が困難であった。
スピントランスファによる磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである(例えば、特許文献4参照)。
即ち、磁化の向きが固定された磁性層(磁化固定層)を通過したスピン偏極電子が、磁化の向きが固定されない他の磁性層(磁化自由層)に進入する際に、この磁性層の磁化にトルクを与えるという現象である。そして、ある閾値以上の電流を流せば、磁性層(磁化自由層)の磁化の向きを反転させることができる。
記録された情報の読み出しは、磁化固定層と磁化自由層(記憶層)との間にトンネル絶縁層を設けた構成とすることにより、MRAMと同様にトンネル磁気抵抗効果を利用することができる。
磁化反転のために記憶素子に流す電流の絶対値は、例えば0.1μm程度のスケールの記憶素子で1mA以下であり、しかも記憶素子の体積に比例して減少するため、スケーリング上有利である。
メモリセルに記録された情報を読み出すために、メモリセルを電気的に選択するためには、ダイオードまたはMOSトランジスタ等を用いることができるが、図8に示すメモリセルはMOSトランジスタを用いている。
第1の磁化固定層112及び第2の磁化固定層114は、非磁性層113を介して配置されていることにより、反強磁性結合している。さらに、第1の磁化固定層112は、反強磁性層111と接して配置されており、これらの層間に働く交換相互作用によって、強い一方向の磁気異方性を有する。そして、これら4層111,112,113,114により固定層102が構成される。即ち、固定層102は、2層の磁性層(第1の磁化固定層112及び第2の磁化固定層114)を有している。
強磁性層116は、その磁化M1の向きが比較的容易に回転するように構成されており、この強磁性層116によって記憶層(磁化自由層)103が構成される。
第2の磁化固定層114と強磁性層116との間、即ち固定層102と記憶層(磁化自由層)103との間には、トンネル絶縁層115が形成されている。このトンネル絶縁層115は、上下の磁性層116及び114の磁気的結合を切ると共に、トンネル電流を流す役割を担う。これにより、磁性層の磁化の向きが固定された固定層102と、トンネル絶縁層115と、磁化の向きを変化させることが可能な記憶層(磁化自由層)103とにより、TMR(トンネル磁気抵抗効果)素子が構成されている。
そして、上述の各層111〜116と、下地膜110及びトップコート層117により、TMR素子から成る記憶素子101が構成されている。
記憶素子101のトップコート層117は、その上のビット線(BL)105に接続されている。
通常、第1の磁化固定層112と第2の磁化固定層114とは、飽和磁化膜厚積が等しい構成とされるため、磁極磁界の漏洩成分は無視できるくらい小さい。
メモリセルの情報を書き換えたり、メモリセルに記録した情報を読み出したりするためには、スピン注入電流Izを流す必要がある。このスピン注入電流Izは、記憶素子101及び拡散層123及びビット線105を通過する。
これにより、記憶素子101の記憶層103の磁化M1の向きを変化させて、メモリセルの情報を書き換えることができる。
具体的には、例えば図8に示す構成において、ビット線105を通じて記憶素子101にスピン注入電流Izを流すと共に、ビット線105を流れる電流(スピン注入電流Izに等しい)により発生したバイアス電流磁界Hx(図示せず)を、記憶素子101の記憶層103に印加する。
これにより、記憶層103の磁化M1の向きを、効率良く変化させることが可能になる。
スピン注入電流Izは、メモリセルと接続されたビット線105を介して、別の駆動回路から流入又は流出する。
スピン注入電流Iz及びバイアス電流磁界Hxの作用により、記憶層103の強磁性層116の磁化M1の向きを変えることができる。
図9の装置を用いれば、スピン注入電流Izとバイアス電流磁界Hxの大きさと位相を任意に設定して、phase diagramを測定することができる。
このような場合には、磁化反転を確実に行うために、補助的なバイアス磁界が必要となる。
このため、前記特許文献5において提案されている構成を含めた従来のSpRAMにおいては、メモリセルの情報を書き換える際の条件が制約されることになり、例えば、消費電力を最小限にすると共に高速に書き換えを行うように、条件を最適化することが困難である。
また、メモリセルの情報を書き換える際の条件が制約されることにより、上述した、スピントランスファを利用した磁化反転現象に内在する不安定性を充分に解消することができないこともあり得る。
図10Aにおいては、説明を簡単にするため、スピン注入電流Izとバイアス電流Ibを共に矩形パルスとしている。初期状態をt0とし、スピン注入電流Izとバイアス電流Ibの立ち上がり時間をそれぞれt1及びt2とし、スピン注入電流Izとバイアス電流Ibの立ち下がり時間をそれぞれt3及びt4とし、終了状態を観測する時間をt5とする。
それぞれのパルスの持続時間は、スピン注入電流Izはt3−t1、バイアス電流Ibはt4−t2である。スピン注入電流Izはt1以前ではオフ状態であり、t1においてオン状態となり、t3においてオフ状態となる。
この場合には、ビット線105を流れる電流の一部をスピン注入電流Izとして、その他をバイアス電流磁界Hx発生用のバイアス電流Ibとするので、スピン注入電流Izとバイアス電流Ibとを同一駆動電源からビット線105に供給するため、両者を異なるタイミングで印加することは不可能である。
従って、スピン注入電流Izのパルスの立ち上がり91の時刻t1と、バイアス電流Ibのパルスの立ち上がり92の時刻t2とは、必ず同時刻となる。
図10Bにおいて、スピン注入電流Izの波高値が−2.5mAとなる条件下で初期状態(低抵抗状態)から反転した高抵抗状態をとることができ、スピン注入電流Izの波高値が+2.5mAとなる条件下では、初期状態そのままの低抵抗状態となる。
図10Cにおいて、スピン注入電流Izの波高値が+2.5mAとなる条件下で一時的に初期状態から反転した低抵抗状態になるが、5ns経過してスピン注入電流Izがオフになると、元の高抵抗状態に戻ってしまい、スピン注入電流Izの波高値が−2.5mAとなる条件下では初期状態そのままの高抵抗状態となる。
図10Cのような初期抵抗が高抵抗から開始されたスイッチングが正常に反転できない現象は、スピン注入電流Izのパルス持続時間が短すぎて、記憶層(磁化自由層)3の磁化M1が平行状態に至らない場合や、磁化の向きが変化するスイッチング過程のどこかで磁化自由層3の一部に逆磁区ができたり、本来回転してはならない固定層2の磁化M11或いはM12が巨大なスピントルクによってわずかに揺動したりした場合に観測される。
スピントルクは、スピン注入電流Iz自身が形成する渦状の電流磁界に沿って増大する傾向があるため、スピン注入電流Iz自身が形成する渦状の電流磁界に抗するパターンの逆磁区が磁化自由層3に形成される。
このため、SpRAMは、素子サイズが小さいほど反転閾値電流の点で有利になるという特徴を持つ一方で、大きすぎるスピントルクが、スピントランスファ磁化反転現象に内在する不安定性を招来することがある。この不安定性によって、図10Cに示したように、スピン注入電流の極性のみでは磁化の向きを反転できない現象が観測される。
一般的なphase diagramは、ヒステリシス領域80と、初期磁化状態に関わらずメモリセルを0状態(低抵抗状態)にする領域81と、初期磁化状態に関わらずメモリセルを1状態(高抵抗状態)にする領域82と、前述した3領域が混在した不安定動作領域83とを含む。
SpRAMが現実的な余裕(動作マージン)を有するメモリとして機能するためには、3つの領域(ヒステリシス領域80、0状態の領域81、及び1状態の領域82)が充分に広く独立して存在している必要がある。
図10Cで示したような、スピン注入電流Izの極性のみでは正常に磁化反転できないという現象は、phase diagram上では、0状態の領域81又は1状態の領域82に、複数の状態が混在した不安定動作領域83が浸食したものとして現れる。
この図11に示すphase diagramは、スピン注入電流Izのパルス波高値を縦軸に、バイアス電流磁界Hxのパルス波高値を横軸にして、スイッチング終了状態(例えば図10Aのt5)におけるメモリセルの状態を示した状態図である。
ただし、図11において、0領域81が第二象限、1領域82が第四象限、不安定動作領域83が第一象限及び第三象限に現れているが、これは必ずしも普遍的な特徴というわけではない。スピン注入電流Izの向き、固定層2の磁化M11及び磁化M12の向きの定義の仕方によっては、図11とは異なる象限に、0領域81、1領域82、及び不安定動作領域83が現れる。
図11に示すphase diagramのように、不安定動作領域83が現れる場合には、この不安定動作領域83にかからないように、磁化反転の動作を行う際のスピン注入電流Iz及びバイアス電流Ibを設定する必要がある。
しかし、同一のビット線にこれらの電流Iz,Ibを流す構成では、不安定動作領域83にかからないように電流を設定することが困難になることがある。
そして、第2の配線が、記憶素子の積層方向に流す電流を供給する第1の配線とは別に設けられているので、第2の配線に流す電流により発生する電流磁界と、第1の配線に流す電流とを、それぞれ独立して設定することが可能になる。
さらに、第1の配線と第2の配線とが略平行に配置され、第1の配線及び第2の配線を囲むように高透磁率の磁性体が配置され、この磁性体の端部から電流磁界が記憶素子に印加される構成であることにより、磁性体の端部から電流磁界を効率良く記憶素子の記憶層に印加することが可能になる。
本形態においても、図8に示した従来のSpRAMのメモリセルの構成と同様に、メモリセルの読み出しのために選択用MOSトランジスタを用いている。
第1の磁化固定層12及び第2の磁化固定層14は、非磁性層13を介して配置されていることにより、反強磁性結合している。さらに、第1の磁化固定層12は、反強磁性層11と接して配置されており、これらの層間に働く交換相互作用によって、強い一方向の磁気異方性を有する。そして、これら4層11,12,13,14により固定層2が構成される。即ち、固定層2は、2層の磁性層(第1の磁化固定層12及び第2の磁化固定層14)を有している。
強磁性層16は、その磁化M1の向きが比較的容易に回転するように構成されており、この強磁性層16によって記憶層(磁化自由層)3が構成される。
第2の磁化固定層14と強磁性層16との間、即ち固定層2と記憶層(磁化自由層)3との間には、トンネル絶縁層15が形成されている。このトンネル絶縁層15は、上下の磁性層16及び14の磁気的結合を切ると共に、トンネル電流を流す役割を担う。これにより、磁性層の磁化の向きが固定された固定層2と、トンネル絶縁層15と、磁化の向きを変化させることが可能な記憶層(磁化自由層)3とにより、TMR(トンネル磁気抵抗効果)素子が構成されている。
反強磁性層11の下には、下地膜10が形成されている。この下地膜10は、上方に積層される層の結晶性を高める作用がある。
非磁性層13の材料としては、例えば、タンタル、クロム、ルテニウム等が使用できる。
反強磁性層11の材料としては、例えば、鉄、ニッケル、白金、イリジウム、ロジウム等のマンガン合金、コバルトやニッケル酸化物等が使用できる。
トンネル絶縁層15の材料としては、例えば、アルミニウム、マグネシウム、シリコン等の酸化物、もしくは窒化物等からなる絶縁体を使用できる。
下地膜10には、例えば、クロム、タンタル等を使用できる。
トップコート層17には、例えば、銅、タンタル、TiN等の材料が使用できる。
トンネル絶縁層15は、スパッタリングで形成された金属膜を酸化、もしくは窒化させることにより得ることができる。
記憶素子1のトップコート層17は、その上のビット線(BL)33に接続されている。
通常、第1の磁化固定層12と第2の磁化固定層14とは、飽和磁化膜厚積が等しい構成とされるため、磁極磁界の漏洩成分は無視できるくらい小さい。
メモリセルの情報を書き換えたり、メモリセルに記録した情報を読み出したりするためには、スピン注入電流Izを流す必要がある。このスピン注入電流Izは、記憶素子1及び拡散層43及びビット線33を通過する。
これにより、記憶素子1の記憶層3の磁化M1の向きを変化させて、メモリセルの情報を書き換えることができる。
第1のビット線33及び第2のビット線34は、上下に間隔を置いて平行に配置されている。図1のビット線33,34の横から見た断面図を、図2に示す。
第2のビット線34を流れる電流は、前述したバイアス電流Ibである。第2のビット線34を流れるバイアス電流Ibにより、図1に示すように、第2のビット線34の周囲にバイアス電流磁界Hxが発生する。なお、バイアス電流Ibは、記憶層3の磁化状態を変更する記録(書き込み)時のみ通電される。
なお、第2のビット線34は、第1のビット線33に対して電気的絶縁を確保するように、少なくとも1nm以上の距離を隔てて配置することが好ましい。
図3では、図10Aの時間変化と同じく、説明を簡単にするため、スピン注入電流Izとバイアス電流Ibを共に矩形パルスとして、初期状態をt0とし、スピン注入電流Izとバイアス電流Ibの立ち上がり時間をそれぞれt1及びt2とし、スピン注入電流Izとバイアス電流Ibの立ち下がり時間をそれぞれt3及びt4とし、終了状態を観測する時間をt5としている。それぞれのパルスの持続時間は、スピン注入電流Izはt3−t1、バイアス電流Ibはt4−t2である。スピン注入電流Izはt1以前ではオフ状態であり、t1においてオン状態となり、t3においてオフ状態となる。バイアス電流Ibはt2以前ではオフ状態であり、t2においてオン状態となり、t4においてオフ状態となる。
そして、それぞれのパルスの持続時間t3−t1,t4−t2をほぼ等しくしているので、スピン注入電流Izのパルスの立ち下がり93の時刻t3と、バイアス電流Ibのパルスの立ち下がり94の時刻t4とが異なり、時刻t4が時刻t3よりも遅れている。
このように、スピン注入電流Izのパルスの立ち下がり93の時刻t3よりも、バイアス電流Ibのパルスの立ち下がり94の時刻t4を遅らせることにより、スピン注入電流Izをオフした後も、記憶層3の磁化M1の向きの反転動作を補助する、バイアス電流磁界Hxが残留する。これにより、記憶層3の磁化M1の向きの反転動作を安定化させて、後述するように、図11に示したような不安定動作領域83が生じないようにすることが可能になる。
本形態では、スピン注入電流Izを流す第1のビット線33と、バイアス電流Ibを流す第2のビット線34とが、それぞれ別々に設けられているので、このような設定が可能になるのである。
図4に示す例は、それぞれのパルスの持続時間t3−t1,t4−t2を共に5ns、2つのパルスの立ち下がりの時刻の時間差(t4−t3)を5ns、とそれぞれ設定して測定したものである。
図8においては、不安定動作領域83が第一象限及び第三象限で広く観測されていたのに対して、図4においては、不安定動作領域83の殆どが消失したことがわかる。
即ち、バイアス電流磁界Hxを発生させるための第2のビット線34を、第1のビット線33とは別に設け、それぞれのビット線33,34に流すパルスの立ち下がりに時間差を設けたことにより、第一象限の不安定動作領域83がメモリセルを1状態にする領域82に、第二象限の不安定動作領域83がメモリセルを0状態にする領域81に変化している。
これにより、メモリセルを0状態に記録する領域81を、第二象限と第三象限を合わせた範囲に広げることができ、メモリセルを1状態に記録する領域82を、第一象限と第四象限を合わせた範囲に広げることができる。
従って、記憶層3の磁化M1の向きの反転動作の条件を、広く自由に設定することが可能になる。
また、この第2のビット線34が、スピン注入電流Izを供給する第1のビット線33とは別に設けられているので、第2のビット線34に流すバイアス電流Ibにより発生するバイアス電流磁界Hxと、第1のビット線33に流すスピン注入電流Izとを、それぞれ独立して設定することが可能になる。これにより、バイアス電流Ibとスピン注入電流Izとを、独立の振幅、独立の符号、独立の位相で制御することが可能になるので、例えば、消費電力を最小限にすると共に高速に書き換えを行うように条件を最適化することも、可能になる。
この磁性層18には、例えば、Ni又はFe又はCo、或いはこれらの合金を主成分とする強磁性体が用いられる。
さらに、強磁性層16と磁性層18の相互拡散防止のために、これらの間に非磁性層19が設けられている。この非磁性層19には、Cu,Ta,Cr,Ru等の材料が使用できる。非磁性層19と磁性層18をまとめて垂直膜4と呼ぶこともできる。
トップコート層17は、相互拡散防止、接触抵抗低減及び磁性層18の酸化防止という役割があり、先の実施の形態と同様に、通常Cu,Ta,TiN等の材料が使用できる。
なお、磁性層18の磁化M21の向きは、記憶素子1の積層方向かつ上向きに固定されており、スピン注入電流Izやバイアス電流磁界Hxによって変化することはない。
しかし、この閾値を低減する効果が大きいことの代償として、スピントランスファ磁化反転現象に内在する不安定性もまた大きくなる。
そのため、スピン注入電流Izの極性のみでは、安定して磁化反転を行うことが非常に難しくなる。
先の形態では、記憶層の磁化M1の向きの反転を確実に行うために、スピン注入電流Izに加えてバイアス電流磁界Hxも印加した方が良い、というやや消極的な効果を期待する構成であった。
これに対して、本形態の構成は、バイアス電流磁界Hxを印加しないと、安定して記憶層の磁化の反転を行えない、という違いがある。
図6に示す例は、それぞれのパルスの持続時間t3−t1,t4−t2を共に150ps(ピコ秒)、2つのパルスの立ち下がりの時刻の時間差(t4−t3)を50ps、とそれぞれ設定して測定したものである。
また、バイアス電流磁界Hx=0の線上は、ほとんどがヒステリシス領域80となっている。このため、バイアス電流磁界Hxを印加しないと、スピン注入電流Izのパルス波高値や極性を変更しても、メモリセルを0状態或いは1状態に記録することができない。
そして、メモリセルを0状態に記録する領域81と、メモリセルを1状態に記録する領域82とは、第一象限と第四象限を合わせた範囲、又は、第二象限と第三象限を合わせた範囲に存在する。このため、第2のビット線34を流れるバイアス電流Ibが誘起するバイアス電流磁界Hxを印加することによって、メモリセルを安定して0状態あるいは1状態に記録することができる。
そして、バイアス電流Ibとスピン注入電流Izとを、独立の振幅、独立の符号、独立の位相で制御することが可能になるので、例えば、消費電力を最小限にすると共に高速に書き換えを行うように条件を最適化することも、可能になる。
さらに、スピン注入電流Izをオフした後も補助的なバイアス電流磁界Hxが残留するので、スピントランスファにより記憶層3の磁化M1の向きを反転させて情報を記録する動作に内在する不安定性に打ち勝って、この動作を安定かつ確実に行うことが可能になる。
これにより、スピン注入電流Izを低減して、スピン注入電流Izによる消費電力の低減を図ることが可能になる。
本発明では、これらスピン注入電流Iz及びバイアス電流Ibのパルスを共に印加して、即ちこれらのパルスを重ねて、情報の記録(記憶層の磁化の向きの反転)を行うと共に、これらのパルスの立ち下がりの時刻をバイアス電流Ibが少なくとも10ps以上遅くしていれば、2つのパルスにいて、立ち上がり時刻の前後関係や持続時間の大小は、特に限定されない。
この磁性体35には、例えば、Ni,Fe,Coやこれらの合金を主成分とする強磁性体を用いることができる。
そして、例えば、スパッタリングや蒸着により、ビット線33,34の周囲に磁性体35を形成することができる。
その他の構成は、図1〜図3に示した先の形態と同様とする。
SpRAMの消費電力を低減するためには、バイアス電流磁界Hxの発生効率をできるだけ高める必要がある。
本実施の形態では、磁性体35を設けることにより、この磁性体35の端部からバイアス電流Ibが誘起するバイアス電流磁界Hxを、効率良く記憶素子1の記憶層3に印加することができる。
従って、好ましくは、磁性体35の端部を、第1のビット線33の下面よりも、1nm以上下に突出させる。
さらにまた、磁性体35の透磁率を1以上とすることが望ましい。
さらに、本実施の形態では、第1のビット線33及び第2のビット線34の周囲に、高透磁率の磁性体35が設けられていることにより、磁性体35の端部からバイアス電流磁界Hxを効率良く記憶素子1の記憶層3に印加することが可能になるため、先の形態よりも少ないバイアス電流Ibで同等のバイアス電流磁界Hxの効果が得られる。これにより、バイアス電流Ibを低減して、SpRAMの消費電力を低減することが可能になる。
本発明では、バイアス電流磁界を発生させるバイアス電流を流すための配線は、スピン注入電流を流すための配線とは必ずしも平行でなくてもよく、例えば、直交する方向であってもよい。2つの配線を直交する方向とする場合には、バイアス電流を流す配線は、ビット線ではなく他の配線となる。
図1及び図5の各形態では、固定層2が2層の磁化固定層12,14と非磁性層13から成る積層フェリ構造となっているが、例えば、磁化固定層を単層の強磁性層により構成してもよい。
また、固定層と記憶層との上下関係を逆にして、記憶層を下層としても構わない。
さらに、固定層と記憶層との間の中間層を、トンネル絶縁層の代わりに非磁性導体層として、GMR素子を構成することも可能である。
Claims (2)
- 情報を磁性体の磁化状態により保持する記憶層と、前記記憶層に対して非磁性層を介して、磁化の向きが固定された磁化固定層とを有し、積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われる記憶素子と、
前記記憶素子の前記積層方向に流す電流を供給する第1の配線と、
前記記憶素子に電流磁界を印加するための電流を供給する第2の配線とを備えた記憶装置であって、
前記第1の配線と前記第2の配線とが略平行に配置され、
前記第1の配線及び前記第2の配線を囲むように高透磁率の磁性体が配置され、
前記磁性体の端部から前記電流磁界が前記記憶素子に印加され、
情報の記録が行われる際には、前記第1の配線に第1のパルス電流が供給されると共に前記第2の配線に第2のパルス電流が供給され、前記第1のパルス電流の立ち下りから少なくとも10ピコ秒が経過した後に、前記第2のパルス電流が立ち下がる
記憶装置。 - 前記磁性体の透磁率が1以上である請求項1に記載の記憶装置。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005116888A (ja) * | 2003-10-09 | 2005-04-28 | Toshiba Corp | 磁気メモリ |
JP2005277147A (ja) * | 2004-03-25 | 2005-10-06 | Tohoku Univ | 磁気記録素子の記録方法及び磁気記録素子アレイ |
JP2006066485A (ja) * | 2004-08-25 | 2006-03-09 | Toshiba Corp | 磁気メモリ |
JP2006128579A (ja) * | 2004-11-01 | 2006-05-18 | Sony Corp | 記憶素子及びメモリ |
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Patent Citations (6)
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JP2005116888A (ja) * | 2003-10-09 | 2005-04-28 | Toshiba Corp | 磁気メモリ |
JP2007525847A (ja) * | 2004-02-26 | 2007-09-06 | グランディス インコーポレイテッド | 高垂直異方性及び面内平衡磁化を有する自由層を備えたスピン転移磁気素子 |
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