TWI573301B - 異向性磁阻元件及其製造方法 - Google Patents

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Description

異向性磁阻元件及其製造方法
本發明係關於磁阻元件及其製造方法，尤其是異向性磁阻元件及其製造方法。
磁阻元件中所包含的磁阻材料可因應外加磁場強度之變化而改變其電阻值，目前大量地應用於運動產品、汽車、馬達、通訊產品中。常見的磁阻材料可依其作用方式的差異以及靈敏度的不同而分為異向性磁阻(anisotropic magnetoresistance，AMR)、巨磁阻(giant magnetoresistance，GMR)及穿隧磁阻(tunneling magnetoresistance，TMR)等類型。
具體而言，磁阻材料的電阻值會取決於磁阻材料中的電流方向與外加磁場的方向之間的夾角。當電流方向與外加磁場的方向平行時，磁阻材料的電阻值為最大值；當外加磁場的方向偏離電流方向時，磁阻材料的電阻值減小；當電流方向與外加磁場的方向垂直時，磁阻材料的電阻值為最小值。
為了達到較佳的敏感度，一般期望磁阻材料的電阻值對外加磁場之方向的變化有線性的反應。線性的電阻值反應可藉由在磁阻材料上形成螺旋狀的長條導電結構(barber pole)來達成。此種螺旋狀的長條導電結構通常是由鋁或金所構成，其延伸方向與磁阻材料的延伸方向約略呈45 o，用來分流磁阻材料中的電流並改變電流的流動方向。
磁阻材料與螺旋狀長條導電結構的幾何形狀、相對配置、尺寸、材料不但會影響到磁阻元件的效能也會影響到製程的複雜度。業界中一直期望能有一種磁阻元件及其製造方法能夠從簡單及低成本的製程製造出效能優化的磁阻元件。
本發明的一目的在於提供一種異向性磁阻元件，尤其是由簡單及低成本之製造方法所製得的優異磁阻元件。
本發明提供一種異向性磁阻元件，其包含基板、內連線結構與磁阻材料層。內連線結構係位於該基板上且包含複數金屬內連線層，磁阻材料層係位於該內連線結構上方，其中該複數金屬內連線層中的最上層金屬內連線層包含一導電性分流結構，此導電性分流結構未經由導電性插塞而與該磁阻材料層實體連接。
在本發明的一實施例中，該磁阻材料層的上方已無任何金屬內連線但可能會設有選擇性的重佈線層(RDL)，該磁阻材料層上設有選擇性的硬遮罩層及護層，該磁阻材料層的正下方可選擇性地設有主動元件。
在本發明的一實施例中，該最上層的金屬內連線層更包含一焊墊且其係實質上由銅或鎢或鋁所構成。
在本發明的一實施例中，該複數內連線結構更包含位於該磁阻層下方的設定/重設定、補償及/或內建自我測試電路。
在本發明的一實施例中，該導電性分流結構與該磁阻層之界面處的高度落差係小於500埃。
在本發明的一實施例中，該導電性分流結構係嵌於一金屬層間介電層(Inter-metal dielectric layer)中且該導電性分流結構之主要上表面與該金屬層間介電層之主要上表面之間的段差(kink)係小於1000埃。
本發明更提供一種異向性磁阻元件的製造方法。在此方法中先提供基板，然後於該基板上方形成內連線結構，該內連線結構包含複數金屬內連線層，該複數金屬內連線層中最上層的金屬內連線層包含一導電性分流結構，最後於該內連線結構上方形成磁阻層以使該磁阻層未經過導電插塞而實體連接該導電性分流結構。
在本發明的一實施例中，該製造方法更包含在形成該磁阻層之前對該最上層的金屬內連線層進行選擇性的化學機械研磨及/或表面處理及/或退火以增加其平坦度並減少其粗糙程度。
在本發明的一實施例中，該導電性分流結構係經由銅或鎢的金屬鑲嵌製程所形成。
在本發明的另一實施例中，該導電性分流結構係經由圖案化鋁金屬所形成。
在習知的製造流程中，由於先在基板上形成磁阻材料層然後才形成金屬內連線層，所有磁阻材料層中的鐵、鈷、鎳等磁性物質會造成後續內連線製程期間機台的金屬汙染以及影響前段主動元件如電晶體等的表現。除此之外，在習知的製造流程中，由於金屬內連線層是在形成磁阻材料層後才形成，形成金屬內連線層時所用的製程如沈積、蝕刻或黃光製程等、所用的製程材料如化學前驅物、有機溶劑、光阻、電漿等、所用的製程參數如過高的溫度、壓力等都有可能會影響到磁阻元件的可靠度。
然而，本發明的磁阻材料層係於所有前段製程(Front end of line,FEOL)及內連線結構(interconnect structure)皆完成後才形成，故磁阻材料層中的鐵、鈷、鎳等磁性物質不會污染前段製程及內連線結構製程時所使用的機台。除此之外，由於前段製程及內連線結構製程早在磁阻材料層形成之前便完成，因此前段製程及內連線結構製程期間所使用到的製程、製程材料及製程參數不會對後來才形成的磁阻材料造成影響。
又，本發明控制磁阻材料層與導電性分流結構兩者間的界面粗糙程度以及嵌有導電性分流結構之金屬層間介電層與導電性分流結構兩者間的上表面共平面程度，以在磁阻元件的運作期間得到較佳的電流流動方向與分佈，藉此得到較佳的磁阻元件效能。
10‧‧‧上部
10*‧‧‧上部
11‧‧‧上部
12‧‧‧上部
20‧‧‧中部
20*‧‧‧中部
21‧‧‧中部
22‧‧‧中部
30‧‧‧下部
30*‧‧‧下部
31‧‧‧下部
32‧‧‧下部
100‧‧‧異向性磁阻元件
1000‧‧‧導電性分流結構
1000*‧‧‧導電性分流結構
1000’‧‧‧導電性分流結構
1000”‧‧‧導電性分流結構
1010‧‧‧導電插塞
1010*‧‧‧連接結構
1400‧‧‧上主要表面
2000‧‧‧磁阻材料層
2100‧‧‧硬遮罩層
3100‧‧‧電極
3100*‧‧‧電極
3100’‧‧‧電極
3100”‧‧‧電極
3200‧‧‧電極
3200’‧‧‧電極
3200”‧‧‧電極
C‧‧‧接觸插塞
D‧‧‧汲極
G‧‧‧閘極
ILD‧‧‧層間介電層
IMD1-IMDx‧‧‧金屬層間介電層
M1-Mx‧‧‧金屬導線層
S‧‧‧源極
T、T’‧‧‧電晶體
V1-Vx‧‧‧金屬插塞層
圖1為根據本發明實施例之異向性磁阻元件的簡單示意圖。
圖1A為圖1中之異向性磁阻元件的電流流向示意圖。
圖2為根據本發明之第一實施例之異向性磁阻元件沿著圖1中之切線A-A’所取的橫剖面示意圖。
圖3為根據本發明之第二實施例之異向性磁阻元件沿著圖1中之切線A-A’所取的橫剖面示意圖。
圖4為根據本發明之第三實施例之異向性磁阻元件沿著圖1中之切線A-A’所取的橫剖面示意圖。
圖5為根據本發明之第四實施例之異向性磁阻元件沿著圖1中之切線A-A’所取的橫剖面示意圖。
圖6為圖2或圖4中磁阻材料層與導電性分流結構之間的界面的放大圖。
圖7為圖5中磁阻材料層與導電性分流結構之間的界面的放大圖。
圖8為電流在圖2-5中之導電性分流結構中的流向示意圖。
下面將詳細地說明本發明的較佳實施例，舉凡本中所述的元件、元件子部、結構、材料、配置等皆可不依說明的順序或所屬的實施例而任意搭配成新的實施例，此些新的實施例當屬本發明之範疇。在閱讀了本發明後，熟知此項技藝者當能在不脫離本發明之精神和範圍內，對上述的元件、元件子部、結構、材 料、配置等作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準，且此些更動與潤飾當落在本發明之申請專利範圍內。
本發明的實施例及圖示眾多，為了避免混淆，類似的元件係以相同或相似的標號示之；為避免畫面過度複雜及混亂，重覆的元件僅標示一處，他處則以此類推。圖示意在傳達本發明的概念及精神，故除非文中特別指出，否則圖中所顯示的距離、大小、比例、形狀、連接關係….等皆為示意而非實況，所有能以相同方式達到相同功能或結果的距離、大小、比例、形狀、連接關係….等皆可視為等效物而採用之。
在本說明書中，「磁阻材料層」係指磁性材料層，尤其指電阻值會隨外在磁場變化而改變的離散或連續的單一或多層膜層，其例如包含鐵磁材料(ferromagnet)、反鐵磁材料(antiferromagnet)、非鐵磁性金屬材料、穿隧氧化物材料(tunneling oxide)及上述者的任意組合。在本說明書中，「磁阻材料層」尤其是指異向性磁阻(anisotropic magnetoresistance，AMR)材料層，尤其是坡莫合金(permalloy)。
在本說明書中，「金屬內連線層」係指由導電材料所構成的內連線層，尤其指位於金屬層間介電層內由金屬圖案化製程、單鑲嵌製程、雙鑲嵌製程或其組合所形成的導電繞線結構，其通常包含複數的金屬導線層(如第一金屬導線層M1、第二金屬導線層M2、第三金屬導線層M3.....等)以及複數的金屬插塞層(如在垂直方向上介於第一金屬導線層M1與第二金屬導線層M2之間的第一金屬插塞層V1、在垂直方向上介於第二金屬導線層M2與第三金屬導線層M3之間的第二金屬插塞層V2....等)；由於不同製程的運用與組合，單一金屬導線層Mx(x為整數)和其上方或下方的單一金屬插塞層可為分開製作但實體連接的各自獨立結構或者是整合製作的一體成形結構。
在本說明書中，「主要表面」係指一上表面或一下表面中除去局部粗糙部(如表面突出處(protrusion)及凹陷處(dent))後大部分面積所在的平面。
在本說明書中，重佈線層(redistribution layer,RDL)並非是金屬內連線層的一部分，其功能在於將原設計在晶片上的線路接點位置即焊墊(pad)位置，透過晶圓級金屬佈線製程和凸塊製程來改變其接點位置。在本說明書中，所謂的晶圓級金屬佈線製程，是指在完成了磁阻材料層之後，在基板上塗佈一層保護層，再以曝光顯影的方式定義新的導線圖案，接下來再利用電鍍和蝕刻技術製作新的金屬導線，以連結原先的鋁或鎢或銅的焊墊和後續的金焊墊(Au pad)或凸塊(bump)，達到線路重新分佈的目的。
現在請參考圖1與圖2，圖1為根據本發明實施例之異向性磁阻元件100的簡單示意圖，圖2為根據本發明之第一實施例之異向性磁阻元件100沿著圖1中之切線A-A’所取的橫剖面示意圖。在圖1中強調異向性磁阻元件100中各個部件的形狀及位向，在圖2中強調異向性磁阻元件100中各個部件與其他環境元件的相對關係。由圖1中可見，可用來感應一方向之外加磁場之強弱的異向性磁阻元件100主要包含磁阻材料層2000、導電性分流結構1000以及電極3100與3200。
長條形的磁阻材料層2000位於基板上方並與基板實質上平行，其具有長、窄的薄板形狀但末端不見得需要是平的，末端可以尖縮收斂或呈圓弧形。磁阻材料層2000的材料通常是坡莫合金(permalloy)，但合金中的鈷、鎳、鐵的比例可依照磁電阻率變化、機械性、磁線性、翻轉場等特性的不同需求而加以調變。磁阻材料層2000的面積、長寬比、膜厚等皆會影響磁區的大小與分佈，導致整個磁化過程(magnetization process)受影响而有不同的磁阻元件特性，因此可加以設計以達到期望的效能。一般而言，取決於其應用及效能的要求，磁阻材料層2000的寬度約介於數微米至數十微米之間、長度約介於數十微米至數百微米之間、厚度約介於數百埃至數千埃之間。
導電性分流結構1000係以不平行磁阻材料層2000之長度方向的方式設置在磁阻材料層2000的正下方且與其實體連接，用以在異向性磁阻元件100運作時改變原有磁阻材料層2000內的電流方向，使電流方向與磁阻材料層2000的磁化方向夾一角度，藉此增加異向性磁阻元件100的感測靈敏度。導電性分流結構1000為複數條彼此平行的長形導電條，沿著磁阻材料層2000的長度方向自磁阻材料層2000的一側延伸至另一側。為了達到最佳化的感測靈敏度，導電性分流結構1000的長度方向與磁阻材料層2000的長度方向之間的夾角約略為45度。然而，本發明不限於長條形的導電性分流結構1000，為了達到不一樣的磁阻元件特性或遷就佈局的其他考量(如下方的繞線考量)或其他因素，導電性分流結構1000可具有其他形狀及/或彼此不平行。類似地，導電性分流結構1000的配置方式不限於自磁阻材料層2000的一側延伸至另一側，其沿著長度方向的兩末端可延伸不超過磁阻材料層2000的兩側或不到達磁阻材料層2000的兩側。如後文更詳細的說明，由於導電性分流結構1000係由金屬內連線層中最上層的金屬內連線層所構成，故其材料為金屬內連線製程中常用的材料，包含但不限制為：銅、鎢、鋁、鈦、氮化鈦、鉭、氮化鉭等。同理，其厚度係與最上層的金屬內連線層相同，通常介於數千埃至數微米之間。由於導電性分流結構1000之材料的電阻率比坡莫合金的電阻率低數倍至甚至十倍以上，因此導電性分流結構1000的長度、寬度與數目的多寡會影響到其與磁阻材料層2000的接觸面積因而改變整體異向性磁阻元件100的電阻值。若希望異向性磁阻元件100能維持適當的靈敏度，必須要考量到導電性分流結構1000之長度、寬度與數目的選擇。
電極3100與3200係分別與磁阻材料層2000的兩端電連接或實體連接以利電位V1與V2的施加；藉由施加V1與V2之間的電位差，可感測到流過異向性磁阻元件100的電流。或者，藉由電極3100與3200施加已知電流，感測電極3100與3200之間的電位差。電極3100與3200的電阻率應該要低於磁阻材料層2000的電阻 率，在圖2所示的第一實施例中，電極3100與3200為與磁阻材料層2000實體連接的焊墊，其與導電性分流結構1000位於最上層的金屬內連線中，因此與導電性分流結構1000具有相同的材料，包含但不限制為：銅、鎢、鋁、鈦、氮化鈦、鉭、氮化鉭等。但本發明不限於此，電極3100與3200可以是與磁阻材料層2000實體連接的內連線，透過同層或其他層的金屬內連線繞線而電連接至焊墊。
現在參考圖1A，其為圖1中之異向性磁阻元件100的電流流向示意圖。由於導電性分流結構1000採用導電金屬材質，其電阻率小於磁阻材料層2000的電阻率，因此在導電性分流結構1000與磁阻材料層2000實體接觸之處，電流路徑為電阻率較小的導電性分流結構1000，然而在磁阻材料層2000中(即相鄰的導電性分流結構1000之間)導電條500間的最短路徑為電流的導通方向；因而磁阻材料層2000與導電性分流結構1000構成至少一電流路徑(磁阻材料層2000導電性分流結構1000導電性分流結構1000間的磁阻材料層2000(下一導電性分流結構1000….)。
現在參考圖2，以瞭解根據本發明第一實施例之異向性磁阻元件100之各個部件與其他環境元件的相對關係以及其製造方法。在圖2中由下至上將整個晶圓分為三個部分：下部30，包含基板、主動元件(在圖2中以電晶體T、T’為例)、層間介電層ILD與嵌於層間介電層ILD中的接觸插塞C；中部20，包含金屬層間介電層IMD1-IMDx-1與大部分的內連線結構(在此實施例中為金屬導線層M1-Mx-1及金屬插塞層V1-Vx-2等金屬內連線層)，其中x為大於等於3的整數；上部10，包含金屬層間介電層IMDx、剩餘的內連線結構(即金屬導線層Mx及金屬插塞層Vx-1等金屬內連線層)、磁阻材料層2000、其上的選擇性鈍態護層以及選擇性的重佈線層(RDL，未圖示)。
基板可以是半導體基板如矽基板、矽鍺基板、III-V基板或玻璃基板或絕緣層上覆矽(SOI)基板或複合基板。在基板上形成電晶體T、T’，電晶體T、T’各 自包含閘極G、源極S與汲極D；然而主動元件不限於電晶體，其亦可包含其他多端元件、記憶體胞及/或由電晶體所構成的各種電路。然後形成層間介電層ILD覆蓋電晶體T、T’，層間介電層ILD可以是單層或多層的結構，其材料可包含但不限於：氮化矽、二氧化矽、四乙氧基矽烷(TEOS)的氧化物、無摻雜矽玻璃(USG)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氮氧化矽(SiON)、碳化矽(SiC)、碳氮化矽(SiCN)、旋塗矽玻璃(SOG)、低介電常數材料如應用材料所販售的黑鑽石(Black diamondTM)、道氏化學所販售的SiLKTM等。在層間介電層ILD中形成接觸插塞C貫穿層間介電層ILD而使主動元件的端點如電晶體T或T’的閘極G及/或源極S及/或汲極D與上層的內連線結構相連接；接觸插塞C通常是由單鑲嵌製程所製作，其材料可包含但不限於：多晶矽、鎢、銅、鈦、氮化鈦、鉭、氮化鉭等。
在圖2的實施例中，金屬層間介電層IMD1-IMDx與內連線結構即金屬導線層M1-Mx及金屬插塞層V1-Vx-1等金屬內連線層係由鑲嵌製程所形成。雖然在圖2中省略了一些金屬層間介電層以及一些內連線結構，但除了第一金屬導線層M1之外，其餘者的結構大致上皆與金屬導線層Mx-1及金屬插塞層Vx-2相同，為導線與插塞整合在一起的一體成形結構。一般而言，第一金屬導線層M1(圖中未示)為由單鑲嵌製程所製作的獨立結構，其在適當處與下層的接觸插塞層C實體連接並在適當處與上層的第一插塞層V1實體連接。第一金屬導線層M1的製作方式例如是：形成一或多種用於金屬層間介電層IMD1的介電材料，利用微影及蝕刻等製程在已形成的介電材料中形成溝槽，然後在溝槽中形成選擇性的阻障層、黏著層、晶種層，再以電鍍或化學沈積製程將低電阻率金屬如銅或鎢填滿溝槽，最後進行化學機械研磨去除多餘的低電阻率金屬以形成實質上上表面共平面的第一金屬導線層M1與金屬層間介電層IMD1。金屬層間介電層IMD1-IMDx的材料係類似於層間介電層ILD的材料，在此便不贅述。金屬導線層Mx-1及金屬插塞 層Vx-2的製作方式係類似於第一金屬導線層M1的製作方式，其差異在於，在金屬層間介電層IMDx-1中所形成的溝槽為金屬導線層Mx-1及金屬插塞層Vx-2兩者之圖案的組合。
上部10中的金屬層間介電層IMDx以及內連線結構即金屬導線層Mx(最上層的金屬內連線層)與金屬插塞層Vx-1的製作方式係與中部20中的金屬層間介電層以及內連線結構的製作方式相同，在此便不贅述。不同於其他金屬導線層的是，金屬導線層Mx(最上層的金屬內連線層)包含了焊墊3100、3200以及導電性分流結構1000；經過化學機械研磨製程後，焊墊3100、3200以及導電性分流結構1000的上表面會實質上與金屬層間介電層IMDx之上表面共平面並裸露於外。然後，利用濺鍍或其他方式在金屬層間介電層IMDx與金屬導線層Mx(包含焊墊3100、3200以及導電性分流結構1000)上全面性地形成磁阻材料並以微影與蝕刻等製程圖案化磁阻材料以形成磁阻材料層2000。最後，在磁阻材料層2000上全面地形成選擇性的鈍態護層，並以微影與蝕刻製程形成開口裸露焊墊3100、3200等，供後續封裝階段的打線或覆晶凸塊連接；或者，在形成開口裸露焊墊3100、3200之後、封裝階段之前，形成選擇性的重佈線層(RDL)，以連結原先的焊墊3100、3200和後續的金焊墊(Au pad)或凸塊(bump)。
現在參考圖3，其為根據本發明之第二實施例之異向性磁阻元件100沿著圖1中之切線A-A’所取的橫剖面示意圖。為了便於瞭解異向性磁阻元件100之各個部件與其他環境元件的相對關係以及其製造方法，在圖3中亦由下至上將整個晶圓分為三個部分：下部30*、中部20*及上部10*。下部30*的組成與製造方式係與圖2中所示的下部30相同，在此不贅述。中部20*與圖2中所示的中部20類似，其包含金屬層間介電層IMD1-IMDx-1與大部分的內連線結構(在此實施例中為金屬導線層M1-Mx-1及金屬插塞層V1-Vx-1等金屬內連線層)，其中x為大於等於3的整數。上部10*係不同於圖2中所示的上部10，其包含金屬層間介電層IMDx與 IMDx+1、剩餘的內連線結構(即金屬導線層Mx、金屬導線層Mx+1與金屬插塞層Vx等金屬內連線層)、磁阻材料層2000、其上的選擇性鈍態護層及選擇性的重佈線層(RDL)。
雖然在圖3的實施例中，金屬導線層M1-Mx-1係由圖案化鋁金屬及/或其他金屬所形成而金屬插塞層V1-Vx-1係由單鑲嵌製程所形成，但其亦可採用圖2中的雙鑲嵌形式。在圖3中省略了一些金屬層間介電層以及一些內連線結構，因為所有金屬內連線層的結構大致上皆與金屬導線層Mx-1及金屬插塞層Vx-1相同，可以是導線與插塞分開製作但實體連接的結構或者是導線與插塞一起製作的雙鑲嵌結構。當導線與插塞分開製作時，第(x-1)金屬導線層M x-1為由圖案化鋁金屬及/或其他金屬所製作的獨立結構，其在適當處與下層的金屬內連線層實體連接並在適當處與上層的金屬內連線層實體實體連接。第一金屬導線層M x-1的製作方式例如是：在已形成的金屬層間介電層IMDx-2上全面性地形成一層鋁及/或其他金屬，然後利用微影、蝕刻等製程圖案化鋁及/或其他金屬，再於圖案化的鋁及/或其他金屬上形成金屬層間介電層IMDx-1。當導線與插塞分開製作時，金屬插塞層Vx-1的製作方式例如是：利用微影、蝕刻等製程在已形成的金屬層間介電層IMDx-1中形成溝槽，然後在溝槽中形成選擇性的阻障層、黏著層、晶種層，再以電鍍、化學沈積製程或濺鍍製程將低電阻率金屬如銅或鎢填滿溝槽，最後進行化學機械研磨去除多餘的低電阻率金屬以形成實質上上表面共平面的金屬插塞層Vx-1與金屬層間介電層IMD x-1。當導線與插塞一起製作時，其製作方式可參考圖2相關的敘述，在此不贅述。金屬層間介電層IMD1-IMDx的材料係類似於層間介電層ILD的材料，在此便不贅述。
上部10*中的金屬層間介電層IMDx與IMDx+1、內連線結構即金屬導線層Mx、金屬插塞層Vx與金屬導線層Mx+1(最上層的金屬內連線層)的製作方式係與中部20*中的金屬層間介電層以及內連線結構(導線與插塞分開製作的結構)的 製作方式相同，在此便不贅述。不同於其他金屬導線層的是，金屬導線層Mx包含了焊墊3100*、3200*以及900*。金屬導線層Mx的900*可以設置設定/重設定(set/reset)元件、補償(offset)元件及/或內建自我測試(BIST)線圈。金屬插塞層Vx係用以將焊墊3100*與3200*電連接至磁阻材料層2000。金屬導線層Mx+1包含了導電性分流結構1000*及用以電連接焊墊3100*、3200*與磁阻材料層2000的導電連接結構1010*；經過化學機械研磨製程後，導電性分流結構1000*及導電連接結構1010*的上表面會實質上與金屬層間介電層IMDx+1之上表面共平面並裸露於外。然後，利用濺鍍或其他方式在金屬層間介電層IMDx+1與金屬導線層Mx+1(包含導電性分流結構1000)上全面性地形成磁阻材料並以微影與蝕刻等製程圖案化磁阻材料以形成磁阻材料層2000。最後，在磁阻材料層2000上全面地形成選擇性的鈍態護層，並以微影與蝕刻製程形成開口裸露焊墊3100*、3200*等，供後續封裝階段的打線或覆晶凸塊連接；或者，在形成開口裸露焊墊3100*、3200*之後、封裝階段之前，形成選擇性的重佈線層(RDL)，以連結原先的焊墊3100*、3200*和後續的金焊墊(Au pad)或凸塊(bump)。
在第二實施例中應注意的是，雖然導電性分流結構1000*係由金屬導線層Mx+1所製作，但為了達到較佳的分流效果並使電流在磁阻材料層2000中的分佈較均勻，其係由鎢金屬所製作而非如一般圖案化金屬導線由鋁所製作。在本實施例中，雖然設定/重設定(set/reset)元件、補償(offset)元件及/或內建自我測試(BIST)線圈係利用金屬導線層Mx的結構900*，但其可利用磁阻材料層2000下方的任何其他層金屬或插塞來設置。又，在本實施例中，使用鋁金屬層來作為焊墊3100*與3200*，因此毋需外加其他的金屬膜層於其上；倘若如圖2之實施例使用銅來作為焊墊層或如圖5之實施例使用鎢來作為焊墊層，則可能需要另外再沈積一層鋁層於焊墊表面，可能會增加製程複雜度。
現在參考圖4，其為根據本發明之第三實施例之異向性磁阻元件100沿著圖1中之切線A-A’所取的橫剖面示意圖。為了便於瞭解異向性磁阻元件100之各個部件與其他環境元件的相對關係以及其製造方法，在圖4中亦由下至上將整個晶圓分為三個部分：下部31、中部21及上部11。下部31的組成與製造方式係與圖2中所示的下部30相同，在此不贅述。中部21與圖2中所示的中部20類似，其包含金屬層間介電層IMD1-IMDx-1與大部分的內連線結構(在此實施例中為金屬導線層M1-Mx-1及金屬插塞層V1-Vx-1等金屬內連線層)，其中x為大於等於3的整數。上部11亦與圖2中所示的上部10類似，其包含金屬層間介電層IMDx、剩餘的內連線結構(即金屬導線層Mx及金屬插塞層Vx等金屬內連線層)、磁阻材料層2000、其上的選擇性鈍態護層及選擇性的重佈線層(RDL)。
在圖4的實施例中，金屬導線層M1-Mx係由圖案化鋁金屬及/或其他金屬所形成而金屬插塞層V1-Vx-1係由單鑲嵌製程所形成。在圖4中省略了一些金屬層間介電層以及一些內連線結構，因為所有金屬內連線層的結構大致上皆與金屬導線層Mx-1及金屬插塞層Vx-1相同，為導線與插塞分開製作但實體連接的結構。一般而言，第(x-1)金屬導線層Mx-1為由圖案化鋁金屬及/或其他金屬所製作的獨立結構，其在適當處與下層的金屬內連線層實體連接並在適當處與上層的金屬內連線層實體實體連接。第一金屬導線層M x-1的製作方式例如是：在已形成的金屬層間介電層IMDx-2上全面性地形成一層鋁及/或其他金屬，然後利用微影、蝕刻等製程圖案化鋁及/或其他金屬，再於圖案化的鋁及/或其他金屬上形成金屬層間介電層IMDx-1。金屬插塞層Vx-1的製作方式例如是：利用微影、蝕刻等製程在已形成的金屬層間介電層IMDx-1中形成溝槽，然後在溝槽中形成選擇性的阻障層、黏著層、晶種層，再以電鍍、化學沈積製程或濺鍍製程將低電阻率金屬如銅或鎢填滿溝槽，最後進行化學機械研磨去除多餘的低電阻率金屬以形成 實質上上表面共平面的金屬插塞層Vx-1與金屬層間介電層IMD x-1。金屬層間介電層IMD1-IMDx的材料係類似於層間介電層ILD的材料，在此便不贅述。
上部11中的金屬層間介電層IMDx以及內連線結構即金屬導線層Mx與金屬插塞層Vx(最上層的金屬內連線層)的製作方式係與中部21中的金屬層間介電層以及內連線結構的製作方式相同，在此便不贅述。不同於其他金屬導線層的是，金屬導線層Mx包含了焊墊3100’、3200’而金屬插塞層Vx(最上層的金屬內連線層)包含了導電性分流結構1000’及用以連接焊墊3100’、3200’與磁阻材料層2000的導電插塞1010；經過化學機械研磨製程後，導電性分流結構1000’及導電插塞1010的上表面會實質上與金屬層間介電層IMDx之上表面共平面並裸露於外。然後，利用濺鍍或其他方式在金屬層間介電層IMDx與金屬插塞層Vx(包含導電性分流結構1000)上全面性地形成磁阻材料並以微影與蝕刻等製程圖案化磁阻材料以形成磁阻材料層2000。最後，在磁阻材料層2000上全面地形成選擇性的鈍態護層，並以微影與蝕刻製程形成開口裸露焊墊3100’、3200’等，供後續封裝階段的打線或覆晶凸塊連接；或者，在形成開口裸露焊墊3100’、3200’之後、封裝階段之前，形成選擇性的重佈線層(RDL)，以連結原先的焊墊3100’、3200’和後續的金焊墊(Au pad)或凸塊(bump)。在此應注意的是，雖然導電性分流結構1000’係由金屬插塞層Vx所製作，但俯視觀之，其形狀仍然是圖1、2中所示的長條形而非一般金屬插塞的圓形或圓角化方形。
現在參考圖5，其為根據本發明之第四實施例之異向性磁阻元件100沿著圖1中之切線A-A’所取的橫剖面示意圖。為了便於瞭解異向性磁阻元件100之各個部件與其他環境元件的相對關係以及其製造方法，在圖5中亦由下至上將整個晶圓分為三個部分：下部32、中部22及上部12。下部32的組成與製造方式係與圖2、4中所示的下部30、31相同，在此不贅述。中部22的組成與製造方式係與圖4中所示的中部21相同，在此便不贅述。上部12包含金屬層間介電層IMDx、剩餘的 內連線結構(即金屬導線層Mx)、磁阻材料層2000、其上的選擇性鈍態護層以及選擇性的重佈線層(RDL)。
上部12中的金屬層間介電層IMDx以及內連線結構即金屬導線層Mx(最上層的金屬內連線層)的製作方式係與中部22中的金屬層間介電層以及金屬導線層的製作類似，以下將說明其差異。不同於其他金屬導線層的是，金屬導線層Mx包含了焊墊3100”、3200”以及導電性分流結構1000”。為了裸露焊墊3100”、3200”以及導電性分流結構1000”的上表面，在圖案化鋁及/或其他金屬而形成金屬導線層Mx並在金屬導線層Mx上覆蓋金屬層間介電層IMDx後，進行化學機械研磨製程直到裸露出金屬導線層Mx的上表面。然後，如前述實施例2、3在金屬層間介電層IMDx與金屬導線層Mx(包含導電性分流結構1000”及焊墊3100”、3200”)上形成磁阻材料層2000、選擇性的鈍態護層，並在護層中形成開口裸露焊墊3100”、3200”等，供後續封裝階段的打線或覆晶凸塊連接；或者，在形成開口裸露焊墊3100”、3200”之後、封裝階段之前，形成選擇性的重佈線層(RDL)，以連結原先的焊墊3100”、3200”和後續的金焊墊(Au pad)或凸塊(bump)。在此應注意的是，在所有的金屬導線層M1-Mx中，基於裸露導電性分流結構1000”以及異向性磁阻元件對於平坦度的需求(後續會有更詳細的說明)，只有對最上層的金屬導線層Mx進行化學機械研磨。
在圖2至圖5的實施例中，主動元件可設置在焊墊的正下方及/或磁阻材料層的正下方，以妥善地利用空間、減少晶片的尺寸。在圖2至圖5的實施例中，皆可在磁阻材料層2000的下方配置設置/重設(set/reset)、補償(offset)及/或內建自我測試(BIST)元件，且此些元件可採用任一金屬內連線來製作，亦可利用選擇性之重佈線層(RDL)來完成。在圖2至圖5的實施例中，每一金屬內連線層皆可選擇性地包含複數虛置圖案，(dummy patterns)以避免蝕刻及/或化學機械研磨的微負載效應(micro-loading effect)；所謂的虛置圖案係指未和任何主動元件、磁阻元件、 電路、被動元件電連接的圖案。在圖2至圖5的實施例中，在金屬內連線層的大塊金屬圖案中，可嵌有介電島狀物(dielectric slots)，幫助舒緩應力並減少化學機械研磨的淺碟效應(dishing effect)。
現在請參考圖6與圖8，圖6為圖2或圖4中磁阻材料層與導電性分流結構之間的界面的放大圖，圖8為電流在圖2-5中之導電性分流結構中的流向示意圖。在圖6中，導電性分流結構1000、1000*或1000’具有鑲嵌結構，嵌於金屬層間介電層IMDx或IMDx+1中，而圖案化的磁阻材料層2000覆蓋於導電性分流結構1000或1000’上。導電性分流結構1000、1000*或1000’係由係由銅或鎢等低電阻率金屬所構成，其側壁與底部可被選擇性的阻障層及/或晶種層及/或黏著層1100所包覆，其中阻障層與黏著層可包含但不限於鈦、氮化鈦、鉭、氮化鉭等，晶種層可以是物理氣相沈積所形成之銅薄層。圖案化的磁阻材料層2000上尚有選擇性的硬遮罩層2100，用以在圖案化磁阻材料層2000時保護磁阻材料並維持其適當形狀。由於硬遮罩層2100只需用來圖案化磁阻材料層而毋需用來圖案化其他較厚的金屬材料如內連線材料，所以硬遮罩層2100的厚度可小於100埃，如此一來磁阻材料層2000因搭配較薄的硬遮罩層2100故提升了感測外界磁場變化的靈敏度。
在圖2、3或圖4中之導電性分流結構1000、1000*或1000’經過化學機械研磨完成後，其上主要表面1400應該要和金屬層間介電層IMDx或IMDx+1的上主要表面共平面(齊平)，然而實際上，由於導電性分流結構1000、1000*或1000’和金屬層間介電層IMDx或IMDx+1間的材質差異或者研磨漿的選擇或者研磨參數的選擇，兩者的上主要表面間會有一段差(Kink)。在本發明中，希望藉由研磨漿的選擇或者研磨參數的選擇來縮小此一段差，將其控制在小於1000埃的程度。
除此之外，由於鋁、鎢、銅等低電阻率導電材料在經過CMP研磨時會因金屬沉積時的條件、CMP研磨條件、或研磨液與金屬層之間的電化學作用，使導 電分流結構在微觀上形成所謂的表面不平整(高低落差，surface roughness)1500如刮痕或金屬表面腐蝕之金相。請參考圖8，當此些表面不平整(高低落差，surface roughness)1500存在於導電性分流結構1000、1000*、1000’或1000”中時，磁阻材料層2000的形狀也會隨表面不平整而成上下起伏，造成磁矩在表面不平整附近局部亂序，無法沿著長軸方向排列整齊，且電流不會在同一水平面流動，而是會順著不平整的輪廓上下起伏，如此一來電流方向與磁矩方向之夾角就會產生局部混亂情況，而影響磁阻偵測磁場之靈敏度與穩定度，導致異向性磁阻元件的感應誤差。在本發明中，希望藉著控制金屬沉積時的條件、CMP研磨條件、或研磨液與金屬層之間的電化學作用來抑制表面不平整(高低落差，surface roughness)的形成與減少高度落差之效果，較佳地將上主要表面的高低落差(表面不平整度或粗糙度)控制在小於500埃的程度。
控制上主要表面之高度落差的手段例如包含但不限制為：使用較低溫之金屬沉積條件，使導電性分流結構之金屬結晶較細緻；採用具有較低之研磨下壓力(polish down force)的研磨條件；及/或將化學機械研磨時的氧化劑濃度降低。上述手段之單獨使用或任何組合均有減少上主要表面之高度落差的效果。
當導電性分流結構與層間介電層IMDx或IMDx+1之上主要表面的共同上表面愈平坦(意即導電性分流結構與層間介電層IMDx之上主要表面間的段差愈小)且當導電性分流結構愈不粗糙(意即導電性分流結構於上主要表面的高低落差愈小)時，導電性分流結構與磁阻材料2000之間的界面便愈平，電流的流動方向更恆定，磁矩方向也傾向於一致，藉此達到較佳的磁阻元件效能。
現在參考圖7，圖7為圖5中磁阻材料層與導電性分流結構之間的界面的放大圖。圖7對於段差(Kink)以及表面不平整(surface roughness)的要求係與圖6相同。圖7與圖6的差異在於，圖7中的導電性分流結構1000”係由圖案化鋁金屬及/或其 他金屬所構成，低電阻率金屬如鋁金屬的側壁並不會受到選擇性阻障層/晶種層/黏著層1200的包覆，選擇性阻障層/晶種層/黏著層1200只會位於鋁金屬的下方。
綜上所述，在本發明之異向性磁阻元件中，磁阻材料層係於所有前段製程(Front end of line,FEOL)及內連線結構(interconnect structure)皆完成後才形成，故磁阻材料層中的鐵、鈷、鎳等磁性物質不會污染前段製程及內連線結構製程時所使用的機台。除此之外，由於前段製程及內連線結構製程早在磁阻材料層形成之前便完成，因此前段製程及內連線結構製程期間所使用到的製程、製程材料及製程參數不會對後來才形成的磁阻材料造成影響。
又，本發明控制磁阻材料層與導電性分流結構兩者間的粗糙程度以及嵌有導電性分流結構之金屬層間介電層與導電性分流結構兩者間的上表面共平面程度，以在磁阻元件的運作期間得到較佳的電流流動方向與分佈，藉此得到較佳的磁阻元件效能。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧上部
20‧‧‧中部
30‧‧‧下部
100‧‧‧異向性磁阻元件
1000‧‧‧導電性分流結構
2000‧‧‧磁阻材料層
3100‧‧‧電極
3200‧‧‧電極
C‧‧‧接觸插塞
D‧‧‧汲極
G‧‧‧閘極
ILD‧‧‧層間介電層
IMD1-IMDx‧‧‧金屬層間介電層
M1-Mx‧‧‧金屬導線層
S‧‧‧源極
T、T’‧‧‧電晶體
V1-Vx-1‧‧‧金屬插塞層

Claims (23)

  1. 一種異向性磁阻元件，包含：基板；內連線結構，位於該基板上且包含複數金屬內連線層；磁阻材料層，位於該內連線結構上方，其中該複數金屬內連線層中最上層的金屬內連線層包含一導電性分流結構，此導電性分流結構未經導電性插塞而與該磁阻材料層實體連接，且該導電性分流結構與該磁阻材料層具有實質相等的上表面與下表面尺寸。
  2. 如申請專利範圍第1項之異向性磁阻元件，其中該磁阻材料層的上方已無任何金屬內連線。
  3. 如申請專利範圍第1項之異向性磁阻元件，更包含位於該磁阻材料層上的硬遮罩層及護層。
  4. 如申請專利範圍第1項之異向性磁阻元件，其中該最上層的金屬內連線層更包含一焊墊。
  5. 如申請專利範圍第1項之異向性磁阻元件，更包含一與該最上層的金屬內連線層不同層之焊墊。
  6. 如申請專利範圍第1項之異向性磁阻元件，其中該最上層的金屬內連線層係實質上由銅或鎢或鋁所構成。
  7. 如申請專利範圍第1項之異向性磁阻元件，其中該複數內連線結構更包含位於該磁阻層下方的設定/重設定、補償及/或內建自我測試電路。
  8. 如申請專利範圍第7項之異向性磁阻元件，其中更包含一與該設定/重設定、補償及/或內建自我測試電路同一層之焊墊。
  9. 如申請專利範圍第1項之異向性磁阻元件，更包含磁阻層上方的重佈線層(redistribution layer)。
  10. 如申請專利範圍第1項之異向性磁阻元件，該磁阻層係實質上由坡莫合金所構成。
  11. 如申請專利範圍第1項之異向性磁阻元件，該導電性分流結構與該磁阻層之界面處的高度落差係小於500埃。
  12. 如申請專利範圍第1項之異向性磁阻元件，該導電性分流結構係嵌於一金屬層間介電層(Inter-metal dielectric layer)中且該導電性分流結構之主要上表面與該金屬層間介電層之主要上表面之間的段差(kink)係小於1000埃。
  13. 如申請專利範圍第1項之異向性磁阻元件，其中該複數金屬內連線層包含複數金屬插塞層與複數金屬導線層，該最上層金屬內連線層為該複數金屬導線層中的一者而非該複數金屬插塞層中的一者。
  14. 如申請專利範圍第1項之異向性磁阻元件，其中該磁阻層的正下方設有主動元件。
  15. 一種異向性磁阻元件的製造方法，包含：提供基板；於該基板上方形成內連線結構，該內連線結構包含複數金屬內連線層，該複數金屬內連線層中最上層的金屬內連線層包含一導電性分流結構；於該內連線結構上方形成磁阻層以使該磁阻層未經過導電插塞而實體連接該導電性分流結構。
  16. 如申請專利範圍第15項之異向性磁阻元件的製造方法，更包含在形成該磁阻層之前對該最上層的金屬內連線層進行化學機械研磨。
  17. 如申請專利範圍第16項之異向性磁阻元件的製造方法，更包含在形成該最上層的金屬內連線層時控制下列之製程參數中的至少一者以使金屬表面之高低落差小於500A：金屬沉積溫度、化學機械研磨液之氧化劑濃度及化學機械研磨之下壓力。
  18. 如申請專利範圍第16項之異向性磁阻元件的製造方法，更包含在形成該最上層的金屬內連線層時控制下列之製程參數中的至少一者以使該金屬層之上表面與其鄰近之介電層之主要上表面之間的段差(kink)小於1000埃：金屬沉積溫度、化學機械研磨液之氧化劑濃度及化學機械研磨之下壓力。
  19. 如申請專利範圍第15項之異向性磁阻元件的製造方法，更包含形成一與該最上層金屬內連線不同層之金屬焊墊。
  20. 如申請專利範圍第15項之異向性磁阻元件的製造方法，其中該導電性分流結構係經由金屬鑲嵌製程所形成。
  21. 如申請專利範圍第15項之異向性磁阻元件的製造方法，其中該導電性分流結構係實質上由銅或鎢所構成。
  22. 如申請專利範圍第15項之異向性磁阻元件的製造方法，其中該導電性分流結構係經由圖案化鋁金屬所形成。
  23. 如申請專利範圍第19項之異向性磁阻元件的製造方法，其中該導電性分流結構係經由一圖案化之金屬結構而與該焊墊電性連結。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160122885A (ko) * 2015-04-14 2016-10-25 에스케이하이닉스 주식회사 전자장치
US10276787B2 (en) * 2016-02-11 2019-04-30 Texas Instruments Incorporated Integrated anisotropic magnetoresistive device
US10365123B2 (en) 2017-07-21 2019-07-30 Texas Instruments Incorporated Anisotropic magneto-resistive (AMR) angle sensor
CN108107383A (zh) * 2017-12-21 2018-06-01 电子科技大学 一种线性各向异性磁阻传感器及其制备方法
US10566300B2 (en) * 2018-01-22 2020-02-18 Globalfoundries Inc. Bond pads with surrounding fill lines
TWI678820B (zh) * 2018-08-02 2019-12-01 世界先進積體電路股份有限公司 磁阻裝置及其形成方法
CN110838541B (zh) * 2018-08-16 2023-05-05 世界先进积体电路股份有限公司 磁阻装置及其形成方法
US11670605B2 (en) 2020-04-03 2023-06-06 Wolfspeed, Inc. RF amplifier devices including interconnect structures and methods of manufacturing
US11837457B2 (en) 2020-09-11 2023-12-05 Wolfspeed, Inc. Packaging for RF transistor amplifiers
US20210313293A1 (en) * 2020-04-03 2021-10-07 Cree, Inc. Rf amplifier devices and methods of manufacturing

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130241543A1 (en) * 2012-03-14 2013-09-19 Analog Devices, Inc. Sensor and a method of manufacture of a sensor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0490327B1 (en) * 1990-12-10 1994-12-28 Hitachi, Ltd. Multilayer which shows magnetoresistive effect and magnetoresistive element using the same
US5737156A (en) * 1993-11-08 1998-04-07 Seagate Technology, Inc. Barberpole MR sensor having interleaved permanent magnet and magnetoresistive segments
US7139156B1 (en) * 2002-06-20 2006-11-21 Storage Technology Corporation Non-penetration of periodic structure to PM
JP2008166633A (ja) * 2006-12-26 2008-07-17 Koshin Denki Kk 磁気センサデバイスの製造方法
EP2472280A3 (en) * 2010-12-31 2013-10-30 Voltafield Technology Corporation Magnetoresistive sensor
TWI443360B (zh) * 2011-02-22 2014-07-01 Voltafield Technology Corp 磁阻感測器及其製造方法
TWI467821B (zh) * 2010-12-31 2015-01-01 Voltafield Technology Corp 磁阻感測器及其製造方法
CN103033771A (zh) * 2011-09-29 2013-04-10 宇能电科技股份有限公司 磁阻感测元件与磁阻传感器
JP6186879B2 (ja) * 2013-05-20 2017-08-30 Tdk株式会社 薄膜磁性素子
US9013838B1 (en) * 2013-10-01 2015-04-21 Allegro Microsystems, Llc Anisotropic magnetoresistive (AMR) sensors and techniques for fabricating same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130241543A1 (en) * 2012-03-14 2013-09-19 Analog Devices, Inc. Sensor and a method of manufacture of a sensor

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