KR20170078299A - 문턱 스위칭 장치 및 그 제조 방법과, 이를 포함하는 전자 장치 - Google Patents

문턱 스위칭 장치 및 그 제조 방법과, 이를 포함하는 전자 장치 Download PDF

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KR20170078299A
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Abstract

문턱 스위칭 장치 및 그 제조 방법과, 이를 포함하는 전자 장치가 제공된다. 문턱 스위칭 장치는, 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이에서, 상기 제1 전극층과 인접하도록 배치되는 제1 절연층 및 상기 제2 전극층과 인접하도록 배치되는 제2 절연층을 포함하고, 상기 제1 및 제2 절연층은, 복수의 중성 결함(neutral defects)를 포함하되, 상기 중성 결함의 농도는 상기 제1 절연층과 상기 제2 절연층의 계면에서 최대이고, 상기 중성 결함으로부터의 전자의 이탈 여부에 따라 온 상태 또는 오프 상태를 가질 수 있다.

Description

문턱 스위칭 장치 및 그 제조 방법과, 이를 포함하는 전자 장치{THRESHOLD SWITCHING DEVICE, METHOD FOR FABRICATING THE SAME AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Mhase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 새로운 문턱 스위칭 장치 및 그 제조 방법과, 이를 포함하는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 문턱 스위칭 장치는, 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이에서, 상기 제1 전극층과 인접하도록 배치되는 제1 절연층 및 상기 제2 전극층과 인접하도록 배치되는 제2 절연층을 포함하고, 상기 제1 및 제2 절연층은, 복수의 중성 결함(neutral defects)를 포함하되, 상기 중성 결함의 농도는 상기 제1 절연층과 상기 제2 절연층의 계면에서 최대이고, 상기 중성 결함으로부터의 전자의 이탈 여부에 따라 온 상태 또는 오프 상태를 가질 수 있다.
위 실시예에 있어서, 상기 중성 결함의 농도는, 상기 제1 절연층과 상기 제1 전극층의 계면 및 상기 제2 절연층과 상기 제2 전극층의 계면으로 갈수록 감소할 수 있다. 상기 제1 및 제2 절연층은, 도우너 불순물을 포함할 수 있다. 상기 제1 절연층과 상기 제2 절연층은, 동일한 절연 물질로 형성될 수 있다. 상기 제1 절연층은, 상기 제1 전극층과의 계면으로부터 제1 거리에 해당하는 제1 계면부를 포함하고, 상기 제2 절연층은, 상기 제2 전극층과의 계면으로부터 상기 제2 거리에 해당하는 제2 계면부를 포함하고, 상기 제1 및 제2 계면부 내에는 상기 중성 결함이 부존재할 수 있다. 상기 제1 및 제2 전극층에 전압이 인가되지 않는 경우, 상기 중성 결함의 에너지 레벨은 상기 제1 및 제2 전극층의 일함수와 실질적으로 동일하거나 그보다 낮을 수 있다. 상기 제1 전극층으로부터 상기 제2 전극층을 향하는 제1 방향을 따라, 상기 중성 결함은 소정 간격을 가지면서 반복적으로 배열될 수 있다. 상기 제2 전극층에 상기 제1 전극층에 비하여 상대적으로 양의 전압이 인가되는 경우, 상기 전자의 이탈은 상기 제2 전극층에 가까운 중성 결함부터 순차적으로 진행될 수 있다. 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나와 상기 선택 소자층은 0.35eV 이상의 쇼트키 장벽 높이를 갖는 쇼트키 콘택을 형성할 수 있다. 상기 온 상태는, 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나와 상기 선택 소자층이 오믹 콘택을 형성하고, 상기 오프 상태는, 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나와 상기 선택 소자층이 쇼트키 콘택을 형성할 수 있다. 상기 오프 상태에서 흐르는 전류는, 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나와 상기 선택 소자층이 형성하는 쇼트키 장벽 높이가 증가할수록 감소할 수 있다. 상기 온 상태에서 흐르는 전류는, 상기 중성 결함의 농도가 증가할수록 증가할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 데이터를 저장하는 메모리 소자; 및 상기 메모리 소자와 접속하여 상기 메모리 소자로의 접근을 제어하는 선택 소자를 포함하고, 상기 선택 소자는, 상기 제1 전극층과 상기 제2 전극층 사이에서, 상기 제1 전극층과 인접하도록 배치되는 제1 절연층 및 상기 제2 전극층과 인접하도록 배치되는 제2 절연층을 포함하고, 상기 제1 및 제2 절연층은, 복수의 중성 결함(neutral defects)를 포함하되, 상기 중성 결함의 농도는 상기 제1 절연층과 상기 제2 절연층의 계면에서 최대이고, 상기 중성 결함으로부터의 전자의 이탈 여부에 따라 온 상태 또는 오프 상태를 가질 수 있다.
위 전자 장치에 있어서, 상기 반도체 메모리는, 제1 방향으로 연장하는 제1 배선; 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선을 더 포함하고, 상기 메모리 소자 및 상기 선택 소자는, 상기 제1 배선과 상기 제2 배선의 사이에서, 이들의 교차점 각각에 위치할 수 있다. 상기 메모리 소자는, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자를 포함할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 문턱 스위칭 장치의 제조 방법은, 제1 전극층을 형성하는 단계; 제1 전극층 상에 제1 초기 절연층을 형성하는 단계; 상기 제1 초기 절연층으로 불순물을 주입하여 복수의 중성 결함을 포함하는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 제2 초기 절연층을 형성하는 단계; 및 상기 제2 초기 절연층 상에 제2 전극층을 형성하는 단계를 포함할 수 있다.
위 실시예에 있어서, 상기 제2 초기 절연층 형성 단계 및 상기 제2 전극층 형성 단계 중 적어도 하나에서, 상기 제1 절연층의 상기 불순물이 상기 제2 초기 절연층으로 확산될 수 있다. 상기 제1 초기 절연층 및 상기 제2 초기 절연층 중 적어도 하나는, 언도프드 절연 물질을 포함할 수 있다. 상기 불순물은, 도우너 불순물을 포함할 수 있다. 상기 제1 초기 절연층으로의 상기 불순물의 주입은, 상기 제1 절연층과 상기 제1 전극층의 계면으로부터 소정 간격 이격된 위치까지 수행될 수 있다. 상기 제2 초기 절연층으로의 상기 불순물의 확산은, 상기 제2 초기 절연층과 상기 제2 전극층의 계면으로부터 소정 간격 이격된 위치까지 수행될 수 있다. 상기 제1 초기 절연층으로의 상기 불순물의 주입을 수행하기 전에, 상기 제1 초기 절연층 상에 베리어층을 형성하는 단게를 더 포함할 수 있다. 상기 제2 초기 절연층 형성 단계 전에, 상기 베리어층을 제거하는 단계를 더 포함할 수 있다. 상기 제1 초기 절연층 및 상기 제2 초기 절연층은, 동일한 절연 물질로 형성될 수 있다. 상기 제1 절연층의 상기 불순물의 농도는, 상기 제1 절연층과 상기 제1 전극층의 계면으로 갈수록 감소할 수 있다. 상기 제2 초기 절연층으로 확산된 상기 불순물의 농도는, 상기 제2 초기 절연층과 상기 제2 전극층의 계면으로 갈수록 감소할 수 있다.
상술한 본 발명의 실시예들에 의하면, 새로운 문턱 스위칭 장치 및 그 제조 방법과, 이를 포함하는 전자 장치를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 메모리 셀을 나타내는 단면도이고, 도 1b는 도 1a의 메모리 셀을 포함하는 셀 어레이의 일례를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 선택 소자를 나타내는 단면도이고, 도 3은 도 2의 선택 소자의 동작 메커니즘을 설명하기 위한 에너지 밴드 다이어그램이다.
도 4는 도 2의 선택 소자의 특성을 설명하기 위한 전류-전압 곡선을 나타내는 도면이다.
도 5는 도 2의 선택 소자의 오프 전류를 설명하기 위한 전류-전압 곡선을 나타내는 도면이다.
도 6은 도 2의 선택 소자의 에너지 레벨을 설명하기 위한 도면이다.
도 7은 도 2의 선택 소자의 온 전류를 설명하기 위한 전류-전압 곡선을 나타내는 도면이다.
도 8은 도 2의 선택 소자의 온/오프 비를 설명하기 위한 도면이다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 선택 소자 및 그 제조 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a는 본 발명의 일 실시예에 따른 메모리 셀을 나타내는 단면도이고, 도 1b는 도 1a의 메모리 셀을 포함하는 셀 어레이의 일례를 나타내는 사시도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀(MC)은, 실제 데이터를 저장할 수 있는 메모리 소자(ME)와, 메모리 소자(ME)로의 접근(access)을 제어할 수 있는 선택 소자(SE)를 포함할 수 있다.
메모리 소자(ME)는 서로 이격하는 제2 전극(13) 및 제3 전극(15)과, 이들 사이에 개재되는 가변 저항층(14)을 포함할 수 있다.
제2 및 제3 전극(13, 15)은 메모리 셀(MC)로 인가되는 전압 또는 전류를 가변 저항층(14)으로 전달하기 위한 것으로서, 금속, 금속 질화물 또는 이들의 조합 등 다양한 도전 물질로 형성될 수 있다.
가변 저항층(14)은 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있고, 그에 따라, 서로 다른 데이터를 저장할 수 있다. 예컨대, 가변 저항층(14)이 고저항 상태를 갖는 경우, 데이터 '0'이 저장되고, 가변 저항층(14)이 저저항 상태를 갖는 경우, 데이터 '1'이 저장될 수 있다. 가변 저항층(14)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 특히, 가변 저항층(14)은 자신의 내부의 도전성 경로의 생성 또는 소멸에 의해 그 저항이 변화할 수 있다. 즉, 가변 저항층(14) 내에 가변 저항층(14)을 관통하는 도전성 경로가 생성된 경우, 가변 저항층(14)은 저저항 상태를 가질 수 있다. 반대로, 이 도전성 경로가 소멸된 경우, 가변 저항층(14)은 고저항 상태를 가질 수 있다. 예컨대, 가변 저항층(14)이 다량의 산소 공공을 함유하는 금속 산화물을 포함하는 경우, 산소 공공의 거동에 의한 도전성 경로가 가변 저항층(14) 내에서 생성 또는 소멸될 수 있다. 그러나, 도전성 경로는 가변 저항층(14)의 종류나, 막 구조, 동작 특성에 따라, 다양한 방식으로 형성될 수 있다.
선택 소자(SE)는 서로 이격하는 제1 전극(11) 및 제2 전극(13)과, 이들 사이에 개재되는 선택 소자층(12)을 포함할 수 있다.
제1 및 제2 전극(11, 13)은 메모리 셀(MC)로 인가되는 전압 또는 전류를 선택 소자층(12)으로 전달하기 위한 것으로서, 금속, 금속 질화물 또는 이들의 조합 등 다양한 도전 물질로 형성될 수 있다. 제2 전극(13)은 선택 소자층(12)과 가변 저항층(14) 사이에 개재되어 이들을 서로 구별하면서, 선택 소자(SE)와 메모리 소자(ME)의 공통 전극으로 기능할 수 있다.
선택 소자층(12)은, 공급되는 전압 또는 전류의 크기가 소정 임계값 미만인 경우 전류 흐름을 실질적으로 차단하다가, 임계값 이상에서 급격히 증가하는 전류를 흘리는 문턱 스위칭 특성을 가질 수 있다. 본 실시예에서, 선택 소자층(12)은 복수의 중성 결함(neutral defects)을 포함하는 절연 물질로 형성될 수 있다. 이러한 선택 소자층(12)에 대해서는, 후술하는 도 2를 참조하여 보다 상세히 설명하기로 한다.
선택 소자층(12)은 도 1b와 같은 크로스 포인트 구조의 셀 어레이에서 메모리 셀(MC) 사이의 누설 전류를 방지하기 위하여 필수적일 수 있다.
도 1b를 참조하면, 셀 어레이는, 제1 방향으로 서로 평행하게 연장하는 제1 배선(L1), 제1 배선(L1) 상에 위치하면서 제1 방향과 교차하는 제2 방향으로 서로 평행하게 연장하는 제2 배선(L2), 및 제1 배선(L1)과 제2 배선(L2)의 사이에서 이들의 교차점마다 위치하는 메모리 셀(MC)을 포함할 수 있다.
이러한 셀 어레이에서 선택된 메모리 셀에 제1 및 제2 배선(L1, L2)을 통하여 V 값을 갖는 전압이 인가되는 경우, 선택된 메모리 셀과 제1 배선(L1) 또는 제2 배선(L2)을 공유하는 비선택된 메모리 셀에 1/2 V 값을 갖는 전압이 인가될 수 있다. 따라서, 1/2 V 값 이하의 전압에서 전류 흐름을 차단할 수 있는 선택 소자층(12)이 존재하지 않는다면, 비선택된 메모리 셀을 통한 누설 전류가 발생할 수 있다.
선택 소자층(12)이 실질적으로 전류 흐름을 차단한 상태를 오프 상태라 하고 임계값 이상의 전류 또는 전압이 인가되어 전류를 흘리는 상태를 온 상태라 할 때, 오프 전류(Ioff)가 낮고 온 전류(Ion)가 높은 물질일수록, 그에 따라, 온/오프 비(on/off ratio)가 높은 물질일수록 선택 소자층(12)으로 사용하기 유리하다. 본 실시예에서는, 선택 소자층(12)에 요구되는 조건을 만족하는 물질로 복수의 중성 결함을 포함하는 절연 물질을 이용하는 것을 제안하였다. 이 절연 물질의 구조, 동작 메커니즘, 특성 및 효과에 관하여는 이하의 도 2 내지 도 7을 참조하여 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 선택 소자를 나타내는 단면도이고, 도 3은 도 2의 선택 소자의 동작 메커니즘을 설명하기 위한 에너지 밴드 다이어그램이다.
도 2를 참조하면, 제1 전극(11)과 제2 전극(13) 사이에 개재된 선택 소자층(12)은 복수의 중성 결함(도 2의 + 표시 참조)을 포함하는 절연층일 수 있다. 설명의 편의를 위하여, 선택 소자층(12)의 일부들을 계면부(d0), 단부(d1) 및 중앙부(d2)라 칭하기로 한다. 여기서, 계면부(d0)는 제1 전극(11)과 선택 소자층(12)의 계면 및 제2 전극(13)과 선택 소자층(12)의 계면 각각으로부터 소정 거리에 해당하는 영역일 수 있다. 계면부(d0)의 두께는 선택 소자층(12)의 전체 두께(D)의 1/10 이하일 수 있다. 단부(d1)는 제1 전극(11)과 선택 소자층(12)의 계면 및 제2 전극(13)과 선택 소자층(12)의 계면 각각으로부터 계면부(d0)보다 먼 거리에 해당하는 영역으로, 계면부(d0)를 포함할 수 있다. 중앙부(d2)는 두 단부(d1) 사이에 해당하는 영역일 수 있다. 중앙부(d2)의 두께는 단부(d1)의 두께의 합 이상일 수 있다.
복수의 중성 결함은, 선택 소자층(12)의 계면부(d0)를 제외하고는, 선택 소자층(12) 내에 전체적으로 분포할 수 있다. 다시 말하면, 선택 소자층(12)의 계면부(d0)를 제외하고는, 제1 전극(11)과 제2 전극(13) 사이를 잇는 제1 방향을 따라 소정 간격을 갖는 중성 결함이 반복적으로 존재할 수 있다. 이는, 후술하겠지만, 선택 소자를 온 상태로 만들기 위한 전자의 이탈이 제1 및 제2 전극(11, 13) 중 상대적으로 양전압이 인가되는 전극에 가까운 중성 결함부터 순차적으로 발생할 수 있기 때문이다.
중성 결함이 제1 전극(11) 또는 제2 전극(13)과 접하거나 극히 가까운 경우, 이들 중성 결함이 리키지 소스(leakage source)로 작용할 수 있다. 따라서, 중성 결함이 존재하지 않는 계면부(d0)를 배치함이 바람직하다. 설사, 계면부(d0)에 중성 결함이 존재하더라도 그 농도는 다른 부분에 비하여 최소인 것이 바람직하다.
계면부(d0)를 제외하고, 선택 소자층(12) 내의 중성 결함의 농도는 다양하게 변형될 수 있다. 계면부(d0)를 제외한 부분에서 중성 결함의 농도가 높을수록 즉, 중성 결함의 총 개수가 증가할수록 선택 소자층(12)의 온 전류가 증가하고 그에 따라 온/오프 비가 증가할 수 있다. 더 나아가, 계면부(d0)를 제외한 단부(d1)에서의 중성 결함의 농도를 N1이라 하고, 중앙부(d2)에서의 중성 결함의 농도를 N2라 할 때, N1은 N2보다 더 클 수 있다. 즉, 단부(d1)는 중앙부(d2)보다 더 높은 중성 결함 농도를 가질 수 있다. 이러한 경우, 선택 소자층(12)의 온 전류 증가 및 그에 따른 온/오프 비의 증가가 더 두드러질 수 있다. 이 효과에 대해서는 후술하는 도 7 및 도 8을 참조하여 더 상세히 설명하기로 한다. 농도에 따라, 단부(d1)에서의 중성 결함 사이의 간격은 중앙부(d2)에서의 중성 결함 사이의 간격보다 더 좁을 수 있으나, 단부(d1) 및 중앙부(d2) 각각에서 중성 결함 사이의 간격은 실질적으로 일정할 수 있다.
이러한 선택 소자의 동작 메커니즘을 도 3을 참조하여 간략히 설명하면 아래와 같다. 여기서, 중성 결함이란, 움직이는(mobile) (-) 전자를 갖는 움직이지 않는(immobile) (+) 결함을 의미할 수 있다. 또한, 제1 전극(11)과 제2 전극(13)은 동일한 물질로 형성되어 동일한 일함수를 가질 수 있다.
우선, ① 상태를 참조하면, 최초에 즉, 전압이 인가되지 않은 상태에서, 중성 결함의 에너지 레벨은 제1 및 제2 전극(11, 13)을 형성하는 물질의 일함수와 실질적으로 동일하거나 그보다 약간 낮은 수준일 수 있다. 제1 전극(11) 및/또는 제2 전극(13)과 선택 소자층(12)은 소정 임계값 이상의 쇼트키 장벽 높이(Schottky barrier height, ΦB)를 갖는 쇼트키 콘택(Schottky contact)을 이룰 수 있다.
이어서, ② 상태를 참조하면, 제1 및 제2 전극(11, 13)에 전압이 인가되어 에너지 밴드가 휘는 현상이 나타날 수 있다. 본 실시예에서, 제2 전극(13)에 제1 전극(11)보다 상대적으로 양의 전압이 인가될 수 있다. 예컨대, 제1 전극(11)에 0V를 인가하고, 제2 전극(12)에 소정 크기의 양 전압을 인가할 수 있다. 이때, 중성 결함으로부터 전자가 이탈하는데 필요한 전압을 소정 임계 전압이라 할 때, 제1 및 제2 전극(11, 13)에 인가되는 전압은 임계 전압 미만일 수 있다. 이와 같이 에너지 밴드 휨 현상이 나타나면서 중성 결함으로부터 아직 전자가 이탈하지 않은 상태를 오프 상태라 할 수 있다. 오프 상태는, 전압이 인가되지 않아 에너지 밴드 휨이 없는 상태인 최초 상태와는 구별될 수 있다. 오프 상태에서, 제1 전극(11) 및/또는 제2 전극(13)과 선택 소자층(12)은 여전히 쇼트키 콘택을 이룰 수 있다.
이어서, ③ 상태를 참조하면, 제1 및 제2 전극(11, 13)에 인가되는 전압이 임계 전압에 도달하는 경우, 중성 결함으로부터 전자가 이탈하여 양 전압이 인가되는 제2 전극(13)으로 이동할 수 있다. 전자의 이탈은 제2 전극(13)에 가까운 중성 결함부터 순차적으로 진행될 수 있다. 그에 따라, 선택 소자층(12) 내에는 양 전하를 띠는 결함 즉, (+) 결함이, 제2 전극(13)에 가까운 쪽부터 순차적으로 생성될 수 있다. (+) 결함은 선택 소자층(12)의 대응하는 영역의 에너지 레벨을 감소시킬 수 있고, 그에 따라 쇼트키 장벽의 두께는 점점 감소할 수 있다.
결과적으로, 중성 결함으로부터의 전자의 이탈 및 (+) 결함의 생성이 완료되면, ④ 상태에 보여지는 바와 같이, 제1 전극(11) 및/또는 제2 전극(13)과 선택 소자층(12)은 제1 전극(11)과 제2 전극(13) 사이의 전자의 터널링이 가능한 오믹 콘택(ohmic contact)을 이룰 수 있다. 즉, 선택 소자가 온 상태가 될 수 있다. 이 상태에서 쇼트키 장벽은 중성 결함이 부존재하는 선택 소자층(12)의 계면부(d0)와 대응하는 얇은 두께로만 존재할 수 있다.
제1 및 제2 전극(11, 13)에 인가되는 전압이 제거되면, 제2 전극(13)의 전자가 선택 소자층(12)으로 이동하여 (+) 결함과 재결합함으로써 다시 중성 결함이 형성될 수 있다. 즉, 위 ① 상태가 회복될 수 있다. 제1 및 제2 전극(11, 13)에 인가되는 전압을 제거하기만 해도 중성 결함이 회복되는 것은, 전술한 바와 같이, 중성 결함의 에너지 레벨이 제1 및 제2 전극(11, 13)을 형성하는 물질의 일함수와 실질적으로 동일하거나 그보다 약간 낮은 수준이어서 전자의 이동이 용이하기 때문이다.
한편, 도 2의 소자는 메모리 소자와 결합하여 선택 소자라는 명칭으로 칭하여졌으나, 단독으로 사용될 수도 있다. 이러한 경우, 도 2의 소자를 문턱 스위칭 소자라 칭할 수도 있다.
도 4는 도 2의 선택 소자의 특성을 설명하기 위한 전류-전압 곡선을 나타내는 도면이다.
도 4의 'A' 선을 참조하면, 선택 소자에 인가되는 전압이 점차 증가하면, 소정 임계 전압(Vth)에 도달하기 전까지는 전류가 거의 흐르지 않거나 미미하게 증가할 수 있다. 이 상태에서 선택 소자는 오프 상태일 수 있고, 전류 흐름은 쇼트키 방출(Schottky emission)에 기인한 것일 수 있다.
이어서, 'B' 선을 참조하면, 선택 소자에 인가되는 전압이 임계 전압(Vth)에 도달하면, 전류 흐름이 급격히 증가할 수 있다. 즉, 선택 소자는 온 상태가 될 수 있다. 이때, 전류의 크기는 컴플라이언스 전류(compliance current, CC)로 제한될 수 있다. 전류의 크기가 제한 없이 증가하는 경우, 선택 소자층(12)이 브레이크 다운(break down)될 수 있기 때문이다.
이어서, 'C' 선을 참조하면, 선택 소자에 인가되는 전압을 점차 감소시키더라도 선택 소자에 흐르는 전류의 크기는 일정하게 유지될 수 있다. 즉, 선택 소자의 온 상태는 유지될 수 있다.
이어서, 'D' 선을 참조하면, 선택 소자에 인가되는 전압이 감소하여 소정 값에 도달하면, 전류를 급격히 감소시키는 전류 스윕(current sweep)을 수행할 수 있다. 이 과정에서, 선택 소자 양단의 전압은 상대적으로 작은 비율로 감소할 수 있다, 선택 소자의 온 상태는 유지될 수 있다.
이어서, 'E' 선을 참조하면, 전류가 임계 전압(Vth)에서의 전류보다 크고 컴플라이언스 전류보다 작은 소정 값에 도달하면, 선택 소자에 인가되는 전압의 크기를 임계 전압(Vth)에 도달할 때까지 다시 증가시킬 수 있다. 이 과정에서, 선택 소자에 흐르는 전류의 크기는 상대적으로 작은 비율로 감소할 수 있다. 이는, 선택 소자가 완전한 온 상태인 경우에 비하여 쇼트키 장벽의 두께가 조금씩 증가하기 때문이다.
이어서, 다시 'A' 선을 참조하면, 선택 소자에 인가되는 전압이 임계 전압(Vth)에 도달하면, 선택 소자는 오프 상태가 될 수 있다. 그에 따라, 선택 소자에 인가되는 전압에도 불구하고 전류 흐름이 거의 차단될 수 있다.
도 5는 도 2의 선택 소자의 오프 전류를 설명하기 위한 전류-전압 곡선을 나타내는 도면이다.
도 5를 참조하면, 제1 전극(11) 및/또는 제2 전극(13)과 선택 소자층(12)이 이루는 쇼트키 장벽 높이(ΦB)가 증가할수록, 선택 소자의 오프 전류가 감소함을 알 수 있다.
단, 쇼트키 장벽 높이(ΦB)가 지나치게 커지는 경우 선택 소자를 온 상태로 변형시킬 수 없으므로, 쇼트키 장벽 높이(ΦB)는 적절히 조절되어야 한다.
원하는 오프 전류 타겟이 약 0.05V의 전압에서 10pA 이하인 경우, 본 실시예에서는, 쇼트키 장벽 높이(ΦB)를 0.35eV 이상으로 함으로써, 이 타겟을 만족시킬 수 있다.
도 6은 도 2의 선택 소자의 에너지 레벨을 설명하기 위한 도면으로, 가로축은 제1 전극(11)과 선택 소자층(12)의 계면 및/또는 제2 전극(13)과 선택 소자층(12)의 계면으로부터의 거리를 나타내고, 세로축은 에너지 레벨을 나타낸다. 본 도면은, 쇼트키 장벽 높이(ΦB)가 0.35eV이고, 제1 및 제2 전극(11, 13)에 각각 0V 및 1V의 전압이 인가되고, 선택 소자층(12)의 계면부(d0)의 두께가 10Å이고, 선택 소자층(12)의 단부(d1)의 중성 결함의 농도(N1) 및 중앙부(d2)의 중성 결함의 농도(N2)가 각각 5e19/cm3 및 5e18/cm3인 경우와 관련된 것이다.
도 6을 참조하면, 선택 소자층(12)의 전체 두께(D)가 100Å인 경우, 선택 소자층(12)의 단부(d1)의 두께가 15Å, 20Å 및 25Å으로 점차 증가할수록 선택 소자층(12)의 계면부(d0)를 제외한 에너지 레벨은 점차 감소함을 알 수 있다.
즉, 중성 결함의 농도가 높은 영역의 두께가 증가할수록, 또는, 중성 결함의 전체 개수가 증가할수록 선택 소자층(12)의 에너지 레벨이 감소함을 알 수 있다.
선택 소자층(12)의 에너지 레벨이 감소할수록 제1 전극(11)과 선택 소자층(12)의 계면 및/또는 제2 전극(13)과 선택 소자층(12)의 계면의 쇼트키 장벽의 두께가 얇아짐을 알 수 있다(점선 원 참조). 결과적으로, 선택 소자의 온 전류의 크기가 증가함을 알 수 있다.
도 7은 도 2의 선택 소자의 온 전류를 설명하기 위한 전류-전압 곡선을 나타내는 도면이다. 본 도면은, 쇼트키 장벽 높이(ΦB)가 0.35eV이고, 제1 및 제2 전극(11, 13)에 각각 0V 및 1V의 전압이 인가되고, 선택 소자층(12)의 계면부(d0)의 두께가 10Å이고, 선택 소자층(12)의 단부(d1) 및 중앙부(d2)의 두께가 일정하고, 선택 소자층(12)의 중앙부(d2)의 중성 결함의 농도(N)가 선택 소자층(12)의 단부(d1)의 중성 결함의 농도(N1)의 약 1/10인 경우와 관련된 것이다.
도 7을 참조하면, 선택 소자층(12)의 단부(d1)의 중성 결함의 농도(N1)가 증가할수록 온 전류의 크기가 증가함을 알 수 있다.
한편, 오프 전류의 크기는 단부(d1)의 중성 결함의 농도(N1)와 무관할 수 있다. 따라서, 선택 소자층(12)의 단부(d1)의 중성 결함의 농도(N1)가 증가할수록 온/오프 비가 증가할 수 있다.
도 8은 도 2의 선택 소자의 온/오프 비를 설명하기 위한 도면이다. 본 도면은, 쇼트키 장벽 높이(ΦB)가 0.35eV이고, 제1 및 제2 전극(11, 13)에 각각 0V 및 1V의 전압이 인가된 경우와 관련된 것이다. 선택 소자층(12)의 계면부(d0)의 두께, 선택 소자층(12)의 단부(d1)의 두께, 및 선택 소자층(12)의 단부(d1) 및 중앙부(d2) 각각의 중성 결함의 농도(N1, N2)는 다양하게 변형되었다. 여기서, 선택 소자층(d1)의 중앙부(d2)의 중성 결함의 농도(N2)는 단부(d1)의 중성 결함의 농도(N1)의 약 1/10에 해당하는 값을 가질 수 있다.
도 8을 참조하면, 위에서 설명한 바와 같이, 선택 소자층(120)의 단부(d1)의 두깨가 증가하면 온/오프 비가 증가함을 알 수 있다. 또한, 선택 소자층(120)의 단부(d1)의 중성 결함의 농도(N1)가 증가하면 온/오프 비가 증가함을 알 수 있다.
나아가, 선택 소자층(12)의 계면부(d0)의 두께가 증가할수록 온/오프비가 약간씩 감소함을 알 수 있다.
한편, 위 선택 소자는 다양한 방법으로 구현될 수 있다. 이에 관하여는, 아래의 도 9a 내지 도 9d를 참조하여 예시적으로 설명하기로 한다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 선택 소자 및 그 제조 방법을 설명하기 위한 도면이다.
도 9a를 참조하면, 제1 전극(110) 상에 제1 초기 절연층(122)을 형성할 수 있다. 제1 초기 절연층(122)은 실리콘 산화물, 금속 산화물 등과 같은 산화물, 실리콘 질화물 등과 같은 질화물 등을 포함할 수 있다. 제1 초기 절연층(122)은 불순물을 포함하지 않는 즉, 언도프드(undoped) 물질일 수 있다.
이어서, 제1 초기 절연층(122)으로 중성 결함 형성을 위한 불순물을 주입할 수 있다. 불순물의 주입은, 제1 초기 절연층(122)의 상면에서 하면을 향하는 방향으로 수행될 수 있고(화살표 참조), 이온 주입(ion implantation) 공정 또는 플라즈마 도핑(plasma doping) 공정에 의해 수행될 수 있다. 또한, 불순물은, As, N, P 등과 같은 도우너 불순물(donor impurity)을 포함할 수 있다. 이때, 불순물의 주입은, 제1 초기 절연층(122) 상에 베리어층(132)을 형성한 상태에서 수행될 수 있다. 베리어층(132)은 후속 공정에서 제거가 용이한 다양한 도전 물질 또는 절연 물질을 포함할 수 있고, 상대적으로 얇은 두께, 예컨대, 제1 전극(110) 및 제1 절연층(122)보다 얇은 두께로 형성될 수 있다. 베리어층(132)은 불순물 주입 공정 후 제거될 수 있다.
본 공정에 의해 제1 초기 절연층(122)의 상면으로부터 소정 간격으로 하향된 지점(점선 ① 참조)까지 불순물이 침투할 수 있다. 그 결과, 도 9b에 도시된 바와 같이, 상면부터 상기 하향된 지점까지 분포된 불순물을 함유하는 제1 절연층(122')을 획득할 수 있다. 이와 같이 불순물 침투 깊이를 조절하기 위하여 불순물 주입시 공정 조건 예컨대, 이온주입 에너지 등을 조절할 수 있다. 불순물 주입의 방향을 고려하면, 불순물의 농도는 제1 절연층(122')의 상면에서 하면으로 갈수록 낮아질 수 있다. 그에 따라, 생성되는 중성 결함의 농도 또한 제1 절연층(122')의 상면에서 하면으로 갈수록 낮아질 수 있다. 제1 절연층(122') 내에 분포하는 불순물 또는 중성 결함은 도면부호 'I'로 표기하였다.
도 9c를 참조하면, 제1 절연층(122') 상에 제2 초기 절연층(124)을 형성할 수 있다. 제2 초기 절연층(124)은 실리콘 산화물, 금속 산화물 등과 같은 산화물, 실리콘 질화물 등과 같은 질화물 등을 포함할 수 있다. 제2 초기 절연층(124)은 불순물을 포함하지 않는 즉, 언도프드(undoped) 물질일 수 있다. 제2 초기 절연층(124)은 제1 초기 절연층(122)과 실질적으로 동일한 물질일 수 있다.
이어서, 제2 초기 절연층(124) 상에 제2 전극(130)을 형성할 수 있다.
여기서, 제2 초기 절연층(124) 형성 과정 및/또는 제2 전극(130) 형성 과정에서, 제1 절연층(122')의 상부에 위치하는 고농도의 불순물 중 일부가 제2 초기 절연층(124)으로 확산될 수 있다. 그 결과, 도 9d에 도시된 바와 같이, 하면으로부터 소정 간격으로 상향된 지점(점선 ② 참조)까지 분포된 불순물을 함유하는 제2 절연층(124')을 획득할 수 있다. 이와 같이 불순물 확산 정도를 조절하기 위하여 제1 절연층(122')에 함유된 불순물의 종류 등을 조절할 수 있다. 불순물 확산의 방향을 고려하면, 불순물의 농도는 제2 절연층(124')의 하면에서 상면으로 갈수록 낮아질 수 있다. 그에 따라, 생성되는 중성 결함의 농도 또한 제2 절연층(124')의 하면에서 상면으로 갈수록 낮아질 수 있다.
결과적으로, 제1 전극(110)과 제2 전극(130) 사이에 위치하고, 소정 농도 구배를 갖는 불순물 또는 중성 결함을 포함하는 선택 소자층(122', 124')을 포함하는 선택 소자가 획득될 수 있다. 여기서, 불순물 또는 중성 결함의 농도는, 곡선으로 나타낸 바와 같이, 제1 절연층(122')과 제2 절연층(124')의 계면에서 가장 높고, 제1 전극(110)과 제1 절연층(122')의 계면, 및 제2 전극(130)과 제2 절연층(124')의 계면에 가까이 갈수록 감소할 수 있다. 제1 절연층(122') 중 제1 전극(110)과의 계면으로부터 소정 거리(①)까지에 해당하는 부분 및 제2 절연층(124') 중 제2 전극(130)과의 계면으로부터 소정 거리(②)에 해당하는 부분 즉, 선택 소자층(122', 124')의 양 계면부에는 불순물 또는 중성 결함이 부존재하거나, 또는, 존재하더라도 그 농도가 다른 부분에 비하여 최소일 수 있다. 결과적으로 전술한 도 2에서 설명된 선택 소자와 동일 또는 유사한 소자가 구현될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 10 내지 도 14는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 10을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는, 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이에서, 상기 제1 전극층과 인접하도록 배치되는 제1 절연층 및 상기 제2 전극층과 인접하도록 배치되는 제2 절연층을 포함하고, 상기 제1 및 제2 절연층은, 복수의 중성 결함(neutral defects)를 포함하되, 상기 중성 결함의 농도는 상기 제1 절연층과 상기 제2 절연층의 계면에서 최대이고, 상기 중성 결함으로부터의 전자의 이탈 여부에 따라 온 상태 또는 오프 상태를 가질 수 있다, 이를 통해, 기억부(1010)의 동작 특성 및 신뢰성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 및 신뢰성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 11을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이에서, 상기 제1 전극층과 인접하도록 배치되는 제1 절연층 및 상기 제2 전극층과 인접하도록 배치되는 제2 절연층을 포함하고, 상기 제1 및 제2 절연층은, 복수의 중성 결함(neutral defects)를 포함하되, 상기 중성 결함의 농도는 상기 제1 절연층과 상기 제2 절연층의 계면에서 최대이고, 상기 중성 결함으로부터의 전자의 이탈 여부에 따라 온 상태 또는 오프 상태를 가질 수 있다. 이를 통해 캐시 메모리부(1120)의 동작 특성 및 신뢰성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 및 신뢰성이 향상될 수 있다.
도 11에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 12를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Mersonal Digital Assistant), 휴대용 컴퓨터(Mortable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Mortable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이에서, 상기 제1 전극층과 인접하도록 배치되는 제1 절연층 및 상기 제2 전극층과 인접하도록 배치되는 제2 절연층을 포함하고, 상기 제1 및 제2 절연층은, 복수의 중성 결함(neutral defects)를 포함하되, 상기 중성 결함의 농도는 상기 제1 절연층과 상기 제2 절연층의 계면에서 최대이고, 상기 중성 결함으로부터의 전자의 이탈 여부에 따라 온 상태 또는 오프 상태를 가질 수 있다. 결과적으로, 시스템(1200)의 동작 특성 및 신뢰성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이에서, 상기 제1 전극층과 인접하도록 배치되는 제1 절연층 및 상기 제2 전극층과 인접하도록 배치되는 제2 절연층을 포함하고, 상기 제1 및 제2 절연층은, 복수의 중성 결함(neutral defects)를 포함하되, 상기 중성 결함의 농도는 상기 제1 절연층과 상기 제2 절연층의 계면에서 최대이고, 상기 중성 결함으로부터의 전자의 이탈 여부에 따라 온 상태 또는 오프 상태를 가질 수 있다. 이를 통해, 보조기억장치(1230)의 동작 특성 및 신뢰성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 및 신뢰성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 11의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 7의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 13을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이에서, 상기 제1 전극층과 인접하도록 배치되는 제1 절연층 및 상기 제2 전극층과 인접하도록 배치되는 제2 절연층을 포함하고, 상기 제1 및 제2 절연층은, 복수의 중성 결함(neutral defects)를 포함하되, 상기 중성 결함의 농도는 상기 제1 절연층과 상기 제2 절연층의 계면에서 최대이고, 상기 중성 결함으로부터의 전자의 이탈 여부에 따라 온 상태 또는 오프 상태를 가질 수 있다. 이를 통해, 임시 저장 장치(1340)의 동작 특성 및 신뢰성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 및 신뢰성이 향상될 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 14를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이에서, 상기 제1 전극층과 인접하도록 배치되는 제1 절연층 및 상기 제2 전극층과 인접하도록 배치되는 제2 절연층을 포함하고, 상기 제1 및 제2 절연층은, 복수의 중성 결함(neutral defects)를 포함하되, 상기 중성 결함의 농도는 상기 제1 절연층과 상기 제2 절연층의 계면에서 최대이고, 상기 중성 결함으로부터의 전자의 이탈 여부에 따라 온 상태 또는 오프 상태를 가질 수 있다. 이를 통해, 메모리(1410)의 동작 특성 및 신뢰성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 및 신뢰성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이에서, 상기 제1 전극층과 인접하도록 배치되는 제1 절연층 및 상기 제2 전극층과 인접하도록 배치되는 제2 절연층을 포함하고, 상기 제1 및 제2 절연층은, 복수의 중성 결함(neutral defects)를 포함하되, 상기 중성 결함의 농도는 상기 제1 절연층과 상기 제2 절연층의 계면에서 최대이고, 상기 중성 결함으로부터의 전자의 이탈 여부에 따라 온 상태 또는 오프 상태를 가질 수 있다. 이를 통해, 버퍼 메모리(1440)의 동작 특성 및 신뢰성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 및 신뢰성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
110: 제1 전극 122': 제1 절연층
124': 제2 절연층 130: 제1 전극

Claims (31)

  1. 제1 전극층;
    제2 전극층; 및
    상기 제1 전극층과 상기 제2 전극층 사이에서, 상기 제1 전극층과 인접하도록 배치되는 제1 절연층 및 상기 제2 전극층과 인접하도록 배치되는 제2 절연층을 포함하고,
    상기 제1 및 제2 절연층은, 복수의 중성 결함(neutral defects)를 포함하되, 상기 중성 결함의 농도는 상기 제1 절연층과 상기 제2 절연층의 계면에서 최대이고,
    상기 중성 결함으로부터의 전자의 이탈 여부에 따라 온 상태 또는 오프 상태를 갖는
    문턱 스위칭 장치.
  2. 제1 항에 있어서,
    상기 중성 결함의 농도는,
    상기 제1 절연층과 상기 제1 전극층의 계면 및 상기 제2 절연층과 상기 제2 전극층의 계면으로 갈수록 감소하는
    문턱 스위칭 장치.
  3. 제1 항에 있어서,
    상기 제1 및 제2 절연층은,
    도우너 불순물을 포함하는
    문턱 스위칭 장치.
  4. 제1 항에 있어서,
    상기 제1 절연층과 상기 제2 절연층은,
    동일한 절연 물질로 형성되는
    문턱 스위칭 장치.
  5. 제1 항에 있어서,
    상기 제1 절연층은, 상기 제1 전극층과의 계면으로부터 제1 거리에 해당하는 제1 계면부를 포함하고,
    상기 제2 절연층은, 상기 제2 전극층과의 계면으로부터 상기 제2 거리에 해당하는 제2 계면부를 포함하고,
    상기 제1 및 제2 계면부 내에는 상기 중성 결함이 부존재하는
    문턱 스위칭 장치.
  6. 제1 항에 있어서,
    상기 제1 및 제2 전극층에 전압이 인가되지 않는 경우, 상기 중성 결함의 에너지 레벨은 상기 제1 및 제2 전극층의 일함수와 실질적으로 동일하거나 그보다 낮은
    문턱 스위칭 장치.
  7. 제1 항에 있어서,
    상기 제1 전극층으로부터 상기 제2 전극층을 향하는 제1 방향을 따라, 상기 중성 결함은 소정 간격을 가지면서 반복적으로 배열되는
    문턱 스위칭 장치.
  8. 제1 항에 있어서,
    상기 제2 전극층에 상기 제1 전극층에 비하여 상대적으로 양의 전압이 인가되는 경우,
    상기 전자의 이탈은 상기 제2 전극층에 가까운 중성 결함부터 순차적으로 진행되는
    문턱 스위칭 장치.
  9. 제1 항에 있어서,
    상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나와 상기 선택 소자층은 0.35eV 이상의 쇼트키 장벽 높이를 갖는 쇼트키 콘택을 형성하는
    문턱 스위칭 장치.
  10. 제1 항에 있어서,
    상기 온 상태는, 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나와 상기 선택 소자층이 오믹 콘택을 형성하고,
    상기 오프 상태는, 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나와 상기 선택 소자층이 쇼트키 콘택을 형성하는
    문턱 스위칭 장치.
  11. 제1 항에 있어서,
    상기 오프 상태에서 흐르는 전류는, 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나와 상기 선택 소자층이 형성하는 쇼트키 장벽 높이가 증가할수록 감소하는
    문턱 스위칭 장치.
  12. 제1 항에 있어서,
    상기 온 상태에서 흐르는 전류는, 상기 중성 결함의 농도가 증가할수록 증가하는
    문턱 스위칭 장치.
  13. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    데이터를 저장하는 메모리 소자; 및
    상기 메모리 소자와 접속하여 상기 메모리 소자로의 접근을 제어하는 선택 소자를 포함하고,
    상기 선택 소자는,
    제1 전극층;
    제2 전극층; 및
    상기 제1 전극층과 상기 제2 전극층 사이에 개재되고, 복수의 중성 결함(neutral defects)을 포함하는 절연층을 포함하고,
    상기 중성 결함으로부터의 전자의 이탈 여부에 따라 온 상태 또는 오프 상태를 갖는
    전자 장치.
  14. 제13 항에 있어서,
    상기 반도체 메모리는,
    제1 방향으로 연장하는 제1 배선; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선을 더 포함하고,
    상기 메모리 소자 및 상기 선택 소자는,
    상기 제1 배선과 상기 제2 배선의 사이에서, 이들의 교차점 각각에 위치하는
    전자 장치.
  15. 제13 항에 있어서,
    상기 메모리 소자는,
    인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자를 포함하는
    전자 장치.
  16. 제13 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  17. 제13 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  18. 제13 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  19. 제13 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  20. 제13 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  21. 제1 전극층을 형성하는 단계;
    제1 전극층 상에 제1 초기 절연층을 형성하는 단계;
    상기 제1 초기 절연층으로 불순물을 주입하여 복수의 중성 결함을 포함하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 제2 초기 절연층을 형성하는 단계; 및
    상기 제2 초기 절연층 상에 제2 전극층을 형성하는 단계를 포함하는
    문턱 스위칭 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 제2 초기 절연층 형성 단계 및 상기 제2 전극층 형성 단계 중 적어도 하나에서,
    상기 제1 절연층의 상기 불순물이 상기 제2 초기 절연층으로 확산되는
    문턱 스위칭 장치의 제조 방법.
  23. 제21 항에 있어서,
    상기 제1 초기 절연층 및 상기 제2 초기 절연층 중 적어도 하나는,
    언도프드 절연 물질을 포함하는
    문턱 스위칭 장치의 제조 방법.
  24. 제21 항에 있어서,
    상기 불순물은,
    도우너 불순물을 포함하는
    문턱 스위칭 장치의 제조 방법.
  25. 제21 항에 있어서,
    상기 제1 초기 절연층으로의 상기 불순물의 주입은,
    상기 제1 절연층과 상기 제1 전극층의 계면으로부터 소정 간격 이격된 위치까지 수행되는
    문턱 스위칭 장치의 제조 방법.
  26. 제22 항에 있어서,
    상기 제2 초기 절연층으로의 상기 불순물의 확산은,
    상기 제2 초기 절연층과 상기 제2 전극층의 계면으로부터 소정 간격 이격된 위치까지 수행되는
    문턱 스위칭 장치의 제조 방법.
  27. 제21 항에 있어서,
    상기 제1 초기 절연층으로의 상기 불순물의 주입을 수행하기 전에,
    상기 제1 초기 절연층 상에 베리어층을 형성하는 단게를 더 포함하는
    문턱 스위칭 장치의 제조 방법.
  28. 제27 항에 있어서,
    상기 제2 초기 절연층 형성 단계 전에,
    상기 베리어층을 제거하는 단계를 더 포함하는
    문턱 스위칭 장치의 제조 방법.
  29. 제21 항에 있어서,
    상기 제1 초기 절연층 및 상기 제2 초기 절연층은,
    동일한 절연 물질로 형성되는
    문턱 스위칭 장치의 제조 방법.
  30. 제21항에 있어서,
    상기 제1 절연층의 상기 불순물의 농도는,
    상기 제1 절연층과 상기 제1 전극층의 계면으로 갈수록 감소하는
    문턱 스위칭 장치의 제조 방법.
  31. 제22 항에 있어서,
    상기 제2 초기 절연층으로 확산된 상기 불순물의 농도는,
    상기 제2 초기 절연층과 상기 제2 전극층의 계면으로 갈수록 감소하는
    문턱 스위칭 장치의 제조 방법.
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