KR20160027708A - 전자 장치 - Google Patents

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KR20160027708A
KR20160027708A KR1020140116144A KR20140116144A KR20160027708A KR 20160027708 A KR20160027708 A KR 20160027708A KR 1020140116144 A KR1020140116144 A KR 1020140116144A KR 20140116144 A KR20140116144 A KR 20140116144A KR 20160027708 A KR20160027708 A KR 20160027708A
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Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 선택 소자층; 상기 선택 소자층의 일단과 직접 접속하는 전도성 필라멘트를 갖는 물질층; 및 상기 선택 소자층의 타단과 접속하는 가변 저항층을 포함할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Mhase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 동작 전력을 감소시킬 수 있는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 선택 소자층; 상기 선택 소자층의 일단과 직접 접속하는 전도성 필라멘트를 갖는 물질층; 및 상기 선택 소자층의 타단과 접속하는 가변 저항층을 포함할 수 있다.
위 실시예에서, 상기 물질층은, 가변 저항 특성을 가질 수 있다. 상기 물질층은, 금속 산화물을 포함하고, 상기 전도성 필라멘트는 상기 금속 산화물 내의 산소 공공에 의해 형성될 수 있다. 상기 가변 저항층 및 상기 물질층은, 금속 산화물을 포함하고, 상기 가변 저항층의 두께는 상기 물질층의 두께보다 클 수 있다. 상기 가변 저항층 및 상기 물질층은, 금속 산화물을 포함하고, 상기 가변 저항층의 산소 공공 밀도는 상기 물질층의 산소 공공 밀도보다 낮을 수 있다. 상기 물질층은, 절연 특성을 가질 수 있다. 상기 전도성 필라멘트는, 상기 물질층의 일부의 절연 파괴에 의해 형성될 수 있다. 상기 선택 소자층은, 주울 열에 의해 도전성과 절연성 사이에서 전이할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 선택 소자층; 상기 선택 소자층의 일단과 직접 접속하는 제1 가변 저항층; 및 상기 선택 소자층의 타단과 접속하는 제2 가변 저항층을 포함하고, 상기 제1 가변 저항층의 포밍 전압의 크기는, 상기 제2 가변 저항층의 동작 전압의 크기보다 작을 수 있다.
위 실시예에서, 상기 제1 가변 저항층의 포밍 전압의 크기는, 상기 선택 소자층의 턴온 전압의 크기보다 작을 수 있다. 상기 선택 소자층의 턴온 전압의 크기는, 상기 제2 가변 저항층의 동작 전압의 크기보다 작을 수 있다. 상기 제1 가변 저항층의 포밍 동작시, 상기 선택 소자층의 동작 및 상기 제2 가변 저항층의 동작은 수행되지 않을 수 있다. 상기 제1 가변 저항층의 포밍 동작시, 상기 제1 가변 저항층 내에 국부적으로 전도성 필라멘트가 생성될 수 있다. 상기 전도성 필라멘트는, 상기 선택 소자층의 동작 및 상기 제2 가변 저항층의 동작시 유지될 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치에 의하면, 동작 전력을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 셀을 나타내는 단면도이다.
도 2a는 도 1의 제1 가변 저항층(12)의 전류-전압 특성을 나타내는 그래프이다.
도 2b는 도 1의 제2 가변 저항층(15)의 전류-전압 특성을 나타내는 그래프이다.
도 2c는 도 1의 선택 소자층(13)의 전류-전압 특성을 나타내는 그래프이다.
도 2d는 도 1의 메모리 셀(10)에서 제1 가변 저항층(12) 및 제2 가변 저항층(15) 각각의 전류-전압 특성을 나타내는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 사시도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 셀을 나타내는 단면도이고, 도 2a는 도 1의 제1 가변 저항층(12)의 전류-전압 특성을 나타내는 그래프이고, 도 2b는 도 1의 제2 가변 저항층(15)의 전류-전압 특성을 나타내는 그래프이고, 도 2c는 도 1의 선택 소자층(13)의 전류-전압 특성을 나타내는 그래프이고, 도 2d는 도 1의 메모리 셀(10)에서 제1 가변 저항층(12) 및 제2 가변 저항층(15) 각각의 전류-전압 특성을 나타내는 그래프이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 셀(10)은 제1 내지 제3 전극(11, 14, 16), 제1 전극(11)과 제2 전극(14) 사이에 개재된 제1 가변 저항층(12) 및 선택 소자층(13)의 적층 구조물, 및 제2 전극(14)과 제3 전극(16) 사이에 개재된 제2 가변 저항층(15)을 포함할 수 있다.
제1 내지 제3 전극(11, 14, 16)은 도전 물질 예컨대, W, Al, Ti 등과 같은 금속, TiN 등과 같은 금속 질화물, 또는 이들의 조합 등으로 형성될 수 있다. 제1 전극(11) 및 제3 전극(16)은 메모리 셀(10)의 양단에서 전류 또는 전압을 공급받는 역할을 수행할 수 있고, 다양한 형상 예컨대, 라인 형상, 섬 형상 등을 가질 수 있다. 제2 전극(14)은 선택 소자층(13)과 제2 가변 저항층(15)을 전기적으로 접속시키면서 이들을 서로 구분하는 역할을 수행할 수 있다. 제2 전극(14)이 생략되는 경우, 선택 소자층(13)과 제2 가변 저항층(15)은 직접 접할 수도 있다.
제1 가변 저항층(12)은 양단에 공급되는 전류 또는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 가질 수 있으며, 이는 도 2a에 예시적으로 나타나 있다. 도 2a는 제1 가변 저항층(12) 만의 전류-전압 곡선 즉, 도 1의 선택 소자층(13) 및 제2 가변 저항층(15)이 생략된 경우의 전류-전압 곡선을 나타낸다.
도 2a를 참조하면, 초기에 제1 가변 저항층(12)은 고저항 상태(HRS)에 있다가, 인가되는 전압이 소정 플러스 전압에 도달하면 제1 가변 저항층(12)의 저항 상태가 고저항 상태(HRS)에서 저저항 상태(LRS)로 변하는 셋 동작(set1)이 수행될 수 있다. 제1 가변 저항층(12)의 셋 동작시의 전압을 이하, 제1 셋 전압(Vset1)이라 하기로 한다.
제1 가변 저항층(12)의 저저항 상태(LRS)는 전압이 감소하여도 유지되다가, 소정 마이너스 전압에서 다시 고저항 상태(HRS)로 변하는 리셋 동작(reset1)이 수행될 수 있다. 제1 가변 저항층(12)의 리셋 동작시의 전압을 이하, 제1 리셋 전압(Vreset1)이라 할 수 있다.
이와 같은 방식으로 제1 가변 저항층(12)은 고저항 상태(HRS)와 저저항 상태(LRS) 사이에서 반복적으로 스위칭할 수 있다. 여기서, 최초의 셋 동작을 포밍(forming) 동작이라 할 수 있다. 포밍 동작시의 포밍 전압은 제1 셋 전압(Vset1)과 동일하거나 그보다 약간 더 클 수 있다. 포밍 동작도 셋 동작의 일종이므로 본 도면에는 별도로 표기하지 않았다. 포밍 동작 이후의 셋 동작시의 제1 셋 전압(Vset1), 및 리셋 동작시의 제1 리셋 전압(Vreset1)은 일정할 수 있다.
본 실시예에서는 제1 셋 전압(Vset1)이 플러스 전압이고 제1 리셋 전압(Vreset1)이 마이너스 전압인 경우를 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서 제1 셋 전압(Vset1)이 마이너스 전압이고 제1 리셋 전압(Vreset1)이 플러스 전압일 수도 있다. 이러한 경우 제1 가변 저항층(12)은 바이폴라 모드로 동작한다고 할 수 있다. 또는, 제1 셋 전압(Vset1) 및 제1 리셋 전압(Vreset1)의 극성이 서로 동일할 수도 있다. 이러한 경우, 제1 가변 저항층(12)은 유니폴라 모드로 동작한다고 할 수 있다.
이러한 제1 가변 저항층(12)은 자신의 내부에 국부적으로 전도성 필라멘트(F)가 생성 또는 소멸됨으로써 저항이 변화할 수 있다. 즉, 제1 가변 저항층(12) 내에 제1 전극(11)과 선택 소자층(13)을 전기적으로 도통시키는 전도성 필라멘트(F)가 생성된 경우, 제1 가변 저항층(12)은 저저항 상태(LRS)를 가질 수 있고, 이 전도성 필라멘트(F)가 소멸된 경우, 제1 가변 저항층(12)은 고저항 상태(HRS)를 가질 수 있다. 예컨대, 제1 가변 저항층(12)은 다량의 산소 공공을 함유하는 산소 부족형 금속 산화물을 포함할 수 있다. 산소 부족형 금속 산화물은 TiOx(여기서, x < 2), TaOy(여기서, y < 2.5) 등과 같이 화학양론비보다 산소가 부족한 물질일 수 있다. 이때, 전도성 필라멘트(F)는 산소 공공의 거동에 의해 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제1 가변 저항층(12)은 자신의 내부에 국부적인 전도성 필라멘트(F)를 생성할 수 있는 물질이면 족하다.
제2 가변 저항층(15)은 양단에 공급되는 전류 또는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 가질 수 있으며, 이는 도 2b에 예시적으로 나타나 있다. 도 2b는 제2 가변 저항층(15) 만의 전류-전압 곡선 즉, 도 1의 선택 소자층(13) 및 제1 가변 저항층(12)이 생략된 경우의 전류-전압 곡선을 나타낸다.
도 2b를 참조하면, 제1 가변 저항층(12)의 동작과 유사하게, 제2 가변 저항층(15)의 저항 상태가 고저항 상태(HRS)에서 저저항 상태(LRS)로 변하는 셋 동작(set2) 및 저저항 상태(LRS)에서 고저항 상태(HRS)로 변하는 리셋 동작(Vreset2)이 반복적으로 수행될 수 있다. 제2 가변 저항층(15)의 셋 동작시의 전압을 제2 셋 전압(Vset2)이라 하고, 리셋 동작시의 전압을 제2 리셋 전압(Vreset2)이라 하기로 한다.
본 실시예에서 제2 셋 전압(Vset2)이 플러스 전압이고 제2 리셋 전압(Vreset2)이 마이너스 전압인 경우를 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서 제2 셋 전압(Vset2)이 마이너스 전압이고 제2 리셋 전압(Vreset2)이 플러스 전압일 수도 있다. 이러한 경우 제2 가변 저항층(15)은 바이폴라 모드로 동작한다고 할 수 있다. 또는, 제2 셋 전압(Vset2) 및 제2 리셋 전압(Vreset2)의 극성이 서로 동일할 수도 있다. 이러한 경우 제2 가변 저항층(15)은 유니폴라 모드로 동작한다고 할 수 있다.
여기서, 제2 셋 전압(Vset2) 및/또는 제2 리셋 전압(Vreset2)의 크기는 제1 가변 저항층(12)의 포밍 전압보다 클 수 있다. 이 때문에, 후술하겠지만, 제1 메모리 셀(10)에서 제1 가변 저항층(12)의 포밍 동작시 제2 가변 저항층(15)의 셋 동작 및/또는 리셋 동작은 수행되지 않을 수 있다.
제1 가변 저항층(12)과 유사하게, 제2 가변 저항층(15)은 자신의 내부에 국부적으로 전도성 필라멘트가 생성 또는 소멸됨으로써 저항이 변화하는 물질로 형성될 수 있다. 예컨대, 제2 가변 저항층(15)은 산소 부족형 금속 산화물을 포함할 수 있다. 나아가, 제1 및 제2 가변 저항층(12, 15)은 동일한 금속 산화물을 포함할 수 있다. 그러나, 제2 가변 저항층(15)이 이 예시에 한정되는 것은 아니며, 제2 가변 저항층(15)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다.
선택 소자층(13)은 제2 가변 저항층(15)으로의 억세스를 제어하기 위한 것이다. 선택 소자층(13)의 특성은 도 2c에 예시적으로 나타내었다. 도 2c는 선택 소자층(13) 만의 전류-전압 곡선 즉, 도 1의 제1 및 제2 가변 저항층(12, 15)이 생략된 경우의 전류-전압 곡선을 나타낸다.
도 2c를 살펴보면, 선택 소자층(13)은 소정 크기의 임계 전압 미만에서 전류를 차단하거나 전류를 거의 흘리지 않다가 위 임계 전압 이상에서 급격히 전류를 흐르게 하는 특성을 가질 수 있다. 즉, 선택 소자층(13)은 임계 전압의 크기를 기준으로 턴오프 상태이거나 또는 턴온 상태일 수 있다. 이 임계 전압을 선택 소자층(13)의 턴온 전압(Vt)이라 하기로 한다.
여기서, 선택 소자층(13)의 턴온 전압(Vt)의 크기는 제1 가변 저항층(12)의 포밍 전압보다 클 수 있다. 이 때문에, 후술하겠지만, 제1 가변 저항층(12)의 포밍 동작시 선택 소자층(13)의 턴온 동작은 수행되지 않을 수 있다. 또한, 선택 소자층(13)의 턴온 전압(Vt)의 크기는 제2 셋 전압(Vset2) 및/또는 제2 리셋 전압(Vreset2)의 크기보다 작을 수 있다. 이 때문에, 제2 가변 저항층(15)의 셋 동작 및/또는 리셋 동작시 선택 소자층(13)은 턴온된 상태일 수 있다.
선택 소자층(13)은 예컨대, 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질, 터널링 절연층 등을 포함할 수 있다. 특히, 선택 소자층(13)은 OTS 물질, MIT 물질 등과 같이 공급되는 전류 또는 전압에 의해 유도되는 주울 열(Joule's Heating)에 의해 도전성 또는 절연성 사이에서 전이하는 물질로 형성될 수 있다. 그러나, 선택 소자층(13)이 이 예시에 한정되는 것은 아니며, 공급되는 전압 또는 전류에 따라 턴온 또는 턴오프될 수 있으면 족하다.
한편, 도 2a, 도 2b 및 도 2c는 서로 분리된 제1 가변 저항층(12), 제2 가변 저항층(15) 및 선택 소자층(13) 각각의 전류-전압 특성을 나타내고 있다. 반면, 도 1의 메모리 셀(10)과 같이 제1 가변 저항층(12) 및 제2 가변 저항층(15)이 전기적으로 접속된 경우의 제1 가변 저항층(12) 및 제2 가변 저항층(15) 각각의 전류-전압 곡선은 도 2d에 예시적으로 나타나 있다. 도 2d에서, 굵은 실선이 제1 가변 저항층(12)의 전류-전압 곡선이고, 얇은 실선이 제2 가변 저항층(15)의 전류-전압 곡선이다.
도 2d를 참조하면, 초기에 제1 가변 저항층(12) 및 제2 가변 저항층(15)은 고저항 상태(HRS)를 가질 수 있고, 선택 소자층(13)은 턴오프 상태일 수 있다. 이 상태에서 제1 메모리 셀(10)에 인가되는 전압이 제1 가변 저항층(12)의 포밍 전압(Vforming)에 도달하면 제1 가변 저항층(12)의 고저항 상태(HRS)가 저저항 상태(LRS)로 변하는 포밍 동작이 수행될 수 있다. 이때, 선택 소자층(13)의 턴온 전압 및 제2 가변 저항층(15)의 동작 전압의 크기는 제1 가변 저항층(12)의 포밍 전압보다 크므로, 선택 소자층(13)의 턴오프 상태 및 제2 가변 저항층(15)의 고저항 상태(HRS)가 유지될 수 있다. 다시 말하면, 제1 가변 저항층(12)의 포밍 동작시 제2 가변 저항층(15) 및 선택 소자층(13)은 어떠한 동작도 수행하지 않으며, 제1 가변 저항층(12)의 포밍 동작이 제1 메모리 셀(10)의 최초의 동작이 될 수 있다. 제1 가변 저항층(12)의 포밍시 제1 가변 저항층(12) 내에는 전도성 필라멘트(F)가 생성될 수 있다.
일단 제1 가변 저항층(12)이 포밍되어 저저항 상태(LRS)를 갖게 되면, 제1 메모리 셀(10)에 인가되는 전압의 대부분은 선택 소자층(13) 및 제2 가변 저항층(15)에 인가될 수 있다. 제1 메모리 셀(10)에 인가되는 전압은 제1 가변 저항층(12), 선택 소자층(13) 및 제2 가변 저항층(15) 각각의 저항의 비율에 따라 분배되기 때문이다. 따라서, 제1 가변 저항층(12)은 후속하는 선택 소자층(13) 및/또는 제2 가변 저항층(15)의 동작을 위하여 인가되는 전압에도 불구하고 저저항 상태(LRS)를 유지할 수 있다. 즉, 제1 가변 저항층(12) 내에 전도성 필라멘트(F)가 생성된 상태가 유지될 수 있다. 제1 가변 저항층(12)에 더 이상 제1 가변 저항층(12)을 리셋시킬만한 전압이 인가되지 않기 때문이다.
이어서, 제1 메모리 셀(10)에 인가되는 전압이 더 증가하여 선택 소자층(13)의 턴온 전압에 도달하면 선택 소자층(13)이 턴온되고, 그에 따라 제1 메모리 셀(10)에 인가되는 전압의 대부분은 제2 가변 저항층(15)에 인가될 수 있다. 이로써, 제2 가변 저항층(15)을 동작시킬 수 있는 상태가 된다. 이 상태에서 제2 가변 저항층(15)에 제2 셋 전압(Vset2) 또는 제2 리셋 전압(Vreset2) 등을 인가함으로써 제2 가변 저항층(15)을 스위칭시킬 수 있다.
한편, 제1 가변 저항층(12)의 전도성 필라멘트(F)의 유지는, 제1 가변 저항층(12)에 포함되는 산소 공공의 밀도가 높을수록 및/또는 제1 가변 저항층(12)의 두께가 얇을수록 더 유리할 수 있다. 예컨대, 제1 가변 저항층(12) 및 제2 가변 저항층(15)이 금속 산화물로 형성된 경우, 제1 가변 저항층(12)의 산소 공공 밀도는 제2 가변 저항층(15)보다 높을 수 있다. 또는, 제1 가변 저항층(12)의 제1 두께(T1)는 제2 가변 저항층(15)의 제2 두께(T2)보다 작을 수 있다.
이상으로 설명한 메모리 셀(10)은 아래와 같은 이점을 가질 수 있다.
제1 가변 저항층(12)은 최초의 포밍 동작 이후에는 내부에 전도성 필라멘트(F)가 생성된 상태를 유지할 수 있다. 이 전도성 필라멘트(F)는 제1 전극(11)과 선택 소자층(13)을 전기적으로 도통시키는 일종의 전극 역할을 수행할 수 있다. 즉, 제1 가변 저항층(12)은 실제로 가변 저항 특성을 갖는 것이 아니라 자신의 내부에 국부적으로 형성되면서 선택 소자층(13)과 접촉하는 전극을 제공하는 역할을 수행할 수 있다. 여기서, 전도성 필라멘트(F)의 수평 방향의 폭이 매우 작아서 이 전도성 필라멘트(F)와 접촉하는 선택 소자층(13)의 면적이 크게 감소하기 때문에, 전술한 바와 같이 선택 소자층(13)이 주울 열에 의해 도전성 또는 절연성 사이에서 전이하는 물질로 형성된 경우, 선택 소자층(13)의 열 손실율이 크게 감소할 수 있다. 그 결과, 선택 소자층(13)이 제1 전극(11)의 상면 전부와 직접 접속하는 경우에 비하여, 동작 전력이 크게 감소할 수 있다.
한편, 위 실시예에서는 전도성 필라멘트(F)를 제공하는 층이 가변 저항 물질로 이루어진 경우에 대하여 설명하였다. 이것은, 가변 저항 물질 내에 전도성 필라멘트(F)를 형성하는 과정이 상대적으로 낮은 전압의 포밍 동작에 의해 이루어질 수 있으므로, 선택 소자층(13)에 어택(attack)이 가해지는 것을 방지할 수 있기 때문이다.
그러나, 본 발명이 이에 한정되는 것은 아니며, 제1 가변 저항층(12) 대신 실리콘 산화물, 실리콘 질화물 등의 절연층(미도시됨)이 이용될 수도 있다. 이 절연층에 고전압 예컨대, 제1 가변 저항층(12)의 포밍 전압보다 높은 전압을 인가하여 절연 파괴시킴으로써, 절연층 내에 비가역적인 전도성 필라멘트를 형성할 수 있다. 이 비가역적 전도성 필라멘트는 선택 소자층(13)과 접속하는 작은 폭의 전극 역할을 수행할 수 있다.
위 메모리 셀(10)은 다양하게 배열되어 셀 어레이를 구성할 수 있다. 이에 대해서는, 도 3을 참조하여 예시적으로 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 사시도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 기판(미도시됨) 상에 형성되고 제1 방향으로 연장하는 복수의 제1 배선(L1), 제1 배선(L1) 상에 형성되고 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선(L2), 및 제1 배선(L1)과 제2 배선(L2)의 사이에 개재되고 이들의 교차점마다 배치되는 메모리 셀(10)을 포함할 수 있다.
여기서, 제1 배선(L1) 및 제2 배선(L2)은 메모리 셀(10)로 전압 또는 전류를 전달하기 위한 것으로서, 금속, 금속 질화물 등과 같은 다양한 도전 물질을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 제1 배선(L1)과 제2 배선(L2)의 위치는 서로 뒤바뀔 수 있다.
메모리 셀(10)은 도 1의 메모리 셀(10)과 실질적으로 동일할 수 있다. 즉, 메모리 셀(10)은, 선택 소자층(13), 선택 소자층의 일단 예컨대, 하단과 직접 접속하고 내부에 전도성 필라멘트(F)를 구비한 제1 가변 저항층(12) 또는 절연층(미도시됨), 및 선택 소자층(13)의 타단 예컨대, 상단과 접속하는 제2 가변 저항층(15)을 포함할 수 있다.
선택 소자층(13)과 제2 가변 저항층(15)의 사이에는 제2 전극(14)이 개재될 수 있다. 또한, 메모리 셀(10)의 양단에 위치하는 제1 및 제3 전극(11, 16)은 생략될 수도 있다. 이러한 경우 제1 배선(L1)이 제1 전극(11)의 역할을 함께 수행할 수 있고, 제2 배선(L2)이 제3 전극(16)의 역할을 함께 수행할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 4 내지 도 8은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 4를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 선택 소자층; 상기 선택 소자층의 일단과 직접 접속하는 전도성 필라멘트를 갖는 물질층; 및 상기 선택 소자층의 타단과 접속하는 가변 저항층을 포함할 수 있다, 이를 통해, 기억부(1010)의 동작 전력을 감소시킬 수 있고 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 전력을 감소시킬 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 5를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 선택 소자층; 상기 선택 소자층의 일단과 직접 접속하는 전도성 필라멘트를 갖는 물질층; 및 상기 선택 소자층의 타단과 접속하는 가변 저항층을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 동작 전력이 감소할 수 있다. 결과적으로, 프로세서(1100)의 동작 전력이 감소할 수 있다.
도 5에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 6을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Mersonal Digital Assistant), 휴대용 컴퓨터(Mortable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Mortable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 선택 소자층; 상기 선택 소자층의 일단과 직접 접속하는 전도성 필라멘트를 갖는 물질층; 및 상기 선택 소자층의 타단과 접속하는 가변 저항층을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 동작 전력이 감소할 수 있다. 결과적으로, 시스템(1200)의 동작 전력이 감소할 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 선택 소자층; 상기 선택 소자층의 일단과 직접 접속하는 전도성 필라멘트를 갖는 물질층; 및 상기 선택 소자층의 타단과 접속하는 가변 저항층을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 동작 전력이 감소할 수 있다. 결과적으로, 시스템(1200)의 동작 전력이 감소할 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 7의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 7의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 7을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 선택 소자층; 상기 선택 소자층의 일단과 직접 접속하는 전도성 필라멘트를 갖는 물질층; 및 상기 선택 소자층의 타단과 접속하는 가변 저항층을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 동작 전력이 감소할 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 전력이 감소할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 9를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 선택 소자층; 상기 선택 소자층의 일단과 직접 접속하는 전도성 필라멘트를 갖는 물질층; 및 상기 선택 소자층의 타단과 접속하는 가변 저항층을 포함할 수 있다. 이를 통해, 메모리(1410)의 동작 전력이 감소할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 전력이 감소할 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 선택 소자층; 상기 선택 소자층의 일단과 직접 접속하는 전도성 필라멘트를 갖는 물질층; 및 상기 선택 소자층의 타단과 접속하는 가변 저항층을 포함ㄴ할 수 있다. 이를 통해, 버퍼 메모리(1440)의 동작 전력이 감소할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 전력이 감소할 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
11: 제1 전극 12: 제1 가변 저항층
13: 선택 소자층 14: 제2 전극
15: 제2 가변 저항층 16: 제3 전극

Claims (19)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    선택 소자층;
    상기 선택 소자층의 일단과 직접 접속하는 전도성 필라멘트를 갖는 물질층; 및
    상기 선택 소자층의 타단과 접속하는 가변 저항층을 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 물질층은, 가변 저항 특성을 갖는
    전자 장치.
  3. 제2 항에 있어서,
    상기 물질층은, 금속 산화물을 포함하고,
    상기 전도성 필라멘트는 상기 금속 산화물 내의 산소 공공에 의해 형성되는
    전자 장치.
  4. 제2 항에 있어서,
    상기 가변 저항층 및 상기 물질층은, 금속 산화물을 포함하고,
    상기 가변 저항층의 두께는 상기 물질층의 두께보다 큰
    전자 장치.
  5. 제2 항에 있어서,
    상기 가변 저항층 및 상기 물질층은, 금속 산화물을 포함하고,
    상기 가변 저항층의 산소 공공 밀도는 상기 물질층의 산소 공공 밀도보다 낮은
    전자 장치.
  6. 제1 항에 있어서,
    상기 물질층은, 절연 특성을 갖는
    전자 장치.
  7. 제6 항에 있어서,
    상기 전도성 필라멘트는, 상기 물질층의 일부의 절연 파괴에 의해 형성되는
    전자 장치.
  8. 제1 항에 있어서,
    상기 선택 소자층은, 주울 열에 의해 도전성과 절연성 사이에서 전이하는
    전자 장치.
  9. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    선택 소자층;
    상기 선택 소자층의 일단과 직접 접속하는 제1 가변 저항층; 및
    상기 선택 소자층의 타단과 접속하는 제2 가변 저항층을 포함하고,
    상기 제1 가변 저항층의 포밍 전압의 크기는, 상기 제2 가변 저항층의 동작 전압의 크기보다 작은
    전자 장치.
  10. 제9 항에 있어서,
    상기 제1 가변 저항층의 포밍 전압의 크기는, 상기 선택 소자층의 턴온 전압의 크기보다 작은
    전자 장치.
  11. 제10 항에 있어서,
    상기 선택 소자층의 턴온 전압의 크기는, 상기 제2 가변 저항층의 동작 전압의 크기보다 작은
    전자 장치.
  12. 제9 항에 있어서,
    상기 제1 가변 저항층의 포밍 동작시, 상기 선택 소자층의 동작 및 상기 제2 가변 저항층의 동작은 수행되지 않는
    전자 장치.
  13. 제9 항에 있어서,
    상기 제1 가변 저항층의 포밍 동작시, 상기 제1 가변 저항층 내에 국부적으로 전도성 필라멘트가 생성되는
    전자 장치.
  14. 제13 항에 있어서,
    상기 전도성 필라멘트는, 상기 선택 소자층의 동작 및 상기 제2 가변 저항층의 동작시 유지되는
    전자 장치.
  15. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  16. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  18. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  19. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
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