KR20150030422A - 전자 장치 - Google Patents

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KR20150030422A
KR20150030422A KR20130109633A KR20130109633A KR20150030422A KR 20150030422 A KR20150030422 A KR 20150030422A KR 20130109633 A KR20130109633 A KR 20130109633A KR 20130109633 A KR20130109633 A KR 20130109633A KR 20150030422 A KR20150030422 A KR 20150030422A
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memory
layer
electronic device
wiring
tunnel barrier
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김완기
이기정
이형동
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에스케이하이닉스 주식회사
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Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 개재되는 복수의 가변 저항층; 상기 가변 저항층과 상기 제1 배선 사이에 개재되는 터널 베리어층; 및 상기 가변 저항층과 상기 터널 베리어층 사이에 개재되는 중간 전극층을 포함하고, 상기 터널 베리어층 및 상기 중간 전극층은 상기 제1 배선과 상기 제2 배선의 교차 영역 중 둘 이상의 교차 영역과 중첩할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 메모리 셀의 선택 소자로 사용될 수 있는 터널 베리어층의 신뢰성을 향상시킴으로써, 메모리 셀의 특성을 확보하고 동작 전압 감소가 가능하며 제조 공정의 난이도 및 비용 감소가 가능한 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 개재되는 복수의 가변 저항층; 상기 가변 저항층과 상기 제1 배선 사이에 개재되는 터널 베리어층; 및 상기 가변 저항층과 상기 터널 베리어층 사이에 개재되는 중간 전극층을 포함하고, 상기 터널 베리어층 및 상기 중간 전극층은 상기 제1 배선과 상기 제2 배선의 교차 영역 중 둘 이상의 교차 영역과 중첩할 수 있다.
상기 터널 베리어층 및 상기 중간 전극층은, 동일한 평면 형상을 가질 수 있다.
상기 터널 베리어층 및 상기 중간 전극층은, 상기 제1 배선과 상기 제2 배선의 교차 영역 전부와 중첩하는 판 형상을 가질 수 있다.
상기 터널 베리어층 및 상기 중간 전극층은, 상기 제1 배선 또는 상기 제2 배선과 중첩하는 라인 형상을 가질 수 있다.
상기 가변 저항층은, 상기 제1 배선과 상기 제2 배선의 교차 영역과 중첩하는 섬 형상을 가질 수 있다.
상기 가변 저항층은, 상기 제1 배선과 상기 제2 배선의 교차 영역 전부와 중첩하는 판 형상을 가질 수 있다.
상기 가변 저항층은, 상기 제1 배선 또는 상기 제2 배선과 중첩하는 라인 형상을 가질 수 있다.
상기 가변 저항층은, 자신의 내부에 전류 통로 필라멘트가 생성되는지 여부에 따라 저항이 변화할 수 있다.
상기 터널 베리어층은, 상기 가변 저항층보다 에너지 밴드갭이 큰 절연 물질로 형성될 수 있다.
상기 터널 베리어층 및 상기 중간 전극층의 평면 면적이 증가할수록 상기 터널 베리어층의 두께가 증가할 수 있다.
상기 터널 베리어층 및 상기 중간 전극층의 평면 면적이 증가할수록 상기 제1 배선 및 상기 제2 배선에 인가되는 전압의 크기가 감소할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 전극층; 제2 전극층; 제1 전극층과 제2 전극층 사이에 개재되는 가변 저항층; 상기 가변 저항층과 상기 제1 배선 사이에 개재되는 선택 소자층; 상기 가변 저항층과 상기 선택 소자층 사이에 개재되는 중간 전극층; 및 상기 중간 전극층과 상기 가변 저항층 사이 또는 상기 중간 전극층과 상기 선택 소자층 사이에 개재되는 터널 베리어층을 포함할 수 있다.
상기 선택 소자층은, MIT(Metal-Insulator Transition) 소자일 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치에 의하면, 메모리 셀의 선택 소자로 사용될 수 있는 터널 베리어층의 신뢰성을 향상시킴으로써, 메모리 셀의 특성을 확보하고 동작 전압 감소가 가능하며 제조 공정의 난이도 및 비용 감소가 가능하다.
도 1a는 본 발명의 일 실시예에 따른 메모리 셀 및 전류 흐름을 설명하기 위한 도면이고, 도 1b는 도 1a의 메모리 셀과의 비교를 위한 다른 메모리 셀 및 전류 흐름을 설명하기 위한 도면이고, 도 1c는 도 1a 및 도 1b 각각의 터널 베리어층의 전류-전압 특성을 나타내는 그래프이다.
도 2a은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 2b는 도 2a의 A-A' 선에 따른 단면도이다.
도 3a은 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 3b는 도 3a의 B-B' 선에 따른 단면도이다.
도 4a은 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 4b는 도 4a의 A-A' 선에 따른 단면도이다.
도 5a는 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 5b는 도 5a의 B-B' 선에 따른 단면도이다.
도 6a 및 도 6b은 본 발명의 다른 일 실시예에 따른 메모리 셀을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 실시예들은, 서로 교차하는 배선들의 교차점마다 메모리 셀이 위치하는 크로스 포인트 구조의 메모리 장치에서, 동일한 배선에 연결되는 메모리 셀간 누설 전류를 방지하기 위하여 가변 저항 소자의 일단에 선택 소자를 연결하는 메모리 장치에 관한 것이다. 여기서, 선택 소자란, 비선형적인 전류-전압 특성을 가짐으로써 소정 임계 전압 이하에서는 전류를 거의 흘리지 않는 소자이다. 이러한 선택 소자로는 트랜지스터, 다이오드, 터널 베리어, 배리스터(varistor), MIT(Metal-Insulator Transiton) 소자 등이 이용될 수 있다. 이하에서 설명될 도 1a 내지 도 5b의 실시예들은 선택 소자로 터널 베리어를 이용하는 경우에 관한 것이고, 도 6a 및 도 6b의 실시예들은 선택 소자와 함께 터널 베리어를 이용하는 경우에 관한 것이다.
도 1a는 본 발명의 일 실시예에 따른 메모리 셀 및 전류 흐름을 설명하기 위한 도면이고, 도 1b는 도 1a의 메모리 셀과의 비교를 위한 다른 메모리 셀 및 전류 흐름을 설명하기 위한 도면이고, 도 1c는 도 1a 및 도 1b 각각의 터널 베리어층의 전류-전압 특성을 나타내는 그래프이다. 설명의 편의를 위하여 도 1a의 메모리 셀을 제1 메모리 셀(M1)이라 하고, 도 1b의 메모리 셀을 제2 메모리 셀(M2)이라 한다.
도 1a를 참조하면, 제1 메모리 셀(M1)은 제1 전극층(10), 제2 전극층(50), 제1 전극층(10)과 제2 전극층(50) 사이에 개재되는 가변 저항층(40), 가변 저항층(40)과 제1 전극층(10) 사이에 개재되는 터널 베리어층(20), 및 터널 베리어층(20)과 가변 저항층(40) 사이에 개재되는 중간 전극층(30)을 포함할 수 있다. 본 실시예에서는 제1 전극층(10), 터널 베리어층(20), 중간 전극층(30), 가변 저항층(40) 및 제2 전극층(50)이 순차적으로 적층된 경우를 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며, 적층 순서는 반대일 수 있고, 이들 막 사이에 필요한 다른 막이 더 개재될 수도 있다.
여기서, 제1 전극층(10) 및 제2 전극층(50)은 가변 저항층(40)의 양단에 전압 또는 전류를 공급하기 위한 것으로서, Pt, Ir, Ru, Al, Cu, W, Ti, Ta, Co, Ni 등과 같은 금속 또는 TiN, TiCN, TiAlN, TiON, TaN, TaCN, TaAlN, TaON, WN, MoN 등과 같은 금속 질화물을 포함하는 단일막 또는 다중막일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 다양한 도전 물질들이 제1 전극층(10) 및 제2 전극층(50)으로 이용될 수 있다.
가변 저항층(40)은 제1 전극층(10) 및 제2 전극층(50)을 통하여 공급되는 전류 또는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 가지며, 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 가변 저항층(40)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막으로 형성될 수 있다.
본 실시예에서, 가변 저항층(40)은 자신의 내부에 산소 공공(oxygen vacancy)이나 금속 이온에 의한 일종의 전류 통로인 필라멘트(filament)가 생성되는지 여부에 따라 저항 상태가 변하는 물질로 형성될 수 있다. 가변 저항층(40) 내에 필라멘트 생성시 저저항 상태일 수 있고, 가변 저항층(40) 내에 필라멘트 소멸시 고저항 상태일 수 있다. 예시적으로, 가변 저항층(40)은 산소리치형 금속 산화물층 및 산소부족형 금속 산화물층의 이중층을 포함할 수 있다. 산소리치형 금속 산화물층은 TiO2, Ta2O5 등과 같이 화학양론비를 만족하는 층일 수 있고, 산소부족형 금속 산화물층은 TiOx(여기서, x < 2), TaOy(여기서, y < 2.5) 등과 같이 화학양론비보다 산소가 부족한 층일 수 있다. 이러한 경우, 가변 저항층(40)에 인가되는 전압에 따라 산소부족형 금속 산화물층의 산소 공공이 산소리치형 금속 산화물층으로 공급되는지 여부 및 그에 따라 산소리치형 금속 산화물층 내에 산소 공공에 의한 필라멘트가 생성되는지 여부에 따라 가변 저항층(40)의 저항 상태가 변할 수 있다. 산소리치형 금속 산화물층이 아래에 위치하고 산소부족형 금속 산화물층이 위에 위치할 수 있으나, 그 반대일 수도 있다.
터널 베리어층(20)은 가변 저항층(40)보다 에너지 밴드갭이 큰 절연 물질로서, 제1 전극층(10) 및 제2 전극층(50)을 통하여 인가되는 전압에 따라 전자의 터널링이 가능한 층일 수 있다. 터널 베리어층(20)은 예컨대, 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 이들의 조합으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 터널 베리어층(20)은 기본적으로 절연 물질이므로 전자의 터널링을 가능하게 하는 전압 미만의 전압 하에서는 매우 큰 저항을 갖는다. 다시 말하면, 소정 임계 전압 이하에서는 터널 베리어층(20)을 통한 전류의 흐름을 거의 완전히 차단할 수 있다. 터널 베리어층(20)은 제1 메모리 셀(M1)에서 가변 저항층(40)과 직렬 연결될 수 있고, 선택 소자로서 기능할 수 있다.
중간 전극층(30)은 터널 베리어층(20)과 가변 저항층(40) 사이에 개재되어 터널 베리어층(20)과 가변 저항층(40)을 서로 분리하는 역할을 수행할 수 있으며, 나아가, 터널 베리어층(20)을 통하여 흐르는 전류의 밀도를 감소시키는 역할을 수행할 수 있다. 이에 대해서는 후술하기로 한다. 중간 전극층(30)은 Pt, Ir, Ru, Al, Cu, W, Ti, Ta, Co, Ni 등과 같은 금속 또는 TiN, TiCN, TiAlN, TiON, TaN, TaCN, TaAlN, TaON, WN, MoN 등과 같은 금속 질화물을 포함하는 단일막 또는 다중막일 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 다양한 도전 물질들이 이용될 수 있다.
이상으로 설명한 제1 메모리 셀(M1)에서의 전류 흐름을 도 1b의 제2 메모리 셀(M2)과 비교하여 설명하기로 한다.
도 1b를 참조하면, 제2 메모리 셀(M2)은 제1 전극층(10'), 터널 베리어층(20'), 가변 저항층(40') 및 제2 전극층(50')을 포함할 수 있다. 제2 메모리 셀(M2)은 가변 저항층(40')과 터널 베리어층(20') 사이에 중간 전극층이 존재하지 않는다는 점에서 제1 메모리 셀(M1)과 상이하다.
이러한 제2 메모리 셀(M2)에서는 가변 저항층(40')에 제1 필라멘트(P1)가 생성되고 터널 베리어층(20')에 전자의 터널링에 의한 제2 필라멘트(P2)가 생성됨으로써, 전류가 흐를 수 있다.
그런데, 제2 메모리 셀(M2)에서와 같이 가변 저항층(40')과 터널 베리어층(20')이 직접 접하는 경우, 제2 필라멘트(P2)는 제1 필라멘트(P1)와 대응하는 위치에만 형성될 수 있다. 따라서, 터널 베리어층(20')을 흐르는 전류 자체는 적더라도, 제2 필라멘트(P2)가 형성되는 영역이 매우 좁기 때문에, 해당 영역에서의 전류 밀도는 매우 높게 된다. 결과적으로 터널 베리어층(20')의 신뢰성(reliability)이 저하되므로, 제2 메모리 셀(M2)의 특성이 열화되는 문제가 있다.
반면, 도 1a를 다시 참조하면, 제1 전극층(10) 및 제2 전극층(50)에 인가되는 전압에 따라 가변 저항층(40)에 제1 필라멘트(P1)가 생성되는 경우, 제1 필라멘트(P1)를 통하여 흐르는 전류는 중간 전극층(30)의 전면을 통하여 흐를 수 있다. 중간 전극층(30)은 금속 등과 같은 도전 물질이기 때문이다. 그에 따라, 터널 베리어층(20)에서의 전자의 터널링도 터널 베리어층(20) 전면을 통해서 발생할 수 있다. 다시 말하면, 터널 베리어층(20)에서 제2 필라멘트(P2)는 일정한 위치에 형성되는 것이 아니라 터널 베리어층(20) 내에 전체적으로 형성될 수 있다. 이와 같이 터널 베리어층(20)의 전면을 통하여 전류가 흐를 수 있기 때문에, 터널 베리어층(20) 내에서의 전류 밀도가 크게 감소하므로 터널 베리어층(20)의 신뢰성이 향상될 수 있다.
도 1c를 참조하면, 터널 베리어층(20)의 전류-전압 특성은 곡선 (a)로 표기되었고, 터널 베리어층(20')의 전류-전압 특성은 곡선 (b)로 표기되었다. 도시된 바와 같이, 곡선 (a)는 곡선 (b)에 비하여 기울기 즉, 전류 증가량이 더 큼을 알 수 있다. 이는 터널 베리어층(20)의 전류 밀도는 낮더라도 터널 베리어층(20) 전면을 통하여 전류가 흐르기 때문에, 터널 베리어층(20')에 비하여 동일 전압 하에서 흐르는 전류 자체는 더 크기 때문이다.
따라서, 제1 및 제2 메모리 셀(M1, M2)의 동작을 위하여 터널 베리어층(20, 20')에 요구되는 소정 크기의 전류를 It라 할 때, 이 전류(It)를 확보하기 위하여 터널 베리어층(20)에 인가되는 전압(V(a))은 터널 베리어층(20')에 인가되는 전압(V(b))보다 작다. 결과적으로, 제1 메모리 셀(M1)에 요구되는 동작 전압을 낮출 수 있는 장점이 있다.
게다가, 동일 전압 하에서 터널 베리어층(20)에 흐르는 전류의 크기가 터널 베리어층(20')에 비하여 크므로, 터널 베리어층(20)의 두께를 증가시킴으로써 전류를 감소시킬 수 있다. 터널 베리어층(20)의 두께를 증가시키면 터널 베리어층(20)의 신뢰성을 더욱 향상시킬 수 있다.
이하에서 설명될 실시예들에 따른 반도체 장치에서는, 중간 전극층(30) 및 터널 베리어층(20)의 평면 면적을 증가시킬 수 있는 구조를 제안함으로써, 터널 베리어층(20)의 전류 밀도 감소 효과를 극대화하고, 그에 따라, 터널 베리어층(20)의 신뢰성을 향상시키고자 한다. 나아가, 터널 베리어층(20)에 인가되는 전압을 감소시키고 터널 베리어층(20)의 두께를 증가시킴으로써, 터널 베리어층(20)의 신뢰성을 더욱 확보하고자 한다. 터널 베리어층(20)의 평면 면적이 증가할수록 요구되는 동작 전압은 감소할 수 있고, 터널 베리어층(20)의 두께는 증가할 수 있기 때문이다.
도 2a은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 2b는 도 2a의 A-A' 선에 따른 단면도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 기판(100) 상에 배치되고 A-A' 선과 평행한 제1 방향으로 연장하는 복수의 제1 배선(110), 제1 배선(110) 상에 배치되고 평판 형상을 갖는 터널 베리어층(120) 및 중간 전극층(130), 중간 전극층(130) 상에 배치되고 제1 배선(110)과 제2 배선(150)의 교차점에서 섬 형상을 갖도록 형성된 가변 저항층(140), 및 가변 저항층(140) 상에 배치되고 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선(150)을 포함할 수 있다.
여기서, 제1 배선(110), 터널 베리어층(120), 중간 전극층(130), 가변 저항층(140) 및 제2 배선(150)은 도 1a의 제1 전극층(10), 터널 베리어층(20), 중간 전극층(30), 가변 저항층(40) 및 제2 전극층(50) 각각과 대응할 수 있고, 그에 따라 동일 물질로 형성될 수 있다.
본 실시예에서 터널 베리어층(120) 및 중간 전극층(130)은 실질적으로 동일한 형상을 가지면서 복수의 가변 저항층(140) 전부와 접하는 평판 형상을 가질 수 있다. 이러한 경우, 터널 베리어층(120) 및 중간 전극층(130)의 평면 면적이 매우 크므로, 터널 베리어층(120)의 전류 밀도가 크게 감소할 수 있다. 나아가, 제1 배선(110) 및 제2 배선(150)에 인가되는 동작 전압을 감소시키고 터널 베리어층(120)의 두께를 증가시킬 수 있다. 결과적으로 터널 베리어층(120)의 신뢰성을 향상시킬 수 있다.
또한, 터널 베리어층(120) 및 중간 전극층(130)이 평판 형상을 가지므로 패터닝을 용이하게 할 수 있어, 공정 난이도 및 공정 비용을 감소시킬 수 있다.
또한, 터널 베리어층(120) 및 중간 전극층(130)이 복수의 가변 저항층(140)과 동시에 연결되기는 하나, 터널 베리어층(120)은 절연 물질로서 다른 선택 소자에 비하여 전류가 흐르지 않는 오프 상태(off state)에서의 저항이 매우 크다. 따라서, 선택된 메모리 셀과 제1 배선(110) 또는 제2 배선(150)을 공유하는 비선택된 메모리 셀로의 누설 전류를 차단하는 데에 문제가 없다. 다시 말하면, 터널 베리어층(120)을 선택 소자로 이용하는 경우, 터널 베리어층(120)이 평판 형상 등을 가져 복수의 메모리 셀에 공유되더라도, 누설 전류를 차단할 수 있다.
이상으로 설명한 실시예에서는 터널 베리어층(120) 및 중간 전극층(130)이 복수의 가변 저항층(140) 전부와 중첩하는 평판 형상을 갖는 경우에 대하여 설명하였으나, 터널 베리어층(120) 및 중간 전극층(130)이 둘 이상의 가변 저항층(140)과 중첩한다면 다시 말하면, 제1 배선(110)과 제2 배선(150)의 교차 영역에 정의되는 가변 저항 소자 중 둘 이상의 가변 저항 소자와 중첩한다면, 그 형상은 다양하게 변할 수 있다. 예컨대, 후술하는 도 3a 및 도 3b에 도시된 바와 같이, 터널 베리어층(120) 및 중간 전극층(130)은 제1 배선(110)과 중첩하는 라인 형상을 가질 수도 있다.
또한, 이상으로 설명한 실시예에서는 터널 베리어층(120), 중간 전극층(130) 및 가변 저항층(140)이 순차적으로 적층된 경우를 설명하였으나, 반대로 가변 저항층(140), 중간 전극층(130) 및 터널 베리어층(120)이 순차적으로 적층될 수도 있다. 순사가 바뀌어도 각각의 형상은 동일할 수 있다.
또한, 이상으로 설명한 실시예에서는 가변 저항층(140)이 섬 형상을 갖는 경우에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항층(140)의 형상은 다양하게 변형될 수 있다. 예컨대, 후술하는 도 4a 내지 도 5b에 도시된 것과 같이 라인 형상, 평판 형상 등을 가질 수도 있다.
도 3a은 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 3b는 도 3a의 B-B' 선에 따른 단면도이다.
도 3a 및 도 3b를 참조하면, 본 발명의 다른 일 실시예에 따른 반도체 장치는, 기판(100) 상에 배치되고 A-A' 선과 평행한 제1 방향으로 연장하는 복수의 제1 배선(110), 제1 배선(110) 상에 배치되고 제1 배선(110)과 실질적으로 동일한 평면 형상을 갖는 터널 베리어층(220) 및 중간 전극층(230), 중간 전극층(230) 상에 배치되고 제1 배선(110)과 제2 배선(150)의 교차점에서 섬 형상을 갖도록 형성된 가변 저항층(140), 및 가변 저항층(140) 상에 배치되고 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선(150)을 포함할 수 있다.
도 2a 및 도 2b의 실시예와의 차이점은 터널 베리어층(220) 및 중간 전극층(230)이 제1 배선(110)과 동일한 형상 즉, 제1 방향으로 연장하는 라인 형상을 가질 수 있다는 것이다. 이러한 경우, 터널 베리어층(220) 및 중간 전극층(230)의 평면 면적이 도 2a 및 도 2b보다는 다소 작아질 수 있긴 하나, 제1 배선(110)과 함께 패터닝될 수 있으므로, 공정 난이도 및 공정 비용이 더욱 감소할 수 있다.
이상으로 설명한 실시예에서는 터널 베리어층(220), 중간 전극층(230) 및 가변 저항층(140)이 순차적으로 적층된 경우를 설명하였으나, 반대로 가변 저항층(140), 중간 전극층(230) 및 터널 베리어층(220)이 순차적으로 적층될 수도 있다. 순사가 바뀌는 경우, 중간 전극층(230) 및 터널 베리어층(220)은 제2 배선(150)과 함께 패터닝될 수 있고, 그에 따라 제2 배선(150)과 실질적으로 동일한 평면 형상을 가질 수 있다.
또한, 이상으로 설명한 실시예에서도 가변 저항층(140)의 형상은 다양하게 변형될 수 있다.
도 4a은 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 4b는 도 4a의 A-A' 선에 따른 단면도이다.
도 4a 및 도 4b를 참조하면, 본 발명의 다른 일 실시예에 따른 반도체 장치는, 기판(100) 상에 배치되고 A-A' 선과 평행한 제1 방향으로 연장하는 복수의 제1 배선(110), 제1 배선(110) 상에 배치되고 평판 형상을 갖는 터널 베리어층(120), 중간 전극층(130), 및 가변 저항층(340), 및 가변 저항층(340) 상에 배치되고 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선(150)을 포함할 수 있다.
도 2a 및 도 2b의 실시예와의 차이점은 가변 저항층(340)이 터널 베리어층(120) 및 중간 전극층(130)과 동일하게 평판 형상을 가질 수 있다는 것이다. 이러한 경우, 가변 저항층(340), 터널 베리어층(120) 및 중간 전극층(130)이 함께 패터닝될 수 있으므로, 공정 난이도 및 공정 비용이 더욱 감소할 수 있다.
터널 베리어층(120), 중간 전극층(130) 및 가변 저항층(340)의 적층 순서는 반대일 수도 있다. 또한, 터널 베리어층(120) 및 중간 전극층(130)의 형상은 제1 배선(110) 또는 제2 배선(150)과 동일한 라인 형상일 수도 있다.
도 5a는 본 발명의 다른 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 5b는 도 5a의 B-B' 선에 따른 단면도이다.
도 5a 및 도 5b를 참조하면, 본 발명의 다른 일 실시예에 따른 반도체 장치는, 기판(100) 상에 배치되고 A-A' 선과 평행한 제1 방향으로 연장하는 복수의 제1 배선(110), 제1 배선(110) 상에 배치되고 제1 배선(110)과 동일한 평면 형상을 갖는 터널 베리어층(220), 중간 전극층(230), 및 가변 저항층(240), 및 가변 저항층(240) 상에 배치되고 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선(150)을 포함할 수 있다.
도 2a 및 도 2b의 실시예와의 차이점은 가변 저항층(240)이 터널 베리어층(220) 및 중간 전극층(230)과 동일하게 라인 형상을 가질 수 있다는 것이다. 이러한 경우, 가변 저항층(240), 터널 베리어층(220) 및 중간 전극층(230)이 함께 패터닝될 수 있으므로, 공정 난이도 및 공정 비용이 더욱 감소할 수 있다.
터널 베리어층(220), 중간 전극층(230) 및 가변 저항층(240)의 적층 순서는 반대일 수도 있다. 터널 베리어층(220), 중간 전극층(230) 및 가변 저항층(240)은 제2 배선(150)과 동일한 라인 형상을 가질 수도 있다.
한편, 전술한 실시예들에서는 터널 베리어층을 선택 소자로 이용하는 경우에 대하여 설명하였으나, 터널 베리어층 외의 다른 선택 소자를 이용하는 경우 이들 선택 소자와 함께 터널 베리어층이 더 형성될 수도 있다. 이하, 도 6a 및 도 6b를 참조하여 설명하기로 한다.
도 6a 및 도 6b은 본 발명의 다른 일 실시예에 따른 메모리 셀을 설명하기 위한 도면이다.
도 6a을 참조하면, 본 발명의 다른 일 실시예에 따른 메모리 셀은, 제1 전극층(210), 제2 전극층(260), 제1 전극층(210)과 제2 전극층(260) 사이에 개재되는 가변 저항층(250), 가변 저항층(250)과 제1 전극층(210) 사이에 개재되는 선택 소자층(220), 선택 소자층(220)과 가변 저항층(250) 사이에 개재되는 중간 전극층(230), 및 중간 전극층(230)과 가변 저항층(250) 사이에 개재되는 터널 베리어층(240)을 포함할 수 있다. 본 실시예에서는 제1 전극층(210), 선택 소자층(220), 중간 전극층(230), 터널 베리어층(240), 가변 저항층(250) 및 제2 전극층(260)이 순차적으로 적층된 경우를 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며, 적층 순서는 반대일 수 있고, 이들 막 사이에 필요한 다른 막이 더 개재될 수도 있다.
여기서, 선택 소자층(220)은 터널 베리어를 제외한 다양한 비선형 소자일 수 있다. 예컨대, 선택 소자층(220)은 나이오븀 산화물, 바나듐 산화물 등과 같은 MIT 소자일 수 있다. MIT 소자의 경우 서로 대칭하는 양방향 전류를 흘릴 수 있어 바이폴라 모드(bipolar mode)로 동작하는 가변 저항 소자에 이용하기 적합하고, 메모리 셀의 온-오프 비(on-off ratio)를 확보할 수 있는 장점이 있다. 그러나, MIT 소자는 터널 베리어층에 비하여 저항이 작아서 선택 소자층(220)에 전류가 흐르지 않는 상태 즉, 오프 상태인 경우에도 어느 정도의 누설 전류가 발생할 수 있다. 따라서, 본 실시예에서는 터널 베리어층(240)을 함께 사용하여 오프 상태에서의 누설 전류를 더욱 방지할 수 있다.
도 6b를 참조하면, 터널 베리어층(240)이 중간 전극층(230) 및 선택 소자층(220) 사이에 개재된다는 점을 제외하고는, 도 6a의 실시예와 실질적으로 동일하므로 그 상세한 설명은 생략하기로 한다.
도 6a 또는 도 6b의 메모리 셀은, 도 2a 내지 도 5b에서 설명한 반도체 장치와 유사하게 크로스 포인트 구조를 갖는 반도체 장치로 구현될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 7 내지 도 111은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 개재되는 복수의 가변 저항층; 상기 가변 저항층과 상기 제1 배선 사이에 개재되는 터널 베리어층; 및 상기 가변 저항층과 상기 터널 베리어층 사이에 개재되는 중간 전극층을 포함하고, 상기 터널 베리어층 및 상기 중간 전극층은 상기 제1 배선과 상기 제2 배선의 교차 영역 중 둘 이상의 교차 영역과 중첩할 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성이 향상될 수 있고 제조 공정 난이도 및 비용 감소가 가능하다. 결과적으로, 마이크로프로세서(1000)의 동작 특성을 향상시킬 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 개재되는 복수의 가변 저항층; 상기 가변 저항층과 상기 제1 배선 사이에 개재되는 터널 베리어층; 및 상기 가변 저항층과 상기 터널 베리어층 사이에 개재되는 중간 전극층을 포함하고, 상기 터널 베리어층 및 상기 중간 전극층은 상기 제1 배선과 상기 제2 배선의 교차 영역 중 둘 이상의 교차 영역과 중첩할 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성이 향상될 수 있고 제조 공정 난이도 및 비용 감소가 가능하다. 결과적으로, 프로세서(1100)의 동작 특성을 향상시킬 수 있다.
도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 개재되는 복수의 가변 저항층; 상기 가변 저항층과 상기 제1 배선 사이에 개재되는 터널 베리어층; 및 상기 가변 저항층과 상기 터널 베리어층 사이에 개재되는 중간 전극층을 포함하고, 상기 터널 베리어층 및 상기 중간 전극층은 상기 제1 배선과 상기 제2 배선의 교차 영역 중 둘 이상의 교차 영역과 중첩할 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성이 향상될 수 있고 제조 공정 난이도 및 비용 감소가 가능하다. 결과적으로, 시스템(1200)의 동작 특성을 향상시킬 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 개재되는 복수의 가변 저항층; 상기 가변 저항층과 상기 제1 배선 사이에 개재되는 터널 베리어층; 및 상기 가변 저항층과 상기 터널 베리어층 사이에 개재되는 중간 전극층을 포함하고, 상기 터널 베리어층 및 상기 중간 전극층은 상기 제1 배선과 상기 제2 배선의 교차 영역 중 둘 이상의 교차 영역과 중첩할 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성이 향상될 수 있고 제조 공정 난이도 및 비용 감소가 가능하다. 결과적으로, 시스템(1200)의 동작 특성을 향상시킬 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 개재되는 복수의 가변 저항층; 상기 가변 저항층과 상기 제1 배선 사이에 개재되는 터널 베리어층; 및 상기 가변 저항층과 상기 터널 베리어층 사이에 개재되는 중간 전극층을 포함하고, 상기 터널 베리어층 및 상기 중간 전극층은 상기 제1 배선과 상기 제2 배선의 교차 영역 중 둘 이상의 교차 영역과 중첩할 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성이 향상될 수 있고 제조 공정 난이도 및 비용 감소가 가능하다. 결과적으로, 데이터 저장 시스템(1300)의 데이터 저장 특성 및 동작 특성을 향상시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 12를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 개재되는 복수의 가변 저항층; 상기 가변 저항층과 상기 제1 배선 사이에 개재되는 터널 베리어층; 및 상기 가변 저항층과 상기 터널 베리어층 사이에 개재되는 중간 전극층을 포함하고, 상기 터널 베리어층 및 상기 중간 전극층은 상기 제1 배선과 상기 제2 배선의 교차 영역 중 둘 이상의 교차 영역과 중첩할 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성이 향상될 수 있고 제조 공정 난이도 및 비용 감소가 가능하다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 개재되는 복수의 가변 저항층; 상기 가변 저항층과 상기 제1 배선 사이에 개재되는 터널 베리어층; 및 상기 가변 저항층과 상기 터널 베리어층 사이에 개재되는 중간 전극층을 포함하고, 상기 터널 베리어층 및 상기 중간 전극층은 상기 제1 배선과 상기 제2 배선의 교차 영역 중 둘 이상의 교차 영역과 중첩할 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성이 향상될 수 있고 제조 공정 난이도 및 비용 감소가 가능하다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 기판 110: 제1 배선
120: 터널 베리어층 130: 중간 전극층
140: 가변 저항층 150: 제2 배선

Claims (18)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 방향으로 연장하는 복수의 제1 배선;
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선;
    상기 제1 배선과 상기 제2 배선 사이에 개재되는 복수의 가변 저항층;
    상기 가변 저항층과 상기 제1 배선 사이에 개재되는 터널 베리어층; 및
    상기 가변 저항층과 상기 터널 베리어층 사이에 개재되는 중간 전극층을 포함하고,
    상기 터널 베리어층 및 상기 중간 전극층은 상기 제1 배선과 상기 제2 배선의 교차 영역 중 둘 이상의 교차 영역과 중첩하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 터널 베리어층 및 상기 중간 전극층은, 동일한 평면 형상을 갖는
    전자 장치.
  3. 제1 항에 있어서,
    상기 터널 베리어층 및 상기 중간 전극층은, 상기 제1 배선과 상기 제2 배선의 교차 영역 전부와 중첩하는 판 형상을 갖는
    전자 장치.
  4. 제1 항에 있어서,
    상기 터널 베리어층 및 상기 중간 전극층은, 상기 제1 배선 또는 상기 제2 배선과 중첩하는 라인 형상을 갖는
    전자 장치.
  5. 제1 항에 있어서,
    상기 가변 저항층은, 상기 제1 배선과 상기 제2 배선의 교차 영역과 중첩하는 섬 형상을 갖는
    전자 장치.
  6. 제1 항에 있어서,
    상기 가변 저항층은, 상기 제1 배선과 상기 제2 배선의 교차 영역 전부와 중첩하는 판 형상을 갖는
    전자 장치.
  7. 제1 항에 있어서,
    상기 가변 저항층은, 상기 제1 배선 또는 상기 제2 배선과 중첩하는 라인 형상을 갖는
    전자 장치.
  8. 제1 항에 있어서,
    상기 가변 저항층은, 자신의 내부에 전류 통로가 생성되는지 여부에 따라 저항이 변화하는
    전자 장치.
  9. 제1 항에 있어서,
    상기 터널 베리어층은, 상기 가변 저항층보다 에너지 밴드갭이 큰 절연 물질로 형성되는
    전자 장치.
  10. 제1 항에 있어서,
    상기 터널 베리어층 및 상기 중간 전극층의 평면 면적이 증가할수록 상기 터널 베리어층의 두께가 증가하는
    전자 장치.
  11. 제1 항에 있어서,
    상기 터널 베리어층 및 상기 중간 전극층의 평면 면적이 증가할수록 상기 제1 배선 및 상기 제2 배선에 인가되는 전압의 크기가 감소하는
    전자 장치.
  12. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  13. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  14. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  15. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  16. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  17. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 전극층;
    제2 전극층;
    제1 전극층과 제2 전극층 사이에 개재되는 가변 저항층;
    상기 가변 저항층과 상기 제1 배선 사이에 개재되는 선택 소자층;
    상기 가변 저항층과 상기 선택 소자층 사이에 개재되는 중간 전극층; 및
    상기 중간 전극층과 상기 가변 저항층 사이 또는 상기 중간 전극층과 상기 선택 소자층 사이에 개재되는 터널 베리어층을 포함하는
    전자 장치.
  18. 제17 항에 있어서,
    상기 선택 소자층은, MIT(Metal-Insulator Transition) 소자인
    전자 장치.
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