KR102462921B1

KR102462921B1 - 가변 저항 소자를 포함하는 전자 장치 및 그 동작 방법

Info

Publication number: KR102462921B1
Application number: KR1020160030308A
Authority: KR
Inventors: 김경완; 박용택
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-03-14
Filing date: 2016-03-14
Publication date: 2022-11-07
Also published as: US9812201B2; US20170263317A1; KR20170107129A

Abstract

가변 저항 소자를 포함하는 전자 장치 및 그 동작 방법이 제공된다. 본 발명의 일 실시예에 따른 전자 장치의 동작 방법은, 셋 동작에 의해 고저항 상태에서 저저항 상태로 가변되고 리셋 동작에 의해 저저항 상태에서 고저항 상태로 가변되는 가변 저항 소자를 포함하는 전자 장치의 동작 방법으로서, 상기 가변 저항 소자는, 제1 리셋 전압 인가에 의하여 완전히 리셋 가능한 소자이고, 상기 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제2 리셋 전압을 인가하는 단계; 상기 가변 저항 소자가 상기 제2 리셋 전압 인가에 의하여 마일드 리셋되었는지 여부를 판단하는 단계; 및 상기 판단 결과, 상기 가변 저항 소자가 마일드 리셋된 경우, 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제3 리셋 전압을 인가하고, 상기 가변 저항 소자가 완전히 리셋된 경우, 리셋 동작을 종료하는 단계를 포함할 수 있다.

Description

가변 저항 소자를 포함하는 전자 장치 및 그 동작 방법{ELECTRONIC DEVICE INCLUDING VARIABLE RESISTANCE ELEMENT AND METHOD FOR OPERATING THE SAME}

본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.

최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Mhase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.

본 발명의 실시예들이 해결하려는 과제는, 스위칭 특성이 향상된 가변 저항 소자를 포함하는 전자 장치 및 그 동작 방법을 제공하는 것이다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 동작 방법은, 셋 동작에 의해 고저항 상태에서 저저항 상태로 가변되고 리셋 동작에 의해 저저항 상태에서 고저항 상태로 가변되는 가변 저항 소자를 포함하는 전자 장치의 동작 방법으로서, 상기 가변 저항 소자는, 제1 리셋 전압 인가에 의하여 완전히 리셋 가능한 소자이고, 상기 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제2 리셋 전압을 인가하는 단계; 상기 가변 저항 소자가 상기 제2 리셋 전압 인가에 의하여 마일드 리셋되었는지 여부를 판단하는 단계; 및 상기 판단 결과, 상기 가변 저항 소자가 마일드 리셋된 경우, 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제3 리셋 전압을 인가하고, 상기 가변 저항 소자가 완전히 리셋된 경우, 리셋 동작을 종료하는 단계를 포함할 수 있다.

위 실시예에서, 상기 제3 리셋 전압은, 상기 제2 리셋 전압 이하일 수 있다. 상기 제1 내지 제3 리셋 전압은, 동일한 극성을 가질 수 있다. 상기 제1 리셋 전압이 인가되는 경우, 상기 가변 저항 소자는 제1 전류 레벨을 만족하고, 상기 마일드 리셋되었는지 여부를 판단하는 단계는, 상기 가변 저항 소자가 상기 제1 전류 레벨보다 높은 제2 전류 레벨을 만족하는지를 판단할 수 있다. 상기 가변 저항 소자는, 전도성 필라멘트의 끊어짐 여부에 의하여 저항 상태가 가변될 수 있다. 상기 마일드 리셋된 가변 저항 소자의 전도성 필라멘트의 사이즈는, 상기 완전히 리셋된 가변 소자의 전도성 필라멘트의 사이즈보다 클 수 있다. 상기 가변 저항 소자는, 금속 산화물을 포함하고, 상기 전도성 필라멘트는, 상기 금속 산화물에 포함된 산소 공공의 거동에 의해 형성될 수 있다.

또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 셋 동작에 의해 고저항 상태에서 저저항 상태로 가변되고 리셋 동작에 의해 저저항 상태에서 고저항 상태로 가변되는 가변 저항 소자를 포함하는 전자 장치로서, 상기 가변 저항 소자는, 제1 리셋 전압 인가에 의하여 완전히 리셋 가능한 소자이고, 상기 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제2 리셋 전압이 인가되어 상기 가변 저항 소자는 마일드 리셋되고, 상기 마일드 리셋된 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제3 리셋 전압이 인가되어 상기 가변 저항 소자는 완전히 리셋될 수 있다.

위 실시예에서, 상기 제3 리셋 전압은, 상기 제2 리셋 전압 이하일 수 있다. 상기 제1 내지 제3 리셋 전압은, 동일한 극성을 가질 수 있다. 상기 완전히 리셋된 가변 저항 소자는, 제1 전류 레벨을 만족하고, 상기 마일드 리셋된 가변 저항 소자는, 상기 제1 전류 레벨보다 높은 제2 전류 레벨을 만족할 수 있다. 상기 가변 저항 소자는, 전도성 필라멘트의 끊어짐 여부에 의하여 저항 상태가 가변될 수 있다. 상기 마일드 리셋된 가변 저항 소자의 전도성 필라멘트의 사이즈는, 상기 완전히 리셋된 가변 소자의 전도성 필라멘트의 사이즈보다 클 수 있다. 상기 가변 저항 소자는, 금속 산화물을 포함하고, 상기 전도성 필라멘트는, 상기 금속 산화물에 포함된 산소 공공의 거동에 의해 형성될 수 있다.

상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 가변 저항 소자는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.

상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 가변 저항 소자는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.

상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 가변 저항 소자는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.

상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 가변 저항 소자는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.

상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 가변 저항 소자는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.

또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 동작 방법은,셋 동작에 의해 고저항 상태에서 저저항 상태로 가변되고 리셋 동작에 의해 저저항 상태에서 고저항 상태로 가변되는 가변 저항 소자를 포함하는 전자 장치의 동작 방법으로서, 상기 리셋 동작시 요구되는 전압과 동일한 극성을 가지면서 더 작은 크기의 제1 전압을 인가하여 상기 가변 저항 소자를 마일드 리셋하는 단계; 및 상기 마일드 리셋된 가변 저항 소자에 상기 리셋 동작시 요구되는 전압과 동일한 극성을 가지면서 더 작은 크기의 제2 전압을 인가하여 상기 가변 저항 소자를 완전히 리셋하는 단계를 포함할 수 있다.

위 실시예에서, 상기 제2 전압은 상기 제1 전압 이하의 크기를 가질 수 있다.

상술한 본 발명의 실시예들에 의한 전자 장치 및 그 동작 방법에 의하면, 가변 저항 소자의 스위칭 특성을 향상시킬 수 있다.

도 1은 비교예의 가변 저항 소자의 동작 방법 및 그 문제점을 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 가변 저항 소자의 동작 방법을 설명하기 위한 단면도이다.
도 3은 비교예의 가변 저항 소자 및 본 발명의 일 실시예에 따른 가변 저항 소자의 전류 레벨을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 가변 저항 소자의 리셋 동작을 설명하기 위한 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 가변 저항 소자의 리셋 동작시 인가되는 리셋 전압 펄스를 나타낸 그래프이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 사시도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.

이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.

도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.

도면을 설명하기에 앞서, 본 발명의 일 실시예에 따른 가변 저항 소자에 관하여 간략히 설명한다. 가변 저항 소자는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있다. 이 가변 저항 소자는 저항 상태에 따라 서로 다른 데이터를 저장할 수 있으므로 반도체 메모리에서 메모리 셀로 기능할 수 있다. 가변 저항 소자가 저저항 상태에 있는 경우, 가변 저항 소자는 예컨대, 데이터 '1'을 저장할 수 있다. 반대로, 가변 저항 소자가 고저항 상태에 있는 경우, 가변 저항 소자는 예컨대, 데이터 '0'을 저장할 수 있다. 가변 저항 소자의 저항 상태가 고저항 상태에서 저저항 상태로 변하는 동작을 셋(set) 동작이라 하고, 셋 동작을 위하여 가변 저항 소자에 요구되는 전압을 셋 전압이라 할 수 있다. 또한, 가변 저항 소자의 저항 상태가 저저항 상태에서 고저항 상태로 변하는 동작을 리셋(reset) 동작이라 하고, 리셋 동작을 위하여 가변 저항 소자에 요구되는 전압을 리셋 전압이라 할 수 있다. 셋 전압과 리셋 전압의 극성은 서로 상이할 수 있다. 또한, 셋 전압과 리셋 전압은 펄스 형태로 인가될 수 있다.

여기서, 셋 전압 및 리셋 전압은, 충분히 크게 설정됨이 바람직하다. 그 이유는, 반도체 메모리 등 다양한 전자 장치에 하나의 가변 저항 소자만 포함되는 것이 아니라 매우 많은 가변 저항 소자가 포함되고, 이들 가변 저항 소자는 다양한 원인, 예컨대, 위치, 제조 공정, 직전까지 이루어진 동작 등에 의하여 동일한 저항 상태에서도 소정 저항 분포를 갖기 때문이다. 일례로서, 제1 가변 저항 소자와 제2 가변 저항 소자가 모두 저저항 상태에 있으면서 제1 가변 저항 소자의 저항값이 제2 가변 저항 소자의 저항값보다 더 작은 경우가 존재할 수 있고, 이러한 경우, 제1 가변 저항 소자의 리셋에 요구되는 전압은 제2 가변 저항 소자의 리셋에 요구되는 전압보다 클 수 있다. 그러나, 각 가변 저항 소자가 실제로 리셋 가능한 전압을 확인하여 각 가변 저항 소자에 서로 다른 리셋 전압을 제공하기는 어려우므로, 제1 및 제2 가변 저항 소자 모두를 리셋시킬 수 있을 만큼 충분히 큰 전압을 리셋 전압으로 설정하는 것이 바람직하다.

그러나, 이와 같이 리셋 전압을 크게 설정하는 경우, 동작 상 문제가 발생할 수 있다. 일반적으로 리셋 전압이 증가할수록 가변 저항 소자를 흐르는 전류가 감소하게 되지만, 리셋 전압이 일정 수준 이상이 되면 오히려 가변 저항 소자를 흐르는 전류가 다시 증가하는 현상이 관찰되기 때문이다. 이하, 도 1을 참조하여 보다 상세히 설명하기로 한다.

도 1은 비교예의 가변 저항 소자의 동작 방법 및 그 문제점을 설명하기 위한 단면도이다.

도 1을 참조하면, 비교예의 가변 저항 소자(10)는 제1 전극(11), 제2 전극(13), 및 제1 전극(11)과 제2 전극(13) 사이에 개재되는 가변 저항층(12)을 포함할 수 있다.

제1 전극(11) 및 제2 전극(13)은 가변 저항층(12)의 양단으로 전류 또는 전압을 공급하기 위한 것으로서, 다양한 도전 물질을 포함할 수 있다.

가변 저항층(12)은 양단에 공급되는 전류 또는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 가질 수 있으며, 다양한 가변 저항 물질을 포함할 수 있다. 특히, 가변 저항층(12)의 저항 상태는, 제1 전극(11)과 제2 전극(13)을 전기적으로 도통시키는 전도성 필라멘트(F)가 생성되는지 또는 제1 전극(11)과 제2 전극(13) 사이에서 이 전도성 필라멘트(F)가 끊어지는지 여부에 따라 가변될 수 있다. 일례로서, 가변 저항층(12)은 다량의 산소 공공을 함유하는 금속 산화물을 포함할 수 있다. 이 경우, 전도성 필라멘트(F)는 산소 공공의 거동에 의하여 형성되거나 또는 끊어질 수 있다. 이하, 동작 방법을 보다 구체적으로 살펴보면 아래와 같다.

우선, (a)를 참조하면, 초기 상태에서, 가변 저항층(12) 내에는 전도성 필라멘트(F)가 부존재할 수 있고, 그에 따라, 가변 저항 소자(10)는 고저항 상태를 가질 수 있다. 여기서, 초기 상태란, 가변 저항 소자(10)가 제조된 직후로서 제1 전극(11) 및 제2 전극(13)에 어떠한 전압도 인가되지 않은 상태를 의미할 수 있다.

이어서, (b)를 참조하면, 가변 저항 소자(10)에 셋 전압을 인가하여 가변 저항층(12) 내에 제1 전극(11)과 제2 전극(13)을 연결시키는 전도성 필라멘트(F)를 생성하는 셋 동작이 수행될 수 있다. 그에 따라, 가변 저항 소자(10)의 고저항 상태가 저저항 상태로 변할 수 있다. 전도성 필라멘트(F)의 구성 요소가 산소 공공인 경우, 제2 전극(13)에 제1 전극(11)에 비하여 상대적으로 양의 전압이 인가됨으로써 제2 전극(13)으로부터 제1 전극(11)을 향하는 방향으로 산소 공공이 이동하여 전도성 필라멘트(F)가 생성될 수 있다.

이어서, (c)를 참조하면, 가변 저항 소자(10)에 리셋 전압을 인가하여 가변 저항층(12) 내에 생성된 전도성 필라멘트(F)를 끊는 리셋 동작이 수행될 수 있다. 그에 따라, 가변 저항 소자(10)의 저저항 상태가 고저항 상태로 변할 수 있다. 전도성 필라멘트(F)의 구성 요소가 산소 공공인 경우, 제1 전극(11)에 제2 전극(13)에 비하여 상대적으로 양의 전압이 인가됨으로써 기 형성된 전도성 필라멘트(F)의 산소 공공이 제1 전극(11)으로부터 제2 전극(13)을 향하는 방향으로 이동할 수 있다. 그 결과, 전도성 필라멘트(F)가 제2 전극(13)으로부터 일정 거리까지만 존재하고 제1 전극(11)까지는 도달하지 않고 끊어진 형상을 가질 수 있다.

(b)의 셋 동작과 (c)의 리셋 동작은 반복적으로 수행됨으로써 가변 저항 소자(10)의 저저항 상태와 고저항 상태 사이의 반복적 스위칭이 가능할 수 있다.

그런데, 전술한 바와 같이, 가변 저항 소자(10)는 소정 저항 분포를 가질 수 있다. 예컨대, 셋 동작에 의해 저저항 상태를 갖는 가변 저항 소자(10)라 하더라도, (d)에 도시된 바와 같이 상대적으로 작은 사이즈의 전도성 필라멘트(F)가 형성될 수도 있고, 그에 따라 더 쉽게 리셋될 수 있는 상태일 수 있다. 따라서, (e)에 도시된 바와 같이, (c)의 리셋 동작시 인가된 리셋 전압과 동일한 리셋 전압이 인가되는 경우, 전압 크기가 과도하여 상대적으로 양의 전압이 인가되는 제1 전극(11)으로부터 산소 공공이 발생하여 제2 전극(13) 방향으로 향하는 기생 전도성 필라멘트(F')가 추가로 생성될 수 있다. 기생 전도성 필라멘트(F')는 가변 저항 소자(10)의 전도성 필라멘트(F)와 연결되어 제1 전극(11)과 제2 전극(13)을 전기적으로 도통시킬 수 있다. 결과적으로, 가변 저항 소자(10)에 대한 리셋 동작이 제대로 이루어질 수 없다. 그렇다고 하여, 리셋 전압을 감소시키면, (b)에 도시된 바와 같이 상대적으로 큰 사이즈의 전도성 필라멘트(F)가 형성된 가변 저항 소자(10)는 리셋되기 어려울 수 있다.

결과적으로, 가변 저항 소자(10)의 동작 오류가 증가하고 내구성이 저하되는 등 스위칭 특성이 열화되는 문제가 발생할 수 있다.

본 실시예에서는, 이와 같은 문제를 해결함으로써 스위칭 특성이 향상된 가변 저항 소자를 제공하고자 한다.

도 2는 본 발명의 일 실시예에 따른 가변 저항 소자의 동작 방법을 설명하기 위한 단면도이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 가변 저항 소자(100)는 제1 전극(110), 제2 전극(130), 및 제1 전극(110)과 제2 전극(130) 사이에 개재되는 가변 저항층(120)을 포함할 수 있다.

제1 전극(110) 및 제2 전극(120)은 가변 저항층(120)의 양단으로 전류 또는 전압을 공급하기 위한 것으로서, 다양한 도전 물질 예컨대, W, Al, Ti 등과 같은 금속, TiN 등과 같은 금속 질화물, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.

가변 저항층(120)은 양단에 공급되는 전류 또는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 가질 수 있으며, 다양한 가변 저항 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 가변 저항층(120)이 다중막 구조를 갖는 경우, 가변 저항층(120)은 다중막의 조합에 의하여 전체적으로 가변 저항 특성을 보일 수 있다. 가변 저항 물질은, RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다.

특히, 본 실시예의 가변 저항층(120)은 제1 전극(110)과 제2 전극(130)을 전기적으로 도통시키는 전도성 필라멘트(F)가 생성되는지 또는 이 전도성 필라멘트(F)가 끊어지는지 여부에 따라 가변되는 저항 상태를 가질 수 있다. 일례로서, 가변 저항층(120)은 다량의 산소 공공을 함유하는 금속 산화물을 포함할 수 있다. 다량의 산소 공공을 함유하는 금속 산화물은, 화학양론비보다 산소가 부족한 금속 산화물 예컨대, TiOx(여기서, x < 2), TaOy(여기서, y < 2.5) 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항층(120)은 자신의 내부에서 전도성 필라멘트(F)의 생성 또는 소멸이 가능한 물질이면 족하다.

본 실시예의 가변 저항 소자(100)의 동작 방법을 설명하면 아래와 같다.

우선, (a)를 참조하면, 초기 상태에서, 가변 저항층(120) 내에는 전도성 필라멘트(F)가 부존재할 수 있고, 그에 따라, 가변 저항 소자(100)는 고저항 상태를 가질 수 있다. 여기서, 초기 상태란, 가변 저항 소자(100)가 제조된 직후로서 제1 전극(110) 및 제2 전극(130)에 어떠한 전압도 인가되지 않은 상태를 의미할 수 있다.

이어서, (b) 및 (e)를 참조하면, 가변 저항 소자(100)의 제1 전극(110) 및 제2 전극(130)에 소정 셋 전압을 인가함으로써, 가변 저항층(120) 내에 제1 전극(110)과 제2 전극(130)을 연결시키는 전도성 필라멘트(F)를 생성하는 셋 동작이 수행될 수 있다. 그에 따라, 가변 저항 소자(100)의 고저항 상태가 저저항 상태로 변할 수 있다. 전도성 필라멘트(F)의 구성 요소가 산소 공공인 경우, 제2 전극(130)에 제1 전극(110)에 비하여 상대적으로 양의 전압이 인가됨으로써 제2 전극(130)으로부터 제1 전극(110)을 향하는 방향으로 산소 공공이 이동하여 전도성 필라멘트(F)가 생성될 수 있다.

이때, 전도성 필라멘트(F)는, (b)에 도시된 바와 같이 상대적으로 큰 사이즈를 가질 수도 있고, 또는, (e)에 도시된 바와 같이 상대적으로 작은 사이즈를 가질 수도 있다. 본 도면에는, 가변 저항 소자(100)의 저항 분포를 전도성 필라멘트(F)의 사이즈로 표시하였으나, 다른 실시예도 가능할 수 있다. 예컨대, 도시하지는 않았으나, 전도성 필라멘트(F)의 사이즈가 더 큰 대신 전도성 필라멘트(F)의 개수가 더 많을 수도 있다.

한편, 전도성 필라멘트(F)의 사이즈 및/또는 개수 즉, 가변 저항 소자(100)의 저항 분포와 관계없이, 가변 저항 소자(100)를 완전히 리셋시킬 수 있는 충분히 큰 전압 즉, 전도성 필라멘트(F)를 완전히 끊을 수 있는 전압을 제1 리셋 전압이라 하기로 한다. 제1 리셋 전압은 셋 전압과 반대의 극성을 가질 수 있다. 예컨대, 전도성 필라멘트(F)의 구성 요소가 산소 공공인 경우, 제1 전극(110)에 제2 전극(130)에 비하여 상대적으로 양의 전압이 인가됨으로써 제1 전극(110)으로부터 제2 전극(130)을 향하는 방향으로 산소 공공이 이동하여 전도성 필라멘트(F)가 끊어질 수 있다.

이어서, (c) 및 (f)를 참조하면, 가변 저항 소자(100)의 제1 전극(110) 및 제2 전극(130)에 제1 리셋 전압과 동일한 극성을 가지면서 제1 리셋 전압보다 더 작은 크기를 갖는 제2 리셋 전압을 인가하는 제1 리셋 동작을 수행할 수 있다. 이 때, 가변 저항 소자(100)의 분포에 따라, 특정 가변 저항 소자(100)의 경우, 전도성 필라멘트(F)가 완전히 끊어지지 않는 상태가 될 수 있다. 이를, 완전히 리셋되는 것과 비교하여 마일드 리셋되었다고 하기로 한다. 일례로서, (b)에 도시된 바와 같이 가변 저항 소자(100)가 상대적으로 큰 전도성 필라멘트(F)를 갖는 경우, 제2 리셋 전압 인가시 (c)에 도시된 바와 같이 전도성 필라멘트(F)의 사이즈가 적은 정도로 감소하여 제1 전극(110)과 약한 정도로 접촉하고 완전히 끊어지지 않은 상태일 수 있다. 즉, 마일드 리셋될 수 있다. 반면, (e)에 도시된 바와 같이, 가변 저항 소자(100)가 상대적으로 작은 전도성 필라멘트(F)를 갖는 경우, 제1 리셋 전압보다 작은 제2 리셋 전압 인가에 의해서도 (f)에 도시된 바와 같이 전도성 필라멘트(F)가 완전히 끊어진 상태일 수 있다. 즉, 완전히 리셋될 수 있다. 따라서, 마일드 리셋된 가변 저항 소자(100)의 경우 완전히 리셋시키기 위한 추가 리셋 동작이 필요할 수 있다. 다만, 가변 저항 소자(100)의 분포 및 그에 따른 마일드 리셋 또는 완전한 리셋 여부를 알 수 없으므로, 검증 동작이 요구될 수 있다.

검증 결과, (f)에 도시된 바와 같이 가변 저항 소자(100)가 완전히 리셋되었다고 판단되면, 리셋 동작을 종료할 수 있다. 반면, (c)에 도시된 바와 같이 가변 저항 소자(100)가 마일드 리셋되었다고 판단되면, (d)의 후속 동작을 수행할 수 있다.

(d)를 참조하면, 마일드 리셋된 가변 저항 소자(100)에 제2 리셋 전압과 동일한 극성을 가지면서, 제1 리셋 전압보다 작은 크기를 갖는 제3 리셋 전압을 인가함으로써, 가변 저항 소자(100)의 전도성 필라멘트(F)를 완전히 끊는 제2 리셋 동작이 수행될 수 있다. 제1 리셋 전압 이하의 제3 리셋 전압을 인가하는 것은, 과도한 전압 인가에 의하여 가변 저항 소자(100)에 기생 전도성 필라멘트가 생성되는 것을 방지하기 위함이다. 마일드 리셋된 가변 저항 소자(100)의 경우, 이미 전도성 필라멘트(F)가 거의 끊어진 상태이므로 이와 같은 약한 전압 인가에 의해서도 전도성 필라멘트(F)의 끊어짐을 완전하게 할 수 있다. 기생 전도성 필라멘트(F) 방지를 위해서 제3 리셋 전압이 작을수록 유리하므로, 제3 리셋 전압은 제2 리셋 전압과 실질적으로 동일하거나 그보다 작은 것이 바람직하다. 그러나, 제3 리셋 전압은 제2 리셋 전압보다 약간 클 수도 있다.

결과적으로, 가변 저항 소자(100)가 저항 분포에 따라 어떠한 저항 값을 가진 상태이더라도 작은 전압으로 가변 저항 소자(100)를 완전히 리셋할 수 있다.

한편, (d) 또는 (f) 등과 같이 완전히 리셋된 가변 저항 소자(100)에 다시 셋 전압이 인가되면, 가변 저항 소자(100)는 (b) 또는 (e) 등과 같이 다시 저저항 상태가 될 수 있다. 또한, 다시 저저항 상태가 된 가변 저항 소자(100)에 다시 제2 리셋 전압 및/또는 제3 리셋 전압이 인가되면, 가변 저항 소자(100)는 (d) 또는 (f) 등과 같이 다시 고저항 상태가 될 수 있다. 이와 같은 방식으로 가변 저항 소자(100)는 저저항 상태와 고저항 상태 사이에서 반복적으로 스위칭하되, 특정 가변 저항 소자(100)는 고저항 상태로의 스위칭시 2 단계의 리셋 동작을 거칠 수 있다.

이상으로 설명한 본 실시예의 동작 방법에 의하는 경우, 비교예에서 이용되는 리셋 전압보다 더 작은 전압을 이용할 수 있으므로 과도한 리셋 전압이 인가되는 것을 방지하여 기생 전도성 필라멘트가 생성되는 것을 방지할 수 있다. 아울러, 두 단계의 리셋을 수행함으로써 작은 리셋 전압에도 불구하고 가변 저항 소자를 완전히 리셋시킬 수 있다. 따라서, 가변 저항 소자의 스위칭 특성이 향상될 수 있고, 그에 따라 이 가변 저항 소자를 메모리 셀로 포함하는 반도체 메모리의 데이터 저장 특성이 향상될 수 있다.

도 3은 비교예의 가변 저항 소자 및 본 발명의 일 실시예에 따른 가변 저항 소자의 전류 레벨을 나타내는 도면이다.

도 3을 참조하면, 가변 저항 소자가 셋 되었다고 판단하는 상태의 최소 전류를 셋 전류(Iset)라 하고, 가변 저항 소자가 완전히 리셋되었다고 판단하는 상태의 최대 전류를 제1 리셋 전류(Ireset1)라 하고, 가변 저항 소자가 마일드 리셋되었다고 판단하는 상태의 최대 전류를 제2 리셋 전류(Ireset2)라 할 수 있다. 셋 전류(Iset)는 제1 및 제2 리셋 전류(Ireset1, Ireset2)보다 훨씬 더 큰 값을 가질 수 있다. 제2 리셋 전류(Ireset2)는 제1 리셋 전류(Ireset1)보다 소정 정도 더 큰 값을 가질 수 있다.

여기서, 곡선 ①은, 도 1의 (d) 및 (f) 단계에 대응하는 가변 저항 소자(10)의 전류 레벨을 나타낼 수 있다. 이를 참조하면, 비교예의 가변 저항 소자(10)는, 리셋 동작시 인가되는 전압의 크기가 증가하면, 전류가 점차 감소하여 제1 리셋 전류(Ireset1) 이하가 될 수 있다. 그러나, 인가되는 전압의 크기가 일정 수준 이상이 되면 전류가 다시 증가하여 제1 리셋 전류(Ireset1)를 초과할 수 있다. 즉, 완전히 리셋되지 않을 수 있다.

반면, 곡선 ② 및 ③은, 도 2의 (b), (c) 및 (d) 단계에 대응하는 가변 저항 소자(100)의 전류 레벨을 나타낼 수 있다. 구체적으로, 곡선 ②를 참조하면, 본 실시예의 가변 저항 소자(100)는, 제1 리셋 동작시 리셋 전압보다 작은 크기의 전압까지 전류가 점차 감소하여 제2 리셋 전류(Ireset2) 이하이면서 제1 리셋 전류(Ireset1)를 초과하는 전류를 흘릴 수 있다. 즉, 마일드 리셋될 수 있다. 이어서, 곡선 ③을 참조하면, 제2 리셋 동작시 마일드 리셋된 가변 저항 소자(100)에는 리셋 전압보다 작은 크기의 전압을 다시 인가함으로써 전류를 더 감소시켜 제1 리셋 전류(Ireset1) 이하가 되게 할 수 있다. 결과적으로 가변 저항 소자(100)를 완전히 리셋시킬 수 있다.

도 4는 본 발명의 일 실시예에 따른 가변 저항 소자의 리셋 동작을 설명하기 위한 흐름도이다.

도 4를 참조하면, 저저항 상태 즉, 셋된 가변 저항 소자에 가변 저항 소자를 완전히 리셋시킬 수 있는 제1 리셋 전압보다 작은 크기의 제2 리셋 전압을 인가하는 제1 리셋 동작을 수행할 수 있다(S401).

이어서, 가변 저항 소자에 소정 리드 전압을 인가하여 가변 저항 소자에 흐르는 전류 레벨을 검출함으로써 리셋되었는지 여부를 검증할 수 있다(S403). 구체적으로, 가변 저항 소자가 완전히 리셋되었다고 판단하는 상태의 최대 전류를 제1 리셋 전류라 하고, 가변 저항 소자가 마일드 리셋되었다고 판단하는 상태의 최대 전류를 제2 리셋 전류라 할 때, 가변 저항 소자의 전류 레벨이 제2 리셋 전류 이하이면서 제1 리셋 전류를 초과하면 마일드 리셋되었다고 판단하고, 제1 리셋 전류 이하이면 완전히 리셋되었다고 판단할 수 있다.

위 S403 단계의 검증 결과, 가변 저항 소자가 완전히 리셋되었다고 판단되면, 리셋 동작은 종료될 수 있다.

반면, 위 4303 단계의 검증 결과, 가변 저항 소자가 마일드 리셋되었다고 판단되면, 제1 리셋 전압 및/또는 제2 리셋 전압 이하의 제3 리셋 전압을 인가하는 제2 리셋 동작을 수행한 후(S405), 리셋 동작을 종료할 수 있다.

한편, 위 실시예에서는 2회의 리셋 동작을 수행하는 것에 관하여 설명하였으나, 3회 이상의 리셋 동작을 수행할 수도 있다. 이 경우, 가변 저항 소자에 전술한 제1 리셋 전압보다 작은 전압을, 가변 저항 소자가 완전히 리셋되었다고 판단될 때까지 반복적으로 인가할 수 있다.

한편, 전술한 바와 같이 리셋 전압은 펄스 형태로 인가될 수 있다. 이에 대한 일례를 도 5를 참조하여 설명하기로 한다.

도 5는 본 발명의 일 실시예에 따른 가변 저항 소자의 리셋 동작시 인가되는 리셋 전압 펄스를 나타낸 도면이다.

도 5를 참조하면, 제1 리셋 동작시 가변 저항 소자에 하나 이상의 제1 리셋 전압 펄스가 인가될 수 있다. 여기서, 제1 리셋 전압 펄스의 크기는 점차 증가할 수 있다. 그러나, 다른 실시예에서, 제1 리셋 전압 펄스의 크기는 실질적으로 일정하거나 또는 점차 감소할 수도 있다. 제1 리셋 전압 펄스 사이마다 검증 동작 수행을 위한 리드 전압 펄스가 인가될 수 있다. 리드 전압 펄스의 크기는 일정할 수 있다. 본 도면에는 세 개의 제1 리셋 전압 펄스 및 세 개의 리드 전압 펄스가 도시되었으나, 이들 개수는 다양하게 변형될 수 있다. 일례로서, 리드 전압 펄스 인가시 제1 리셋 전압 펄스 인가에 의해 가변 저항 소자가 마일드 리셋 상태를 만족한다고 판단되면, 제1 리셋 전압 펄스는 더 이상 인가되지 않을 수 있다.

제1 리셋 동작에 의해 가변 저항 소자가 마일드 리셋 상태라고 판단되면, 제2 리셋 동작이 수행될 수 있다. 제2 리셋 동작시 가변 저항 소자에 하나 이상의 제2 리셋 전압 펄스가 인가될 수 있다. 여기서, 제2 리셋 전압 펄스의 크기는 점차 증가할 수 있다. 그러나, 다른 실시예에서, 제2 리셋 전압 펄스의 크기는 실질적으로 일정하거나 또는 점차 감소할 수도 있다. 제2 리셋 전압 펄스 사이마다 검증 동작 수행을 위한 리드 전압 펄스가 인가될 수 있다. 본 도면에는 세 개의 제2 리셋 전압 펄스 및 세 개의 리드 전압 펄스가 도시되었으나, 이들 개수는 다양하게 변형될 수 있다. 일례로서, 리드 전압 펄스 인가시 제2 리셋 전압 펄스 인가에 의해 가변 저항 소자가 완전한 리셋 상태를 만족한다고 판단되면, 제2 리셋 전압 펄스는 더 이상 인가되지 않을 수 있다.

여기서, 전술한 바와 같이, 제1 리셋 전압의 크기는 제2 리셋 전압보다 클 수 있다. 그에 따라, 도시된 바와 같이, 제1 리셋 전압 펄스의 크기는 제2 리셋 전압 펄스의 크기보다 클 수 있다.

그러나, 다른 실시예도 가능할 수 있다. 예컨대, 제1 리셋 전압의 크기는 제2 리셋 전압과 동일하거나 그보다 작을 수도 있다. 그에 따라, 제1 리셋 전압 펄스의 크기는 제2 리셋 전압 펄스와 동일하거나 그보다 작을 수도 있다.

어떠한 방법이든 작은 전압으로 마일드 리셋된 가변 저항 소자에 추가로 작은 전압을 인가함으로써 가변 저항 소자를 완전히 리셋시킬 수 있다.

이상으로 설명한 가변 저항 소자는, 메모리 셀의 적어도 일부로 기능할 수 있고, 복수의 메모리 셀은 다양하게 배열되어 셀 어레이를 구성할 수 있다. 이에 대해서는, 도 6을 참조하여 예시적으로 설명하기로 한다.

도 6은 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 사시도이다.

도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 기판(미도시됨) 상에 형성되고 제1 방향으로 연장하는 복수의 제1 배선(L1), 제1 배선(L1) 상에 형성되고 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선(L2), 및 제1 배선(L1)과 제2 배선(L2)의 사이에 개재되고 이들의 교차점마다 배치되는 메모리 셀(MC)을 포함할 수 있다.

제1 배선(L1) 및 제2 배선(L2)은 메모리 셀(MC)로 전압 또는 전류를 전달하기 위한 것으로서, 금속, 금속 질화물 등과 같은 다양한 도전 물질을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 제1 배선(L1)과 제2 배선(L2)의 위치는 서로 뒤바뀔 수 있다.

메모리 셀(MC)은 전술한 가변 저항 소자(100)를 포함할 수 있다. 더 나아가, 메모리 셀(MC)은 가변 저항 소자(100)의 일단과 접속하여 가변 저항 소자(100)로의 접근을 제어하는 선택 소자를 더 포함할 수도 있다.

여기서, 전술한 바와 같은 리셋 전압이 제1 배선(L1) 및 제2 배선(L2)을 통하여 가변 저항 소자(100)로 공급됨으로써, 가변 저항 소자(100)가 완전히 리셋될 수 있다. 구체적으로, 복수의 가변 저항 소자(100) 전부를 완전히 리셋시킬 수 있는 전압을 제1 리셋 전압이라 할 때, 선택된 가변 저항 소자(100)를 리셋시키기 위하여 제1 리셋 전압보다 작은 제2 리셋 전압의 인가, 검증 동작 및 필요에 따라 추가 리셋 동작이 수행될 수 있다.

이 때문에, 가변 저항 소자(100)의 스위칭 특성이 향상되고, 그에 따라, 반도체 메모리의 데이터 저장 특성이 향상될 수 있다.

한편, 위 실시예들에서, 검증 동작은 생략될 수도 있다. 즉, 가변 저항 소자에 마일드 리셋을 위한 제2 리셋 전압을 인가한 후, 추가로 제2 리셋 전압 이하의 제3 리셋 전압을 인가할 수도 있다.

전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 7 내지 도 11은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.

도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.

도 7을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.

기억부(1010)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.

기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 셋 동작에 의해 고저항 상태에서 저저항 상태로 가변되고 리셋 동작에 의해 저저항 상태에서 고저항 상태로 가변되는 가변 저항 소자를 포함하고, 상기 가변 저항 소자는, 제1 리셋 전압 인가에 의하여 완전히 리셋 가능한 소자이고, 상기 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제2 리셋 전압이 인가되어 상기 가변 저항 소자는 마일드 리셋되고, 상기 마일드 리셋된 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제3 리셋 전압이 인가되어 상기 가변 저항 소자는 완전히 리셋될 수 있다, 이를 통해, 기억부(1010)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.

연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.

제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.

도 8운 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.

도 8을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.

본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.

기억부(1111)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 셋 동작에 의해 고저항 상태에서 저저항 상태로 가변되고 리셋 동작에 의해 저저항 상태에서 고저항 상태로 가변되는 가변 저항 소자를 포함하고, 상기 가변 저항 소자는, 제1 리셋 전압 인가에 의하여 완전히 리셋 가능한 소자이고, 상기 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제2 리셋 전압이 인가되어 상기 가변 저항 소자는 마일드 리셋되고, 상기 마일드 리셋된 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제3 리셋 전압이 인가되어 상기 가변 저항 소자는 완전히 리셋될 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.

도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.

버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.

본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.

본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.

여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.

통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.

미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.

도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.

도 9를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Mersonal Digital Assistant), 휴대용 컴퓨터(Mortable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Mortable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.

프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.

주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 셋 동작에 의해 고저항 상태에서 저저항 상태로 가변되고 리셋 동작에 의해 저저항 상태에서 고저항 상태로 가변되는 가변 저항 소자를 포함하고, 상기 가변 저항 소자는, 제1 리셋 전압 인가에 의하여 완전히 리셋 가능한 소자이고, 상기 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제2 리셋 전압이 인가되어 상기 가변 저항 소자는 마일드 리셋되고, 상기 마일드 리셋된 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제3 리셋 전압이 인가되어 상기 가변 저항 소자는 완전히 리셋될 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.

또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.

보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 셋 동작에 의해 고저항 상태에서 저저항 상태로 가변되고 리셋 동작에 의해 저저항 상태에서 고저항 상태로 가변되는 가변 저항 소자를 포함하고, 상기 가변 저항 소자는, 제1 리셋 전압 인가에 의하여 완전히 리셋 가능한 소자이고, 상기 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제2 리셋 전압이 인가되어 상기 가변 저항 소자는 마일드 리셋되고, 상기 마일드 리셋된 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제3 리셋 전압이 인가되어 상기 가변 저항 소자는 완전히 리셋될 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.

또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 7의 1300 참조)들을 포함할 수 있다.

인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.

도 10을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.

저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.

인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 셋 동작에 의해 고저항 상태에서 저저항 상태로 가변되고 리셋 동작에 의해 저저항 상태에서 고저항 상태로 가변되는 가변 저항 소자를 포함하고, 상기 가변 저항 소자는, 제1 리셋 전압 인가에 의하여 완전히 리셋 가능한 소자이고, 상기 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제2 리셋 전압이 인가되어 상기 가변 저항 소자는 마일드 리셋되고, 상기 마일드 리셋된 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제3 리셋 전압이 인가되어 상기 가변 저항 소자는 완전히 리셋될 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성이 향상될 수 있다.

도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.

도 11을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.

데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 셋 동작에 의해 고저항 상태에서 저저항 상태로 가변되고 리셋 동작에 의해 저저항 상태에서 고저항 상태로 가변되는 가변 저항 소자를 포함하고, 상기 가변 저항 소자는, 제1 리셋 전압 인가에 의하여 완전히 리셋 가능한 소자이고, 상기 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제2 리셋 전압이 인가되어 상기 가변 저항 소자는 마일드 리셋되고, 상기 마일드 리셋된 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제3 리셋 전압이 인가되어 상기 가변 저항 소자는 완전히 리셋될 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.

더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.

인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 셋 동작에 의해 고저항 상태에서 저저항 상태로 가변되고 리셋 동작에 의해 저저항 상태에서 고저항 상태로 가변되는 가변 저항 소자를 포함하고, 상기 가변 저항 소자는, 제1 리셋 전압 인가에 의하여 완전히 리셋 가능한 소자이고, 상기 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제2 리셋 전압이 인가되어 상기 가변 저항 소자는 마일드 리셋되고, 상기 마일드 리셋된 가변 저항 소자에 상기 제1 리셋 전압보다 작은 제3 리셋 전압이 인가되어 상기 가변 저항 소자는 완전히 리셋될 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.

더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.

110: 제1 전극 120: 가변 저항층
130: 제2 전극

Claims

셋 동작에 의해 고저항 상태에서 저저항 상태로 가변되고 리셋 동작에 의해 저저항 상태에서 고저항 상태로 가변되는 가변 저항 소자를 포함하는 전자 장치의 동작 방법으로서,
상기 가변 저항 소자는, 제1 리셋 전압 인가에 의하여 완전히 리셋 가능한 소자이고,
상기 가변 저항 소자에 상기 제1 리셋 전압보다 작은 크기의 제2 리셋 전압을 인가하는 단계;
상기 가변 저항 소자가 상기 제2 리셋 전압 인가에 의하여 마일드 리셋되었는지 여부를 판단하는 제1 마일드 리셋 여부 판단 단계;
상기 판단 결과, 상기 가변 저항 소자가 마일드 리셋된 경우, 가변 저항 소자에 상기 제1 리셋 전압보다 작은 크기의 제3 리셋 전압을 인가하는 단계;
상기 가변 저항 소자가 상기 제3 리셋 전압에 의하여 마일드 리셋되었는지 여부를 재차 판단하는 제2 마일드 리셋 여부 판단 단계; 및
상기 가변 저항 소자가 완전히 리셋된 경우, 리셋 동작을 종료하는 단계를 포함하고,
상기 제1 리셋 전압이 인가되는 경우, 상기 가변 저항 소자는 제1 전류 레벨을 만족하고,
상기 제1 마일드 리셋 여부 판단 단계는 상기 가변 저항 소자에 리드 전압을 인가하여 상기 제1 전류 레벨보다 높은 제2 전류 레벨을 만족하는지를 판단하는 것을 포함하고,
상기 제2 마일드 리셋 여부 판단 단계는 상기 가변 저항 소자에 상기 리드 전압을 재차 인가하여 상기 제2 전류 레벨보다 높은 제3 전류 레벨을 만족하는지를 판단하는 것을 포함하고,
상기 제1 리셋 전압, 상기 제2 리셋 전압, 및 상기 제3 리셋 전압을 (-) 극성을 갖고, 및
상기 리드 전압은 (+) 극성을 갖는
전자 장치의 동작 방법.
삭제
삭제
삭제
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제1 항에 있어서,
상기 가변 저항 소자는, 전도성 필라멘트의 끊어짐 여부에 의하여 저항 상태가 가변되는
전자 장치의 동작 방법.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제5 항에 있어서,
상기 마일드 리셋된 가변 저항 소자의 상기 전도성 필라멘트의 사이즈는, 상기 완전히 리셋된 가변 소자의 전도성 필라멘트의 사이즈보다 큰
전자 장치의 동작 방법.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제5 항에 있어서,
상기 가변 저항 소자는, 금속 산화물을 포함하고,
상기 전도성 필라멘트는, 상기 금속 산화물에 포함된 산소 공공의 거동에 의해 형성되는
전자 장치의 동작 방법.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제1 항에 있어서,
상기 전자 장치는, 복수의 가변 저항 소자를 포함하고,
상기 제1 리셋 전압은 상기 복수의 가변 저항 소자 전부를 완전히 리셋시키는
전자 장치의 동작 방법.
셋 동작에 의해 고저항 상태에서 저저항 상태로 가변되고 리셋 동작에 의해 저저항 상태에서 고저항 상태로 가변되는 가변 저항 소자를 포함하는 전자 장치로서,
상기 가변 저항 소자는, 제1 리셋 전압 인가에 의하여 완전히 리셋 가능한 소자이고,
상기 가변 저항 소자에 상기 제1 리셋 전압보다 작은 크기의 제2 리셋 전압이 인가되어 상기 가변 저항 소자는 1차 마일드 리셋되고,
상기 1차 마일드 리셋된 가변 저항 소자에 상기 제1 리셋 전압보다 작은 크기의 제3 리셋 전압이 인가되어 상기 가변 저항 소자는 완전히 리셋되고,
상기 제1 리셋 전압이 인가되는 경우, 상기 가변 저항 소자는 제1 전류 레벨을 만족하고,
상기 1차 마일드 리셋되는 것은 상기 가변 저항 소자에 리드 전압을 인가하여 상기 제1 전류 레벨보다 높은 제2 전류 레벨을 만족하는지를 판단하는 것을 포함하고,
상기 제1 리셋 전압, 상기 제2 리셋 전압, 및 상기 제3 리셋 전압을 (-) 극성을 갖고, 및
상기 리드 전압은 (+) 극성을 갖는
전자 장치.
삭제
삭제
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제9 항에 있어서,
상기 1차 마일드 리셋된 가변 저항 소자는, 상기 제1 전류 레벨보다 높은 제2 전류 레벨을 만족하는
전자 장치.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제9 항에 있어서,
상기 가변 저항 소자는, 전도성 필라멘트의 끊어짐 여부에 의하여 저항 상태가 가변되는
전자 장치.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제13 항에 있어서,
상기 마일드 리셋된 가변 저항 소자의 상기 전도성 필라멘트의 사이즈는, 상기 완전히 리셋된 가변 소자의 전도성 필라멘트의 사이즈보다 큰
전자 장치.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제13 항에 있어서,
상기 가변 저항 소자는, 금속 산화물을 포함하고,
상기 전도성 필라멘트는, 상기 금속 산화물에 포함된 산소 공공의 거동에 의해 형성되는
전자 장치.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제9 항에 있어서,
상기 전자 장치는, 복수의 가변 저항 소자를 포함하고,
상기 제1 리셋 전압은 상기 복수의 가변 저항 소자 전부를 완전히 리셋시키는
전자 장치.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제9 항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 가변 저항 소자는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
전자 장치.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제9 항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 가변 저항 소자는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제9 항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 가변 저항 소자는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제9 항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 가변 저항 소자는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈

제9 항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 가변 저항 소자는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.
셋 동작에 의해 고저항 상태에서 저저항 상태로 가변되고 리셋 동작에 의해 저저항 상태에서 고저항 상태로 가변되는 가변 저항 소자를 포함하는 전자 장치의 동작 방법으로서,
상기 리셋 동작시 요구되는 제1 전압과 동일한 (-) 극성을 가지면서 상기 제1 전압 보다 작은 크기의 제2 전압을 인가하여 상기 가변 저항 소자를 마일드 리셋하는 단계;
상기 제1 전압과 다른 (+) 극성을 갖는 리드 전압을 인가하여 상기 가변 저항 소자의 마일드 리셋 여부를 판단하는 단계; 및
상기 마일드 리셋된 가변 저항 소자에 상기 제1 전압과 동일한 (-) 극성을 가지면서 상기 제2 전압보다 작은 크기의 제3 전압을 인가하여 상기 가변 저항 소자를 완전히 리셋하는 단계를 포함하는
전자 장치의 동작 방법.
◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈

제22 항에 있어서,
상기 마일드 리셋된 가변 저항 소자에 상기 리드 전압을 재차 인가하여 상기 가변 저항 소자의 완전 리셋 여부를 판단하는 단계를 수행하는 것을 더 포함하는
전자 장치의 동작 방법.