TW201818402A - 使用漏斗裝置之單元干擾預防 - Google Patents

使用漏斗裝置之單元干擾預防 Download PDF

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Abstract

本發明之各種實施例包括設備及形成該等設備之方法。在一項實施例中，一例示性設備包含複數個記憶體單元。該等記憶體單元之至少一部分具有一底部電極，其中各底部電極與該等底部電極之他者至少部分電隔離。至少一個電阻互連件電耦合兩個或更多個該等底部電極。電阻互連件經配置以自該兩個或更多個底部電極排出至少一部分過量電荷。揭示額外設備及形成該等設備之方法。

Description

使用漏斗裝置之單元干擾預防
電腦及其他電子系統(例如，數位電視、數位攝影機及蜂巢式電話)通常具有一或多個記憶體裝置以儲存資訊。日益減小記憶體裝置之尺寸以達成一更高密度之儲存容量。即使當達成增加之密度時，消費者通常要求記憶體裝置亦使用較少電力同時保持儲存於記憶體裝置中之資料之高速存取及穩定性。
以下描述包含體現本發明標的之繪示性設備(電路、裝置、結構、系統、及其類似者)及方法(例如，程序、序列、技術、及科技)。在以下描述中，出於解釋之目的，闡述許多特定細節以提供本發明標的之各種實施例之一理解。然而，在閱讀本發明之後，一般技術者將明白可在無此等具體細節之情況下實踐標的之各種實施例。此外，未詳細展示熟知設備及方法以免混淆各種實施例之描述。此外，如熟習此項技術者所理解，僅使用本文中(例如，頂部、底部、上部、下部等)可採用之相對術語來傳達所揭示之一般概念且應不被視為絕對術語。例如，一「底部」節點可實際上經形成於取決於所採用之實際製造序列之一記憶體單元上方。 許多(若非大多數)初級記憶體單元干擾機制係歸因於單元底部(CB)電極節點處之電位而建立。如下文所更詳細論述，此干擾機制適用於鐵電RAM(FERAM)。然而，其他類型之電子裝置亦可自本發明標的受益。 在一實施例中，一記憶體陣列中之記憶體單元之各者可經程式化為兩個資料狀態之一者以表示一單位元中之「0」或「1」之一二進位值。此一單元有時被稱為一單位階單元(SLC)。在半導體及相關技術中獨立地已知此等類型之單元上之各種操作。 無關於記憶體單元配置，上文所論述之初級干擾機制可歸因於不同因素而出現。例如，單元底部節點上之電荷可歸因於因素(諸如板脈衝干擾、存取電晶體洩漏、單元對單元相互作用或其他因素)而上升。若一記憶體單元中之一介電材料顯著地漏電，則可不利地影響單元之狀態。 在本文中所描述之各種實施例中，一底部節點漏斗裝置(或無關於位置之漏斗裝置)經電耦合至一或多個CB電極節點，藉此自CB電極節點(例如，記憶體裝置之內部節點)汲取過量電荷。底部節點漏斗裝置可在形成記憶體單元之後進一步經電耦合至一基板。因此，底部節點漏斗裝置經引入至一記憶體陣列中以防止如下文更詳細論述之個別記憶體單元之底部節點處之電位之累積。 參考圖1A，展示基於一電容器之一記憶體裝置100之一電示意圖。記憶體裝置100經展示以包含一頂部電極101、一電容器103、一存取裝置107及電耦合於電容器103與存取裝置107之間之一單元底部節點105。此類型之記憶體裝置100通常指代一單電晶體、單電容器(1T1C)裝置。 存取裝置107可包括(例如)各種類型之電晶體，其等包含薄膜電晶體或其他已知技術中之切換裝置(例如，一雙向定限開關(OTS)、穿隧二極體等等)。電容器103可包括接近或圍繞一介電材料及一鐵電材料而形成之各種類型之電極板，如技術中已知並在下文更詳細論述。 圖1B展示具有兩個存取裝置之一記憶體裝置110之一電示意圖。記憶體裝置110經展示以包含耦合至一頂部節點111及一電容器113之一第一存取裝置109。繼而，電容器經耦合至一單元底部節點115及一第二存取裝置117。第一存取裝置109及第二存取裝置117之各者可相同於或類似於圖1A之存取裝置107。此外，電容器113可相同於或類似於圖1A之電容器103。如所示，記憶體裝置110通常指代一雙電晶體、單電容器(2T1C)裝置。 在圖1A或圖1B之記憶體單元100、110中，在單元之一快速存取期間，用於將一給定二進位狀態儲存於鐵電材料中之各種上拉及下拉循環(視需要藉由選擇各種存取裝置107、109、117而實現)可引起過量電荷累積於單元底部節點105、115上。過量電荷可干擾經歷充電/放電循環之單元，以及潛在地干擾鄰近記憶體單元兩者。參考如下文所論述之圖2A至圖4而更加理解此等程序。 現參考圖2A，展示一記憶體陣列之一部分之一橫截面圖200之一實施例。記憶體陣列之部分之橫截面圖200經展示以包含一電極板201、一頂部電極203、一底部電極205及一單元底部節點電極207。一記憶體單元材料215經實質上形成於頂部電極203與底部電極205之間之一腔內。如所示，各記憶體單元211包括頂部電極203、底部電極205及記憶體單元材料215。 複數個記憶體單元211之個別者彼此分離(例如，至少部分電隔離)且由一第一介電材料209環繞。在一項實施例中，第一介電材料209可包括各種類型之介電材料(諸如(例如)二氧化矽(SiO2 ))以至少部分彼此電隔離記憶體單元211。然而，在閱讀本文中所提供之揭示之後，熟習此項技術者將認識到，除了二氧化矽或其他各種類型之絕緣材料之外之材料可用於形成第一介電材料209。例如，各種類型之介電材料(諸如氮化矽(Six Ny )或各種其他介電或陶瓷材料)可用作二氧化矽或其他類型之介電或絕緣材料之一替代或與二氧化矽或其他類型之介電或絕緣材料結合。 在一項實施例中，記憶體單元材料215包括一鐵電材料(諸如鋯鈦酸鉛(PZT))。在其他實施例中，記憶體單元材料之介電組分可包括HfO2 、ZrO2 、Hfx Zry O、NbOx 、AlOx 、LaOx 、SrTiO3 、SrO、HfSiOx 、HfAlOx 或此等之組合及其他介電材料。因此，記憶體單元材料215之介電組分可或可不由相同於第一介電材料209之材料組成。 第一介電材料209及複數個記憶體單元211經形成於一基板(未展示但容易被熟習此項技術者理解)上方。在各種實施例中，基板可包含(例如)用於半導體及相關產業中之各種類型之基板之任一者(其在本文中可稱為「半導體基板」或簡單地「基板」)。因此，基板類型可包含矽基板(例如，晶圓)或基於其他元件半導體之基板、複合晶圓(例如，自III-V族、II-VI族等等)、薄膜頭總成、沈積或與一半導體層另外形成之聚對苯二甲酸(PET)膜或本技術中獨立地已知之數個其他類型之基板。再者，基板可包括形成於一非半導體材料上方之一半導體材料之一區域，或反之亦然。為易於理解本文中呈現之製造活動，基板可被視為一矽晶圓。在閱讀並理解本文中所提供之揭示之後，熟習此項技術者將理解如何修改各種記憶體單元製造活動以考量其他類型之材料及電子裝置。 單元底部節點電極207之各者經耦合至一存取電晶體(未展示但在概念上類似於圖1A及圖1B之存取電晶體107、109、117)。此外，熟習此項技術者將認識到，可容易修改圖2A之記憶體單元以具有類似於圖1B之電示意圖之複數個2T1C結構。 圖2A經進一步展示以包含一底部節點漏斗213。儘管僅展示一單漏斗，但額外漏斗可經添加如下文更詳細所論述。底部節點漏斗213可電耦合一些或所有記憶體單元211。可定製底部節點漏斗213之一電阻以自記憶體單元211移除過量電荷，而不使底部電極205短路。因此，底部節點漏斗係一電阻互連件。若底部節點漏斗太洩漏，則接著一或多個記憶體單元可經歷單元對單元干擾。若底部節點漏斗不太洩漏(導電)，則接著將不排出過量電荷。熟習此項技術者將認識到，如何計算一給定記憶體陣列之底部節點漏斗213所需之電阻。例如，底部節點漏斗213之電阻可經選擇自約0.1 MΩ(兆歐姆)至約5 MΩ。可在作出對底部節點漏斗213所需之電阻之一判定時考慮諸如鄰近記憶體單元之間之分離、在單元之間使用之介電材料、實體尺寸(例如，底部電極205之一總高度217)、放置於單元中之電荷量、記憶體陣列之一尺寸及操作之頻率等等之因素。 底部節點漏斗之一實體橫截面及經選擇以形成底部節點漏斗213各者之一材料或數個材料係形成底部節點漏斗213時要考慮之因素。例如，底部節點漏斗213可由諸如非晶矽(α-Si在(例如)約202 Å至約100 Å厚度處)、氧化鈮(NbOx 在(例如)厚度約2 Å至約3 Å處)、洩漏富矽氮化矽(Six Ny 在(例如)厚度約30 Å至約500 Å處)或其等組合物或本技術中獨立地已知的其他材料之材料形成。可藉由使用各種形成或沈積處理工具(例如，物理氣相沈積(PVD)、化學氣相沈積(CVD)、電漿增強CVD(PECVD)、原子層沈積(ALD)等)而形成或另外沈積此等材料之各者。 底部節點漏斗213可沿著底部電極205之總高度217而放置於任何地方。可基於特定程序步驟或其他因素而選擇底部節點漏斗213之放置。例如，底部節點漏斗213可經放置如圖2A中靠近，但不處於底部電極205之上部分處展示。在此實施例中，熟習此項技術者將認識到，底部節點漏斗213之部分可視需要使用半導體技術中獨立地已知的一反向遮罩而剝離底部節點漏斗213之部分。在其他實施例中，底部節點漏斗213可經放置於底部電極205之頂部處以避免使用一反向遮罩。如下文所論述，圖3A提供底部節點漏斗213之一替代放置之一實例。 圖2B及圖2C展示圖2A之底部節點漏斗213之替代配置之各種實施例之平面圖(在截面A-A處)。應注意，既非圖2B亦非圖2C展示頂部電極203，其不僅經展示以防止混淆形成底部節點漏斗213之配置之各種實例。如熟習此項技術者將明白，在此實施例中，記憶體單元211經形成於複數個穿孔中。然而，不需要此一配置，且記憶體單元211可經形成於溝槽中或以如半導體技術中獨立地所知之各種其他方式形成。例如，如下文所詳細描述，圖3A至圖3C描述另一實施例，其中記憶體單元可替代地形成於一溝槽中。 在底部節點漏斗213之一第一配置210中，記憶體單元之各者經展示藉由形成底部節點漏斗213之材料之一單「線」而耦合。儘管經展示為耦合記憶體單元211之一單線，但熟習此項技術者將基於閱讀並理解本文中所揭示之本發明標的而認識到，可使用多線材料。此外，線不需經形成於記憶體單元211之中心部分附近，但可經形成於其他位置(例如，諸如經形成以耦合至記憶體單元211之一外部邊緣)處。此外，如上文所論述，不是所有記憶體單元211都需要彼此耦合；可選擇記憶體單元211之僅經選定者來電耦合至底部漏斗節點213。 在底部節點漏斗213之一第二配置220中，記憶體單元之各者經展示藉由形成底部節點漏斗213之超過一層材料而耦合。儘管經展示為耦合記憶體單元211之一單層，但熟習此項技術者將基於閱讀並理解本文中所揭示之本發明標的而認識到，可使用多層材料，其中藉由一介電層而彼此分離多層材料之各者。層之各者可包括相同或不同於上文所論述之實例材料或其他材料之材料。此外，如上文所論述，不是所有記憶體單元211都需要彼此耦合；可選擇記憶體單元211之僅經選定者來電耦合至底部漏斗節點213。 在圖3A中，展示一記憶體陣列之一部分之一橫截面圖300之一實施例。記憶體陣列之部分之橫截面圖300經展示以包含一電極板301、一頂部節點303、一底部節點305及一單元底部節點307。一記憶體單元材料315經實質上形成於頂部節點303與底部節點305之間之一腔內。如所示，各記憶體單元311包括頂部節點303、底部節點305及記憶體單元材料315。 圖3A經進一步展示以包含一底部節點漏斗313。在圖3A之實施例中，底部節點漏斗經定位於底部電極305之底部邊緣處或底部電極305之底部邊緣附近。然而，如同圖2A，底部節點漏斗313可沿著底部節點305之一總高度317放置於任何地方。圖3A之底部節點漏斗313亦可電耦合一些或所有記憶體單元311。再者，如同圖2A，可基於特定程序步驟或其他因素而選擇底部節點漏斗213之放置。此等組件之各者可由類似於或相同於關於圖2A之相關組件所描述材料之材料形成。 現參考圖3B及圖3C之平面圖，在截面B-B處，展示圖3A之底部節點漏斗裝置313之替代配置之各種實施例。應注意，既非圖3B亦非圖3C展示頂部電極203，其不僅展示以防止混淆形成底部節點漏斗313之配置之各種實例。此外，如所示，圖3A之記憶體單元經形成於一溝槽中。 在底部節點漏斗313之一第一配置310中，記憶體單元之各者經展示藉由形成底部節點漏斗313之材料之一單「線」而耦合。儘管經展示為耦合記憶體單元311之一單線，但熟習此項技術者將基於閱讀並理解本文中所揭示之本發明標的而認識到，可使用多線材料。此外，線不需經形成於記憶體單元311之中心部分附近，但可經形成於其他位置(例如，諸如經形成以耦合至相對於平面圖之記憶體單元311之一「上」或「下」邊緣)處。此外，如上文所論述，不是所有記憶體單元311都需要彼此耦合；可選擇記憶體單元311之僅經選定者來電耦合至底部漏斗節點313。 在底部節點漏斗313之一第二配置320中，記憶體單元之各者經展示藉由形成底部節點漏斗313之超過一層材料而耦合。如同圖2C，儘管經展示為耦合記憶體單元311之一單層，但熟習此項技術者將基於閱讀並理解本文中所揭示之本發明標的而認識到，可使用多層材料。層之各者可包括相同或不同於上文所論述之實例材料或其他材料之材料。此外，如上文所論述，不是所有記憶體單元311都需要彼此耦合；可選擇記憶體單元311之僅經選定者來電耦合至底部漏斗節點313。 圖4展示根據圖2A或圖3A之底部節點漏斗裝置之一記憶體陣列之一部分400之一橫截面圖之一實施例，其展示能夠耦合至一基板以減少或消除底部電極上之過量電荷之一底部節點漏斗裝置。然而，圖4進一步指示其中一額外接觸線401於一第一部分上耦合至底部節點漏斗213、313之並於一下部分上耦合至其中形成記憶體陣列(未展示)之基板或至另一放電結構(亦未展示但熟習此項技術者在閱讀並理解本文中所提供之揭示可理解)之一實施例。接觸線可由半導體產業中已知之各種材料形成。材料可為相同於或類似於用於形成底部節點漏斗213、313之一材料或數個材料。在其他實施例中，接觸線401可由導電材料形成，該等導電材料包含但不限於包含金屬、過渡金屬或在標準半導體製造程序中使用之此等金屬(諸如鋁(Al)、鎢(W)、鉭(Ta)、鈦(Ti)、銅(Cu)、鉑(Pt)等等)之氮氧化物之導電材料。接觸線401亦可包括含有金屬之組分(例如，金屬矽化物、金屬碳化物等)，及導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺等)或其等各種組合。 接觸線401可自底部電極205、305至基板或其他放電結構排出過量電荷。如同與圖2A或圖3A相關聯之論述，底部節點漏斗213、313可耦合記憶體單元211、311之所有或僅一些經選定者，繼而，該等記憶體單元經電耦合至接觸線401及基板或其他放電結構。 現參考圖5A及圖5B，展示根據圖2A、圖3A及圖4中展示之實施例而併入底部節點漏斗裝置之一記憶體陣列之實施例之平面圖(在圖2A之截面A-A處獲得)。如上文提及，既非圖5A亦非圖5B展示圖2A之頂部電極203。頂部電極203不僅經展示以防止混淆形成底部節點漏斗213之配置之各種實例。 參考圖5A之記憶體單元之第一二維配置500，在此實施例中，記憶體單元之各者於一給定列內藉由底部節點漏斗213彼此耦合而至一互連件501。繼而，互連件501經耦合至圖4之一底層接觸線401 (未展示)。互連件501可由類似于或相同於接觸線401之材料形成。在各種實施例中，接觸線401可直接自各分離底部節點漏斗線213直接向下延伸至基板或其他放電結構，而非將底部節點漏斗213線之各者與互連件501耦合。在各種實施例中，並非所有記憶體單元都經耦合至底部節點漏斗213。 參考圖5B之記憶體單元之第二二維配置510，在此實施例中，記憶體單元之各者於一給定列內彼此耦合並藉由底部節點漏斗213跨鄰近列而至一互連件501。如同圖5A，繼而，互連件501經耦合至一底層接觸線401 (未展示)。再者如同圖5A，在各種實施例中，接觸線401可直接自各分離底部節點漏斗線213直接向下延伸至基板或其他放電結構，而非將底部節點漏斗213線之各者與互連件501耦合。在各種實施例中，並非所有記憶體單元都在一列內或跨鄰近列而耦合至底部節點漏斗213。 現轉至圖6，展示根據圖2A、圖3A及圖4中展示之實施例製造裝置之一方法之一高階流程圖600之一實例。在操作601，記憶體單元經形成於一基板上。如上文提及，根據已知的程序及技術，記憶體單元可經製造為形成於一穿孔、一溝槽或各種其他幾何形狀中之任一複數個單元。 在操作603，至少部分沿著記憶體單元之底部電極之一總高度而形成第一介電質。第一介電材料可由任何介電材料或其等組合形成，如上文所論述。然而，若一隨後形成底部節點漏斗經形成於如結合圖3A所論述之底部節點之一最低部分處，則接著，可或可不需要第一介電材料，其至少部分取決於如何形成單元底部節點電極(例如，在第一介電材料209、309內或另外在形成埋入之存取裝置之後，但在形成第一介電材料之前形成)。 在操作605，一底部節點漏斗經形成以將兩個或更多個記憶體單元彼此電耦合。底部節點漏斗可由任何材料或其等組合形成，如上文所論述。在隨後操作中，底部節點漏斗可視情況經蝕刻以產生如參考圖2B及圖3B所描述之一底部節點漏斗線。 在操作607，一第二介電材料經形成於底部節點漏斗上方。第二介電材料可由相同於第一介電材料之材料形成。替代地，第二介電材料可由任何其他介電材料或其等組合形成，如上文所論述。 在操作609，形成將底部節點漏斗耦合至基板或其他放電結構之一接觸線。然而，接觸線係可選的，其取決於記憶體單元之放電之一電位及伴隨的單元干擾電位，其需要一給定的總記憶體陣列設計。 如上文提及，個別處理步驟之各個步驟係熟習此項技術者所獨立地已知的，且可藉由基於本文中所提供之實施方式及元件符號說明之許多常見製造技術而執行。此外，熟習此項技術者已知之額外製造步驟(例如，與記憶體單元形成記憶體單元材料及形成電極及其他相關結構)係本技術中已知的，且因此不更詳細描述。 儘管本文中所論述之各種實施例使用與一單位元記憶體單元有關之實例以便理解，但本發明標的亦可應用於許多多位元方案。例如，記憶體單元211、311之各者可經程式化至至少兩個資料狀態之一不同者以表示(例如)一分率位元值、一單一位元值或多個位元(諸如，兩個、三個、四個或更大數目個位元)值。接著，底部節點漏斗213、313可經實現以移除或減少記憶體單元之壁上之過量電荷。 熟習此項技術者可認識到，記憶體單元及記憶體陣列可包含其他組件，在本文中論述至少一些該等組件。然而，圖中未展示若干此等組件，以免混淆所描述之各種實施例之細節。類似於或相同於此項技術中獨立地已知之操作，記憶體單元及記憶體陣列可使用記憶體操作(例如，程式化操作及擦除操作)而操作。 基於閱讀並理解本文中提供之本發明，一般技術者可容易將技術及概念延伸至記憶體單元之任一數目及各種配置。例如，一般技術者可將該等技術及概念應用於具有數百、數千或甚至更多記憶體單元之一記憶體區塊。因此，可實現許多實施例。 例如，圖7之一系統700經展示以包含一控制器703、一輸入/輸出(I/O)裝置711 (例如，一鍵盤、一觸控螢幕或一顯示器)、一記憶體裝置709、一無線介面707、一隨機存取記憶體(例如，DRAM或SRAM)裝置701及一移位暫存器715，其等經由一匯流排713而彼此耦合。在一項實施例中，一電池705可供應電力至系統700。記憶體裝置709可包含一NAND記憶體、一快閃記憶體、一NOR記憶體、此等之一組合或類似物。 控制器703可包含(例如)一或多個微處理器、數位信號處理器、微控制器或類似物。記憶體裝置709可用以儲存傳輸至系統700或藉由系統700傳輸之資訊。記憶體裝置709亦可視情況用以在系統700之操作期間儲存呈藉由控制器703執行之指令之形式之資訊，且可用以儲存呈藉由系統700產生、收集或接收之使用者資料(諸如，影像資料)之形式之資訊。如本文中所揭示，該等指令可儲存為數位資訊及使用者資料，可作為數位資訊儲存在記憶體之一區段中且作為類比資訊儲存在另一區段中。作為另一實例，同時可標記一給定區段以儲存數位資訊，且接著可重新分配及重新組態該給定區段以儲存類比資訊。控制器703、記憶體裝置709及/或移位暫存器715可包含本文中所描述之一或多個新穎記憶體裝置。 I/O裝置711可用以產生資訊。系統700可使用無線介面707以運用一射頻(RF)信號傳輸資訊至一無線通信網路且自無線通信網路接收資訊。無線介面707之實例可包含一天線或一無線收發器(諸如，一偶極天線)。然而，本發明標的之範疇在此方面不受限制。再者，I/O裝置711可遞送反映被儲存為一數位輸出(若儲存數位資訊)或一類比輸出(若儲存類比資訊)之一信號。儘管上文提供一無線應用中之一實例，然本文中所揭示之本發明標的之實施例亦可用於非無線應用中。I/O裝置711可包含本文中所描述之一或多個新穎記憶體裝置。 該等方法及設備之各種圖解旨在提供各種實施例之結構之一般理解，且並非旨在提供可使用本文中所描述之結構、特徵及技術之該等設備及方法之全部元件、材料及特徵之一完整描述。 各種實施例之設備可包含(例如)用於高速電腦中之電子電路、通信及信號處理電路、單處理器或多處理器模組、單個或多個嵌入式處理器、多核心處理器、資料切換器及包含多層之特定應用模組、多晶片模組或類似物，或各種實施例之設備可包含於以上者中。此等設備可進一步包含為各種電子系統(諸如，電視、蜂巢式電話、個人電腦(例如，膝上型電腦、桌上型電腦、掌上型電腦、平板型電腦等)、工作站、收音機、視訊播放器、音訊播放器、車輛、醫學裝置(例如，心臟監測器、血壓監測器等)、機頂盒及各種其他電子系統)內之子組件。 一般技術者將瞭解，針對本文中所揭示之此及其他方法(例如，結構製造)，可以一不同順序實施且可重複、同步執行形成各種方法之部分之活動，其中各種元件彼此取代。此外，所概括之動作及操作僅提供為實例，且在不偏離所揭示之實施例之本質之情況下，一些動作及操作可選用、組合成較少動作及操作或擴展為額外動作及操作。 因此，本發明不限於本申請案中所描述之特定實施例(其等旨在作為各種態樣之圖解)。如一般技術者在閱讀並理解本發明之後將明白，可作出許多修改及變動。自先前描述，一般技術者將明白在本發明之範疇內除本文中所列舉之方法及設備以外在功能上等效之方法及設備。一些實施例之部分及特徵可包含於其他實施例之部分及特徵中或可取代該等其他實施例之部分及特徵。一般技術者在閱讀並理解本文中所提供之描述之後將明白許多其他實施例。此等修改及變動旨在落於隨附申請專利範圍之一範疇內。本發明僅受限於隨附申請專利範圍及此等申請專利範圍所授權之等效物之全範疇之術語。亦應瞭解，本文中使用之術語僅係為描述特定實施例之目的且並非旨在限制。 再者，如本文中所使用，術語「或」可理解為一包含或排他意義。此外，儘管上文所論述之各種例示性實施例聚焦於一1T1C記憶體單元，然僅給定該等實施例用於闡明本發明，且因此不限於一1T1C記憶體單元或甚至一般記憶體單元。 提供[發明摘要]以允許讀者快速確定本發明技術之本質。應瞭解，摘要將不用以解釋或限制申請專利範圍。另外，在上文[實施方式]中，可見出於使本發明簡單化之目的，在一單一實施例中將各種特徵分組在一起。本發明之此方法不被解釋為限制申請專利範圍。因此，以下申請專利範圍藉此併入[實施方式]中，其中各請求項獨立地作為一個別實施例。
100‧‧‧記憶體裝置/記憶體單元
103‧‧‧電容器
105‧‧‧單元底部節點
107‧‧‧存取裝置/存取電晶體
109‧‧‧第一存取裝置/存取電晶體
110‧‧‧記憶體裝置/記憶體單元
111‧‧‧頂部節點
113‧‧‧電容器
115‧‧‧單元底部節點
117‧‧‧第二存取裝置/存取電晶體
200‧‧‧橫截面圖
201‧‧‧電極板
203‧‧‧頂部電極
205‧‧‧底部電極
207‧‧‧單元底部節點電極
209‧‧‧第一介電材料
210‧‧‧第一配置
211‧‧‧記憶體單元
213‧‧‧底部節點漏斗/底部節點漏斗線/底部漏斗節點/記憶體單元
215‧‧‧記憶體單元材料
217‧‧‧底部電極205之總高度
220‧‧‧第二配置
300‧‧‧橫截面圖
301‧‧‧電極板
303‧‧‧頂部節點
305‧‧‧底部電極/底部節點
307‧‧‧單元底部節點
309‧‧‧第一介電材料
310‧‧‧第一配置
311‧‧‧記憶體單元
313‧‧‧底部節點漏斗/底部節點漏斗裝置/底部漏斗節點/記憶體單元
315‧‧‧記憶體單元材料
317‧‧‧底部節點305之一總高度
320‧‧‧第二配置
400‧‧‧記憶體陣列之一部分
401‧‧‧接觸線
500‧‧‧第一二維配置
501‧‧‧互連件
510‧‧‧第二二維配置
601‧‧‧操作
603‧‧‧操作
605‧‧‧操作
607‧‧‧操作
609‧‧‧操作
700‧‧‧系統
701‧‧‧隨機存取記憶體(例如，DRAM或SRAM)裝置
703‧‧‧控制器
705‧‧‧電池
707‧‧‧無線介面
709‧‧‧記憶體裝置
711‧‧‧輸入/輸出(I/O)裝置
713‧‧‧匯流排
715‧‧‧移位暫存器
圖1A係根據一實施例之具有電耦合至一底部電極之一單存取裝置之一記憶體裝置之一電示意圖； 圖1B係根據一實施例之具有具有電耦合至一底部電極之一第一存取裝置及電耦合至一頂部電極之一第二存取裝置之兩個存取裝置之一記憶體裝置之一電示意圖； 圖2A係一記憶體陣列之一部分之一橫截面圖之一實施例，其展示一底部節點漏斗裝置之一第一位置； 圖2B及圖2C展示圖2A之底部節點漏斗裝置之替代配置之各種實施例之平面圖； 圖3A係一記憶體陣列之一部分之一橫截面圖之一實施例，其展示底部節點漏斗裝置之一替代位置； 圖3B及圖3C展示圖3A之底部節點漏斗裝置之替代配置之各種實施例之平面圖； 圖4展示根據圖2A或圖3A之底部節點漏斗裝置之一記憶體陣列之一部分之一橫截面圖之一實施例，其展示能夠耦合至一基板以減少或消除底部電極上之過量電荷之一底部節點漏斗裝置。 圖5A及圖5B展示根據圖2A、圖3A及圖4中展示之實施例而併入底部節點漏斗裝置之一記憶體陣列之實施例之平面圖； 圖6係根據圖2A、圖3A及圖4中展示之實施例製造裝置之一方法之一高階流程圖之一實例；及 圖7係一系統實施例之一方塊圖，其包含一記憶體裝置。

Claims (19)

  1. 一種設備，其包括： 複數個記憶體單元，該複數個記憶體單元之各記憶體單元具有一底部電極及一記憶體單元材料；及 一漏斗裝置，其經電耦合至該複數個記憶體單元之兩個或更多個記憶體單元以自該複數個記憶體單元之該兩個或更多個記憶體單元之該底部電極排出至少一部分過量電荷。
  2. 如請求項1之設備，其中該漏斗裝置包括電阻材料之一層。
  3. 如請求項2之設備，其中該漏斗裝置之一電阻可經選擇為自約0.1 MΩ至約5 MΩ。
  4. 如請求項1之設備，其中該漏斗裝置包括選自包含非晶矽、一氧化鈮及氮化矽之材料之至少一個材料。
  5. 如請求項1之設備，其中該漏斗裝置經電耦合至該複數個記憶體單元之該兩個或更多個記憶體單元之該底部電極之一最上部分。
  6. 如請求項1之設備，其中該漏斗裝置經電耦合至該複數個記憶體單元之該兩個或更多個記憶體單元之該底部電極之一最下部分。
  7. 如請求項1之設備，其中該漏斗裝置經電耦合至定位於一最上部分與一最下部分之間之該複數個記憶體單元之該兩個或更多個記憶體單元之該底部電極之一部分。
  8. 如請求項1之設備，其中該複數個記憶體單元包括一鐵電材料。
  9. 一種形成一設備之方法，該方法包括： 形成複數個記憶體單元，該複數個電子記憶體單元之各記憶體單元具有一電極； 形成一漏斗裝置以電耦合該複數個記憶體單元之該等電極之至少一部分，該漏斗裝置將使該等電極之耦合者汲取至少一部分之過量電荷。
  10. 如請求項9之方法，其進一步包括形成一接觸件以將該漏斗裝置電耦合至一放電結構。
  11. 如請求項9之方法，其進一步包括選擇該放電結構為一基板。
  12. 如請求項9之方法，其中形成複數個記憶體單元包括在一基板上方形成複數個記憶體單元，該基板包括該放電結構。
  13. 一種設備，其包括： 複數個記憶體單元，該複數個記憶體單元之各記憶體單元具有自該複數個記憶體單元之其他記憶體單元之該等底部電極至少部分電隔離之一底部電極；及 一電阻互連件，其經電耦合至該等底部電極之兩個或更多個底部電極，該電阻互連件經組態以自該兩個或更多個底部電極排出至少一部分過量電荷。
  14. 如請求項13之設備，其中該電阻互連件包括一單一互連線。
  15. 如請求項13之設備，其中該電阻互連件包括複數個互連線。
  16. 如請求項13之設備，其中該電阻互連件包括一單層材料。
  17. 如請求項13之設備，其中該電阻互連件包括多層材料，藉由一各別介電層而使該等多層之各層彼此分離。
  18. 如請求項13之設備，其中該設備包含複數個存取裝置結構，該複數個存取裝置結構之各存取裝置結構經耦合至該複數個記憶體單元之至少一部分之一各別者。
  19. 如請求項13之設備，其中該電阻互連件經電耦合至該複數個記憶體單元之各記憶體單元。
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