TW201405793A - 去耦電容元件、系統單晶片元件、與製程相容的去耦電容之形成方法 - Google Patents
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Abstract
本發明提供之去耦電容元件，其第一介電層部份的沉積製程亦沉積第二介電層部份於非揮發性記憶單元中。第一介電層部份與第二介電層部份均以單一遮罩圖案化。本發明亦提供系統單晶片(SOC)元件，其RRAM單元與去耦電容位於同層的金屬間介電層中。本發明亦提供製程相容之去耦電容的形成方法，包括圖案化頂電極層、絕緣層、與底電極層以形成非揮發性記憶單件及去耦電容。
Description
本發明係關於半導體元件與其形成方法，更特別關於單一遮罩形成之金屬-絕緣-金屬結構與金屬-絕緣-金屬去耦電容。
半導體積體電路產業已快速成長數十年。IC材料與設計的技術進步，使電路更小更複雜。材料與設計的進步亦可讓製程的相關技術一同進步。上述進步明顯減少最小構件的尺寸，進而增加單位面積所含的內連線元件數目。
半導體的技術進步多為記憶元件領域，少部份為電容。此外，電容可作為積體電路(IC)上的其他應用，比如訊號調節。在操作此電路時，電源線可提供高強度的瞬間電流。這些狀況將導致電源線上的雜訊。特別是當瞬間電流的時間特別短，或線路的寄生電感或寄生電阻特別大時，電源線上的電壓將產失波動。為改善上述狀況，需採用濾波或去耦電容暫時儲存電荷，以避免電源中的瞬間波動。
在記憶體的領域中，將去耦電容整合至系統單晶片(SOC)意謂著大量問題。舉例來說，多晶矽電容的電極板之
掺雜特性會讓某些去耦電容產生電容變化。這些元件的電容會因施加電壓產生巨大變化，因此具有巨大的電容之電壓係數，並具有寄生效應等問題。上述SOC上的去耦電容不但無法完全滿足現有需求，且在未來的問題越來越多。
本發明一實施例提供之去耦電容元件，包括：底電極；第一介電層部份位於底電極層上並物理接觸底電極層，其中第一介電層部份的沉積製程亦沉積第二介電層部份於非揮發性記憶單元中，且第一介電層部份與第二介電層部份以單一遮罩圖案化；以及頂電極位於第一介電層部份上並物理接觸第一介電層部份，且頂電極、第一介電層部份、與底電極形成去耦電容。
本發明一實施例提供之系統單晶片元件，包括：電阻隨機存取記憶單元包括金屬-絕緣-金屬結構，金屬-絕緣-金屬結構包括底金屬-絕緣-金屬電極、金屬-絕緣-金屬絕緣層、與頂金屬-絕緣-金屬電極，且金屬-絕緣-金屬結構位於金屬間介電層中；去耦電容包括底電容電極、電容絕緣層、與頂電容電極，且去耦電容位於金屬間介電層中；以及邏輯區包括多個電晶體於基板上。
本發明一實施例提供之製程相容的去耦電容之形成方法，包括：形成底電極層於金屬層上，且底電極層電性接觸金屬層；形成絕緣層於底電極層上；形成頂電極層於絕緣層上；以及圖案化頂電極層、絕緣層、與底電極層以形成去耦電容與非揮發性記憶單件之金屬-絕緣-金屬結構。
IMD0、IMD1、IMD2、IMD3、IMD4、IMD5、708‧‧‧金屬間介電層
M1、M2、M3、M4、M5‧‧‧金屬化層
V1、V2、V3、V4、V5‧‧‧內連線
100、200、300、400、700‧‧‧SOC
110‧‧‧邏輯區
112、260‧‧‧邏輯電晶體
130‧‧‧NVM單元
132、412‧‧‧記憶單元電晶體
140‧‧‧MIM結構
142、254、454、710A、710B、710C、710D‧‧‧底電極
144、256、456、712‧‧‧絕緣介電層
146、258、458、714A、714B、714C、714D‧‧‧頂電極
150‧‧‧去耦電容區
152‧‧‧MOS去耦電容
154‧‧‧多晶矽接點
252‧‧‧MIM去耦電容
410‧‧‧揮發性記憶單元
452‧‧‧揮發性記憶單件
502‧‧‧平面MIM結構
504‧‧‧柱狀或杯狀MIM結構
506‧‧‧條狀MIM結構
508‧‧‧雙鑲嵌MIM結構
510‧‧‧溝槽
600‧‧‧方法
602、604、606、608‧‧‧步驟
701‧‧‧底導電層
702‧‧‧基板
704‧‧‧中間層
706A、706B、706C、706D‧‧‧金屬化層接點區
710‧‧‧底導電層
712A、712B、712C、712D‧‧‧絕緣介電部份
714‧‧‧頂導電層
716‧‧‧遮罩層
716A、716B、716C、716D‧‧‧遮罩部份
720A、720B、720C、720D‧‧‧蝕刻製程
第1圖係包含MOS去耦電容之系統單晶片(SOC)的剖視圖；第2圖係包含金屬-絕緣-金屬(MIM)電容之SOC的剖視圖；第3圖係包含形成於多個金屬間介電層中較低層的MIM電容之SOC的剖視圖；第4圖係包含揮發性記憶單元、非揮發性記憶單元、與MIM去耦電容之SOC的剖視圖；第5A-5D圖係某些SOC實施例中，採用的多個MIM去耦電容種類；第6圖係與RRAM製程相容之MIM去耦電容的方法流程圖；以及第7A至7F圖圖係MIM去耦電容之製程剖視圖。
可以理解的是，下述揭露內容提供的不同實施例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明而非侷限本發明。此外，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。為簡化及清楚說明本發明，可採用任意比例繪示多種結構。
第1圖係系統單晶片(SOC)100，可包含多個功能區形成於單一基板上。如第1圖所示，SOC 100包括邏輯區110、非揮發性記憶(NVM)單元130、與去耦電容區150。邏輯區110可包含電路如邏輯電晶體112，以處理來自NVM單元130之資
訊，並控制NVM單元130的讀寫功能。在某些實施例中，NVM單元130為電阻隨機存取記憶(RRAM)單元，而RRAM為不同種類的非揮發性計算記憶體中的一種。NVM單元130亦可稱作RRAM單元。SOC 100並不限於RRAM單元。藉由改變記憶單件中的中間介電層性質如電阻，RRAM單元可儲存二進位資料(或位元)。將介電層電阻設定為較高電阻狀態(即1或0)或較低電阻狀態(即0或1)則可編碼位元。RRAM單元130可包含一對金屬-絕緣-金屬(MIM)結構140，作為RRAM單元130的記憶單件。每一MIM結構140可包含底電極142與頂電極146，兩者之間夾設絕緣介電層144。
兩個MIM結構140之形成方法，均為本技術領域中具有通常知識者所知的半導體製程技術。在某些SOC 100的實施例中，可採用其他種類的非揮發性計算記憶體如快閃記憶體、鐵電RAM、磁性RAM、或相變化RAM。
如圖所示，去耦電容區150包括金氧半(MOS)去耦電容152。MOS去耦電容152之電極可為多晶矽而非金屬，此電極為圖示之多晶矽接點154。多晶矽接點154之形成方法可與SOC 100之電晶體的閘極接點、源極接點、與汲極接點之形成方法為同一製程。上述電晶體包括邏輯區110中的邏輯電晶體112與NVM單元130中的記憶單元電晶體132。此外，MOS去耦電容152的氧化層156可與閘極氧化層的材料相同，因此其形成方法可與邏輯電晶體112與記憶單元電晶體132中閘極氧化層之形成方法為同一製程。第1圖亦顯示對應這些電晶體的掺雜區形狀。
第1圖中還包括其他結構如淺溝槽隔離(STI)結構、多個金屬化層、與通孔。如圖所示，SOC 100具有五個金屬化層M1、M2、M3、M4、及M5，以及五個內連線(或金屬化通孔)V1、V2、V3、V4、及V5。其他實施例可具有更多或更少的金屬化層與對應的內連線。邏輯區110之全金屬化堆疊中，內連線V2-V5連接每一金屬化層M1-M5，而內連線V1連接堆疊至邏輯電晶體112的源極/汲極接點。NVM單元130之全金屬化堆疊可將MIM結構140連接至記憶單元電晶體132，而NVM單元130之部份金屬化堆疊可將源極線連接至記憶單元電晶體132。如圖所示，MIM結構140形成於金屬化層M4頂部與金屬化層M5底部之間。MOS去耦電容152係連接至全金屬化堆疊，且金屬化堆疊均位於其閘極與源極/汲極上。
SOC 100亦包含多個金屬間介電層(IMD)，比如第1圖中橫跨邏輯區110、NVM單元130、與去耦電容區150的六個金屬間介電層IMD0、IMD1、IMD2、IMD3、IMD4、及IMD5。在多種製程步驟中，上述金屬間介電層可提供SOC 100之多種結構所需的介電絕緣與結構支撐。下述內容將提及某些製程步驟。
SOC 100可採用MOS去耦電容152調整電源線，而電源線可提供電流使SOC 100包含的主動或被動元件充電或放電。時間轉變時會產生電壓擺盪，而電源線上的波動會造成雜訊。MOS去耦電容152可儲存電荷，以平緩上述雜訊。然而MOS去耦電容152仍存在下述問題。由於MOS去耦電容152結構之接點電極為多晶矽，其電容將取決於多晶矽的掺雜特性。由於
MOS去耦電容152與基板相鄰，亦產生寄生效應的問題。上述問題會劣化MOS去耦電容152濾除雜訊的效能。
第2圖為另一SOC 200，而SOC 200與SOC 100之間具有某些相同結構。特別的是，SOC 200所包含之邏輯區100與NVM單元130與SOC 100中的對應元件實質上相同。然而SOC 200可包含MIM去耦電容252於去耦電容區150中。MIM去耦電容252之製程，可與前述之NVM單元130之MIM結構之製程類似。如此一來，MIM去耦電容252可包含底電極254、頂電極258、與夾設於兩電極之間的絕緣介電層256。MIM去耦電容252可藉由接觸金屬化層連接至SOC 200的其他單件，甚至是其他未圖示的單件。如第2圖所示，MIM去耦電容252藉由接觸埋設於金屬間介電層IMD5中的金屬化層M4與M5，耦合至SOC 200的其他結構。
與第1圖之MOS耦合電容152不同，MIM去耦電容252可與MIM結構140同時形成。舉例來說，在圖案化金屬化層M4與沉積金屬間介電層IMD4後，對SOC 200進行平坦化製程如化學機械研磨(CMP)。在CMP後，沉積底電極254於金屬間介電層IMD4與部份露出的金屬化層M4上。底電極254可為多種材料如鉑、銅鋁合金、氮化鈦、金、鈦、鉭、氮化鉭、鎢、氮化鎢、或銅。一般而言，底電極254為導電材料如金屬、金屬氮化物、或金屬矽化物的氮化物。絕緣介電層256之組成可為絕緣材料，包括但不限於氧化鎳、氧化鈦、氧化鉿、氧化鋯、氧化鋅、氧化鎢、氧化鋁、氧化鉭、氧化鉬、或氧化銅。絕緣材料可為高介電常數材料，包括氧化鈦、氧化鉭、氧化釔、氧化
鑭、氧化鉿、或其他材料。頂電極258之組成可與前述之底電極254之組成類似，不過兩者可採用不同材料。雖然下述內容將進一步討論製程，但必需注意的是在沉積底電極254、絕緣介電層256、及頂電極258之層狀材料後，可採用單一遮罩進行蝕刻製程形成預定結構。如此一來，即單一遮罩可用一形成MIM結構140與MIM去耦電容252。
製作SOC 200的製程具有材料成本與時間成本的優勢。此外，MIM去耦電容252與SOC 200之基板間隔有一段距離，可空出第1圖中被MOS去耦電容152占住的表面積。如第2圖所示，對應MIM去耦電容252的基板表面可包括額外的SOC邏輯元件如邏輯電晶體260。
第3圖為另一SOC 300，而SOC 300與SOC 200之間具有某些相同結構，比如邏輯區110、NVM單元130、與去耦電容區150。然而如第3圖所示，SOC 300包含的MIM結構140與MIM去耦電電容252位於金屬化層M2與M3之間，而非如第2圖所示之位於金屬化層M4與M5之間。如圖所示，這些MIM結構均形成於金屬間介電層IMD3中，而非第2圖所示之金屬間介電層IMD5中。一般而言，NVM單元130中的MIM結構140，與MIM去耦電容252可形成於金屬間介電層IMD1至IMD5中任一者。如此一來，某些實施例中的MIM結構140與MIM去耦電容252係形成於金屬間介電層IMD4中，而其他實施例中的MIM結構140與MIM去耦電容252則形成於金屬間介電層IMD2中。在任一實施例中，這些MIM結構的圖案化步驟採用單一遮罩。
第4圖所示之SOC 400包含揮發性記憶單元410。第
4圖中的揮發性記憶單元410可為但不限定於DRAM單元。揮發性記憶單元410可包含記憶單元電晶體(或DRAM電晶體)412，讓位元線可連接揮發性記憶單件452。揮發性記憶單件452可為電容，包括底電極454、頂電極458、與夾設於兩電極間的絕緣介電層456。上述電容可用以維持指示1或0的電荷。如圖示之SOC 400，揮發性記憶單件452形成於金屬化層M4頂部與金屬化層M5底部之間，即埋置於金屬間介電層IMD5中的MIM結構。揮發性記憶單件452之形成方法與材料，可與前述之MIM結構140與MIM去耦電容252之形成方法與材料相同。此外，揮發性記憶單件452、MIM結構140、與去耦電容252可以單一遮罩形成，並位於基板上的同一層(金屬化層或金屬間介電層)。如此一來，SOC 400可包含揮發性記憶體與非揮發性記憶體於單一晶片上，如邏輯電路一般。上述結構之操作步驟與非揮發性記憶體相同。
第5圖為多個MIM電容結構的種類，包含平面MIM結構502、柱狀或杯狀MIM結構504、條狀MIM結構506、與雙鑲嵌製程形成的雙鑲嵌MIM結構508。為了清楚說明，第2、3、及4圖中的SOC 200、300、及400為平面MIM結構。然而實際上的SOC 200、300、及400中的MIM結構可包含任何種類的電容結構，只要在絕緣介電層的兩側上分別形成頂電極與底電極即可。第5圖中的MIM結構除了可作為MIM去耦電容252外，亦可作為MIM結構140與揮發性記憶單件452。舉例來說，平面MIM結構502可作為MIM去耦電容252，包含底電極254、絕緣介電層256、與頂電極258之堆疊結構。
然而某些實施例中的MIM去耦電容252為柱狀結構，比如柱狀MIM結構504。雖然第5圖中的柱狀MIM結構504具有矩形的側視剖面，但其具有圓形的上視剖面。如第5圖所示，柱狀MIM結構504具有溝槽510於頂電極258中。在某些實施例中，溝槽510如圖所示，且MIM結構不具有其他溝槽。MIM去耦電容252可採用其他種類的結構，比如條狀電容如條狀MIM結構506。MIM去耦電容亦可為雙鑲嵌MIM結構508。不論何種情況，圖式中MIM結構502至508的相對尺寸僅用以舉例。實際上的MIM結構與圖式中的MIM結構可具有非常大的尺寸差異。每一種電容結構與其他電容結構相較均各自具有優點，比如簡化製程或減少占用基板表面的面積。
第6圖為MIM去耦電容之形成方法600的流程圖。上述MIM去耦電容與非揮發性記憶體(如RRAM)之MIM結構相容。方法600之起始步驟602形成底電極層於金屬層上。可以理解的是，底電極層可形成於包含金屬層與金屬間介電層之複合層上，且金屬層與金屬間介電層露出於複合層表面的此區域中。如此一來，部份底電極層可直接物理接觸金屬層，而另一部份底電極層直接物理接觸金屬間介電層。在某些實施例中，底電極包括多種不同材料的導電層組成的多層結構，而非單一材料的單層結構。步驟604形成之絕緣層直接物理接觸底電極層。絕緣層可為多個絕緣層。每一絕緣層可為單一材料，或與接觸的其他絕緣層不同的材料。步驟606形成頂電極層於絕緣層上。頂電極層可直接物理接觸絕緣層，亦可包含多種不同材料的多層結構。
方法600之步驟608圖案化頂電極層、絕緣層、與底電極層，以形成非揮發性記憶單元之MIM結構與MIM去耦電容。在某些實施例中，上述步驟採用單一遮罩定義MIM結構與MIM去耦電容，可包含多種材料移除製程的組合或單一材料之移除製程。
不同製程技術可用以製作上述電容。在第2圖之實施例中，非揮發性記憶單元中的MIM結構之蝕刻製程，可與MIM去耦電容之蝕刻製程同時進行。在其他實施例中，可先遮罩某一MIM結構遮罩，再對其他MIM結構進行蝕刻或其他製程。
第7A至7F圖係依據方法600製作SOC 700的剖視圖，而SOC 700與前述之SOC 400有許多相同處。第7A圖顯示揮發性記憶單元區、非揮發性記憶單元區、與去耦電容區，且這三區包含部份的基板702與中間層704。中間層704包含多個半導體元件層，為方便清楚說明而不在此敘述。圖式中的單一中間層704可包括多層如多晶矽閘極與接觸層、閘極與其他氧化層、金屬化層之間的內連線、金屬化層、金屬間介電層、與其他層。舉例來說，中間層704包括金屬間介電層IMD0與IMD1及所有埋置其中的層狀物，如第3或4圖所示。在其他實施例中，中間層704包括金屬間介電層IMD0至IMD3及所有埋置其中的層狀物，如第3或4圖所示。第7A圖之剖視圖中的SOC 700亦包含多個金屬化層的接點區於金屬間介電層708中。如圖所示，如圖所示，可在沉積底導電層701前先圖案化金屬化層接點區706A、706B、706C、及706D。如前所述，底導電層可由
多種材料形成，或由單一材料或多種材料形成的多層結構。一般而言，底導電層710可由金屬或金屬氮化物組成，亦可為任何合適的導電材料。底導電層710之形成方法可為多種沉積製程，如氣相沉積製程、電熱絲蒸鍍、電子束蒸鍍、或濺鍍。方法600之步驟602所用之任何合適沉積製程，均可用以形成底導電層710。
SOC 700亦包括絕緣介電層712。在步驟604中，絕緣介電層712可形成於底導電層710上。一般而言，絕緣介電層可由絕緣材料形成，其特定組成如前述。舉例來說，絕緣介電層可具有高介電常數。絕緣介電層之合適製程包括化學氣相沉積(CVD)如低壓CVD(LPCVD)、電漿增強式CVD(PECVD)、與原子層沉積。一般適用於沉積介電層的製程可用於步驟604。
SOC 700包括頂導電層714於絕緣介電層712上。頂導電層714可與底導電層710採用相同或不同的材料與製程，即頂導電層714可與底導電層710實質上相同。任何適用於形成頂導電層714的製程或材料可用於方法600之步驟606。在形成頂導電層714、絕緣介電層712、及/或底導電層710後可進行CMP製程，使表面可進行後續製程步驟。在頂導電層714上的遮罩層716，可為光阻(PR)層或其他合適遮罩層如氮化矽或氧化矽。在實施例中，當遮罩層採用PR層以外的材料時，可讓PR層形成於遮罩層上以圖案化遮罩層。
第7A圖包括移除材料製程如蝕刻製程720A。移除材料製程可為多種化學蝕刻劑的濕式化學蝕刻製程，亦可為物理或乾式蝕刻如電漿蝕刻、濺鍍蝕刻、反應性離子蝕刻、或氣
相蝕刻。
在蝕刻製程720A後，可形成第7B圖所示之SOC 700。在第7B圖中，遮罩層716已被圖案化為蝕刻遮罩如遮罩部份716A、716B、716C、及716D保留於頂導電層714、絕緣介電層712、及底導電層710上。第7B圖亦顯示蝕刻製程720B如電漿蝕刻製程或其他合適製程，以移除部份的底導電層710。
在蝕刻製程720B後，可形成第7C圖所示之SOC 700，包括多個頂電極714A、714B、714C、及714D。頂電極714A可作為揮發性記憶單件的頂電極。頂電極714B及714C可作為非揮發性記憶單元中的兩個MIM結構之頂電極。頂電極714D可作為MIM去耦電容之頂電極部份。第7C圖亦包含蝕刻製程720C。
在蝕刻製程720C後，可形成第7D圖所示之SOC 700，包括多個絕緣介電部份712A、712B、712C、及712D。第7D圖亦包含蝕刻製程720D，可移除露出的底導電層710以形成多個底電極710A、710B、710C、及710D。頂電極714A、絕緣介電部份712A、與底電極710A可形成揮發性記憶單件，如第4圖的揮發性記憶單件452(DRAM電容)。頂電極714B及714C、絕緣介電部份712B及712C、與底電極710B及710C可形成非揮發性記憶單元的MIM結構，如第4圖所示之NVM單元130之MIM結構140。頂電極714D、絕緣介電部份712D、與底電極710D可形成第4圖之MIM去耦電容252。
在圖案化頂導電層714、絕緣介電層712、與底導電層710後，將移除遮罩部份716A、716B、716C、及716D。接著沉積金屬間介電層及一或多個通孔與金屬化層。如此一來，
方法600之步驟608將形成第7F圖所示之SOC 700。在步驟7A至7F圖中，頂電極714A至714D、絕緣介電部份712A至712D、及底電極710A至710D，與金屬化層接點區706A至706D具有相同的水平尺寸。然而上述圖示尺寸僅用以方便說明，實際上不完全一致。然而每一垂直堆疊中，頂電極714A至714D、絕緣介電部份712A至712D、及底電極710A至710D具有相同的水平尺寸。在某些實施例中，由於介電絕緣層712具有實質上一致的厚度，介電絕緣部份712A至712D具有實質上相同的厚度如定值。
在某些實施例中，底導電層710可為濺鍍製程沉積鉑層於金屬間介電層708與金屬化層接點區706A與706B上，見步驟602。接著進行CMP製程使鉑層上可沉積介電層，再以原子層沉積法沉積氧化鉿作為絕緣介電層712，見步驟604。之後再濺鍍另一鉑層以形成頂導電層714，見步驟606。以CVD製程形成氮化矽遮罩，再取PR層作為遮罩與緩衝之氫氟酸作為蝕刻劑，以圖案化氮化矽遮罩。在圖案化氮化矽遮罩後，以SF6之電漿蝕刻製程圖案化露出之頂導電層714，而保留的鉑層即頂電極714A至714D。接著以氯為主的氣體進行電漿蝕刻，移除露出的氧化鉿之絕緣介電層712，而保留的絕緣介電層712即絕緣介電部份712A至712D。之後以圖案化頂導電層714之相同製程移除露出的底導電層710，見步驟608。保留的底導電層710即底電極710A至710D，至此完成SOC 400中的多種MIM結構，比如MIM去耦電容252與RRAM單元之MIM結構140。採用單一遮罩，可形成相同層的MIM去耦電容252與MIM結構140。
多種實施例之優點如下述。舉例來說，MIM去耦電容可讓電容與基板之間的隔離效果更佳，進而降低寄生效應。此結構亦可清出基板上的表面，以形成更多的邏輯構件。此外，金屬接點可增加去耦電容效能，使其一致性提高。MIM去耦電容之形成方法不需任何額外製程步驟或遮罩，可與只需單一遮罩之非揮發性記憶單元中的MIM結構一同形成。某些實施例包括去耦電容元件，其具有底電極，第一介電層部份位於底電極層上並物理接觸底電極層。第一介電層部份的沉積製程亦沉積第二介電層部份於電阻隨機存取記憶(RRAM)單元中。第一介電層部份與第二介電層部份以單一遮罩圖案化。上述去耦電容包含的頂電極位於第一介電層部份上並物理接觸第一介電層部份，且頂電極、第一介電層部份、與底電極形成一去耦電容。
其他實施例包含系統單晶片元件。系統單晶片(SOC)元件包括的電阻隨機存取記憶單元(RRAM)，包括金屬-絕緣-金屬(MIM)結構。MIM結構包括底MIM電極、MIM絕緣層、與頂MIM電極，且該MIM結構位於一金屬間介電層中。SOC元件亦包括去耦電容，其包括底電容電極、電容絕緣層、與頂電容電極。去耦電容位於金屬間介電層中。此外，SOC元件包括之邏輯區包括多個電晶體於基板上。
其他實施例包括製程相容的去耦電容之形成方法。此方法包括形成底電極層於金屬層上，且底電極層電性接觸金屬層；形成絕緣層於底電極層上；以及形成頂電極層於絕緣層上。此方法亦包括圖案化頂電極層、絕緣層、與底電極層
以形成去耦電容與非揮發性記憶單件之金屬-絕緣-金屬(MIM)結構。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
IMD0、IMD1、IMD2、IMD3、IMD4、IMD5‧‧‧金屬間介電層
M1、M2、M3、M4、M5‧‧‧金屬化層
V1、V2、V3、V4、V5‧‧‧內連線
130‧‧‧NVM單元
132、412‧‧‧記憶單元電晶體
140‧‧‧MIM結構
142、254、454‧‧‧底電極
144、256、456‧‧‧絕緣介電層
146、258、458‧‧‧頂電極
150‧‧‧去耦電容區
252‧‧‧MIM去耦電容
260‧‧‧邏輯電晶體
400‧‧‧SOC
410‧‧‧揮發性記憶單元
452‧‧‧揮發性記憶單件
Claims (11)
- 一種去耦電容元件，包括：一底電極；一第一介電層部份位於該底電極層上並物理接觸該底電極層，其中該第一介電層部份的沉積製程亦沉積一第二介電層部份於一非揮發性記憶單元中，且該第一介電層部份與該第二介電層部份以單一遮罩圖案化；以及一頂電極位於該第一介電層部份上並物理接觸該第一介電層部份，且該頂電極、該第一介電層部份、與該底電極形成一去耦電容。
- 如申請專利範圍第1項所述之去耦電容元件，其中該第二介電層部份為該非揮發性記憶單元中的金屬-絕緣-金屬結構中的絕緣層，該金屬-絕緣-金屬結構更包括一底金屬-絕緣-金屬電極與一頂金屬-絕緣-金屬電極，該底金屬-絕緣-金屬電極係由一第一金屬製程沉積之一第一金屬層，該第一金屬層亦形成該底電極，該頂金屬-絕緣-金屬電極係由一第二金屬製程沉積之一第二金屬層，且該第二金屬層亦形成該頂電極。
- 如申請專利範圍第1項所述之去耦電容元件，其中該電容係平面電容、柱狀電容、條狀電容、或雙鑲嵌製程形成的電容。
- 一種系統單晶片元件，包括：一電阻隨機存取記憶單元包括一金屬-絕緣-金屬結構，該金屬-絕緣-金屬結構包括一底金屬-絕緣-金屬電極、一金屬- 絕緣-金屬絕緣層、與一頂金屬-絕緣-金屬電極，且該金屬-絕緣-金屬結構位於一金屬間介電層中；一去耦電容包括一底電容電極、一電容絕緣層、與一頂電容電極，且該去耦電容位於該金屬間介電層中；以及一邏輯區包括多個電晶體於一基板上。
- 如申請專利範圍第4項所述之系統單晶片元件，其中該底金屬-絕緣-金屬電極與該底電容電極係由一第一製程形成，該金屬-絕緣-金屬絕緣層與該電容絕緣層係由一第二製程形成，且該頂金屬-絕緣-金屬電極與該頂電容電極係由一第三製程形成。
- 如申請專利範圍第5項所述之系統單晶片元件，其中該金屬-絕緣-金屬結構與該去耦電容之形成方法採用一單一遮罩。
- 如申請專利範圍第6項所述之系統單晶片元件，其中部份該邏輯區位於該去耦電容下方，但該邏輯區未電性接觸該去耦電容。
- 如申請專利範圍第6項所述之系統單晶片元件，更包括一揮發性記憶單元，該揮發性記憶單元包括採用該單一遮罩形成的一電容記憶單件，且該電容記憶單件包括該第一製程形成的一底電容單件電極、該第二製程形成的一電容單件絕緣層、與該第三製程形成的一頂電容單件電極。
- 一種製程相容的去耦電容之形成方法，包括：形成一底電極層於一金屬層上，且該底電極層電性接觸該金屬層；形成一絕緣層於該底電極層上； 形成一頂電極層於該絕緣層上；以及圖案化該頂電極層、該絕緣層、與該底電極層以形成一去耦電容與一非揮發性記憶單件之金屬-絕緣-金屬結構。
- 如申請專利範圍第9項所述之製程相容的去耦電容之形成方法，其中圖案化該頂電極層、該絕緣層、與該底電極層之步驟採用單一遮罩以形成該去耦電容與該金屬-絕緣-金屬結構，其中該金屬-絕緣-金屬結構與該去耦電容位於實質上相同層的層狀物中，且該層狀物由一金屬間介電層定義。
- 如申請專利範圍第10項所述之製程相容的去耦電容之形成方法，更包括採用該單一遮罩圖案化該頂電極層、該絕緣層、與該頂電極層，以形成一動態隨機存取記憶單元之一電容記憶單件。
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