CN103346067B

CN103346067B - 半导体器件的形成方法、mim电容的形成方法

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Publication number: CN103346067B
Application number: CN201310261434.2A
Authority: CN
Inventors: 黎坡
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2013-06-26
Filing date: 2013-06-26
Publication date: 2017-02-22
Anticipated expiration: 2033-06-26
Also published as: CN103346067A

Abstract

一种MIM电容的形成方法和半导体器件的形成方法。半导体器件的形成方法包括：提供基底；在基底上形成包括第一金属互连层和第二金属互连层的第一层间介质层；在第一层间介质层、第一金属互连层和第二金属互连层上形成包括第一金属插塞和第二金属插塞的第二层间介质层；在第二层间介质层、第一金属插塞和第二金属插塞上形成第一导电材料层；在第一金属互连层上方的第一导电材料层上形成电容介电层；在电容介电层和第一导电材料层上形成第二导电材料层；对位于第一金属互连层和第二金属互连层之间第一层间介质层上方的第二导电材料层和第一导电材料层进行刻蚀，至暴露出第二层间介质层。本发明所形成半导体器件的电学性能好。

Description

半导体器件的形成方法、MIM电容的形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件的形成方法和MIM电容的形成方法。

背景技术

电阻、电容等无源器件被广泛地应用于集成电路制作技术中，这些器件通常采用标准的集成电路工艺，利用掺杂单晶硅、掺杂多晶硅等导电材质及氧化膜和氮氧化膜等绝缘材质制成，例如PIP（poly-Insulator-Poly）电容。这些器件比较接近硅衬底，器件与衬底之间的寄生电容会影响器件的性能，尤其在射频（RF）电路中，随着频率的上升，器件的性能下降较快。

MIM（Metal-Insulator-Metal，金属-绝缘体-金属）电容技术的提出为解决这一问题提供了有效的途径。这是因为：MIM电容一般制作在金属互连层，即后段制程（back-endof line，简称为BEOL），使得无源器件与硅衬底之间的距离得以拉开，克服了寄生电容和寄生电阻大的弊端。此外，MIM电容的制作与现有集成电路工艺兼容，传统的MIM电容只需要增加一层介电薄膜和上电极的淀积及一步光刻和刻蚀过程，低成本及高性能这些使得MIM电容逐渐成为RF集成电路制作过程中无源器件的主流。

现有工艺中，MIM电容的结构为由金属、绝缘体和金属三层薄膜组成的夹心结构，形成MIM电容包括如下步骤：提供基底；在所述基底上形成铝金属层；在所述铝金属层上形成材料为氧化硅或者氮化硅的电容介电层；在所述电容介电层上形成氮化钛层。所述铝金属层的厚度范围为0.2微米～0.6微米。所述铝金属层和氮化钛金属层分别作为所形成MIM电容的下极板和上极板。

然而，在对上述工艺形成的MIM电容进行检测时发现，所形成MIM电容的可靠性差。

更多与MIM电容相关的技术请参考公开号为CN101989621A（公开日为2011年3月23日）的中国专利申请。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法和MIM电容的形成方法，提高半导体器件和MIM电容的可靠性以及电学性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：

提供基底；

在所述基底上形成第一层间介质层，并形成贯穿所述第一层间介质层的第一金属互连层和第二金属互连层，所述第一金属互连层和第二金属互连层之间存在距离；

在所述第一层间介质层、第一金属互连层和第二金属互连层上形成第二层间介质层，并在所述第一金属互连层上形成贯穿所述第二层间介质层的第一金属插塞，在所述第二金属互连层上形成贯穿所述第二层间介质层的第二金属插塞；

在所述第二层间介质层、第一金属插塞和第二金属插塞上形成第一导电材料层；

在所述第一金属互连层上方的第一导电材料层上形成电容介电层；

在所述电容介电层和第一导电材料层上形成第二导电材料层；

对位于所述第一金属互连层和所述第二金属互连层之间第一层间介质层上方的第二导电材料层和第一导电材料层进行刻蚀，至暴露出所述第二层间介质层；其中，所述第一导电材料层的材料为钛、钽、氮化钛和氮化钽中的一种或几种组合，所述第二导电材料层的材料为铝。

可选的，在所述电容介电层和第一导电材料层上形成第二导电材料层之前，还包括：在所述电容介电层和第一导电材料层上形成第一粘附材料层；在形成所述第二导电材料层之后，还包括：在所述第二导电材料层上形成第二粘附材料层。

可选的，所述第一粘附材料层和第二粘附材料层的材料为钛、钽、氮化钛和氮化钽中的一种或几种组合；所述第一粘附材料层和第二粘附材料层的厚度范围为100埃～1000埃。

可选的，形成所述第一导电材料层的方法为物理气相沉积工艺，形成所述第二导电材料层的方法为物理气相沉积工艺。

可选的，所述第二导电材料层的厚度范围为0.2微米～4微米。

可选的，所述电容介电层的材料为氧化硅或者氮化硅；形成所述电容介电层包括：在所述第一导电材料层上形成电容介电材料层；在所述第一金属互连层上方的所述电容介电材料层上形成第一掩膜层；以所述第一掩膜层为掩模，对所述电容介电材料层进行刻蚀，至剩余位于所述第一金属互连层上方的电容介电材料层，以形成电容介电层；去除所述第一掩膜层。

可选的，对位于所述第一金属互连层和所述第二金属互连层之间第一层间介质层上方的第二导电材料层和第一导电材料层进行刻蚀，至暴露出所述第二层间介质层时，还包括：去除位于所述电容介电层边缘上方的第二导电材料层，直至暴露出预定宽度的所述电容介电层边缘。

可选的，所述预定宽度大于500埃。

本发明还提供了一种MIM电容的形成方法，包括：

提供基底；

在所述基底上由下至上依次形成第一导电层、电容介电层和第二导电层，所述第一导电层的材料为钛、钽、氮化钛和氮化钽中的一种或几种组合，所述第二导电层的材料为铝。

可选的，在所述电容介电层上形成第二导电层之前，还包括：在所述电容介电层上形成第一粘附层；在形成所述第二导电层之后，还包括：在所述第二导电层上形成第二粘附层。

可选的，所述第一粘附层和第二粘附层的材料为钛、钽、氮化钛和氮化钽中的一种或几种组合；所述第一粘附层和第二粘附层的厚度范围为100埃～1000埃。

可选的，形成所述第一导电层的方法为物理气相沉积工艺，形成所述第二导电层的方法为物理气相沉积工艺。

可选的，所述第二导电层的厚度范围为0.2微米～4微米。

可选的，所述介电材料为氧化硅或者氮化硅。

可选的，在所述基底上形成所述第一导电层之前，还包括：在所述基底上形成第一层间介质层，并形成贯穿所述第一层间介质层的金属互连层；在所述第一层间介质层和金属互连层上形成第二层间介质层，并形成贯穿所述第二层间介质层且与所述金属互连层连接的金属插塞；所述第一导电层位于所述第二层间介质层和所述金属插塞上。

与现有技术相比，本发明的技术方案具有以下优点：

在基底上由下至上依次形成材料为钛、钽、氮化钛和氮化钽中一种或几种组合的第一导电层、电容介电层和材料为铝的第二导电层，以分别作为MIM电容的下极板、介电层和上极板。由于第一导电层的上表面平整，位于第一导电层上电容介电层的下表面也平整；又由于电容介电层的材料为非晶态，电容介电层的上表面也平整，使得MIM电容中介电层的厚度均匀，MIM电容的电学性能好、可靠性好。

另外，在形成第一导电层之前，在基底上形成包括第一金属互连层和第二金属互连层的第一层间介质层，在第一金属互连层、第二金属互连层和第一层间介质层上形成第二层间介质层，并在第二层间介质层中形成与第一金属互连层连接的第一金属插塞和于第二金属互连层连接的第二金属插塞。然后，在第二层间介质层、第一金属插塞和第二金属插塞上形成后续用于形成第一导电层的第一导电材料层，以及在第一金属互连层上方的第一导电材料层上形成电容介电层，在电容介电层和第一导电材料层上形成第二导电材料层。最后，去除位于第一金属互连层和第二金属互连层之间第一层间介质层上方的第二导电材料层和第一导电材料层，于第一金属互连层上方的第二层间介质层上形成由下至上依次包括第一导电层、电容介电层和第二导电层的MIM电容，以及于第二金属互连层上方的第二层间介质层上形成第三金属互连层。在不增加工艺步骤的基础上，形成了MIM电容和与MIM电容同层的第三金属互连层，所形成的第三金属互连层与现有金属互连线的结构和特性一样。因此，本实施例在不影响现有金属互连线的电学性能和可靠性（如电迁移特性）基础上，实现了制程的完全兼容。

附图说明

图1～图4为本发明半导体器件的形成方法一个实施例的示意图。

具体实施方式

正如背景部分所述，现有工艺形成的MIM电容的可靠性差。

现有MIM电容可靠性差的原因是：铝为金属晶体，其晶粒的大小不均匀，在基底上形成铝金属层时，位于基底表面上晶粒分布不均匀，导致所形成铝金属层的上表面不平整，进而导致后续形成的电容介电层的下表面不平整；氧化硅和氮化硅为非晶体，形成于铝金属层上材料为氧化硅或者氮化硅的电容介电层的上表面平整，而氮化钛层的上下表面均平整，故位于铝金属层和氮化钛层之间电容介电层的厚度不均匀。由于MIM电容的击穿电压由电容介电层中厚度最薄处所决定，导致所形成MIM电容的击穿电压变化较大，MIM电容易发生介质击穿，严重影响了所形成MIM电容的电学性能和可靠性。更为重要的是，当铝金属层较厚时，铝金属层中的内应力不能有效释放，在铝金属层的晶粒向上生长的过程中，会导致小丘(Hillock)和晶须（Whisker）在铝金属层表面生成，这两者会严重影响铝金属层表面的平整度。其中，晶须还会直接导致铝金属层和氮化钛层短路，使得MIM电容的可靠性和电学性能变得非常差。

类似的，在将上述氮化钛层中氮化钛替换为钛、钽或氮化钽时，或者替换为钛、钽或氮化钽钛、氮化钛、钽和氮化钽中几种的组合时，也存在相应的问题。

发明人经过研究发现，在形成包括材料为钛、钽、氮化钛和氮化钛中一种或几种组合的第一导电层、电容介电层和材料为铝的第二导电层的MIM电容时，可先在基底上形成材料为钛、钽、氮化钛和氮化钽中的一种或几种组合的第一导电层，再在第一导电层上形成电容介电层，以及在电容介电层上形成材料为铝的第二导电层。由钛、钽、氮化钛和氮化钽中一种或几种组合形成的第一导电层上表面平整，形成于第一导电层上电容介电层的下表面平整；又由于氧化硅或者氮化硅为非晶体，所形成电容介电层的上表面也平整，形成于第二导电层上电容介电层的厚度均匀，所形成MIM电容的击穿电压稳定。另外，由于第二导电层的晶粒是向上生长的，在形成第二导电层层时生成的小丘和晶须位于第二导电层的上表面，第二导电层与电容介电层的接触面平整，小丘和晶须不会导致第一导电层和第二导电层发生短路，所形成MIM电容的电学性能好、可靠性佳。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图1，提供基底300，在所述基底300上形成第一层间介质层304，并形成贯穿所述第一层间介质层304的第一金属互连层302a和第二金属互连层302b，所述第一金属互连层302a和第二金属互连层302b之间存在距离W。距离W大于0即可。

本实施例中，所述基底300可以为包括前介电层（premetal dielectric，简称为PMD）的半导体衬底，也可以为包括各种器件或金属互连结构的半导体衬底。所述第一层间介质层304的材料为低k材料或者超低k材料，所述第一金属互连层302a和第二金属互连层302b的材料可为铝或铜。所述第一层间介质层304、第一金属互连层302a和第二金属互连层302b的形成工艺为本领域技术人员所熟知，在此不再赘述。

继续参考图1，在所述第一层间介质层304、第一金属互连层302a和第二金属互连层302b上形成第二层间介质层306，并在所述第一金属互连层302a上形成贯穿所述第二层间介质层306的多个第一金属插塞308a，在所述第二金属互连层302b上形成贯穿所述第二层间介质层306的多个第二金属插塞308b。

本实施例中，所述第二层间介质层306的材料为低k材料或者超低k材料，所述第一金属插塞308a和第二金属插塞308b的材料可为铝或铜。所述第二层间介质层306、第一金属插塞308a和第二金属插塞308b的形成工艺为本领域技术人员所熟知，在此不再赘述。

需要说明的是，为了显示的方便，图1中仅示出了位于第一金属互连层302a和第二金属互连层302b之间的第一层间介质层304，实际上，第一金属互连层302a和第二金属互连层302b周围的基底300上均形成有第一层间介质层304。

本实施例中，所述第一金属互连层302a通过第一金属插塞308a与后续形成的MIM电容的下极板连接，所述第二金属互连层302b通过第二金属插塞308b与后续形成的第三金属互连层连接。由于第一金属插塞308a在MIM电容的下极板形成之前形成，第一金属插塞308a的形成工艺不会对MIM电容造成等离子损伤，故可在第一金属互连层302a和MIM电容下极板之间的第二层间介质层306中形成较多的第一金属插塞308a，以减小包括第一金属插塞308a和MIM电容的半导体器件的内阻，降低该半导体器件的内耗，提高所形成半导体器件的电学性能。

继续参考图1，在所述第二层间介质层306、第一金属插塞308a和第二金属插塞308b上形成第一导电材料层310a，以及在所述第一导电材料层310a上形成电容介电材料层312a。

本实施例中，所述第一导电材料层310a的材料为钛、钽、氮化钛和氮化钽中的一种或几种组合，形成所述第一导电材料层310a的方法可为物理气相沉积工艺，所述第一导电材料层310a的厚度范围为500埃～2000埃。钛、钽、氮化钛和氮化钽所形成的第一导电材料层310a的上表面平整。

所述电容介电材料层312a的材料为氧化硅或者氮化硅；形成所述电容介电材料层312a的方法可为化学气相沉积工艺，所述电容介电材料层312a的厚度范围为80埃～2000埃。

由于氧化硅和氮化硅为非晶体，电容介电材料层312a上表面平整。而电容介电材料层312a下表面的平整度由第一导电材料层310a上表面的平整度所决定，故电容介电材料层312a的下表面也平整。因此，所形成电容介电材料层312a的厚度均匀。

继续参考图1，在第一金属互连层302a上方的电容介电材料层312a上形成第一掩膜层313。

具体的，所述第一掩膜层313可为单层结构，也可为多层结构。本实施例中，所述第一掩膜层313为单层结构，所述第一掩膜层313的材料为光刻胶。形成所述第一掩膜层313的方法为本领域技术人员所熟知，在此不再赘述。

参考图2，以图1中所述第一掩膜层313为掩模，刻蚀所述电容介电材料层312a，至仅剩余位于所述第一金属互连层302a上方的电容介电材料层312a，以形成电容介电层312b。

所述电容介电层312b作为所形成MIM电容两极板之间的介电层。由于图1中所述电容介电材料层312a的厚度均匀，相应的，所形成电容介电层312b的厚度均匀，包括电容介电层312b的MIM电容击穿电压稳定，所形成MIM电容的电学性能好、可靠性佳。

需要说明的是，在以图1中所述第一掩膜层313为掩模，刻蚀所述电容介电材料层312a之后，还可以以所述第一掩膜层313为掩模，对所述第一导电材料层310a继续进行刻蚀，以去除位于第二金属互连层302b上方部分或者全部厚度的第一导电材料层310a。其中，去除位于第二金属互连层302b上方第一导电材料层310a的厚度由后续形成第三金属互连层的厚度所决定。

本实施例中，在以图1中所述第一掩膜层313为掩模，刻蚀所述电容介电材料层312a之后，还以所述第一掩膜层313为掩模，对所述第一导电材料层310a继续进行刻蚀，以去除位于第二金属互连层302b上方部分厚度的第一导电材料层310a，剩余第一导电材料层310b。

参考图2，去除图1中所述第一掩膜层313。

本实施例中，去除所述第一掩膜层313的方法可为灰化工艺。其具体工艺为本领域技术人员所熟知，在此不再赘述。

继续参考图2，在所述电容介电层312b和第一导电材料层310b上由下至上依次形成第一粘附材料层314a、第二导电材料层316a和第二粘附材料层318a。

本实施例中，所述第二导电材料层316a的材料为铝，形成所述第二导电材料层316a的方法可为物理气相沉积工艺。所述第二导电材料层316a的厚度范围为0.2微米～4微米。如第二导电材料层316a的厚度为0.2微米、0.3微米、0.5微米、0.6微米、0.7微米、1微米、1.5微米、2微米、2.5微米、3微米、3.1微米、3.5微米或4微米。

由于第二导电材料层316a表面的平整度不会对电容介电层312b表面的平整度造成影响，可根据需要设置第二导电材料层316a的厚度。另外，由于第二导电材料层316a的材料为铝，其晶粒是向上生长的，在形成第二导电材料层316a时生成的小丘和晶须位于第二导电材料层316a的上表面，第二导电材料层316a和第一粘附材料层314a的接触面平整。

本实施例中，第一粘附材料层314a和第二粘附材料层318a的材料为钛、钽、氮化钛和氮化钽中的一种或几种组合，形成所述第一粘附材料层314a和第二粘附材料层318a的方法为物理气相沉积工艺，所述第一粘附材料层314a和第二粘附材料层318a的厚度范围为100埃～1000埃。

在其他实施例中，还可省略所述第一粘附材料层314a和第二粘附材料层318a。

继续参考图2，在所述第二粘附材料层318a上形成第二掩膜层。

具体的，所述第二掩膜层可为单层结构，也可为多层结构。

本实施例中，所述第二掩膜层为单层结构，所述第二掩膜层的材料为光刻胶。形成所述第二掩膜层的方法为旋涂工艺。所述第二掩膜层包括位于第一金属互连层302a上方的第二掩膜层320a和位于第二金属互连层302b上方的第二掩膜层320b。由于所述第二掩膜层通过旋涂工艺形成，故所述第二掩膜层320a和第二掩膜层320b的上表面齐平。位于第一金属互连层302a和第二金属互连层302b之间第一层间介质层304上的第二粘附材料层318a未被所述第二掩膜层覆盖。

所述第二掩膜层320a的尺寸（长度和宽度）小于所述电容介电层312b的尺寸。在与所述第二掩膜层320a上表面平行的方向上，所述第二掩膜层320a的边缘与所述电容介电层312b的对应边缘存在距离d，距离d大于500埃。

参考图3，以图2中第二掩膜层320a和320b为掩模，刻蚀第二粘附材料层318a、第二导电层材料层316a、第一粘附材料层314a和第一导电材料层310b，至暴露出所述第二层间介质层306，剩余位于电容介电层312b上方的第一粘附层314b、第二导电层316b和第二粘附层318b，以及剩余位于电容介电层312b下方第一导电层310c、位于第二金属互连层302b上方的第一导电材料层310d、第一粘附材料层314c、第二导电材料层316c和第二粘附材料层318c。

其中，所述第一导电层310c作为所形成MIM电容的下极板，所述第二导电层316b作为所形成MIM电容的上极板，所述第一粘附层314b用于提高第二导电层316b与电容介电层312b之间的粘附性，以及用于阻止第二导电层316b中铝原子向电容介电层312b中扩散和提高第二导电层316b的抗电迁移能力。

所述第二导电层316b的厚度与第二导电材料层316a的厚度相等，也为0.2微米～4微米。与现有工艺中铝金属层的厚度范围0.2微米～0.6微米相比，本实施例中，材料为铝的第二导电层316b的厚度范围更大。第二导电层316b的电阻越小，MIM电容的内耗越小，MIM电容的性能越好。

所述第二粘附层318b用于提高第二导电层316b与后续形成的层间介质层（图未示）之间的粘附性，以及用于阻止第二导电层316b中铝原子向后续形成的层间介质层中扩散和提高第二导电层316b的抗电迁移能力。所形成的MIM电容包括第一导电层310c、电容介电层312b、第一粘附层314b、第二导电层316b和第二粘附层318b。

由于在形成电容介电层312b之后形成第二导电层316b，避免第二导电层316b的形貌对电容介电层312b的形貌造成影响，所形成电容介电层312b的上表面和下表面平整，位于第一导电层310c和第二导电层316b之间的电容介电层312b厚度均匀，包括第一导电层310c、电容介电层312b和第二导电层316b的MIM电容的击穿电压稳定，所形成MIM电容电学性能好，可靠性佳。

又由于第二导电材料层316a和第一粘附材料层314a的接触面平整，相应的，第二导电层316b和第一粘附层314的接触面平整，第二导电层316b的表面不存在使第一导电层310c和第二导电层316b短路的晶须，所形成MIM电容的可靠性佳。

在形成MIM电容的同时，还形成了包括第一导电材料层310d、第一粘附材料层314c、第二导电材料层316c和第二粘附材料层318c的第三金属互连层，所述第三金属互连层通过第二金属插塞308b与所述第二金属互连层302连接。

具体的，可通过控制剩余位于第二金属互连层302b上方第一导电材料层310b的厚度控制所述第三金属互连层的结构和厚度。本实施例中，所述第三金属互连层包括第一导电材料层310d。

在其他实施例中，还可完全去除位于图1中第二金属互连层302b上方的第一导电材料层310a，暴露出未被第一掩膜层313覆盖的第二层间介质层306和第二金属插塞308b。接着，去除所述第一掩膜层313，在所述电容介电层312b、第二层间介质层306和第二金属插塞308b上由下至上依次形成第一粘附材料层314a、第二导电层材料层316a和第二粘附材料层318a；接着，进行刻蚀工艺，去除位于第一金属互连层302a和第二金属互连层302b之间第一层间介质层304上的第二粘附材料层318a、第二导电层材料层316a和第一粘附材料层314a，形成MIM电容和不包括第一导电材料层的第三金属互连层。

本实施例中，刻蚀第二粘附材料层318a、第二导电层材料层316a、第一粘附材料层314a和第一导电材料层310a的方法为干法刻蚀。

具体的，所述干法刻蚀的反应气体为包括Cl₂、BCl₃和CHF₃的混合气体，其中Cl₂的流量范围为10sccm～100sccm，BCl₃的流量范围为10sccm～90sccm，CHF₃的流量范围为1sccm～10sccm；所述干法刻蚀的刻蚀电源的功率范围为500W～1000W。

上述干法刻蚀对第二粘附材料层318a、第二导电层材料层316a、第一粘附材料层314a和第一导电材料层310a的刻蚀速率远大于对电容介电层312b和第二层间介质层306的刻蚀速率。

由于第二掩膜层320a的尺寸小于电容介电层312b的尺寸，且第二掩膜层320a的边缘与所述电容介电层312b的边缘存在距离d，在进行干法刻蚀时，电容介电层312b预定宽度（与距离d相等）边缘上方的第二粘附材料层318a、第二导电层材料层316a和第一粘附材料层314a被去除，而暴露出预定宽度的所述电容介电层312b边缘。此时，能够保证位于电容介电层312b侧面上的第一粘附材料层314a被完全去除，避免第一导电层310c通过残留于电容介电层312b侧面上的第一粘附材料层314a与第二导线层316b连接，进而避免所形成的MIM电容失效。

在其他实施例中，还可使第二掩膜层320a的尺寸与电容介电层312b的尺寸相等，使刻蚀工艺之后剩余的第一粘附层314b、第二导电层316b和第二粘附层318b的尺寸均与电容介电层312b的尺寸相等，只要保证电容介电层312b侧面上无第一粘附材料层314a残留即可。

参考图4，去除图3中第二掩膜层320a和320b。

本实施例中，去除第二掩膜层320a和320b的方法可为灰化工艺，但本发明不限于此。

需要说明的是，本实施例中“上极板”和“下极板”仅仅用于区分电容的两个极板，其并不用于限定MIM电容极板的位置。

本实施例中，由于所形成MIM电容的电容介电层312b厚度均匀，所形成MIM电容的电学性能好、可靠性佳。

另外，在形成MIM电容的同时，与现有MIM电容的形成工艺相比较，在不增加工艺步骤的基础上，还形成了与MIM电容同层的第三金属互连层，该第三金属层互连层结构与现有金属层结构和特性一样，因此本实施例并不影响第三金属互连层的电学特性及可靠性（如电迁移特性），实现了制程的完全兼容性。

本发明还提供了一种MIM电容的形成方法，包括：

提供基底；

本实施例中，形成所述第一导电层的方法为物理气相沉积工艺，形成所述第二导电层的方法为物理气相沉积工艺。所述第二导电层的厚度范围为0.2微米～4微米。所述介电材料为氧化硅或者氮化硅。

在一个实施例中，在所述电容介电层上形成第二导电层之前，还可包括：在所述电容介电层上形成第一粘附层。在形成所述第二导电层之后，还可包括：在所述第二导电层上形成第二粘附层。所述第一粘附层和第二粘附层的材料为钛、钽、氮化钛和氮化钽中的一种或几种组合；所述第一粘附层和第二粘附层的厚度范围为100埃～1000埃。

在另一个实施例中，在所述基底上形成所述第一导电层之前，还包括：在所述基底上形成第一层间介质层，并形成贯穿所述第一层间介质层的金属互连层；在所述第一层间介质层和金属互连层上形成第二层间介质层，并形成贯穿所述第二层间介质层且与所述金属互连层连接的金属插塞；所述第一导电层位于所述第二层间介质层和所述金属插塞上。

本实施例中，在基底上由下至上依次形成材料为钛、钽、氮化钛和氮化钽中一种或几种组合的第一导电层、电容介电层和材料为铝的第二导电层，以分别作为MIM电容的下极板、介电层和上极板。由于第一导电层的上表面平整，位于第一导电层上电容介电层的下表面也平整；又由于电容介电层的材料为非晶态，电容介电层的上表面也平整，使得MIM电容中介电层的厚度均匀，MIM电容的电学性能好、可靠性好。

另外，尽管在形成第二导电层层时会生成的小丘和晶须，但由于第二导电层中铝金属的晶粒是向上生长的，小丘和晶须不会导致第一导电层和第二导电层发生短路，所形成MIM电容的电学性能好、可靠性佳。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体器件的形成方法，其特征在于，包括：

提供基底；

在所述第一导电材料层上形成电容介电层，刻蚀所述电容介电层，至仅剩余位于所述第一金属互连层上方的电容介电层；

在所述剩余的电容介电层和第一导电材料层上形成第二导电材料层；

2.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述电容介电层和第一导电材料层上形成第二导电材料层之前，还包括：在所述电容介电层和第一导电材料层上形成第一粘附材料层；在形成所述第二导电材料层之后，还包括：在所述第二导电材料层上形成第二粘附材料层。

3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第一粘附材料层和第二粘附材料层的材料为钛、钽、氮化钛和氮化钽中的一种或几种组合；所述第一粘附材料层和第二粘附材料层的厚度范围为100埃～1000埃。

4.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一导电材料层的方法为物理气相沉积工艺，形成所述第二导电材料层的方法为物理气相沉积工艺。

5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二导电材料层的厚度范围为0.2微米～4微米。

6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述电容介电层的材料为氧化硅或者氮化硅；形成所述电容介电层包括：在所述第一导电材料层上形成电容介电材料层；在所述第一金属互连层上方的所述电容介电材料层上形成第一掩膜层；以所述第一掩膜层为掩模，对所述电容介电材料层进行刻蚀，至剩余位于所述第一金属互连层上方的电容介电材料层，以形成电容介电层；去除所述第一掩膜层。

7.如权利要求1所述的半导体器件的形成方法，其特征在于，对位于所述第一金属互连层和所述第二金属互连层之间第一层间介质层上方的第二导电材料层和第一导电材料层进行刻蚀，至暴露出所述第二层间介质层时，还包括：去除位于所述电容介电层边缘上方的第二导电材料层，直至暴露出预定宽度的所述电容介电层边缘。

8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述预定宽度大于500埃。