CN105304616B

CN105304616B - Mim电容及其形成方法

Info

Publication number: CN105304616B
Application number: CN201510657383.4A
Authority: CN
Inventors: 黎坡
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2015-10-12
Filing date: 2015-10-12
Publication date: 2018-11-16
Anticipated expiration: 2035-10-12
Also published as: CN105304616A

Abstract

一种MIM电容及其形成方法，其中方法包括：提供基底；在所述基底上形成第一导电层；在所述第一导电层上形成电容介电层；在所述电容介电层上形成第二导电层；在所述第二导电层上形成覆盖层；去除部分区域的所述覆盖层及第二导电层以形成开口；在所述开口及开口外的所述覆盖层上形成介电层并平坦化所述介电层；在所述介电层上进行刻蚀，形成暴露所述第一导电层的第一接触孔与暴露所述第二导电层的第二接触孔，且对所述介电层的刻蚀速率大于对所述覆盖层的刻蚀速率。所述方法提高了MIM电容的性能。

Description

MIM电容及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种MIM电容及其形成方法。

背景技术

电容元件被广泛应用于如射频IC、单片微波IC等集成电路中作为无源器件。常见的电容结构包括金属氧化物半导体(MOS)电容、PN结电容和PIP(poly-Insulator-Poly)电容。这些器件通常采用标准的集成电路工艺，利用掺杂单晶硅、掺杂多晶硅等导电材质及氧化物或氮氧化物等绝缘材质制成。由于这些器件比较接近硅衬底，因此器件与衬底之间的寄生电容会影响器件的性能，如在射频电路中，随着频率的上升，器件的性能严重下降。

MIM(Metal-Insulator-Metal)电容技术的提出为解决这一问题提供了有效途径。由于MIM电容一般在后段制程(back-end of line，BEOL)中制作在金属互联层上，使得MIM电容与硅衬底之间的距离增加，从而使得MIM电容与衬底之间的寄生电容较小，且MIM电容的性能受到频率的影响较小。此外，MIM电容的制作与现有集成电路工艺兼容。由于上述诸多优点，MIM电容逐渐成为RF集成电路制作过程中无源器件的主流。

然而，现有技术中，在形成MIM电容的过程中，容易使得上下层电极之间的电容介电层受到损伤严重，降低了MIM电容的性能及可靠性。

发明内容

本发明解决的问题是提供一种MIM电容及其形成方法，降低电容介电层受到的损伤，以提高MIM电容的性能和可靠性。

为解决上述问题，本发明提供一种MIM电容的形成方法，包括：提供基底；在所述基底上形成第一导电层；在所述第一导电层上形成电容介电层；在所述电容介电层上形成第二导电层；在所述第二导电层上形成覆盖层；去除部分区域的所述覆盖层及第二导电层以形成开口；在所述开口及开口外的所述覆盖层上形成介电层并平坦化所述介电层；在所述介电层上进行刻蚀，形成暴露所述第一导电层的第一接触孔与暴露所述第二导电层的第二接触孔，且对所述介电层的刻蚀速率大于对所述覆盖层的刻蚀速率。

可选的，位于所述覆盖层上的介电层的厚度为12000埃～50000埃。

可选的，所述覆盖层的厚度与所述覆盖层上的介电层的厚度的比值为1:5～1:10。

可选的，在所述介电层上进行刻蚀的工艺为各向异性干刻工艺。

可选的，在所述介电层上进行刻蚀的过程中，对所述介电层的刻蚀速率与对所述覆盖层的刻蚀速率的比值为5:1～8:1。

可选的，所述覆盖层的材料为氮化硅、氮氧化硅或碳化硅。

可选的，形成所述覆盖层的工艺为等离子体化学气相沉积工艺。

可选的，当所述覆盖层的材料为氮化硅时，所述等离子体化学气相沉积工艺的具体参数为：采用的气体为SiH₄、NH₃和N₂，SiH₄的流量为800sccm～1000sccm，NH₃的流量为800sccm～1000sccm，N₂的流量为5000sccm～10000sccm，源射频功率为1500瓦～2000瓦，偏置射频功率为300瓦～500瓦，腔室压强为2torr～10torr，温度为300摄氏度～500摄氏度。

可选的，所述介电层的材料为低K或超低K材料。

本发明还提供一种MIM电容，包括：基底；第一导电层，位于所述基底上；电容介电层，位于所述第一导电层上；第二导电层，位于所述电容介电层上，且第二导电层的面积小于第一导电层的面积；覆盖层，覆盖所述第二导电层；介电层，位于所述覆盖层和电容介电层上且所述介电层顶部表面各处齐平；第一接触孔，位于所述介电层中，且暴露所述第一导电层；第二接触孔，位于所述介电层中，且暴露所述第二导电层。

与现有技术相比，本发明的技术方案具有以下优点：

(1)由于在第二导电层上形成覆盖层，对所述介电层的刻蚀速率大于对所述覆盖层的刻蚀速率，覆盖层减慢了形成第二接触孔的刻蚀速率，减小了形成第二接触孔的过刻蚀量。这减小了第二接触孔刻蚀接触到第二导电层直至刻蚀结束时在第二导电层上积累的等离子正电荷，使得所述等离子正电荷通过电容介电层放电的程度减小，从而使得电容介电层因等离子正电荷通过电容介电层放电而受到的等离子损伤减小，从而提高了MIM电容的性能和可靠性。

(2)进一步的，所述覆盖层上的介电层的厚度为12000埃～50000埃，使得MIM电容的寄生电容较小，同时使得MIM电容的制作成本较少。

(3)进一步的，当所述覆盖层上的介电层的厚度为12000埃～50000埃时，所述覆盖层的厚度与所述覆盖层上的介电层的厚度的比值为1:5:～1:10。在此比值范围内，覆盖层的厚度能够使得在形成第二接触孔的过程中能够暴露出第二导电层，同时，使得形成第二接触孔的过刻蚀量较小，使得在形成第二接触孔的过程中，第二导电层上积累的等离子正电荷较少，所述等离子正电荷通过电容介电层放电的程度较小，使得电容介电层受到的等离子损伤较少。

(4)进一步的，在所述介电层上进行刻蚀以形成第一接触孔和第二接触孔的过程中，对所述介电层的刻蚀速率与对所述覆盖层的刻蚀速率的比值为5:1～8:1。在此比值范围内，使得在有效减慢形成第二接触孔的速率以使得有效降低形成第二接触孔的过刻蚀量的同时，使得在形成第二接触孔的过程中能够暴露出第二导电层。

附图说明

图1至图4是现有技术中MIM电容形成过程的结构示意图；

图5至图9是本发明一实施例中MIM电容形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术形成的MIM电容的性能较差。

图1至图4是现有技术中MIM电容形成过程的结构示意图。

参考图1，提供基底100；在基底100上形成第一导电层110；在第一导电层110上形成电容介电层120；在电容介电层120上形成第二导电层130。

参考图2，去除部分区域的第二导电层130以形成开口140。

基于现有的刻蚀终点检测技术，电容介电层120会被刻蚀，即开口140存在过刻蚀现象。

参考图3，在所述开口140(参考图2)及开口140外的所述第二导电层130上形成介电层150并平坦化所述介电层150。

位于所述第二导电层130上的介电层150的厚度较薄，一般为3000埃～10000埃。

参考图4，在所述介电层150上进行刻蚀，形成暴露第一导电层110的第一接触孔160与暴露所述第二导电层130的第二接触孔161。

研究发现，现有技术中形成的MIM电容的性能较差的原因在于：

第一接触孔和第二接触孔通常是在刻蚀其它元件中单一引线孔的同时形成的，任何单一引线孔没有被刻蚀开都会引起对应的整个芯片失效，此时需要对其它元件的单一引线孔进行20％～30％的过刻蚀，所述过刻蚀的目的是减小所述单一引线孔没有被刻穿的概率。而对于有多个第二接触孔的MIM电容来说，由于MIM电容上的多个第二接触孔是并联关系，并不需要保证每个第二接触孔都被刻蚀开，因此不需要20％～30％的过刻蚀量，而只需要10％～15％的过刻蚀量就可以保证工艺的实现。因此，对所述单一引线孔进行刻蚀的同时会对第二接触孔进行较大的过刻蚀。第二接触孔刻蚀接触到第二导电层直至刻蚀结束时会在第二导电层上积累等离子正电荷，由于对所述第二接触孔的过刻蚀量较大，使得所述等离子正电荷通过电容介电层放电的程度增加，从而使得电容介电层受到的等离子损伤严重，从而降低了MIM电容的性能和可靠性。

在此基础上，本发明一实施例提供一种MIM电容的形成方法，通过在第二导电层上形成覆盖层，降低电容介电层受到的等离子损伤，从而提高MIM电容的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图5，提供基底200；在基底200上自下而上依次形成第一导电层210、电容介电层220和第二导电层230。

所述基底可以为其上形成有前介电层(Premetal dielectric，PMD)的半导体衬底，也可以为其上形成有金属互联结构的半导体衬底，且第一导电层210和所述金属互联结构电绝缘。

所述第一导电层210的材料为金属，本实施例中，所述第一导电层210的材料为铝。形成第一导电层210的工艺为电镀工艺或溅射工艺。所述第一导电层210用于形成MIM电容的下极板。

所述电容介电层220的材料为二氧化硅或氮化硅。本实施例中，电容介电层220的材料为氮化硅。形成电容介电层220的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。

所述第二导电层230的材料为金属或者金属氮化物，如铝或氮化钛，本实施例中，所述第二导电层230的材料为氮化钛。所述第二导电层230的厚度为500埃～2000埃。形成第二导电层230的工艺为电镀工艺或溅射工艺。所述第二导电层230用于形成MIM电容的上极板。

参考图6，在第二导电层230上形成覆盖层240。

所述覆盖层240的作用为:后续在形成第二接触孔的过程中，减慢形成第二接触孔的速率。

由于所述覆盖层240需要减慢形成第二接触孔的速率，故所述覆盖层240的材料与所述后续形成的介电层的材料不同。所述覆盖层240的材料选择为氮化硅、氮氧化硅或碳化硅。本实施例中，所述覆盖层240的材料为氮化硅。

需要说明的是，相比于现有技术，本实施例中后续形成的位于覆盖层240上的介电层的厚度较厚，若保持覆盖层240的厚度一定，当位于覆盖层240上的介电层的厚度越厚，过刻蚀量越大，后续在形成第二接触孔过程中电容介电层220受到等离子损伤的风险越大。在此情况下，本实施例中将覆盖层240的厚度和覆盖层240上的介电层的厚度对应，即所述覆盖层240的厚度与后续形成的位于覆盖层240上的介电层的厚度的比值选择适合的范围。若所述比值小于1:10，所述覆盖层240的厚度相对于后续形成的位于覆盖层240上的介电层的厚度过薄，导致后续形成第二接触孔的过刻蚀量依然过大，在后续形成第二接触孔的过程中，第二导电层230上积累的等离子正电荷过多，从而导致所述等离子正电荷通过电容介电层220放电的程度过大，电容介电层220因等离子正电荷通过电容介电层220放电而受到的等离子损伤过大；若所述比值超过1:5，导致覆盖层240的厚度相对于后续形成的位于覆盖层240上的介电层的厚度过厚，导致后续在形成第二接触孔的过程中不能暴露出第二导电层230，从而导致后续在第二接触孔形成的导电插塞不能与第二导电层230电学接触。故本实施例中，所述覆盖层240的厚度与后续形成的位于覆盖层240上的介电层的厚度的比值选择为1:5:～1:10。

形成所述覆盖层240的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。本实施例中，形成覆盖层240的工艺为等离子体化学气相沉积工艺。

当所述覆盖层240的材料为氮化硅时，形成覆盖层240采用的等离子体化学气相沉积工艺采用的气体为SiH₄、NH₃和N₂，SiH₄的流量为800sccm～1000sccm，NH₃的流量为800sccm～1000sccm，N₂的流量为5000sccm～10000sccm，腔室压强为2torr～10torr。

形成所述覆盖层240采用的等离子体化学气相沉积工艺中的源射频功率使得气体等离子体化，若源射频功率过低，形成所述覆盖层240采用的气体不能被等离子体化，若源射频功率过高，会增加制作成本且受到工艺条件的限制。故本实施例中，当所述覆盖层240为氮化硅时，选择源射频功率为1500瓦～2000瓦。

形成所述覆盖层240采用的等离子体化学气相沉积工艺中的偏置射频功率产生偏置电压，若偏置射频功率过低，导致形成的覆盖层240的薄膜质量较差，若偏置射频功率过高，导致对覆盖层240产生严重的射频损伤。故本实施例中，当所述覆盖层240的材料为氮化硅时，选择偏置射频功率为300瓦～500瓦。

若所述等离子体化学气相沉积的温度过高，导致覆盖层240的沉积速率过高，使得不能精确的控制形成的覆盖层240的厚度，及使得形成的覆盖层240容易龟裂；若所述等离子体化学气相沉积的温度过低，导致工艺效率下降。故本实施例中，当覆盖层240的材料为氮化硅时，沉积覆盖层240的温度为300摄氏度～500摄氏度。

参考图7，去除部分区域的所述覆盖层240及第二导电层230以形成开口250。

可以根据MIM电容的密度及电路布局等需要设置所述开口250的位置，可以根据MIM电容周围其它器件的需要，选择开口250的形状。

形成所述开口250的步骤，具体为，在所述覆盖层240表面形成图形化的光刻胶层，所述图形化的光刻胶层定义开口250的位置；以所述图形化的光刻胶为掩膜，采用各项异性干刻工艺刻蚀所述覆盖层240和第二导电层230，直至暴露出电容介电层220的表面，形成开口250。在形成所述开口250的过程中，电容介电层220作为刻蚀停止层，基于现有的刻蚀终点检测技术，电容介电层220会被刻蚀，即开口250存在过刻蚀现象。

当第二导电层230的材料为氮化钛，覆盖层240的材料为氮化硅或氮氧化硅，可以通过一步刻蚀实现，刻蚀气体为Cl₂、BCl₃和CHF₃的混合气体。当第二导电层230的材料为氮化钛，覆盖层240的材料为碳化硅时，在刻蚀过程中需要跟换气体进行刻蚀，本实施例中，先采用CF₄、CHF₃和O₂的混合气体刻蚀覆盖层240，然后采用Cl₂、BCl₃和CHF₃的混合气体刻蚀第二导电层230。

参考图8，在所述开口250(参考图7)及开口250外的所述覆盖层240上形成介电层260并平坦化所述介电层260。

所述介电层260的材料可以为氧化硅，所述介电层260的材料也可以为低K材料或超低K材料。当所述介电层260的材料为低K材料(介电系数大于等于2.5，小于3.9)或超低K材料(介电系数小于2.5)时，能够降低MIM电容的寄生电容。且所述介电层260的材料与所述覆盖层240的材料不同。本实施例中，所述介电层260的材料为氧化硅。

形成介电层260的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。

平坦化所述介电层260的工艺为化学机械研磨工艺。

平坦化所述介电层260后，位于覆盖层240上的介电层260的厚度需要选择合适的范围。若位于覆盖层240上的介电层260的厚度低于12000埃，使得MIM电容的寄生电容过大，严重影响MIM电容的正常工作；若位于覆盖层240的介电层260的厚度超过50000埃，MIM电容的制作工艺过高。故本实施例中，所述覆盖层240上的介电层260的厚度选择为12000埃～50000埃。

参考图9，在所述介电层260上进行刻蚀，形成暴露所述第一导电层210的第一接触孔270与暴露所述第二导电层230的第二接触孔271，且对所述介电层260的刻蚀速率大于对所述覆盖层240的刻蚀速率。

具体的，在所述介电层260表面形成图案化的光刻胶，所述图案化的光刻胶定义第一接触孔270和第二接触孔271的位置；以所述图案化的光刻胶为掩膜，采用各项异性干刻工艺在所述介电层260上进行刻蚀，形成第一接触孔270与第二接触孔271。

具体的，当介电层260的材料为氧化硅，覆盖层240的材料为氮化硅或者氮氧化硅时，采用各项异性干刻工艺在所述介电层260上进行刻蚀以形成第一接触孔270与第二接触孔271的工艺参数为：采用的气体为C₄F₈、O₂和Ar的混合气体，C₄F₈的流量为10sccm～100sccm，O₂的流量为1sccm～20sccm，Ar的流量为50sccm～400sccm，源射频功率为1200瓦～1800瓦。当介电层260的材料为氧化硅，覆盖层240的材料为碳化硅时，采用各项异性干刻工艺在所述介电层260上进行刻蚀以形成第一接触孔270与第二接触孔271的工艺参数为：采用的气体为C₄F₈、O₂和Ar的混合气体，C₄F₈的流量为10sccm～100sccm，O₂的流量为10sccm～50sccm，Ar的流量为50sccm～400sccm，源射频功率为1200瓦～1800瓦。

需要说明的是，在所述介电层260上进行刻蚀的过程中，通常会在刻蚀其它元件中单一引线孔的同时刻蚀介电层260，为了减小所述单一引线孔没有被刻蚀的概率，会对所述单一引线孔进行20％～30％的过刻蚀。而对于有多个第二接触孔271的MIM电容来说，由于MIM电容上的多个第二接触孔271是并联关系，并不需要保证每个第二接触孔271都被刻蚀开，因此不需要20％～30％的过刻蚀量，而只需要10％～15％的过刻蚀量就可以保证工艺的实现。

还需说明的是，在第二接触孔271刻蚀到第二导电层230时，会在第二导电层230上开始积累等离子正电荷，所述等离子正电荷通过电容介电层220放电。

本实施例中，由于在所述介电层260上进行刻蚀的过程中，对所述介电层260的刻蚀速率大于对所述覆盖层240的刻蚀速率，当刻蚀到覆盖层240时，减慢了形成第二接触孔271的速率，减小了形成第二接触孔271的过刻蚀量。这减小了第二接触孔271刻蚀接触到第二导电层230直至刻蚀结束时在第二导电层230上积累的等离子正电荷，使得所述等离子正电荷通过电容介电层220放电的程度减小，从而使得电容介电层220受到的等离子损伤减小。

在所述介电层260上进行刻蚀以形成第一接触孔270和第二接触孔271的过程中，若对所述介电层260的刻蚀速率与对所述覆盖层240的刻蚀速率的比值小于5:1，所述覆盖层240不能有效的减慢形成第二接触孔271速率的作用，所述过刻蚀量过大；若对所述介电层260的刻蚀速率与对所述覆盖层240的刻蚀速率的比值大于8:1，对覆盖层240的刻蚀过慢，使得难以暴露出第二导电层230，后续在第二接触孔271中形成的导电插塞不能与第二导电层230电学连接。故本实施例中，对所述介电层260的刻蚀速率与对所述覆盖层240的刻蚀速率的比值选择为5:1～8:1。

形成第一接触孔270和第二接触孔271后，在第一接触孔270和第二接触孔271中形成导电插塞。

本实施例中形成的MIM电容，参考图9，包括：基底200；第一导电层210，位于所述基底200上；电容介电层220，位于所述第一导电层210上；第二导电层230，位于所述电容介电层220上，且第二导电层230的面积小于第一导电层210的面积；覆盖层240，覆盖所述第二导电层230；介电层260，位于所述覆盖层240和电容介电层220上且所述介电层260顶部表面各处齐平；第一接触孔270，位于所述介电层260中，且暴露所述第一导电层210；第二接触孔271，位于所述介电层260中，且暴露所述第二导电层230。

进一步的，位于所述覆盖层240上的介电层260的厚度为12000埃～50000埃。

进一步的，所述覆盖层240的厚度与所述覆盖层240上的介电层260的厚度的比值为1:5:～1:10。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种MIM电容的形成方法，其特征在于，包括：

提供基底；

在所述基底上形成第一导电层；

在所述第一导电层上形成电容介电层；

在所述电容介电层上形成第二导电层；

在所述第二导电层上形成覆盖层；

去除部分区域的所述覆盖层及第二导电层以形成开口；

在所述开口及开口外的所述覆盖层上形成介电层并平坦化所述介电层，位于所述覆盖层上的介电层的厚度为12000埃～50000埃，所述覆盖层的厚度与所述覆盖层上的介电层的厚度的比值为1:5～1:10；

在所述介电层上进行刻蚀，形成暴露所述第一导电层的第一接触孔与暴露所述第二导电层的第二接触孔，所述第二接触孔的数量为多个，所述多个第二接触孔是并联关系，且对所述介电层的刻蚀速率大于对所述覆盖层的刻蚀速率，对所述介电层的刻蚀速率与对所述覆盖层的刻蚀速率的比值为5:1～8:1，形成第二接触孔的过刻蚀量为10％～15％。

2.根据权利要求1所述的MIM电容的形成方法，其特征在于，在所述介电层上进行刻蚀的工艺为各向异性干刻工艺。

3.根据权利要求1所述的MIM电容的形成方法，其特征在于，所述覆盖层的材料为氮化硅、氮氧化硅或碳化硅。

4.根据权利要求1所述的MIM电容的形成方法，其特征在于，形成所述覆盖层的工艺为等离子体化学气相沉积工艺。

5.根据权利要求4所述的MIM电容的形成方法，其特征在于，当所述覆盖层的材料为氮化硅时，所述等离子体化学气相沉积工艺的具体参数为：采用的气体为SiH₄、NH₃和N₂，SiH₄的流量为800sccm～1000sccm，NH₃的流量为800sccm～1000sccm，N₂的流量为5000sccm～10000sccm，源射频功率为1500瓦～2000瓦，偏置射频功率为300瓦～500瓦，腔室压强为2torr～10torr，温度为300摄氏度～500摄氏度。

6.根据权利要求1所述的MIM电容的形成方法，其特征在于，所述介电层的材料为低K或超低K材料。

7.根据权利要求1至6任意一项形成的MIM电容，其特征在于，包括：

基底；

第一导电层，位于所述基底上；

电容介电层，位于所述第一导电层上；

第二导电层，位于所述电容介电层上，且第二导电层的面积小于第一导电层的面积；

覆盖层，覆盖所述第二导电层；

介电层，位于所述覆盖层和电容介电层上且所述介电层顶部表面各处齐平，位于所述覆盖层上的介电层的厚度为12000埃～50000埃，所述覆盖层的厚度与所述覆盖层上的介电层的厚度的比值为1:5～1:10；

第一接触孔，位于所述介电层中，且暴露所述第一导电层；

第二接触孔，位于所述介电层中，且暴露所述第二导电层，所述第二接触孔的数量为多个，所述多个第二接触孔是并联关系。