TW201521183A - 半導體裝置及其製造方法 - Google Patents

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Shih-Chang Liu
Chia-Shiung Tsai
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Abstract

一種半導體裝置包括一邏輯區與一記憶體區。該記憶體區具有包括一半導體元件之一主動區。該記憶體區亦具有位於該主動區上之一或多個介電層內之一電容器，其中該電容器係位於該半導體元件之上。該半導體裝置亦包括位於至少該邏輯區與該記憶體區其中之一內之一保護環，且該保護環分隔了該邏輯區與該記憶體區。該電容器具有一第一電極、一第二電極與位於該第一電極與該第二電極之間之一絕緣層，其中該第一電極大體大於該電容器之其他部分。

Description

半導體裝置及其製造方法
本發明係關於積體電路裝置，且特別是關於一種半導體裝置。
於電路(circuits)中，除了其它元件之外，係使用電容器以儲存電荷(electrical charge)。
而於積體電路裝置(IC devices)中，嵌入式動態隨機存取記憶體裝置(embedded dynamic random access memory device，Embedded DRAM device)為次世代之揮發性記憶體(volatile memory)裝置中之一種新興技術。
於嵌入式動態隨機存取記憶體裝置(Embedded DRAM device)之每一動態隨機存取記憶胞中亦使用一電容器。而傳統之嵌入式動態隨機存取記憶體裝置中常使用位元線下電容器(capacitor-under-bitline，CUB)結構，即電容器係設置於位元線下方膜層中之一結構。
然而，隨著嵌入式動態隨機存取記憶體裝置的尺寸繼續朝向具有較小特徵尺寸以及更為增加之密度之電路佈局而演變與發展的趨勢，使用位元線下電容器(CUB)結構之傳統嵌入式動態隨機存取記憶體裝置恐會遭遇起如因位元線電阻值(bit-line resistance)升高所導致之速度損失(speed loss)、 位元線寄生電容(bit-line parasitic capacitor)影響電容器狀態以及佔據大區域之位元線接觸物(bit-line contact)等不期望問題。
依據部分實施例，本發明提供了一種半導體裝置，包括：一主動區，包括一半導體元件；以及一電容器，具有一第一電極、一第二電極以及位於該第一電極與該第二電極之間之一絕緣層，該絕緣層之一第一部距該主動區一第一距離，該絕緣層之鄰近該電容器之一第二部距該主動區之一第二距離，而該第一距離大於該第二距離，該介電層之該第一部覆蓋了形成於該主動區上之一介電層內之一金屬接觸物，而該金屬接觸物形成了穿透該介電層至該半導體元件之一電性連結情形，而該介電層之該第二部並未位於該金屬接觸物之上。
另外，依據部分實施例，本發明提供了一種半導體裝置，包括：一邏輯區；一記憶體區，包括：一主動區，包括一半導體元件；以及一電容器，位於該主動區之上之一或多個介電層之內，該電容器位於該半導體元件之上；以及一保護環，位於至少該邏輯區或該記憶體區其中之一之內且分隔了該邏輯區與該記憶體區。
另外，依據部分實施例，本發明提供了一種半導體裝置，包括：一邏輯區；一記憶體區，包括：一主動區，包括一半導體元件；以及一電容器，位於該主動區之上之一或多個介電層之內，該電容器位於該半導體元件之上；以及一保護環，位於至少該邏輯區或該記憶體區其中之一之內且分隔了該 邏輯區與該記憶體區。
再者，依據部分實施例，本發明提供了一種半導體裝置之製造方法，包括：形成一電容器之一第一電極於形成於位於該半導體裝置之一主動區上之一介電層內之一金屬接觸物之上，該金屬接觸物形成了穿透該介電層至該主動區之一半導體元件之一電性連結情形；以及形成該電容器之一絕緣層，使得位於該第一電極上之該絕緣層之一第一部距該主動區一第一距離，而鄰近於該電容器且位於該介電層上但並未位於該金屬接觸物上之該絕緣層之一第二部距該主動區一第二距離，而該第一距離大於該第二距離。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
100‧‧‧半導體裝置
102‧‧‧基板
103‧‧‧主動區
104‧‧‧淺溝槽隔離區
106‧‧‧源極/汲極區
108‧‧‧閘極區
110‧‧‧邏輯區
112‧‧‧半導體元件
114‧‧‧接觸物
115‧‧‧接觸物
116‧‧‧邏輯接觸物
118‧‧‧蝕刻停止層
120‧‧‧記憶體區
122‧‧‧介電層
122a‧‧‧第一介電層
122b‧‧‧第二介電層
122c‧‧‧第三介電層
122d‧‧‧第四介電層
122e‧‧‧第五介電層
124‧‧‧金屬接觸物
124a‧‧‧第一金屬接觸物
124b‧‧‧第二金屬接觸物
126‧‧‧位元線
128‧‧‧第一罩幕層
130‧‧‧第一罩幕開口
132‧‧‧第二罩幕開口
134‧‧‧第三罩幕開口
136‧‧‧第一開口
138‧‧‧第一深度
140‧‧‧第二開口
142‧‧‧第二深度
144‧‧‧第三開口
146‧‧‧第三深度
148‧‧‧第一電極層
150‧‧‧頂面
151‧‧‧底面
152‧‧‧第二罩幕層
156‧‧‧邏輯區表面
158‧‧‧第四開口
159‧‧‧第四深度
160‧‧‧第五開口
161‧‧‧第五深度
162‧‧‧第六開口
163‧‧‧第六深度
164‧‧‧絕緣層
165‧‧‧第二電極
166‧‧‧第一電極
168‧‧‧第一電極寬度
170‧‧‧電容器
170a‧‧‧第一電容器
170b‧‧‧第二電容器
173‧‧‧保護環寬度
174‧‧‧保護環
175‧‧‧第一氧化物開口
177‧‧‧第二氧化物開口
178‧‧‧第三罩幕層
179‧‧‧頂電容表面
180‧‧‧氧化物層
181a‧‧‧側表面
181b‧‧‧側表面
182‧‧‧蝕刻停止層
184‧‧‧蝕刻停止層
186‧‧‧抗反射層
187‧‧‧第四罩幕開口
188‧‧‧拾取接觸物
190‧‧‧介層物接觸物
191‧‧‧第一部
192‧‧‧第一距離
193‧‧‧第二部
194‧‧‧第二距離
195‧‧‧介層物接觸物
195a‧‧‧第一底絕緣表面
195b‧‧‧第二底絕緣表面
197‧‧‧頂主動區表面
198‧‧‧寬度
199‧‧‧高度
200‧‧‧半導體裝置之製造方法
202、204、206‧‧‧步驟
第1圖顯示了依據部分實施例之一種半導體裝置之一部；第2圖顯示了依據部分實施例之一種半導體裝置之一部；第3圖顯示了依據部分實施例之一種半導體裝置之一部；第4圖顯示了依據部分實施例之一種半導體裝置之一部；第5圖顯示了依據部分實施例之一種半導體裝置之一部；第6圖顯示了依據部分實施例之一種半導體裝置之一部；第7圖顯示了依據部分實施例之一種半導體裝置之一部；第8圖顯示了依據部分實施例之一種半導體裝置之一部；第9圖顯示了依據部分實施例之一種半導體裝置之一部； 第10圖顯示了依據部分實施例之一種半導體裝置之一部；第11圖顯示了依據部分實施例之一種半導體裝置之一部；以及第12圖顯示了依據部分實施例之一種半導體裝置之一部。
於下文中將參照圖式以描述本發明之部分實施例。在此討論之特定實施例僅作為解說之用但並非用以限定本發明。
在此，將針對本發明之形成半導體裝置之一或多項技術及其所形成結構進行解說。
請參照第1圖，顯示了依據部分實施例之一半導體裝置(semiconductor arrangement)100之一部之示意圖。於部分實施例中，半導體裝置100係形成於一基板102之內或之上，其中一主動區(active region)103係形成於此基板102之內。於部分實施例中，基板102包括至少矽、多晶矽、鍺、或其複合物(composite)或其組合物(combination)其中之一。依據部分實施例，基板102包括至少一磊晶層、一絕緣層上覆矽(SOI)結構、一晶圓或由一晶圓所形成一晶粒(die)其中之一。
依據部分實施例，半導體裝置100包括一邏輯區(logic region)110與一記憶體區(memory)120。於部分實施例中，邏輯區110係形成於主動區103之上或之內。於部分實施例中，邏輯區110包括電性連結於邏輯區之內以及連結至主動區103之一或多個邏輯接觸物(logic contacts)116。此些邏輯接觸物係由任何數量之方法所形成，例如為藉由單鑲嵌製程、雙 鑲嵌製程等所形成。
依據部分實施例，記憶體區120包括一或多個動態隨機存取記憶胞(DRAM cells，未顯示)。於部分實施例中，記憶體區120包括形成於主動區103之上或之內之一半導體元件(semiconductor device)112。於部分實施例中，半導體裝置112包括至少閘極區(gate region)108或一源極/汲極區(source/drain region)106其中之一。於部分實施例中，於主動區103之內可形成一或多個淺溝槽隔離區(STI region)104。於部分實施例中，記憶區120包括電性連接於源極/汲極區106一或多個接觸物114。
於部分實施例中，此半導體裝置100包括形成於主動區103之上之一或多個介電層122。依據部分實施例，此一或多個介電層122包括了一第一介電層122a、一第二介電層122b、一第三介電層122c、一第四介電層122d、及一第五介電層122e。於部分實施例中，至少此些介電層122其中之一包括了具中間或低介電常數之標準介電材料，例如為二氧化矽。於部分實施例中，至少此些介電層122其中之一包括了具相對高介電常數之一介電材料。於部分實施例中，至少此些介電材料層122其中之一的形成包括了至少熱成長(thermal growth)、化學成長(chemical growth)、原子層沉積(ALD)、化學氣相沉積(CVD)、或電漿加強型化學氣相沉積(PECVD)其中之一。
於部分實施例中，此半導體裝置100包括了分隔了此些介電層122之一或多個蝕刻停止層118。於部分實施例中，此些蝕刻停止層118停止了位於介電層122之間之一蝕刻 製程。依據部分實施例，此些蝕刻停止層118包括具有與此些介電層122不同蝕刻選擇比之一介電材料。於部分實施例中，此些蝕刻停止層118包括至少碳化矽(SiC)、氮化矽(SiN)、氮碳化矽(SiCN)、碳氧化矽(SiCO)、氮化碳(CN)、或其複合物或其組合物其中之一。於部分實施例中，至少此些蝕刻停止層118之一的形成包括了至少熱成長、化學成長、原子層沉積、化學氣相沉積、或電漿加強型化學氣相沉積其中之一。
於部分實施例中，此半導體裝置100包括一位元線(bit line)126。於部分實施例中，此位元線126沿伸並穿過了第二介電層122b。依據部分實施例，此位元線126包括一金屬材料且透過一接觸物115而連結於源極/汲極區106。
於部分實施例中，此半導體裝置100包括一或多個金屬接觸物124。於一實施例中，此些金屬接觸物124沿伸穿過第三介電層122c與第二介電層122b。於部分實施例中，此些金屬接觸物124包括數個第一金屬接觸物124a與數個第二金屬接觸物124b。此些金屬接觸物124係採用任何數量之方法所形成，例如藉由一單鑲嵌製程、一雙鑲嵌製程等方法。於部分實施例中，此些金屬接觸物124係透過接觸物114而連結於源極/汲極區106。
請參照第2圖，依據部分實施例，形成一第一罩幕層(first mask layer)128於第五介電層122e之上。於部分實施例中，此第一罩幕層128覆蓋了此邏輯區110之數個部分以及此記憶區120之數個部分。於部分實施例中，第一罩幕層128的形成包括了至少沉積、化學氣相沉積或其他之適當沉積方法 其中之一。於部分實施例中，此第一罩幕層128包括至少氧化物、氧化矽、氮化物、氮化矽或其複合物或其組合物之其中之一。
於部分實施例中，第一罩幕層128係經過如介層物蝕刻(via etching)而圖案化，以形成一第一罩幕開口130、一第二罩幕開口132與一第三罩幕開口134，其較佳地同時或依序地同時地於同一製程步驟或於其他方式中形成。於部分實施例中，第一罩幕開口130係形成於第一金屬接觸物124a之上。於部分實施例中，第二罩幕開口132係形成於第二金屬接觸物124b之上。於部分實施例中，第三罩幕開口134係形成於至少記憶區120或邏輯區110其中之一之上。
請參照第3圖，依據部分實施例，形成一第一開口136、一第二開口140與一第三開口144於至少一或多個介電層122之中。於部分實施例中，第一開口136、第二開口140、第三開口144的形成包括了採用第一罩幕開口130、第二罩幕開口132與第三罩幕開口134的導引而蝕刻至少第五介電層122或第四介電層其中之一並接著移除圖案化之第一罩幕層128。依據部分實施例，用於蝕刻穿透第五介電層122與第四介電層122之化學品包括至少C5F8、C4F6、N2、Ar、或其複合物或其組合物其中之一。於部分實施例中，蝕刻穿透至少第五介電層122e與第四介電層122d其中之一之一蝕刻時間約介於3-5分鐘。於部分實施例中，蝕刻穿透介於第五介電層與第四介電層之間之蝕刻停止層118之蝕刻化學品包括了至少CF4、N2、Ar、或其複合物或其組合物其中之一。
於部分實施例中，第一開口136之一第一深度138係藉由至少定時蝕刻(timed etch)或終點偵測製程(endpoint detection process)其中之一而控制。於部分實施例中，第一深度138係介於約250-1200奈米。於部分實施例中，第二開口140之一第二深度142係藉由至少定時蝕刻(timed etch)或終點偵測製程(endpoint detection process)其中之一而控制。於部分實施例中，第二深度142係介於約250-1200奈米。於部分實施例中，第三開口144之一第三深度146係藉由至少定時蝕刻(timed etch)或終點偵測製程(endpoint detection process)其中之一而控制。於部分實施例中，第三深度146係介於約250-1200奈米。於部分實施例中，第三深度146係大於至少第一深度136或第二深度142其中之一。
請參照第4圖，依據部分實施例，於第一開口136、第二開口140與第三開口144之內以及第五介電層122e之上形成一第一電極層148。於部分實施例中，第一電極層148的形成包括了至少原子層沉積、濺鍍、熱蒸鍍、或化學氣相沉積其中之一。於部分實施例中，第一電極層148填滿了至少第一開口136、第二開口140或第三開口144其中之一。依據部分實施例，第一電極層148之一部係形成於第五介電層122e之一頂面150之上。於部分實施例中，第一電極層148包括一導電材料。於部分實施例中，此導電材料包括至少鈦、氮化鈦、鉭、氮化鉭、碳化鉭、鎢、銥、釕、鉑、鋁、銅、多晶矽、或其複合物或組成物其中之一。於部分實施例中，第一電極層148係電性連結於至少此些第一金屬接觸物124a或此些第二金屬 接觸物124其中之一。
於部分實施例中，第一電極層148包括位於形成於至少第一開口136內或第二開口140其中之一內之第一電極166之底部或位於形成於第三開口144內之一保護環(protective ring)174之底部之一底面151，如第5圖所示。雖然顯示了用於製造兩個電容器之第一電極的兩個距離，但是可顯示為第一電極之任一數量的距離，以生產任一數量之電晶體。依據部分實施例，於底面151與主動區103之間存在有至少三個介電層122。於部分實施例中，位於底面151與主動區103之間之此至少三個介電層122包括了第三介電層122c、第二介電層122b與第一介電層122a。依據部分實施例，於底面151與主動區103之間存在有至少一介電層122。於部分實施例中，位於底面151與主動區103之間之此至少一介電層122包括了第一介電層122a。依據部分實施例，介於底面151與設置於主動區103之上之位元線126之間存在有至少一介電層122。於部分實施例中，位於底面151與位元線126之間之此至少一介電層122包括了第三介電層122c。於部分實施例中，接觸底面151之介電層122亦包括了設置於主動區103上之位元線126。
請參照第5圖，於部分實施例中，藉由如化學機械研磨或回蝕刻方法以移除了位於第五介電層122e之頂面150上之第一電極層148的部分。於部分實施例中，於保護環174以及位於邏輯區110內之一邏輯區表面156上形成一第二罩幕層152。
請參照第6圖，於部分實施例中，如藉由介層物蝕刻至少第五介電層122e或第四介電層122d其中之一，以形成了一第四開口158、一第五開口160與一第六開口162。依據部分實施例，用於蝕刻穿透第五介電層122e或第四介電層122d其中之一之一蝕刻化學品包括了至少C5F8、C4F6、N2、Ar、或其複合物或其組合物其中之一。依據部分實施例，用於蝕刻穿透至少第五介電層122e或第四介電層122d其中之一之一蝕刻化學品包括了採用了氫氟酸基(HF base)化學品之一濕蝕刻方法。於部分實施例中，用於蝕刻穿透至少第五介電層122e或第四介電層122d其中之一之時間約介於3-5分鐘。於部分實施例中，蝕刻穿透介於第五介電層122e與第四介電層122d之間之蝕刻停止層118之一蝕刻化學品包括了至少CF4、N2、Ar、或其複合物或其組合物其中之一。於部分實施例中，第一電極166具有一第一電極寬度168，而保護環174具有一保護環寬度173。於部分實施例中，第一電極寬度168係介於約15-180奈米。於部分實施例中，保護環寬度173係介於1-100奈米。於部分實施例中，第四開口158具有一第四深度159，第五開口160具有一第五深度161，而第六開口162具有一第六深度163。於部分實施例中，第四深度159係藉由至少定時蝕刻或終點偵測製程其中之一而控制。於部分實施例中，第四深度159約介於250-1200奈米。於部分實施例中，第五深度161係藉由至少定時蝕刻或終點偵測製程其中之一而控制。於部分實施例中，第五深度161係介於250-1200奈米。於部分實施例中，第六深度163係藉由至少定時蝕刻或終點偵測製程 其中之一而控制。於部分實施例中，第六深度163係介於250-1200奈米。於部分實施例中，第六深度163係少於至少第四深度159或第五深度161其中之一。於部分實施例中，移除至少第五介電層122e或第四介電層122d之一之部分，以使得至少第一電極166之一側壁或保護環174之一側壁其中之一為未未完全露出的。
請參照第7圖，於部分實施例中，形成一絕緣層164於位於第四開口158、第五開口160與第六開口162內之第一電極166與保護環174之上，以及位於邏輯區表面156之上。於部分實施例中，絕緣層164包括具有相對高介電常數之一介電材料，例如為包括至少Al2O3、ZrO2、Ta2O5、HfO2、La2O3、TiO2、SiO2、或其複合物或組成物其中之一之一材料。於部分實施例中，絕緣層164包括具有中間或低介電常數之一標準介電材料，例如為二氧化矽。於部分實施例中，絕緣層164的形成包括至少熱成長、化學成長、原子層沉積、化學氣相沉積、或電漿加強型化學氣相沉積其中之一。
依據部分實施例，形成一第二電極165於絕緣層164之上以形成一電容器170。雖然於圖式中僅繪示有第一電容器170a與第二電容器170b，但實際上可包括有任意數量之電容器。於部分實施例中，第二電極165的形成了至少原子層沉積、濺鍍、熱蒸鍍、或化學氣相沉積其中之一。於部分實施例中，第二電極165包括一導電材料。於部分實施例中，一導電材料包括至少鈦、氮化鈦、鉭、氮化鉭、碳化鉭、鎢、銥、釕、鉑、鋁、銅、多晶矽、或其複合物或組成物其中之一。依 據部分實施例，絕緣層164係位於至少第一電極166與第二電極165、保護環174與第二電極165或第二電極165與蝕刻停止層118其中之一之間。
請參照第8圖，依據部分實施例，形成一第三罩幕層178於第二電極165之上。於部分實施例中，第三罩幕層178的形成包括了至少沉積、化學氣相沉積或其他之適當沉積方法其中之一。於部分實施例中，第三罩幕層178包括至少氧化物、氧化矽、氮化物、氮化矽或其複合物或其組合物之其中之一。於部分實施例中，藉由移除以形成一第四罩幕開口187於邏輯區表面156上，例如是金屬蝕刻位於邏輯區表面156上第三罩幕層178、第二電極165以及絕緣層164之部分而形成。
請參照第9圖，依據部分實施例，移除第三罩幕層178並形成一蝕刻停止層182於第二電極165與邏輯區表面156之上。於部分實施例中，蝕刻停止層182停止了一蝕刻製程並使之免於抵達第五介電層122e處。於部分實施例中，蝕刻停止層182包括了至少碳化矽(SiC)、氮化矽(SiN)、氮碳化矽(SiCN)、碳氧化矽(SiCO)、氮化碳(CN)、或其複合物或其組合物其中之一。於部分實施例中，蝕刻停止層182的形成包括至少熱成長、化學成長、原子層沉積、化學氣相沉積、或電漿加強型化學氣相沉積其中之一。於部分實施例中，形成氧化物層180於蝕刻停止層182之上。於部分實施例中，氧化物層180的形成包括至少沉積、化學氣相沉積或其他之適當沉積方法其中之一。於部分實施例中，氧化物層180包括至少氧化物、氧化矽、氮化物、氮氧化物或二氧化矽其中之一。
於部分實施例中，此電容器170包括第一電極166、絕緣層164與第二電極165。於部分實施例中，電容器170沿伸於一個介電層122至十個介電層122之間。於部分實施例中，電容器170之一高度199係自第一電極166之底面151至第二電極165之一頂電容表面179而量測得到。於部分實施例中，電容器170之此高度199係介於約250-1200奈米。
於部分實施例中，電容器170之一寬度198係量測為第二電極165之相對之側表面181a與181b之間的距離。於部分實施例中，電容器170之此寬度198係介於約30-200奈米。依據部分實施例，電容器170之高度199與電容器170之寬度198之間之比例為一深寬比(aspect ratio)之量測。於部分實施例中，電容器170之深寬比係介於約5-25。
於部分實施例中，絕緣層164之一第一部191距主動區103一第一距離192。於部分實施例中，此第一距離192係自絕緣層164之第一部191之第一底絕緣表面195a至主動區103之一頂主動區表面197而量測得到。於部分實施例中，鄰近電容器170之絕緣層164之一第二部193距主動區103一第二距離194。於部分實施例中，此第二距離194係自絕緣層164之第二部193之一第二底絕緣表面195b至頂主動區表面197而量測得到。於部分實施例中，絕緣層164之第一部191係位於第一電極166之上。於部分實施例中，絕緣層164之第二部193係鄰近於電容器且因此並未位於一金屬接觸物124之上。於部分實施例中，第一電極166之底面151係接觸一金屬接觸物124。於部分實施例中，接觸第一電極166之底面151 之此金屬接觸物124提供穿透介電層122至半導體元件112之一電性連接情形。於部分實施例中，此第一距離192係大於此第二距離194。
於部分實施例中，接觸金屬接觸物124之第一電極具有一第一區域，其包括第一電極寬度168乘上第一電極之一高度，其中第一電極166之高度係對應於第3圖中所示之第一深度138。於部分實施例中，電容器170之第二電極具有一第二區域。於部分實施例中，此第一區域係大於此第二區域之至少五倍。
請參照第10圖，依據部分實施例，形成一蝕刻停止層184於氧化物層180之上。依據部分實施例，蝕刻停止層184包括具有與氧化物層180不同蝕刻選擇比之一介電材料一介電材料。於部分實施例中，此蝕刻停止層184包括至少碳化矽(SiC)、氮化矽(SiN)、氮碳化矽(SiCN)、碳氧化矽(SiCO)、氮化碳(CN)、或其複合物或其組合物其中之一。於部分實施例中，蝕刻停止層184的形成包括了至少熱成長、化學成長、原子層沉積、化學氣相沉積、或電漿加強型化學氣相沉積其中之一。於部分實施例中，形成至少額外之氧化物層180於此蝕刻停止層184之上。於部分實施例中，形成多層(例如九層)之額外氧化物層以及分隔其之額外之數個蝕刻停止層於蝕刻停止層184之上。於部分實施例中，藉由化學氣相沉積或其他適當方法形成一抗反射層186於氧化物層180之上。於部分實施例中，此抗反射層186包括金屬或金屬氧化物。於部分實施例中，抗反射層186係由沉積所形成。
請參照第11圖，依據部分實施例，於抗反射層186、氧化物層180與蝕刻停止層184之內形成一第一氧化物開口175與一第二氧化物開口177。第一氧化物開口175與第二氧化物開口177的形成包括至少濕蝕刻或乾蝕刻其中之一。
依據部分實施例，於第一氧化物開口175之內形成了一拾取接觸物(pick up contact)188。於部分實施例中，此拾取接觸物188延伸並穿透了抗反射層186、氧化物層180與蝕刻停止層182、184。於部分實施例中，此拾取接觸物188接觸了絕緣層164與第二電極165。於部分實施例中，此存取接觸物188的形成包括了至少一單鑲嵌製程或一雙鑲嵌製程其中之一。
依據部分實施例，於第二氧化物開口177內形成了一介層物接觸物(via contact)190。於部分實施例中，介層物接觸物190延伸並穿透抗反射層186、氧化物層180與蝕刻停止層182與184。於部分實施例中，此介層物接觸物190接觸了邏輯接觸物116。於部分實施例中，此介層物接觸物190的形成包括至少一單鑲嵌製程或一雙鑲嵌製程其中之一。
於部分實施例中，半導體裝置100之記憶胞區120內之電容器170a與170b係設置於位元線126上方之數個介電膜層之中(例如為第五介電層122e與第四介電層122d中)，因此半導體裝置100係採用一位元線上電容器(capacitor-over-bitline，COB)結構。相較於採用位元線下電容器結構之傳統嵌入型動態隨機存取記憶體裝置，包括上述位元線上電容器(COB)結構之記憶胞區120之此半導體裝置100可 具有較短之位元線設置情形(可降低速度損失)、較低之位元線寄生電容情形、以及用於設置電容器之較大區域，進而可避免採用位元線下電容器結構之傳統嵌入型動態隨機存取記憶體裝置隨著尺寸減少趨勢所遭遇如因位元線電阻值(bit-line resistance)升高所導致之速度損失(speed loss)、位元線寄生電容(bit-line parasitic capacitor)對於電容器狀態條件的影響以及位元線接觸物所需之較大區域等不期望問題。
請參照第12圖，顯示了依據本發明之部分實施例之一半導體裝置之製造方法200，例如半導體裝置100之製造方法。
於步驟202中，依據部分實施例，於一金屬接觸物124上形成電容器之一第一電極166，其中金屬接觸物124係位於一介電層122之內並位於主動區103之上，並具有至位於主動區103內之一半導體元件112之一電性連結情形，如第6圖所示。
於步驟204中，依據部分實施例，形成電容器之一絕緣層164，使得絕緣層164之第一部191係距主動區103一第一距離，以及鄰近絕緣層164之一第二部距主動區103一第二距離194，而此第一距離192係大於第二距離191，如第9圖所示。於部分實施例中，第一距離192係自第一底絕緣表面195至一頂主動區表面197而量測得到。於部分實施例中，第二距離194係自第二底絕緣表面195至頂主動表面197而量測得到。於部分實施例中，絕緣層164之第一部191係形成於第一電極166上。於部分實施例中，絕緣層164之第二部193係 鄰近於電容器且因此並未位於一金屬接觸物124之上。於部分實施例中，第一電極166之底面151係接觸一金屬接觸物124。於部分實施例中，接觸了第一電極166之底面151之此金屬接觸物124提供了穿透介電層122至位於主動區103內之半導體元件112之一電性連結情形，如第9圖所示。於步驟206中，形成一第二電極165於絕緣層164之上以形成電容器170，如第9圖所示。
於部分實施例中，半導體裝置包括具有一半導體元件一主動區以及一電容器。於部分實施例中，該電容器具有一第一電極、一第二電極以及位於該第一電極與該第二電極之間之一絕緣層，該絕緣層之一第一部距該主動區一第一距離，該絕緣層之鄰近該電容器之一第二部距該主動區之一第二距離。於部分實施例中，該第一距離大於該第二距離。於部分實施例中，該第一部覆蓋了形成於該主動區上之一介電層內之一金屬接觸物。於部分實施例中，該金屬接觸物形成了穿透該介電層至該半導體元件之一電性連結情形。於部分實施例中，該介電層之該第二部並未位於該金屬接觸物之上。
於部分實施例中，半導體裝置包括一邏輯區、一記憶體區以及一保護環。於部分實施例中，該保護環位於至少該邏輯區或該記憶體區其中之一之內且分隔了該邏輯區與該記憶體區。於部分實施例中，該記憶體區包括一主動區以及一電容器。於部分實施例中，該主動區包括一半導體元件。於部分實施例中，該電容器位於該主動區之上之一或多個介電層之內，而該電容器位於該半導體元件之上。
於部分實施例中，半導體裝置之製造方法包括形成一電容器之一第一電極於一金屬接觸物之上以及形成該電容器之一絕緣層。於部分實施例中，該金屬接觸物形成於位於該半導體裝置之一主動區上之一介電層內。於部分實施例中，該金屬接觸物形成了穿透該介電層至該主動區之一半導體元件之一電性連結情形。於部分實施例中，形成該電容器之該絕緣層，使得位於該第一電極上之該絕緣層之一第一部距該主動區一第一距離，而鄰近於該電容器且位於該介電層上但並未位於該金屬接觸物上之該絕緣層之一第二部距該主動區一第二距離。於部分實施例中，該第一距離大於該第二距離。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體裝置
102‧‧‧基板
103‧‧‧主動區
104‧‧‧淺溝槽隔離區
106‧‧‧源極/汲極區
108‧‧‧閘極區
110‧‧‧邏輯區
112‧‧‧半導體元件
114‧‧‧接觸物
115‧‧‧接觸物
116‧‧‧邏輯接觸物
118‧‧‧蝕刻停止層
120‧‧‧記憶體區
122a‧‧‧第一介電層
122b‧‧‧第二介電層
122c‧‧‧第三介電層
122d‧‧‧第四介電層
122e‧‧‧第五介電層
124a‧‧‧第一金屬接觸物
124b‧‧‧第二金屬接觸物
126‧‧‧位元線
151‧‧‧底面
156‧‧‧邏輯區表面
158‧‧‧第四開口
160‧‧‧第五開口
162‧‧‧第六開口
164‧‧‧絕緣層
165‧‧‧第二電極
166‧‧‧第一電極
170a‧‧‧第一電容器
170b‧‧‧第二電容器
174‧‧‧保護環

Claims (10)

  1. 一種半導體裝置，包括：一主動區，包括一半導體元件；以及一電容器，具有一第一電極、一第二電極以及位於該第一電極與該第二電極之間之一絕緣層，該絕緣層之一第一部距該主動區一第一距離，該絕緣層之鄰近該電容器之一第二部距該主動區之一第二距離，而該第一距離大於該第二距離，該介電層之該第一部覆蓋了形成於該主動區上之一介電層內之一金屬接觸物，而該金屬接觸物形成了穿透該介電層至該半導體元件之一電性連結情形，而該介電層之該第二部並未位於該金屬接觸物之上。
  2. 如申請專利範圍第1項所述之半導體裝置，更包括一記憶體區，該記憶體區包括該主動區與該電容器。
  3. 如申請專利範圍第2項所述之半導體裝置，包括一邏輯區與一保護環，該保護環位於至少該邏輯區或該記憶體區其中之一內並分隔了該邏輯區與該記憶體區。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該電容器具有介於約5-25之一深寬比。
  5. 一種半導體裝置，包括：一邏輯區；以及一記憶體區，包括：一主動區，包括一半導體元件；一電容器，位於該主動區之上之一或多個介電層之內，該電容器位於該半導體元件之上；以及 一保護環，位於至少該邏輯區或該記憶體區其中之一之內且分隔了該邏輯區與該記憶體區。
  6. 如申請專利範圍第5項所述之半導體裝置，該電容器更包括一第一電極與一第二電極，該第一電極接觸一金屬接觸物，該第二電極並不接觸該金屬接觸物，該第一電極之一第一區域為至少該第二電極之一第二區域的五倍，該金屬接觸物形成了自該電容器至該半導體元件之一電性連結情形。
  7. 如申請專利範圍第5項所述之半導體裝置，其中該電容器具有約介於5-25之一深寬比。
  8. 如申請專利範圍第5項所述之半導體裝置，更包括一至五個介電層，位於該主動區與該電容器之一底面之間。
  9. 一種半導體裝置之製造方法，包括：形成一電容器之一第一電極於形成於位於該半導體裝置之一主動區上之一介電層內之一金屬接觸物之上，該金屬接觸物形成了穿透該介電層至該主動區之一半導體元件之一電性連結情形；以及形成該電容器之一絕緣層，使得位於該第一電極上之該絕緣層之一第一部距該主動區一第一距離，而鄰近於該電容器且位於該介電層上但並未位於該金屬接觸物上之該絕緣層之一第二部距該主動區一第二距離，而該第一距離大於該第二距離。
  10. 如申請專利範圍第9項所述之半導體裝置之製造方法，更包括形成一第二電極於該絕緣層上。
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