KR100459937B1 - Ｍｉｍ 커패시터를 갖는 반도체 소자의 제조방법 - Google Patents
Ｍｉｍ 커패시터를 갖는 반도체 소자의 제조방법 Download PDFInfo
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Abstract
본 발명은 MIM 커패시터를 갖는 반도체 소자의 제조방법에 관한 것으로서, 특히, 이 방법은 반도체기판의 층간절연막 상부에 하부 금속막을 형성하고, 하부 금속막 상부에 식각 선택성이 있는 질화박막 및 산화박막을 순차 적층하여 절연체 박막을 형성하고, 절연체 박막 상부에 상부 금속막을 순차적으로 적층하고, 커패시터의 마스크 패턴을 이용한 건식 식각 공정을 진행하여 상부 금속막을 패터닝하고, 건식 식각 공정을 진행하여 순차 적층된 산화박막과 질화박막을 패터닝하되, 산화박막의 엔드 포인트 신호를 검출한 후에 질화박막의 엔드 포인트 신호가 검출되면 절연체박막의 식각 공정을 종료하고, 커패시터의 마스크 패턴을 이용한 건식 식각 공정을 진행하여 하부 금속막을 패터닝한다. 따라서, 본 발명은 절연체 박막을 식각 선택성이 있는 질화박막 및 산화박막으로 형성하고, 상부 마스크 패턴을 이용한 식각 공정시 상부 금속막을 식각한 후에 질화박막 및 산화박막의 엔드 포인트를 검출하여 절연체 박막의 식각 종료점을 찾음으로써 하부 금속막의 과도 식각을 미연에 방지할 수 있다.
Description
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로서, 특히, 금속(metal)/ 절연체(insulator)/ 금속(metal) 구조를 갖는 MIM 커패시터를 갖는반도체 소자의 제조방법에 관한 것이다.
현재, 반도체 소자 중에서 고속 동작을 요구하는 로직 회로에서는 고용량의 커패시터를 구현하기 위한 반도체소자의 개발 및 연구가 진행되고 있다. 일반적으로, 고용량 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 절연체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위하여 커패시터의 구조가 MIM(Metal/Insulator/Metal)로 변경되었는데, MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생커패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체 소자, 예를 RF CMOS장치에서 주로 이용되고 있다.
도 1a 내지 도 1b는 종래 기술에 의한 MIM 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하여 종래 기술에 대해 설명한다.
우선 도 1a에 도시된 바와 같이, 반도체기판으로서 실리콘기판 상부에 통상의 반도체 로직 공정을 진행하고 층간절연막(10)을 형성한다. 이어서, 층간절연막(10) 상부에 하부 금속막(12), 예를 들어 0.5%Cu+Al막을 형성한다. 이때, 하부 금속막(12)은 0.5%Cu+Al막 아래에 배리어메탈(Barrier Metal)을 형성할 수 있으며 0.5%Cu+Al막 위에 반사 방지막(Anti Reflective Layer)을 적층한 구조일 수 있다. 이때 배리어메탈과 반사 방지막은 Ti 또는 Ti/TiN층으로 이루어진다.
그리고 하부 금속막(12) 상부에 플라즈마 인헨스드(Plasma Enhanced) 증착 장비로 절연체 박막(14), 예를 들어 실리콘질화막(SiN)을 증착한다. 그 다음 절연체 박막(14) 상부에 상부 금속막(16)으로써, Ti/TiN 또는 TiN 막을 증착한다. 이어서 도면에 미도시되어 있지만, 사진 공정을 진행하여 상부 금속막(16) 상부에 MIM형 커패시터의 상부 전극을 패터닝하기 위한 상부 마스크 패턴을 형성한다.
그 다음 도 1b에 도시된 바와 같이, 플라즈마를 이용한 반응성 이온 식각(Reactive Ion Etching) 공정으로 상부 금속막(16)을 식각하여 커패시터의 상부 전극(16a)을 형성한 후에, 계속해서 반응성 이온 식각 공정으로 그 하부의 절연체 박막(14)을 식각하여 절연체박막 패턴(14a)을 형성한다. 그리고나서 상기 상부 마스크 패턴을 제거한다.
이어서 도면에 미도시되어 있지만, 상기 결과물에 MIM형 커패시터의 하부 전극을 패터닝하기 위한 하부 마스크 패턴을 형성한다. 그리고 상기 하부 마스크 패턴에 의해 노출된 하부 금속막(12)을 반응성 이온 식각하여 하부 전극을 형성한 후에 상기 하부 마스크 패턴을 제거하여 MIM 커패시터를 완성한다.
하지만, 종래 기술의 MIM 커패시터 제조 공정에 있어서, 상부 전극(16a) 및 절연체 박막 패턴(14a)을 식각할 때 하부 금속막(12)의 일부가 도 1b의 18과 같이 과도 식각된다. 종래 MIM 커패시터의 식각 공정시 엔드 포인트(end point) 측정을 이용한 식각 공정이 용이하지 않다. 즉 절연체 박막(14)의 두께가 얇기 때문에 엔드 포인트 측정시 신호가 부정확하다. 그러므로, 상부 마스크 패턴을 이용한 상부 전극 및 절연체 박막의 식각 공정시 일반적인 시간 식각(time etch) 공정으로 진행한다.
그러나, 상부 마스크 패턴을 이용한 시간 식각 공정시 상부 금속막의 증착 두께가 일정하지 않을 경우 도 1b의 18과 같이 상부 금속막 및 절연체 박막을 식각한 후에도 아래 하부 금속막의 일부를 과도 식각하게 되어 MIM 커패시터의 전기적 특성을 저하시키게 된다.
본 발명의 목적은 종래 기술의 문제점을 해결하기 위하여 절연체 박막을 식각 선택성이 있는 질화박막 및 산화박막으로 형성하고, 상부 마스크 패턴을 이용한 식각 공정시 상부 금속막을 식각한 후에 질화박막 및 산화박막의 엔드 포인트를 검출하여 절연체 박막의 식각 종료점을 찾음으로써 하부 금속막의 과도 식각을 미연에 방지하여 MIM 커패시터의 전기적 특성 및 신뢰성을 향상시킬 수 있는 MIM 커패시터를 갖는 반도체 소자의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 금속/절연체 박막/금속 구조를 갖는 반도체 소자의 커패시터 제조 방법에 있어서, 반도체기판의 층간절연막 상부에 하부 금속막을 형성하는 단계와, 하부 금속막 상부에 식각 선택성이 있는 질화박막 및 산화박막을 순차 적층하여 절연체 박막을 형성하는 단계와, 절연체 박막 상부에 상부 금속막을 순차적으로 적층하는 단계와, 커패시터의 마스크 패턴을 이용한 건식 식각 공정을 진행하여 상부 금속막을 패터닝하는 단계와, 건식 식각 공정을 진행하여 순차 적층된 산화박막과 질화박막을 패터닝하되, 산화박막의 엔드 포인트 신호를 검출한 후에 질화박막의 엔드 포인트 신호가 검출되면 절연체박막의 식각공정을 종료하는 단계와, 커패시터의 마스크 패턴을 이용한 건식 식각 공정을 진행하여 하부 금속막을 패터닝하는 단계를 포함한다.
도 1a 내지 도 1b는 종래 기술에 의한 MIM 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2e는 본 발명에 따른 MIM 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 순서도,
도 3은 본 발명의 MIM 커패시터를 갖는 반도체 소자의 제조방법에서 질화박막 및 산화박막의 엔드포인트를 검출한 그래프.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판의 층간절연막 102 : 하부 금속막(0.5%Cu+Al)
104 : 질화박막 106 : 산화박막
108 : 상부 금속막 110 : 하드 마스크막
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명하고자 한다.
도 2a 내지 도 2e는 본 발명에 따른 MIM 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 제조 공정은 다음과 같다.
우선 도 2a에 도시된 바와 같이, 반도체기판으로서 실리콘기판 상부에 통상의 반도체 로직 공정을 진행하고 층간절연막(100)을 형성한다. 이어서, 층간절연막(100) 상부에 하부 금속막(102), 예를 들어 0.5%Cu+Al막을 형성한다. 이때, 하부 금속막(102)은 0.5%Cu+Al막 아래에 배리어메탈을 형성할 수 있으며 0.5%Cu+Al막 위에 반사 방지막을 적층한 구조일 수 있다. 이때 배리어메탈과 반사 방지막은 Ti 또는 Ti/TiN층으로 이루어진다.
그리고 하부 금속막(102) 상부에 플라즈마 인헨스드(Plasma Enhanced) 증착 장비로 식각 선택성이 있는 절연체 박막을 형성하는데, 먼저 질화박막(SiN)(104) 및 산화박막(SiO2)(106)을 순차 증착한다. 여기서 질화박막(104)은 PE-CVD 증착된 실리콘질화막이며 그 두께는 200Å∼300Å이고, 산화박막(106)은 PE-CVD로 SiH4와 O2가 증착된 실리콘산화막이며 그 두께는 100Å∼200Å이 바람직하다.
그 다음 산화박막(106) 상부에 상부 금속막(108)으로써, Ti/TiN 또는 TiN 막을 증착한 후에, 상부 금속막(108) 상부에 하드 마스크막(110)으로서 SiON이 형성된다.
이어서 도면에 미도시되어 있지만, 사진 공정을 진행하여 하드 마스크막(110) 상부에 MIM형 커패시터의 상부 전극을 패터닝하기 위한 상부 마스크 패턴을 형성한다.
그 다음 도 2b에 도시된 바와 같이, 플라즈마를 이용한 반응성 이온 식각 공정으로 하드 마스크막(110)을 식각하여 하드 마스크 패턴(110a)을 형성한다.
그리고 도 2c에 도시된 바와 같이, 하드 마스크 패턴(110a) 아래 상부 금속막(108)을 플라즈마를 이용한 반응성 이온 식각 공정으로 식각하여 커패시터의 상부 전극(108a)을 형성한다.
계속해서 상부 전극(108a) 아래 적층된 산화박막(106) 및 질화박막(104)을 식각하는데, 본 발명에서는 도 3에 도시된 바와 같이 각 박막의 식각 공정시 엔드 포인트를 측정하여 절연체 박막의 식각 종료점을 찾는다. 일반적으로 플라즈마를 이용한 반응성 이온 식각 공정은 식각 기체, 식각 물질, 식각 반응물 등으로 인해 광방출 신호(Optical Emission Signal)가 방출된다. 그러므로, 절연체 박막의 식각이 이루어지는 반응 챔버(Reaction Chamber)내에는 시간에 따라 신호 이득이 다른 광방출 신호(즉, 엔드 포인트 신호)를 검출하여 각 박막의 식각 종료점을 알 수 있다.
즉, 산화박막(106)을 반응성 이온 식각 공정으로 식각하면서 산화박막(106)의 엔드 포인트 신호(도 3의 f)를 검출한다. 여기서 식각된 산화박막 패턴은 106a로 표시한다.
그런 다음 도 2d에 도시된 바와 같이, 질화박막(104)을 반응성 이온 식각 공정으로 식각하면서 질화박막(104)의 엔드 포인트 신호(도 3의 g)를 검출한다. 여기서 식각된 질화박막 패턴은 104a로 표시한다.
본 발명에 있어서, 산화박막(106)에 비해 질화박막(104)은 식각 선택성이 있기 때문에 각 박막의 엔드 포인트가 서로 다르게 측정된다. 따라서 산화박막(106)의 엔드 포인트(도 3의 f)가 검출된 후에 다시 질화박막(104)의 엔드 포인트(도 3의 g)가 검출되면 절연체박막의 반응성 이온 식각 공정을 종료한다. 그런 다음 상부 마스크 패턴을 제거한다.
이어서 도면에 미도시되어 있지만, 상기 결과물에 MIM형 커패시터의 하부 전극을 패터닝하기 위한 하부 마스크 패턴을 형성한다. 그리고나서 도 2e에 도시된 바와 같이, 상기 하부 마스크 패턴에 의해 노출된 하부 금속막(102)을 식각하여 하부 전극(102a)을 형성한 후에 상기 하부 마스크 패턴을 제거하여 MIM 커패시터를 완성한다. 이와 같이, 본 발명은 절연체 박막의 식각 공정시 식각 선택성이 있는 산화박막(106)과 질화박막(104)의 엔드 포인트를 각각 검출하여 절연체박막의 식각 종료점을 찾기 때문에 하부 금속막(102)의 과도 식각을 막을 수 있다. 따라서, 하부 금속막(102)의 식각 공정시 안정되게 원하는 하부 전극 형태로 식각할 수 있다.
이상 상술한 바와 같이, 본 발명에 따른 반도체 소자의 MIM형 커패시터 제조방법은 절연체 박막을 식각 선택성이 있는 질화박막 및 산화박막으로 다층 형성하고, 상부 마스크 패턴을 이용한 식각 공정시 상부 금속막을 식각한 후에 질화박막 및 산화박막의 엔드 포인트를 각각 검출하여 절연체 박막의 식각 종료점을 찾음으로써 하부 금속막의 과도 식각을 미연에 방지할 수 있다.
이에 따라 본 발명은 MIM 커패시터의 절연체 박막의 식각 공정의 문제점을 해결하여 커패시터의 전기적 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (5)
- 금속/절연체 박막/금속 구조를 갖는 반도체 소자의 커패시터 제조 방법에 있어서,반도체기판의 층간절연막 상부에 하부 금속막을 형성하는 단계;상기 하부 금속막 상부에 식각 선택성이 있는 질화박막 및 산화박막을 순차 적층하여 절연체 박막을 형성하는 단계;상기 절연체 박막 상부에 상부 금속막을 순차적으로 적층하는 단계; 및상기 커패시터의 마스크 패턴을 이용한 건식 식각 공정을 진행하여 상부 금속막을 패터닝하는 단계;상기 건식 식각 공정을 진행하여 순차 적층된 산화박막과 질화박막을 패터닝하되, 상기 산화박막의 엔드 포인트 신호를 검출한 후에 상기 질화박막의 엔드 포인트 신호가 검출되면 상기 절연체박막의 식각 공정을 종료하는 단계; 및상기 커패시터의 마스크 패턴을 이용한 건식 식각 공정을 진행하여 하부 금속막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 상부 금속막 상부에는 하드 마스크막이 추가 적층된 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 건식 식각 공정은 RIE인 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 질화박막은 PE-CVD 증착된 실리콘질화막이며 그 두께는 200Å∼300Å인 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 산화박막은 PE-CVD로 SiH4와 O2가 증착된 실리콘산화막이며 그 두께는 100Å∼200Å인 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자의 제조방법.
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| KR (1) | KR100459937B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100924879B1 (ko) * | 2007-12-24 | 2009-11-02 | 주식회사 동부하이텍 | Ｍｉｍ 구조 커패시터 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121654A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体装置の製造方法 |
| JPH06310654A (ja) * | 1993-04-27 | 1994-11-04 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| KR19980033984A (ko) * | 1996-11-04 | 1998-08-05 | 김광호 | 딘 필름 커패시터 및 그 제조방법 |
| KR20000001907A (ko) * | 1998-06-15 | 2000-01-15 | 윤종용 | 금속막-절연막-금속막 구조의 커패시터 제조방법 |
-
2002
- 2002-06-11 KR KR10-2002-0032493A patent/KR100459937B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121654A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体装置の製造方法 |
| JPH06310654A (ja) * | 1993-04-27 | 1994-11-04 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| KR19980033984A (ko) * | 1996-11-04 | 1998-08-05 | 김광호 | 딘 필름 커패시터 및 그 제조방법 |
| KR20000001907A (ko) * | 1998-06-15 | 2000-01-15 | 윤종용 | 금속막-절연막-금속막 구조의 커패시터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030094996A (ko) | 2003-12-18 |
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