KR20000001907A - 금속막-절연막-금속막 구조의 커패시터 제조방법 - Google Patents
금속막-절연막-금속막 구조의 커패시터 제조방법 Download PDFInfo
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Abstract
커패시터의 유전체막의 내압 및 누설전류의 특성을 양호하게 하고 공정의 안정화를 쉽게 이룰 수 있는 MIM(Metal-Insulator-Metal) 구조의 커패시터의 형성방법을 개시한다. 본 발명은, 단위소자가 형성된 반도체 기판 위에 하부 도전막, 유전체막 및 상부 도전막을 순차적으로 증착하는 단계와, 상부 도전막을 패터닝하여 상부 전극 패턴을 형성하는 단계와, 유전체막 및 하부도전막을 차례로 패터닝하여 유전체막 패턴 및 커패시터의 하부전극과 하부금속배선으로 동시에 사용되는 하부도전막 패턴을 형성하는 단계를 구비한다. 본 발명에 의해, 커패시터의 유전체막이 손상되지 아니하고 유전체막 두께를 균일하게 유지함으로써, 커패시터의 유전체막의 내압 및 누설전류의 특성을 양호하게 하고 공정의 안정화를 쉽게 이룰 수 있다.
Description
본 발명은 커패시터의 형성방법에 관한 것으로서, 상세하게는 금속층-절연층-금속층(Metal-Insulator-Metal:이하 MIM이라 한다) 구조를 갖는 커패시터 제조방법에 관한 것이다.
오늘날 반도체 소자의 제조 공정이 미세화 및 고집적화되고 아날로그 소자의 정밀도가 증가하고 있다. 이에 따라, 전압변화에 따른 커패시턴스의 변화가 매우 작은 커패시터가 요구되고 있다. 하지만, 상부전극이나 하부전극의 일부 또는 전체를 폴리실리콘으로 구성하고 있는 기존의 반도체 소자의 제조 방법에서는 특성의 한계를 보이고 있다. 이러한 한계를 극복하기 위하여, MIM 구조의 커패시터의 제조방법을 개발하고 있는 추세이다.
MIM 구조의 커패시터는 WSix, Al 또는 Ti와 TiN의 이중구조 등을 전극으로 사용할 수 있으며, Ti, TiN 및 Al의 다층구조는 기존의 다층 금속배선공정을 사용할 수 있다. 따라서, MIM 구조의 커패시터는 제조공정 및 단가면에서 잇점이 있다.
앞서 살펴 본 MIM 구조의 커패시터를 형성하기 위하여, 먼저 통상의 단위소자의 제조공정을 진행한 반도체 기판의 상부에 하부전극으로 사용되는 하부 금속배선을 형성한다. 그리고, 층간 절연막을 증착한 후, 사진공정과 건식식각공정을 이용하여 커패시터를 형성하고자 하는 영역을 패터닝하여 층간절연막 패턴을 형성한다. 다음, 반도체 기판의 상부에 유전체막을 증착한다. 이때, 층간 절연막을 패터닝하기 위한 건식식각에 의해 하부 금속배선의 표면이 손상받게 되고, 그 결과 구석부위 등에서 유전체막의 증착두께의 균일도가 떨어지게 된다.
다음, 하부금속배선의 표면을 식각저지층으로 하여 유전체막과 층간절연막패턴을 식각하여 하부금속배선의 일부를 노출시키는 비아(via) 콘택홀을 형성하고, 비아 콘택홀 부위의 자연산화막 식각공정을 진행한다. 그리고, 상부전극으로 사용되는 상부 금속배선을 형성한다. 이때, 자연산화막 식각공정을 진행하는 동안에 커패시터 부위에 증착되어 있는 유전체막이 한번 더 손상받게 된다. 따라서, 커패시터의 유전체막이 많이 손상되고 유전체막의 두께가 균일하지 않게 됨에 따라, 유전체막의 두께나 균일성에 의해 영향을 받는 커패시터의 내압, 누설전류 및 전압 의존성이 웨이퍼의 위치에 따라 나빠지게 된다. 이러한 현상들은 전체적인 제품 특성이나 수율을 떨어뜨리는 요인으로 작용되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 커패시터의 제조공정시 하부전극 및 유전체막이 손상되지 않게 하고 유전체막의 두께를 균일하게 유지함으로써, 커패시터의 유전체막의 내압 및 누설전류의 특성을 양호하게 하고 공정의 안정화를 쉽게 이룰 수 있는 MIM 구조의 커패시터의 형성방법을 제공하는 데 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 금속막-절연막-금속막 구조를 갖는 커패시터의 평면도이다.
도2 내지 도 6은 본 발명의 실시예에 따른 금속막-절연막-금속막 구조를 갖는 커패시터 제조방법을 순차적으로 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10,20:반도체 기판 14:커패시터
16:콘택 22:하부 도전막
12,22':하부 도전막패턴 24:유전체막
24':유전체막 패턴 26:상부 도전막
26':상부전극패턴 50:절연막
52,54:콘택홀 60:콘택플러그
18,62:상부 금속배선패턴
상기 목적을 달성하기 위한 본 발명의 금속막-절연막-금속막 구조의 커패시터의 형성방법은, 단위소자가 형성된 반도체 기판 위에 하부 도전막, 유전체막 및 상부 도전막을 순차적으로 증착하는 단계와, 상부 도전막을 패터닝하여 상부 전극 패턴을 형성하는 단계와, 유전체막 및 하부도전막을 차례로 패터닝하여 유전체막 패턴 및 커패시터의 하부전극과 하부금속배선으로 동시에 사용되는 하부도전막 패턴을 형성하는 단계를 구비하는 것을 특징으로 한다. 이때, 상부 전극 패턴을 형성하는 공정시 상부 전극 패턴과 접촉하는 영역 이외의 영역에 형성되어 있는 상기 유전체막이 상기 하부도전막이 식각에 의해 손상되는 것을 방지하는 식각방지막으로 작용하는 것이 바람직하다.
하부도전막 패턴을 형성하는 단계 이후, 반도체 기판 전면에 절연막을 증착하는 단계와, 상부전극패턴을 식각저지층으로 하여 절연막을 식각하여 상부전극패턴의 일부를 노출시키는 비아를 형성하는 단계 및 비아를 매립하는 상부 금속 배선 패턴을 형성하는 단계를 더 구비하는 것이 바람직하다. 상부 전극 패턴의 일부를 노출시키는 비아를 형성하는 단계는 절연막과 유전체막을 식각하여 하부도전막 패턴중 하부전극이 아니라 하부 금속 배선으로 기능하는 영역을 노출시키는 배선 연결용 비아도 형성하는 단계와 동시에 진행되는 것이 바람직하다.
본 발명에 의해, 유전체막이 손상되지 아니하고 유전체막 두께를 균일하게 유지함으로써, 커패시터의 유전체막의 내압 및 누설전류의 특성을 양호하게 하고 공정의 안정화를 쉽게 이룰 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 그러나 본 발명이 하기 실시예에 국한되는 것으로 해석되어져서는 안된다. 또한, 도면에서 층이나 영역들의 두께는 설명을 명확하게 하기 위하여 과장된 것이다. 도면에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 접촉하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 개재될 수도 있다.
도 1은 본 발명의 일실시예에 따라 커패시터를 형성하기 위한 레이 아웃도이다. 참조부호 10은 반도체 기판을, 12는 하부전극 및 하부 금속 배선 패턴을, 14는 상부전극 패턴을, 16은 비아콘택홀 패턴을, 18은 상부 금속 배선 패턴을 각각 나타낸다.
도 2 내지 도 6은 본 발명의 실시예에 따른 커패시터의 제조 공정을 순차적으로 도시한 단면도들이다.
도 2를 참조하면, 단위소자(미도시)가 형성된 반도체 기판(20) 위에 하부 금속배선 및 커패시터 하부전극으로 동시에 사용되는 하부 도전막(22), 유전체막(24) 및 상부 도전막(26)을 순차적으로 증착한다. 이때, 하부 도전막(22)은 질화티타늄막(Titanium nitride:이하 TiN이라 한다)이며, 50Å - 2000Å의 두께범위로 형성하는 것이 바람직하다. 유전체막(24)은 산화막, 질화막, 또는 산화막 및 질화막의 이중구조로, 100Å - 2000Å의 두께로 형성되는 것이 바람직하다. 또한, 상부 도전막(26)은 Ti, TiN, Ti 및 TiN의 이중구조, 또는 Ti,TiN 및 Al의 다층구조로 형성되는 것이 바람직하다. 그리고, 상부전극패턴(도3의 26' 참고)과 상부 금속배선패턴(도6의 62 참고)을 연결하는 후속 콘택홀 형성공정에 있어서 충분한 식각마진을 얻기 위하여, 상부 도전막(26)의 두께는 50Å - 7000Å의 범위로 형성하는 것이 바람직하다.
도 3을 참조하면, 상부 도전막(26)을 패터닝하여 상부전극패턴(26')을 형성한다. 이때, 커패시터의 하부전극과 하부 금속배선으로 사용되는 하부 도전막(22)의 표면은 그 위에 증착된 유전체막(24)에 의해 보호되고 식각되지 않으며, 유전체막(24')중 커패시터를 형성하는 부분 또한 상부 전극 패턴(26')에 의해 보호된다. 이는 종래의 커패시터 제조공정에서 하부전극이 과다하게 식각되어 하부전극 위에 증착되는 유전체막 두께의 균일도가 떨어지는 문제점을 개선하며, 유전체막 또한 식각공정에 의해 손상되지 않는다. 따라서 유전체막(24) 두께의 균일성을 유지할 수 있게 되고, 그 결과 커패시터의 유전체막(24)의 내압과 누설전류의 특성이 양호하게 된다.
도 4를 참조하면, 상부전극패턴(26')을 형성한 후, 사진 식각공정을 이용하여 하부 도전막(22)과 유전체막(24)을 패터닝하여 하부전극패턴 및 하부금속배선 패턴(22')과 유전체막 패턴(24')을 형성한다.
도 5를 참조하면, 앞서 설명한 결과물 전면에 절연막(50)을 증착한다. 다음, 상부전극패턴(26')을 식각저지층으로 하여, 절연막(50)을 식각하여 상부전극패턴(26')을 노출시키는 비아 콘택홀(52)을 형성한다. 이 콘택홀(52)은 상부전극패턴(26')을 후속공정에서 형성되는 상부 금속배선패턴(62)과 연결하기 위한 것이다. 콘택홀(52)을 형성하기 위한 식각공정에 있어서, 상부전극패턴(26')의 과식각에 의한 공정 마진의 감소는 상부 도전막의 종류 및 상부 도전막의 두께 증가를 통하여 쉽게 해결할 수 있다. 콘택홀(52)을 형성시에, 하부 금속배선패턴(22')을 식각저지층으로 하여 절연막(50) 및 유전체막 패턴(24')을 식각하여, 하부 금속배선패턴(22')을 노출시키고 후속공정에서 형성되는 상부 금속배선패턴(62)과 연결하는 비아 콘택홀(54) 또한 동시에 형성하는 것이 바람직하다.
도 6을 참조하면, 콘택홀들(52,54)이 형성된 반도체 기판(20) 위에 콘택플러그용 도전막, 예컨대 텅스텐(W)을 증착한 후, 평탄화하여 콘택플러그(60)를 형성한다. 다음, 상부 금속배선용 도전막을 증착하고, 사진 식각공정을 이용하여 상부 금속배선용 도전막을 패터닝하여 상부 금속 배선 패턴(62)을 형성한다.
이상 실시예를 들어 본 발명에 대해 설명하였으나, 본발명은 상술한 실시예에 한정되는 것은 아니며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것으로서, 본 발명의 기술사상 및 범위내에서 당 분야의 통상의 지식을 가진 자에 의하여 각종 변형 및 개량이 가능함은 명백하다.
이상에서 살펴본 바와 같이 본 발명에 따른 커패시터의 형성방법은, 커패시터의 제조공정시 하부 도전막, 유전체막 및 상부 도전막을 차례로 증착한 후 상부전극패턴을 형성하여 유전체막이 손상되지 아니하고 유전체막 두께를 균일하게 유지함으로써, 커패시터의 유전체막의 내압 및 누설전류의 특성을 양호하게 하고 공정의 안정화를 쉽게 이룰 수 있다.
Claims (10)
- 단위소자가 형성된 반도체 기판 위에 하부 도전막, 유전체막 및 상부 도전막을 순차적으로 증착하는 단계;상기 상부 도전막을 패터닝하여 상부 전극 패턴을 형성하는 단계; 및상기 유전체막 및 하부도전막을 차례로 패터닝하여 유전체막 패턴 및 커패시터의 하부전극과 하부금속배선으로 동시에 사용되는 하부도전막 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 금속막-절연막-금속막 구조의 커패시터 제조방법.
- 제1항에 있어서, 상기 상부 전극 패턴을 형성하는 공정시 상부 전극 패턴과 접촉하는 영역 이외의 영역에 형성되어 있는 상기 유전체막이 상기 하부도전막이 식각에 의해 손상되는 것을 방지하는 식각방지막으로 작용하는 것을 특징으로 하는 금속막-절연막-금속막 구조의 커패시터 제조방법.
- 제1항에 있어서, 하부도전막 패턴을 형성하는 단계이후, 상기 반도체 기판 전면에 절연막을 증착하는 단계와, 상기 상부전극패턴을 식각저지층으로 하여 상기 절연막을 식각하여 상기 상부전극패턴의 일부를 노출시키는 비아를 형성하는 단계 및 상기 비아를 매립하는 상부 금속 배선 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 금속막-절연막-금속막 구조의 커패시터 제조방법.
- 제3항에 있어서, 상기 상부 전극 패턴의 일부를 노출시키는 비아를 형성하는 단계는 상기 절연막과 유전체막을 식각하여 하부도전막 패턴중 하부전극이 아니라 하부 금속 배선으로 기능하는 영역을 노출시키는 배선 연결용 비아도 형성하는 단계와 동시에 진행되는 것을 특징으로 하는 금속막-절연막-금속막 구조의 커패시터 제조 방법.
- 제1항에 있어서, 상기 하부 도전막은 TiN인 것을 특징으로 하는 커패시터의 형성방법.
- 제5항에 있어서, 상기 하부 도전막은 50Å - 2000Å의 두께인 것을 특징으로 하는 커패시터의 형성방법.
- 제1항에 있어서, 상기 유전체막은 산화막, 질화막, 또는 산화막 및 질화막의 이중구조인 것을 특징으로 하는 커패시터의 형성방법.
- 제7항에 있어서, 상기 유전체막은 100Å - 2000Å의 두께인 것을 특징으로 하는 커패시터의 형성방법.
- 제1항에 있어서, 상기 상부 도전막은 Ti, TiN, Ti 및 TiN의 이중구조, 또는 Ti,TiN 및 Al의 다층구조인 것을 특징으로 하는 커패시터의 형성방법.
- 제9항에 있어서, 상기 상부 도전막은 50Å - 7000Å의 두께인 것을 특징으로 하는 커패시터의 형성방법.
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