KR100955839B1 - 멀티 커패시터 제조 방법 - Google Patents
멀티 커패시터 제조 방법 Download PDFInfo
- Publication number
- KR100955839B1 KR100955839B1 KR1020070139650A KR20070139650A KR100955839B1 KR 100955839 B1 KR100955839 B1 KR 100955839B1 KR 1020070139650 A KR1020070139650 A KR 1020070139650A KR 20070139650 A KR20070139650 A KR 20070139650A KR 100955839 B1 KR100955839 B1 KR 100955839B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- capacitor
- etching
- film
- pattern
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 66
- 238000000034 method Methods 0.000 title claims abstract description 59
- 238000005530 etching Methods 0.000 claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 claims abstract description 23
- 238000001039 wet etching Methods 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 abstract description 15
- 229920000642 polymer Polymers 0.000 abstract description 10
- 239000010408 film Substances 0.000 description 105
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 24
- 229920005591 polysilicon Polymers 0.000 description 24
- 239000010410 layer Substances 0.000 description 20
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 238000002955 isolation Methods 0.000 description 9
- 239000002184 metal Substances 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 101150077194 CAP1 gene Proteins 0.000 description 3
- 101150014715 CAP2 gene Proteins 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 101100245221 Mus musculus Prss8 gene Proteins 0.000 description 3
- 101100260872 Mus musculus Tmprss4 gene Proteins 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은, 멀티 커패시터 제조 방법에 관한 것으로, 이를 위하여, 본 발명은, 커패시터의 절연막의 상부에 식각 마스크 패턴을 형성하고, 식각 마스크 패턴을 이용하는 습식 식각 공정으로 절연막에 단차를 생성하며, 단차가 있는 절연막과 도전막을 건식 식각하여 서로 다른 두께의 절연막 패턴과 하부 전극을 생성함으로써, 커패시터 제조 공정 중 건식 식각 공정에 의해 발생하는 절연막 에지의 과도 식각 및 폴리머 생성을 줄일 수 있으며, 또한 서로 다른 높이를 갖는 절연막 패턴에 의해 서로 다른 커패시턴스를 갖는 멀티 커패시터를 구현할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 절연막 패턴을 이용하여 커패시턴스가 다른 적어도 두 개 이상의 커패시터를 함께 제조하는데 적합한 있는 멀티 커패시터 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자의 고집적화 기술에 의해 로직 회로 내 아날로그 커패시터가 로직 회로와 함께 집적화된 반도체 소자가 연구/개발되어 제품으로 사용되고 있다.
로직 회로(예컨대, CMOS 로직)에서 사용되는 아날로그 커패시터는 PIP(Polysilicon/Insulator/Polysilicon)와 MIM(Metal/Insulator/Metal) 형태가 주로 사용되는데, 이러한 PIP 또는 MIM 커패시터는 MOS(Metal Oxide Silicon)형 커패시터나 정션 커패시터(junction capacitor)와는 달리 바이어스에 독립적이므로 정밀성이 요구된다.
즉, PIP 커패시터는 아날로그 소자의 노이즈 방지, 주파수 변조 등에 널리 이용되는 소자로서, 하부 전극(bottom electrode)과 상부 전극(top electrode)이 로직 트랜지스터의 게이트 전극 물질과 동일한 폴리실리콘으로 제조되기 때문에 별도의 공정 없이 게이트 전극 제조 공정시 PIP 커패시터의 전극을 함께 제조할 수 있는 특징을 갖는다.
또한, MIM 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체 소자, 예를 들어 RF CMOS장치에서 주로 사용되고 있다.
한편, 대한민국 특허 등록 제 552806호(이하, 선행특허라 함)에서는, PIP 커패시터의 폴리 실리콘막과 절연막의 식각 선택비를 높이기 위한 식각 방법을 공개하였다.
이러한 선행특허는, 반도체 기판 상에 게이트 산화막, 하부 전극용 제1폴리 실리콘막, 절연막 및 상부 전극용 제2폴리 실리콘막을 순차 형성하고, 제2폴리 실리콘막 상에 포토레지스트를 도포한 후 포토레지스트를 선택적으로 노광하여 목적으로 하는 포토레지스트 패턴을 형성하며, 이후 포토레지스트 패턴을 식각 마스크로 하여 노출된 제2폴리 실리콘막과 절연막을 선택적으로 식각한다.
여기에서, 선행특허는, 제2폴리 실리콘막과 절연막을 식각할 때에는 폴리 실리콘막의 식각속도 보다 절연막의 식각속도가 더 빠른 조건에서 식각함으로써, 제2폴리 실리콘막과 절연막의 식각 중에 손상되는 제1폴리 실리콘막의 두께를 100Å 이하로 제한할 수 있다.
이후, 제1폴리 실리콘막을 식각함으로써, PIP 구조의 박막 커패시터를 제조 하는 기술사상을 내포하고 있다.
전술한 종래 기술에 의한 커패시터 제조 방법은, 제2폴리 실리콘막과 절연막을 식각할 때 폴리 실리콘막 식각 속도 보다 절연막 식각 속도가 더 빠른 조건에서 식각하기 때문에 제2폴리 실리콘막과 절연막의 식각 중에 손상되는 제1폴리 실리콘막의 두께를 최소화할 수 있다.
그러나, 커패시터의 상부 전극과 하부 전극의 패터닝을 위한 식각 공정은 주로 포토레지스트 패턴을 이용하는 건식 식각 공정을 사용하기 때문에 식각 부산물인 폴리머 잔여물이 생성되는 문제가 있으며, 건식 식각의 경우 가스를 이용하여 이방성 식각 특성을 가지므로 패턴의 프로파일(profile) 조절이 용이하지만, 폴리머 잔여물을 남기는 문제점을 갖는다.
또한, 건식 식각 공정에 의해 상부 전극용 폴리 실리콘막을 건식 식각할 때 절연막 에지 부분에서 식각 손상이 발생하게 되는데, 그 이유는 커패시터의 상부 전극을 위한 식각 공정시 절연막의 두께가 얇기 때문에 엔드 포인트(end of point) 또는 엔드 포인트 검출(end poin detection)의 정확도가 저하되어 식각용 가스의 분포가 고르지 못하거나 식각률의 변화를 유발되기 때문이다.
그 결과, 절연막의 에지 부분이 과도 식각되고, 커패시터의 상부 전극 및 하부 전극에 고전압이 인가될 경우 과도 식각된 절연막 부위에서 절연 파괴(break down)가 일어나 커패시터의 전기적 특성을 저하시키는 요인으로 작용하고 있다.
또한, 종래 기술에서는 커패시턴스가 다른 커패시터를 복수 개로 구현할 경 우 커패시터 패턴의 밀도에 따라 패턴 간격이 좁은 영역과 넓은 영역에서 건식 식각률의 차이가 발생하여 패턴 간격이 넓은 영역이 좁은 영역보다 식각률이 떨어지고 되며, 이 또한 건식 식각 사용으로 커패시터 구조물에 폴리머가 남게 되는 요인으로 작용하게 된다.
이에, 본 발명은 절연막의 상부에 식각 마스크 패턴을 형성하고, 식각 마스크 패턴을 이용하는 습식 식각 공정으로 절연막에 단차를 생성하며, 단차가 있는 절연막과 도전막을 건식 식각하여 서로 다른 두께의 절연막 패턴과 하부 전극을 생성함으로써, 커패시터 제조 공정시 발생하는 절연막의 과도 식각을 줄일 수 있으며, 또한 서로 다른 커패시턴스를 갖는 멀티 커패시터의 구현이 가능한 멀티 커패시터 제조 방법을 제공한다.
본 발명은, 반도체 소자용 커패시터를 제조하는 방법으로서, 반도체 기판의 상부면에 도전막, 절연막, 및 식각 마스크막을 순차적으로 적층하는 단계와, 상기 식각 마스크막을 패터닝하여 식각 마스크 패턴을 형성하는 단계와, 상기 식각 마스크 패턴에 의해 노출된 상기 절연막 일부 두께를 식각하여 단차를 형성하는 단계와, 상기 식각 마스크 패턴을 제거하는 단계와, 상기 단차가 형성된 절연막과 도전막의 일부를 선택 식각하여 서로 다른 두께를 갖는 절연막 패턴과 하부 전극을 형성하는 단계를 포함하는 멀티 커패시터 제조 방법을 제공한다.
본 발명은, 커패시터 절연막의 상부면에 식각 선택성이 있는 물질로 식각 마스크 패턴을 형성하고, 식각 마스크 패턴을 이용하는 습식 식각 공정을 통해 절연막에 단차를 형성하며, 단차가 있는 절연막과 도전막을 건식 식각하여 커패시터의 절연막 패턴 및 하부 전극을 형성함으로써 서로 다른 커패시턴스를 갖는 멀티 커패시터를 동시에 제조할 수 있다.
또한, 본 발명은 식각 마스크 패턴을 이용하여 절연막을 습식 식각 공정으로 일정 두께 식각하여 서로 다른 높이를 갖는 커패시터 절연막 높이를 맞추고, 건식 식각 공정으로 절연막을 패터닝하며, 후세정 공정으로 진행한 후에 도전막을 패터닝하여 하부 전극을 형성하기 때문에 커패시터의 절연막 패턴 및 하부 전극 식각 공정시 발생되는 폴리머 생성 및 절연막 에지의 과도 식각을 방지할 수 있다.
본 발명의 기술 요지는, 커패시터의 절연막 상부에 식각 마스크 패턴을 형성하고, 식각 마스크 패턴을 이용하는 습식 식각 공정으로 절연막에 단차를 생성하며, 단차가 있는 절연막 및 도전막을 건식 식각하여 서로 다른 두께의 절연막 패턴과 하부 전극을 생성한다는 것으로, 본 발명은 이러한 기술적 수단을 통해, 커패시터 제조 공정 중 건식 식각 공정에 의해 발생하는 절연막의 과도 식각을 방지할 수 있을 뿐만 아니라 서로 다른 높이를 갖는 절연막 패턴에 의해 서로 다른 커패시턴스를 갖는 멀티 커패시터의 제조를 실현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 1은 본 발명에 따른 서로 다른 커패시턴스를 갖는 멀티 커패시터 구조를 나타낸 수직 단면도이다.
도 1을 참조하면, 본 발명에 따라 제조된 서로 다른 커패시턴스를 갖는 커패시터들(Cap1, Cap2, Cap3)은, 반도체 기판(10)의 소자 분리막(12)의 상부면에 형성되는데, 도프트 폴리실리콘, 금속 등으로 이루어진 하부 전극(14a)과, 하부 전극(14a)의 상부면에 형성되며 서로 다른 두께를 갖는 절연막 패턴(16a, 16b, 16c)과, 각 절연막 패턴(16a, 16b, 16c)의 상부면에 형성되며 도프트 폴리실리콘, 금속 등으로 이루어진 상부 전극(24a)을 포함한다.
따라서, 본 발명에 따라 반도체 기판(10) 내 소자 분리막(12) 상에 제조되는 커패시터들(Cap1, Cap2, Cap3)은, 서로 다른 두께의 절연막 패턴(16a, 16b, 16c)과 하부 전극(14a) 및 상부 전극(24a)에 의해 커패시턴스가 달라진다.
이와 같은 구조를 갖는 멀티 커패시터 구조를 제조하는 일련의 과정들에 대하여 첨부된 도 2를 참조하여 상세하게 설명한다.
도 2a 내지 도 2j는 본 발명의 바람직한 실시 예에 따른 멀티 커패시터 제조 과정을 순차적으로 나타낸 공정 순서도이다.
도 2a를 참조하면, 증착 공정, 식각 공정, 세정 공정 등을 선택적으로 진행 함으로써, 실리콘 등의 반도체 기판(10)에 활성 영역과 소자 분리 영역을 구분하는 소자 분리막(12)을 형성하고, 이온 주입(ion implantation) 공정을 진행하여 반도체 기판(10)의 활성 영역에 문턱 전압 조절, 웰 등을 위한 도펀트(dopant) 이온을 주입한다.
다음에, 소자 분리막(12)의 상부면에 하부 전극용의 도전막(14)으로서, 도프트 폴리실리콘막을 화학적기상증착(CVD) 공정으로 증착하고, 그 위에 절연막(16)으로서, 실리콘 질화막(SiN)을 증착한다.
이어서, 증착 공정을 진행하여, 절연막(16)의 상부면에 식각 마스크막(18)으로서, 절연막(16)과 식각 선택성이 있는 절연 물질로 실리콘 산화막(SiO2)을 증착한다.
도 2b를 참조하면, 식각 마스크막(18) 등이 형성된 반도체 기판(10)의 구조물 전면에 스핀 코팅 등의 공정을 진행하여 식각 마스크막(18)의 상부면에 포토레지스트를 도포하고, 노광 및 현상 공정을 진행하여 멀티 커패시터를 구현하기 위해 절연막에 단차를 생성하기 위한 영역을 정의하기 위한 포토레지스트 패턴(20)을 형성한다.
다음에, 도 2c 및 도 2d에 도시된 바와 같이, 포토레지스트 패턴(20)에 의해 상부 노출된 식각 마스크막(18)의 일부를 선택적으로 건식 식각함으로써, 식각 마스크 패턴(18a)을 형성하고, 이후 에슁 등의 공정을 진행하여 식각 마스크막(18)상에 잔류하는 포토레지스트 패턴(20)을 제거한다. 여기에서, 건식 식각 공정으로는, 예컨대 플라즈마를 이용한 반응성 이온 식각(RIE : Reactive Ion Etching) 공정을 이용할 수 있다.
이어서, 식각 마스크 패턴(18a)을 마스크로 하는 습식 식각 공정을 진행하여 식각 마스크 패턴(18a)에 의해 노출된 절연막(16)의 일부를 선택적으로 제거함으로써, 일 예로서 도 2e에 도시된 바와 같이, 절연막(16) 내에 단차가 있는 홈(21)을 형성한다. 즉, 습식 식각 공정에 의해 절연막(16)의 표면은 요철 형태를 갖게 된다.
여기에서, 홈(21)을 형성하기 위한 습식 식각 공정은, 인산 용액을 사용하며 실리콘 질화막과 실리콘 산화막의 선택비를 40 : 1로 하는 공정 조건에서 진행할 수 있다.
따라서, 본 발명에서는 커패시터의 절연막이 포토레지스트 패턴이 아닌 식각 선택성이 있는 다른 절연 물질에 의해 패터닝되기 때문에 포토레지스트와 식각 가스의 반응으로 인해 발생되는 폴리머 생성을 줄일 수 있다.
다음에, 도 2f에 도시된 바와 같이, 선택적인 식각 공정을 진행함으로써, 절연막(16) 상에 잔류하는 식각 마스크 패턴(18a)을 제거한다. 여기에서, 식각 마스크 패턴의 식각 공정은, 불산(HF) 또는 고온의 SC1을 사용하여 진행할 수 있다.
도 2g를 참조하면, 스핀 코팅 등의 공정을 진행하여 단차가 있는 절연막(16)의 상부면에 포토레지스트를 도포하고, 노광 및 현상 공정을 진행함으로써, 커패시터의 하부 전극 영역을 정의하기 위한 포토레지스트 패턴(22)을 형성한다.
그리고, 포토레지스트 패턴(22)을 식각 마스크로 이용하는 건식 식각 공정을 진행하여 절연막(16)의 일부를 선택적으로 제거함으로써, 일 예로서 도 2h에 도시된 바와 같이, 절연막 패턴(16a, 16b, 16c)을 형성한다. 여기에서, 건식 식각 공정으로는, 예컨대 플라즈마를 이용한 반응성 이온 식각(RIE) 공정을 이용할 수 있다.
이후, 도 2i에 도시된 바와 같이, 에슁 등의 공정을 진행하여 절연막 패턴(16a, 16b, 16c) 상에 잔류하는 포토레지스트 패턴(22)을 제거하며, 후 세정 공정 등을 진행하여 식각 부산물인 폴리머 등을 제거한다.
그 결과, 하부 전극용의 도전막(14)의 상부면에는 서로 다른 높이를 갖는 절연막 패턴(16a, 16b, 16c)이 남게 되고, 후 세정 공정에 의해 절연막 패턴(16a, 16b, 16c)에서의 폴리머는 완전히 제거된다.
다시, 도 2j를 참조하면, 절연막 패턴(16a, 16b, 16c)이 형성된 구조물의 전면에 상부 전극용 도전막으로서, 도프트 폴리실리콘막을 화학적기상증착(CVD) 공정으로 증착하고, 스핀 코팅 등의 공정으로 그 위에 포토레지스트를 도포하며, 노광 및 현상 공정을 진행하여 커패시터의 상부 전극 영역을 정의하기 위한 포토레지스트 패턴(도시 생략)을 형성한다.
이어서, 포토레지스트 패턴에 의해 그 상부가 노출된 상부 전극용 도전막의 일부를 선택적으로 건식 식각하고, 이후 에슁 공정 등을 진행하여 도전막 상에 잔류하는 포토레지스트 패턴을 제거함으로써, 절연막 패턴(16a, 16b, 16c)에 각각 적층되는 상부 전극(24a)을 형성한다. 여기에서, 건식 식각 공정으로서는, 예컨대 플라즈마를 이용한 반응성 이온 식각(RIE) 공정을 이용할 수 있다.
그 결과, 소자 분리막(12)의 상부면에는 각각 서로 다른 높이를 갖는 하부 전극(14a), 절연막 패턴(16a, 16b, 16c), 상부 전극(24a)을 갖는 멀티 커패시터들(Cap1, Cap2, Cap3)이 제조된다.
한편, 본 발명의 바람직한 실시 예에서는, 식각 마스크 패턴을 이용하는 습식 식각 공정을 1회 실시하여 하나의 다른 절연막 패턴 높이와 동일한 2개의 절연막 패턴 높이를 갖는 세 개의 커패시터를 제조하는 것으로 하여 설명하였으나, 이것은 단지 예시적인 제시일 뿐 본 발명이 반드시 이에 한정되는 것은 아니며, 식각 마스크 패턴을 이용하는 습식 식각 공정을 적어도 2회 이상 실시함으로써 서로 다른 절연막 패턴 높이를 갖는 두 개 이상의 커패시터를 제조할 수 있음은 물론이다.
도 3은 본 발명에 따라 제조된 멀티 커패시터의 일 예를 나타낸 수직 단면도로서, PIP 구조의 멀티 커패시터의 일 예이다.
본 실시 예의 멀티 커패시터는, 반도체 기판(10)내 소자 분리막(12)의 상부면에 도프트 폴리실리콘, 금속 등이 패터닝된 하부 전극(14a)이 각각 형성되어 있고, 각 하부 전극(14a)의 상부면에 서로 다른 두께를 갖는 절연막 패턴(16a, 16b)이 형성되어 있으며, 각 절연막 패턴(16a, 16b)의 상부면에 도프트 폴리실리콘, 금속 등이 패터닝된 상부 전극(24a)이 형성되어 있다. 이때, 이들 하부 및 상부 전극(14a, 24a)의 상부면 및 측면에는 절연체 박막이 추가 형성될 수 있다.
그리고, 멀티 커패시터와 일정 간격 이격되어 소자 분리막(12) 상부면에 도프트 폴리실리콘으로 이루어진 저항(25)이 형성되어 있다.
이러한 커패시터 및 저항을 포함한 구조물의 전면에 다층 층간 절연막(예컨대, TEOS, BPSG)(26, 28)이 형성되며, 이들 층간 절연막(26, 28)의 콘택홀을 통해 하부 전극(14a), 상부 전극(24a) 또는 저항(25)과 수직으로 연결되는 콘택(30) 및 배선(32)이 형성되어 있다.
따라서, 본 발명은 커패시터 절연막과 식각 선택성이 있는 물질로 식각 마스크 패턴을 형성하고, 식각 마스크 패턴을 이용하는 습식 식각 공정으로 절연막에 단차를 형성하며, 단차가 있는 절연막을 건식 식각하여 커패시터의 절연막 패턴을 형성함으로써, 서로 다른 커패시턴스를 갖는 멀티 커패시터를 함께 제조할 수 있다.
또한, 본 발명은 절연막을 습식 식각 공정으로 일정 두께 식각하여 단차를 형성하고, 건식 식각 공정으로 절연막을 패터닝하며, 후 세정 공정을 진행하여 폴리머를 제거한 후에 도전막을 패터닝하기 때문에 커패시터의 절연막 패턴 및 하부 전극 식각 공정시 발생되는 폴리머 생성 및 절연막 에지의 과도 식각을 방지할 수 있다.
한편, 본 발명의 실시 예에서는, PIP 커패시터를 예로 들었으나, MIM와 그 외 다른 형태의 커패시터에도 적용이 가능하며 식각 마스크 물질을 실리콘 산화막으로, 절연막 물질을 실리콘 질화막으로 하는 것을 예로 들었으나 이 또한 식각 선택성이 있는 다른 물질로 변경이 가능하다.
이상의 설명에서는 본 발명의 바람직한 실시 예를 제시하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 것을 쉽게 알 수 있을 것이다.
도 1은 본 발명에 따른 서로 다른 커패시턴스를 갖는 멀티 커패시터 구조를 나타낸 수직 단면도,
도 2a 내지 도 2j는 본 발명의 바람직한 실시 예에 따른 멀티 커패시터 제조 과정을 순차적으로 나타낸 공정 순서도,
도 3은 본 발명에 따라 제조된 멀티 커패시터의 일 예를 나타낸 수직 단면도.
＜도면의 주요 부분에 대한 부호의 설명＞
10 : 반도체 기판 12 : 소자 분리막
14a : 하부 전극 16a, 16b, 16c : 절연막 패턴
18a : 식각 마스크 패턴 20, 22 : 포토레지스트 패턴
21 : 절연막 패턴의 단차 24a : 상부 전극
26, 28 : 층간 절연막 30 : 콘택
32 : 배선
Claims (3)
- 반도체 소자용 커패시터를 제조하는 방법으로서,반도체 기판의 상부면에 도전막, 절연막, 및 식각 마스크막을 순차적으로 적층하는 단계와,상기 식각 마스크막을 패터닝하여 식각 마스크 패턴을 형성하는 단계와,상기 식각 마스크 패턴에 의해 노출된 상기 절연막 일부 두께를 식각하여 단차를 형성하는 단계와,상기 식각 마스크 패턴을 제거하는 단계와,상기 단차가 형성된 절연막과 도전막의 일부를 선택 식각하여 서로 다른 두께를 갖는 절연막 패턴과 하부 전극을 형성하는 단계를 포함하는 멀티 커패시터 제조 방법.
- 제 1 항에 있어서,상기 단차의 형성은, 습식 식각 공정을 통해 진행되는 것을 특징으로 하는 멀티 커패시터 제조 방법.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070139650A KR100955839B1 (ko) | 2007-12-28 | 2007-12-28 | 멀티 커패시터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070139650A KR100955839B1 (ko) | 2007-12-28 | 2007-12-28 | 멀티 커패시터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090071766A KR20090071766A (ko) | 2009-07-02 |
| KR100955839B1 true KR100955839B1 (ko) | 2010-05-06 |
Family
ID=41329065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070139650A KR100955839B1 (ko) | 2007-12-28 | 2007-12-28 | 멀티 커패시터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100955839B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173748A (ja) * | 1987-12-28 | 1989-07-10 | Matsushita Electron Corp | 半導体集積回路装置 |
| KR20010018848A (ko) * | 1999-08-23 | 2001-03-15 | 김영환 | 커패시터의 제조방법 |
| US6465819B2 (en) | 1998-08-25 | 2002-10-15 | Nec Corporation | Solid state imaging apparatus with transistors having different gate insulating film thickness and manufacturing method for the same |
| US7211876B2 (en) | 2004-07-01 | 2007-05-01 | Oki Electric Industry, Co., Ltd. | Semiconductor device utilizing multiple capacitors each having an insulating layer having a different thickness |
-
2007
- 2007-12-28 KR KR1020070139650A patent/KR100955839B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173748A (ja) * | 1987-12-28 | 1989-07-10 | Matsushita Electron Corp | 半導体集積回路装置 |
| US6465819B2 (en) | 1998-08-25 | 2002-10-15 | Nec Corporation | Solid state imaging apparatus with transistors having different gate insulating film thickness and manufacturing method for the same |
| KR20010018848A (ko) * | 1999-08-23 | 2001-03-15 | 김영환 | 커패시터의 제조방법 |
| US7211876B2 (en) | 2004-07-01 | 2007-05-01 | Oki Electric Industry, Co., Ltd. | Semiconductor device utilizing multiple capacitors each having an insulating layer having a different thickness |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090071766A (ko) | 2009-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101095780B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR20180034377A (ko) | 직사각형 프로파일을 갖는 스페이서 및 그 형성 방법 | |
| US9012296B2 (en) | Self-aligned deep trench capacitor, and method for making the same | |
| KR20130007255A (ko) | 반도체 소자의 제조 방법 | |
| KR102403619B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100597093B1 (ko) | 캐패시터 제조방법 | |
| US6825080B1 (en) | Method for forming a MIM capacitor | |
| US20090258469A1 (en) | Method of manufacturing semiconductor device | |
| KR20020037684A (ko) | 반도체 장치의 제조방법 | |
| US6211008B1 (en) | Method for forming high-density high-capacity capacitor | |
| US7560333B2 (en) | Capacitor in semiconductor device and method of manufacturing the same | |
| US20090161291A1 (en) | Capacitor for Semiconductor Device and Method of Manufacturing the Same | |
| KR100955839B1 (ko) | 멀티 커패시터 제조 방법 | |
| KR100680504B1 (ko) | 반도체 소자의 캐패시터의 제조방법 | |
| US7846808B2 (en) | Method for manufacturing a semiconductor capacitor | |
| KR100835825B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| TWI677056B (zh) | 半導體裝置及其製造方法 | |
| US8053310B2 (en) | Method for defect reduction for memory cell capacitors | |
| KR100639000B1 (ko) | 금속-절연체-금속 커패시터의 제조방법 | |
| US6238970B1 (en) | Method for fabricating a DRAM cell capacitor including etching upper conductive layer with etching byproduct forming an etch barrier on the conductive pattern | |
| US9159661B2 (en) | Integrated circuits with close electrical contacts and methods for fabricating the same | |
| KR20130037519A (ko) | 캐패시터 및 그 제조 방법 | |
| KR100781446B1 (ko) | 반도체 소자의 ｍｉｍ 커패시터 제조 방법 | |
| KR100945877B1 (ko) | 반도체 소자의 커패시터 제조 방법 | |
| KR100605229B1 (ko) | 엠아이엠 캐패시터 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |