TWI677056B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明的一些實施例係關於半導體裝置的製造方法。上述方法包含提供具有第一區及第二區的基底。上述方法包含形成內連線結構於半導體基底的第一區上及熔絲結構於半導體基底的第二區上。上述方法亦包含形成第一導電墊於內連線結構上。上述方法更包含依序沉積覆蓋層、蝕刻停止層及第一介電層覆蓋第一導電墊及熔絲結構。上述方法更包含進行第一蝕刻製程，在第一區形成第一開口露出第一導電墊及在第二區形成第二開口於熔絲結構的正上方。在進行第一蝕刻製程的期間，第一介電層的蝕刻速率大於蝕刻停止層的蝕刻速率。

Description

半導體裝置及其製造方法
本發明係有關於半導體裝置，且特別係有關於具有熔絲結構的半導體裝置。
近年來，各種消費性電子產品逐漸流行，促使揮發性記憶體需求量大增。揮發性記憶體以動態隨機存取式記憶體為主流。雖然目前存在的動態隨機存取式記憶體及其形成方法已足夠應付它們原先預定的用途，但它們仍未在各個方面皆徹底的符合要求，因此仍有需努力的方向。
本發明的一些實施例係關於半導體裝置的製造方法。上述方法包含提供半導體基底，半導體基底具有第一區及相鄰於第一區的第二區。上述方法包含形成內連線結構於半導體基底的第一區上及熔絲結構於半導體基底的第二區上。上述方法亦包含第一導電墊於內連線結構上。第一導電墊電性連接至內連線結構。上述方法更包含沉積覆蓋層覆蓋第一導電墊及熔絲結構。此外，上述方法包含沉積蝕刻停止層以覆蓋覆蓋層。上述方法亦包含沉積第一介電層覆蓋覆蓋層及蝕刻停止層。上述方法更包含進行第一蝕刻製程，移除第一介電層、蝕刻停止層及覆蓋層，在第一區形成第一開口露出第一導電墊及 在第二區形成第二開口於熔絲結構的正上方。在進行第一蝕刻製程的期間，第一介電層具有第一蝕刻速率，蝕刻停止層具有第二蝕刻速率，其中第一蝕刻速率大於第二蝕刻速率。
本發明的一些實施例係關於半導體裝置。上述半導體裝置包含半導體基底，半導體基底具有第一區及相鄰於第一區的第二區。上述半導體裝置亦包含內連線結構及熔絲結構，個別設置於半導體基底的第一區及第二區上。上述半導體裝置更包含第一介電層，覆蓋內連線結構及熔絲結構。此外，上述半導體裝置包含第一導電墊，其設置於內連線結構上，第一導電墊電性連接至內連線結構。上述半導體裝置亦包含覆蓋層，設置於半導體基底的第一區及第二區上，且覆蓋層覆蓋第一導電墊的側壁。上述半導體裝置亦包含蝕刻停止層，設置於半導體基底的第二區上，且蝕刻停止層覆蓋覆蓋層。上述半導體裝置更包含第二介電層，設置於蝕刻停止層及覆蓋層上。上述半導體裝置亦包含第一開口，設置於半導體基底的第二區及熔絲結構上，且第一開口移除第二介電層、蝕刻停止層、覆蓋層及一部份的第一介電層。
100A‧‧‧半導體裝置
100B‧‧‧半導體裝置
102‧‧‧半導體基底
102A‧‧‧第一區
102B‧‧‧第二區
104‧‧‧介電層
106‧‧‧內連線結構
108‧‧‧熔絲結構
110‧‧‧介電層
110b‧‧‧熔絲窗
112‧‧‧導通孔結構
114a‧‧‧第一堆疊結構
114b‧‧‧第二堆疊結構
116a‧‧‧第一導電墊
116b‧‧‧第二導電墊
118‧‧‧阻障層
120‧‧‧抗反射層
122‧‧‧溝槽
124‧‧‧覆蓋層
126‧‧‧蝕刻停止層
128‧‧‧第一蝕刻製程
130‧‧‧複合介電層
132‧‧‧介電層
134‧‧‧介電層
136‧‧‧空隙
138‧‧‧第二蝕刻製程
140‧‧‧第一開口
142‧‧‧第二開口
144‧‧‧第三開口
T1‧‧‧厚度
為讓本發明之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：第1A-1H圖係根據本發明的一些實施例之形成半導體裝置之中間各階段之製程的剖面圖。
第2圖係根據一些實施例之半導體裝置的剖面示意圖。
以下針對本發明之高壓半導體裝置及其製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本發明之不同樣態。以下所述特定的元件及排列方式僅為簡單描述本發明。當然，這些僅用以舉例而非用以限定本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，例如，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。
必需了解的是，特別描述之圖示之元件可以此發明中所屬技術領域中具有通常知識者所熟知之各種形式存在。此外，當某層在其它層或基板「上」時，有可能是指「直接」在其它層或基板上，或指某層在其它層或基板之間夾設其它層。
此外，實施例中可能使用相對性的用語，例如「較低」、「下方」或「底部」及「較高」、「上方」或「頂部」，以描述圖示的一個元件對於另一元件的相對關係。能理解的是，如果將圖示的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。
在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍 可隱含「約」、「大約」之含義。
參閱第1A-第1H圖，第1A-1H圖係根據本發明的一些實施例之形成半導體裝置100A之中間各階段之製程的剖面圖。如第1圖所示，首先提供半導體基底102。在一些實施例，半導體基板102具有第一區102A及相鄰於第一區102A的第二區102B。此外，半導體基底102上具有介電層104、內連線結構106及熔絲結構108。如第1A圖所示，內連線結構106及熔絲結構108形成於介電層104內。在一些實施例，如第1A圖所示，內連線結構106形成於第一區102A內，熔絲結構108形成於第二區102B內。
半導體基底102可包含積體電路(integrated circuit，IC)中。上述積體電路可包含不同的被動和主動微電子元件，例如薄膜電阻器(thin-film resistor)、其他類型電容器例如，金屬-絕緣體-金屬電容(metal-insulator-metal capacitor，MIMCAP)、電感、二極體、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor field-effect transistors，MOSFETs)、互補式MOS電晶體、雙載子接面電晶體(bipolar junction transistors，BJTs)、橫向擴散型MOS電晶體、高功率MOS電晶體或其他類型的電晶體。在一些實施例，半導體基底102包含動態隨機儲存記憶體(dynamic random access memory，DRAM)。
介電層104由氮化矽、氮氧化矽、碳化矽、氧化矽、氮碳化矽、其他適合的材料或其組合製成，介電層104可藉由沉積製程形成。沈積製程包含化學氣相沈積、物理氣相沈積、 原子層沈積(atomic layer deposition，ALD)、高密度電漿化學氣相沈積(high density plasma CVD，HDPCVD)、金屬有機化學氣相沈積(metal organic CVD，MOCVD)、遙控式電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿增強型化學氣相沈積(PECVD)、電鍍(plating)、其他合適的方法或前述之組合。
內連線結構106及熔絲結構108包含導電材料，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、碳化鉭(TaC)、矽氮化鉭(TaSiN)、碳氮化鉭(TaCN)、鋁化鈦(TiAl)，鋁氮化鈦(TiAlN)、其他適合的導電材料或前述之組合。
在一些實施例，先沉積一層介電材料於基底上，之後利用微影製程及蝕刻製程在第一區102A及第二區102B上的介電材料內形成開口。接下來，再將導電材料填入開口形成內連線結構106及熔絲結構108。上述微影製程包含光阻塗佈(例如旋轉塗佈)、軟烤、光罩對位、曝光、曝後烤、將光阻顯影、沖洗、乾燥(例如硬烤)、其他合適的製程或前述之組合。另外，微影製程可由其他適當的方法，例如無遮罩微影、電子束寫入(electron-beam writing)及離子束寫入(ion-beam writing)進行或取代。上述蝕刻製程包含乾蝕刻、濕蝕刻或其他蝕刻方法。
接下來，參閱第1B圖，沉積介電層110於半導體基底102上，並形成導通孔結構112於介電層110內。在一些實施 例，介電層110為氧化層或其他適合的絕緣材料。在一些實施例，介電層110的厚度介於約100nm至約500nm的範圍間。如第1B圖所示，導通孔結構112形成於第一區102A上，且貫穿介電層110，並且與內連線結構106電性連接。導通孔結構112的材料及形成方法可與如第1A圖所示的內連線結構106相同或相似，在此不再重複敘述。
接下來，參閱第1C圖，形成第一堆疊結構114a及第二堆疊結構114b於介電層110上。如第1C圖所示，第一堆疊結構114a和第二堆疊結構114b形成於第一區102A上。在一些實施例，第一堆疊結構114a和第二堆疊結構114b個別包含第一導電墊116a及第二導電墊116b，且第一導電墊116a及第二導電墊116b個別經由導通孔結構112與內連線結構106電性連接。在一些實施例，第一導電墊116a及第二導電墊116b的材料包含鋁或其他金屬材料。
如第1C圖所示，第一堆疊結構114a和第二堆疊結構114b亦包含形成於第一導電墊116a及第二導電墊116b上的阻障層118，且包含形成於阻障層118上的抗反射層120。在一些實施例，阻障層118包含金屬氮化物，例如氮化鈦。阻障層118是設置來在後續的蝕刻製程中，避免含有氟(F)的蝕刻劑傷害第一導電墊116a及第二導電墊116b。在一些實施例，抗反射層120為氮氧化矽(SiON)、碳氧化矽(SiOC)或其他適合的抗反射材料。抗反射層120是設置來在圖案化第一導電墊116a、第二導電墊116b、阻障層118的材料的製程中，避免其下方的金屬材料反射，而使第一堆疊結構114a及第二堆疊結構 114b的位置或輪廓產生偏差。
在一些實施例，依序沉積金屬材料層、金屬氮化物層及抗反射材料層於介電層110上，並藉由微影製程及蝕刻製程，來圖案化上述材料層以形成第一堆疊結構114a及第二堆疊結構114b於第一區102A上。在一些實施例，如第1C圖所示，圖案化製程後，溝槽122形成於第一堆疊結構114a及第二堆疊結構114b之間。
在一些實施例，如第1D圖所示，依序沉積覆蓋層124及蝕刻停止層126於第一區102A及第二區102B上。如第1D圖所示，覆蓋層124覆蓋介電層110的上表面，並覆蓋第一堆疊結構114a和第二堆疊結構114b的側壁及上表面。蝕刻停止層126覆蓋覆蓋層124。如第1D圖所示，覆蓋層124及蝕刻停止層126填入位於第一堆疊結構114a及第二堆疊結構114b之間的溝槽122內。在一些實施例，覆蓋層124包含氧化物，例如氧化矽。在一些實施例，蝕刻停止層126包含氮化物或金屬氧化物。在一些實施例，蝕刻停止層126的材料在執行後續的蝕刻製程時，相對於覆蓋層124具有較低的蝕刻速率。在一些實施例，氮化物包含氮化矽，金屬氧化物包含氧化鋁。
在一些實施例，覆蓋層124的厚度介於約50nm至約150nm的範圍間。在一些實施例，蝕刻停止層126的厚度介於約50nm至約150nm的範圍間。在一些實施例，可藉由原子層沉積(atomic deposition process，ALD)製程形成覆蓋層124及蝕刻停止層126，使得覆蓋層124及蝕刻停止層126共形地(conformally)形成在第一堆疊結構114a及第二堆疊結構114b 上。
在一些實施例，如第1E圖所示，進行第一蝕刻製程128，以移除位於第一區102A上的蝕刻停止層126並露出位於第一區102A的覆蓋層124。在一些實施例，第一蝕刻製程128為濕蝕刻製程。在一些實施例，先在第二區102B上形成一層光阻層(未繪示)覆蓋蝕刻停止層126後，再進行第一蝕刻製程128來移除位於第一區102A上的蝕刻停止層126。在一些實施例，第一蝕刻製程128的蝕刻劑包含磷酸，且進行第一蝕刻製程128的溫度介於約150℃至約200℃的範圍間。進行第一蝕刻製程128後，再移除第二區102B上的光阻層。
在一些實施例，如第1E圖所示，在進行第一蝕刻製程128的期間，覆蓋層124可保護第一導電墊116a及第二導電墊116b的側壁不被蝕刻劑損害。在一些實施例，如第1E圖所示，進行第一蝕刻製程128後，完全移除溝槽122內的蝕刻停止層126，使得溝槽122內實質上不含有蝕刻停止層126。在一些實施例，蝕刻停止層126為高介電常數的介電材料，移除溝槽122內的蝕刻停止層126可以避免在第一導電墊116a與第二導電墊116b之間產生較高的寄生電容(parasitic capacitance)。
接下來，參閱第1F圖，沉積複合介電層130於第一區102A及第二區102B上。在一些實施例，如第1F圖所示，複合介電層130包含介電層132及介電層134。可在本揭露的實施例作各種變化及調整。在一些實施例，複合介電層130包含更多不同材料的介電層。介電層132為低介電常數介電材料，例如氧化矽或其他適合的介電材料，介電層134可例如為氮化矽 或其他適合的介電材料。在一些實施例，介電層132的厚度介於約700nm至約1100nm的範圍間，介電層134的厚度介於約300nm至約600nm的範圍間。在一些實施例，介電層132的介電常數小於蝕刻停止層126的介電常數，覆蓋層124的介電常數小於蝕刻停止層126的介電常數。
如第1F圖所示，當介電層132的材料填入位於第一堆疊結構114a及第二堆疊結構114b之間的溝槽122內時，會形成空隙136。空隙136由空氣組成。由於空氣具有較低的介電常數，因此形成空隙136可以避免在第一導電墊116a與第二導電墊116b之間產生較高的寄生電容。
另外，填入溝槽122內的是覆蓋層124及介電層132。由於覆蓋層124及介電層132皆具有較低的介電常數，因此可以避免在第一導電墊116a與第二導電墊116b之間產生較高的寄生電容。
在一些實施例，如第1F圖所示，在第一區102A，介電層132與覆蓋層124的上表面直接接觸。在第二區102B，介電層132與蝕刻停止層126的上表面直接接觸。在一些實施例，介電層132與覆蓋層124的材料相同。在一些實施例，介電層132與蝕刻停止層126的材料不同。
接下來，參閱第1G圖，進行第二蝕刻製程138以在第一區102A上形成第一開口140，在第二區102B上形成第二開口142。在一些實施例，如第1F圖所示，第一開口140位於第一導電墊116a的正上方，第二開口142位於熔絲結構108的正上方。在一些實施例，先形成一層光阻層(未繪示)覆蓋介電層 134後，再進行第二蝕刻製程138。
在一些實施例，第二蝕刻製程138包含乾蝕刻製程，例如反應性離子蝕刻(reactive ion etching，RIE)製程或高密度電漿蝕刻製程(high density plasma etching)。在一些實施例，第二蝕刻製程138的蝕刻劑包含鹵素，例如氟。含有氟的蝕刻劑例如為CH3F、CH2F2、CHF3、CF4或其他適合的氣體。
含有氟的蝕刻劑對於氧化物(例如氧化矽)有較高的蝕刻速率，對於氮化物或金屬氧化物(例如氮化矽或氧化鋁)有較低的蝕刻速率。因此，第二蝕刻製程138對覆蓋層124有較高的蝕刻速率，對蝕刻停止層126有較低的蝕刻速率。在一些實施例，在進行第二蝕刻製程138的期間，介電層132具有第一蝕刻速率、蝕刻停止層126具有第二蝕刻速率且覆蓋層124具有第三蝕刻速率。其中第一蝕刻速率及第三蝕刻速率大於第二蝕刻速率。當複合介電層130移除時，開口140露出的是抗反射層120，開口142露出的是蝕刻停止層126。此時，開口140內的覆蓋層124被完全移除時，開口142的蝕刻停止層126並未有太多的損耗。如第1G圖所示，當第二蝕刻製程138實施到某一階段時，第一區102A上的複合介電層130、覆蓋層124被完全移除，第一開口140露出抗反射層120的上表面。第二區102B上的複合介電層130被完全移除，第二開口142露出蝕刻停止層126的上表面。在一些實施例，第一開口140內的抗反射層120被移除一部分時，第二開口142內的蝕刻停止層126並未被完全移除。
由於介電層132的厚度較厚，移除介電層132所需的時間較久，因此當介電層132被移除到一定的深度時，露出 的上表面的均勻度會比較差。在此實施例，設置蝕刻停止層126，可用來避免在移除完介電層132之後，接著直接移除同樣具有較高的蝕刻速率的覆蓋層124及介電層110，使得蝕刻完的介電層110的厚度的均勻度較差。
此外，第二蝕刻製程138對阻障層118亦具有較低的蝕刻速率。因此，經由調整阻障層118及蝕刻停止層126的厚度，可以讓在開口內的阻障層118及蝕刻停止層126在大抵上相同的時間被完全移除。或者，在一些實施例，在完全移除完第二開口142內的蝕刻停止層126時，阻障層118還保留一部分於第一導電墊116a上。在此實施例，在進行第二蝕刻製程138的期間，阻障層118具有第四蝕刻速率，且第四蝕刻速率小於第三蝕刻速率。
接下來，參閱第1H圖，繼續進行第二蝕刻製程138，直到第一開口140內的阻障層118及抗反射層120被完全移除，並露出第一導電墊116a的上表面。此外，第二開口142內的蝕刻停止層126及覆蓋層124被完全移除。並且，介電層110被移除一部分，形成熔絲窗110b於熔絲結構108的正上方。此時，形成半導體裝置100A。如第1H圖所示，熔絲窗110b具有厚度T1。在一些實施例，厚度T1介於約50nm至約150nm的範圍間。
如先前所述，進行第二蝕刻製程138的期間，開口內的阻障層118及蝕刻停止層126在大抵上相同的時間被完全移除。或者，在完全移除完第二開口142內的蝕刻停止層126時，阻障層118還保留一部分於第一導電墊116a上。因此，當 移除介電層110直到熔絲窗110b具有所需的厚度時，第一導電墊116a承受蝕刻劑的時間並未太長。因此，可以避免含有氟的蝕刻劑與第一導電墊116a的上表面產生金屬氟化物，例如氟化鋁。若形成金屬氟化物，則之後填入第一開口140內的金屬材料可能無法與第一導電墊116a電性連接。
此外，如第1G及1H圖所示，利用蝕刻停止層126作為緩衝層，可以同時形成第一開口140及第二開口142。並且達成讓熔絲窗110b具有所需的厚度的同時，避免第一導電墊116a的上表面形成金屬氟化物。在此實施例，含有鹵素的蝕刻劑對於蝕刻停止層126的蝕刻速率小於介電層132的蝕刻速率。在此實施例，含有氟的蝕刻劑對於蝕刻停止層126的蝕刻速率小於介電層132的蝕刻速率。
可在本揭露的實施例作各種變化及調整。參閱第2圖，第2圖係根據一些實施例之半導體裝置100B的剖面示意圖。半導體裝置100B與如第1H圖所示的第一區100A的其中一個不同的地方在於：在進行第二蝕刻製程138時，亦可形成第三開口144，使得第二導電墊116b的上表面露出。
雖然本發明的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。此外，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明實施例揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、 方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本發明實施例使用。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本發明之保護範圍也包括各個申請專利範圍及實施例的組合。

Claims (10)

  1. 一種半導體裝置的製造方法，包括：提供一半導體基底，該半導體基底具有一第一區及相鄰於該第一區的一第二區；形成一內連線結構於該半導體基底的該第一區上及一熔絲結構於該半導體基底的該第二區上；形成一第一導電墊於該內連線結構上，該第一導電墊電性連接至該內連線結構；沉積一覆蓋層覆蓋該第一導電墊及該熔絲結構；沉積一蝕刻停止層以覆蓋該覆蓋層；進行一第一蝕刻製程，移除該第一區上的該蝕刻停止層，以露出該第一區的該覆蓋層；沉積一第一介電層覆蓋該蝕刻停止層；以及進行一第二蝕刻製程，移除該第一介電層、該蝕刻停止層及該覆蓋層，在該第一區形成一第一開口露出該第一導電墊，及在該第二區形成一第二開口於該熔絲結構的正上方，其中在進行該第二蝕刻製程的期間，該第一介電層具有一第一蝕刻速率，該蝕刻停止層具有一第二蝕刻速率，其中該第一蝕刻速率大於該第二蝕刻速率。
  2. 如申請專利範圍第1項所述之方法，其中該覆蓋層包括氧化矽，且該蝕刻停止層包括氮化矽或氧化鋁。
  3. 如申請專利範圍第1項所述之方法，更包括：形成一第二導電墊於該第一區上，使得該第一導電墊與該第二導電墊之間具有一溝槽，其中實施該第一蝕刻製程包括移除位於該溝槽內的該蝕刻停止層。
  4. 如申請專利範圍第1項所述之方法，更包括：在形成該第一導電墊前，沉積一第二介電層覆蓋該內連線結構及該熔絲結構，且在進行該第二蝕刻製程時，移除位於該第二區上的一部份的該第二介電層。
  5. 如申請專利範圍第1項所述之方法，在進行該第二蝕刻製程的期間，該覆蓋層具有一第三蝕刻速率，其中該第三蝕刻速率大於該第二蝕刻速率。
  6. 如申請專利範圍第5項所述之方法，更包括：形成一阻障層於該第一導電墊上，在進行該第二蝕刻製程的期間，該阻障層具有一第四蝕刻速率，其中該第三蝕刻速率大於該第四蝕刻速率。
  7. 一種半導體裝置，包括：一半導體基底，該半導體基底具有一第一區及相鄰於該第一區的一第二區；一內連線結構及一熔絲結構，個別設置於該半導體基底的該第一區及該第二區上；一第一介電層，覆蓋該內連線結構及該熔絲結構；一第一導電墊，設置於該內連線結構上，該第一導電墊電性連接至該內連線結構；一覆蓋層，設置於該半導體基底的該第一區及該第二區上，且該覆蓋層覆蓋該第一導電墊的一側壁；一蝕刻停止層，設置於該半導體基底的該第二區上，且該蝕刻停止層覆蓋該覆蓋層；一第二介電層，設置於該蝕刻停止層及該覆蓋層上；以及一第一開口，設置於該半導體基底的該第二區及該熔絲結構上，且該第一開口移除該第二介電層、該蝕刻停止層、該覆蓋層及一部份的該第一介電層。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該覆蓋層包括氧化矽，且該蝕刻停止層包括氮化矽或氧化鋁。
  9. 如申請專利範圍第7項所述之半導體裝置，更包括：一第二導電墊，設置於該第一區及該第一介電層上；以及一溝槽，位於該第一導電墊與該第二導電墊之間，其中該溝槽內不含有該蝕刻停止層。
  10. 如申請專利範圍第7項所述之半導體裝置，其中該蝕刻停止層的厚度介於約50nm至約150nm的範圍間。
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