CN102041508A - 刻蚀沟槽的方法 - Google Patents
刻蚀沟槽的方法 Download PDFInfo
- Publication number
- CN102041508A CN102041508A CN2009101976674A CN200910197667A CN102041508A CN 102041508 A CN102041508 A CN 102041508A CN 2009101976674 A CN2009101976674 A CN 2009101976674A CN 200910197667 A CN200910197667 A CN 200910197667A CN 102041508 A CN102041508 A CN 102041508A
- Authority
- CN
- China
- Prior art keywords
- etching
- reaction chamber
- bias power
- etching reaction
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
本发明公开了一种刻蚀沟槽的方法,所述刻蚀在刻蚀反应腔内进行,对层间介质层进行刻蚀形成沟槽,该方法分为两步执行,包括:第一步刻蚀控制刻蚀反应腔内的压力为一预定值,向刻蚀反应腔内提供偏置功率,向刻蚀反应腔内通入包括氧气和四氟化碳CF4的气体;在刻蚀到沟槽深度的1/3~2/3时,执行第二步刻蚀,保持与第一步刻蚀时刻蚀反应腔内的压力相同,向刻蚀反应腔内提供偏置功率、源功率和磁场,向刻蚀反应腔内通入包括氢气、氧气和CF4的气体。采用该方法有效解决了刻蚀的沟槽出现侧壁边粗糙(LER)的问题。
Description
技术领域
本发明涉及半导体制作技术的刻蚀领域,特别涉及一种刻蚀沟槽的方法。
背景技术
目前,在半导体器件的后段(back-end-of-line,BEOL)工艺中,制作半导体集成电路时,半导体器件层形成之后,需要在半导体器件层之上形成金属互连层,每层金属互连层包括金属互连线和层间介质层(ILD),这就需要对上述层间介质层制造沟槽(trench)和连接孔,然后在上述沟槽和连接孔内沉积金属,沉积的金属即为金属互连线,一般选用铜作为金属互连线材料。层间介质层包括刻蚀终止层,例如氮化硅层,还包括形成在刻蚀终止层上的层间介质层,例如含有硅、氧、碳、氢元素的类似氧化物(Oxide)的黑钻石(black diamond,BD),掺有氟离子的硅玻璃(FSG)或者未掺杂的硅玻璃(USG)。
现有技术中,铜互连层可以为三层,包括顶层、中间层及底层铜互连层,在实际工艺制程中,可根据不同需要设置多层铜互连层。如果是在多层铜互连层的情况下,可以按要求复制多层中间层铜互连层,有时也会按需要复制两层顶层铜互连层。具有三层铜互连层的半导体器件结构示意图如图1所示。图中层间介质层下是半导体器件层,图中未显示。图中每层铜互连层包括刻蚀终止层101,以及沉积于其上的层间介质层102;由沟槽和连接孔形成的铜互连线103掩埋在层间介质层中,用于连接各个铜互连层。
现有技术在形成沟槽过程中出现问题,所以下面对形成沟槽的方法进行具体介绍。
现有技术形成沟槽的方法包括以下步骤:
步骤11、在层间介质层的表面形成抗反射层,抗反射层可以为:有机抗放射层、或含硅的有机抗放射层、及氮氧化硅(SiON)层等,本实施例中为SiON层,SiON层用于作为刻蚀沟槽时的反射层,降低层间介质层的反射率。
步骤12、在所述抗反射层的表面涂布光阻胶层,并曝光显影图案化所述光阻胶层,定义沟槽的位置。
步骤13、以图案化的光阻胶层为掩膜,依次刻蚀SiON层和层间介质层,形成沟槽。
后续依次去除光阻胶层和SiON层,利用物理气相沉积(PVD)的方法,在刻蚀层间介质层形成的沟槽内沉积铜互连线,并对其进行化学机械抛光(CMP)即可。
需要注意的是,现有技术在刻蚀层间介质层时,一般向刻蚀反应腔内通入四氟化碳(CF4)进行刻蚀,刻蚀反应腔内只有偏置功率,高频偏置功率为900~1100瓦,低频偏置功率为250~350瓦,偏置功率用于控制等离子体刻蚀的方向性,较高的偏置功率加重等离子体中的离子轰击,对沟槽的侧壁损伤较大,所以导致刻蚀的沟槽出现侧壁边粗糙(line edge roughness,LER)的问题,出现问题的沟槽俯视图如图2所示,图2为扫描电子显微镜(SEM)捕获的沟槽俯视图,从图2可以看出,刻蚀的沟槽侧壁比较粗糙,沟槽侧壁越粗糙,后续在晶圆允收测试(Wafer Acceptance Test)中测得的击穿电压(Break Down Voltage,VBD)越大,这就意味着半导体器件可能由于参数不符合规格而被丢弃。LER为本领域中的专业术语,描述沟槽侧壁的粗糙度,该沟槽侧壁指的是从图2所示的俯视图观察到的沟槽侧壁。
发明内容
有鉴于此,本发明解决的技术问题是:刻蚀形成沟槽时,出现沟槽LER的问题。
为解决上述技术问题,本发明的技术方案具体是这样实现的:
本发明公开了一种刻蚀沟槽的方法,所述刻蚀在刻蚀反应腔内进行,对层间介质层进行刻蚀形成沟槽,该方法分为两步执行,包括:
第一步刻蚀控制刻蚀反应腔内的压力为一预定值,向刻蚀反应腔内提供偏置功率,向刻蚀反应腔内通入包括氧气和四氟化碳CF4的气体;
在刻蚀到沟槽深度的1/3~2/3时,执行第二步刻蚀,保持与第一步刻蚀时刻蚀反应腔内的压力相同,向刻蚀反应腔内提供偏置功率、源功率和磁场,向刻蚀反应腔内通入包括氢气、氧气和CF4的气体。
所述刻蚀反应腔内的压力为20~50毫托mT。
所述第一步刻蚀,刻蚀反应腔内偏置功率包括高频偏置功率和低频偏置功率;
高频偏置功率为900~1100瓦;
低频偏置功率为250~350瓦。
所述第一步刻蚀,刻蚀反应腔内CF4的流量为250~300标准立方厘米每分钟sccm。
所述第二步刻蚀,刻蚀反应腔内偏置功率包括高频偏置功率和低频偏置功率;
高频偏置功率为600~800瓦;
低频偏置功率为150~250瓦。
所述第二步刻蚀,刻蚀反应腔内的源功率为400~1500瓦。
所述第二步刻蚀,刻蚀反应腔内氢气的流量为50~100sccm。
所述第二步刻蚀,刻蚀反应腔内CF4的流量为100~150sccm。
所述第二步刻蚀,刻蚀反应腔内磁场大小为1.5~2特斯拉。
所述刻蚀到沟槽深度的1/3~2/3,通过刻蚀时间控制。
由上述的技术方案可见,本发明刻蚀沟槽在具备源功率和磁场的刻蚀反应腔内进行,对沟槽进行刻蚀时,分为两步操作。第一步刻蚀与现有技术基本相同,在刻蚀到沟槽深度的1/3至2/3时,执行第二步刻蚀,调整刻蚀的各个工艺参数,完成沟槽刻蚀,从而达到有效消除沟槽LER的目的。
附图说明
图1为具有三层铜互连层的半导体器件结构示意图。
图2为扫描电子显微镜捕获的出现LER问题的沟槽俯视图。
图3为刻蚀形成沟槽的结构示意图。
图4为本发明采用两步刻蚀沟槽的流程示意图。
图5为扫描电子显微镜捕获的光滑沟槽俯视图。
具体实施方式
为使本发明的目的、技术方案、及优点更加清楚明白,以下参照附图并举实施例,对本发明进一步详细说明。
本发明利用示意图进行了详细描述,在详述本发明实施例时,为了便于说明,表示结构的示意图会不依一般比例作局部放大,不应以此作为对本发明的限定,此外,在实际的制作中,应包含长度、宽度及深度的三维空间尺寸。
本发明的核心思想是:刻蚀沟槽在具备源功率和磁场的刻蚀反应腔内进行,对沟槽进行刻蚀时,分为两步操作。第一步刻蚀与现有技术基本相同,在刻蚀到沟槽深度的1/3至2/3时,执行第二步刻蚀,调整刻蚀的各个工艺参数,完成沟槽刻蚀,从而达到有效消除沟槽LER的目的。
下面对形成沟槽的方法进行说明,包括以下步骤:
步骤11、在层间介质层300的表面形成抗反射层,抗反射层可以为:有机抗放射层、或含硅的有机抗放射层、及氮氧化硅层等,本发明实施例中为SiON层301,SiON层用于作为刻蚀沟槽时的反射层,降低层间介质层的反射率。
步骤12、在所述抗反射层的表面涂布光阻胶层302,并曝光显影图案化所述光阻胶层302,定义沟槽的位置。
步骤13、以图案化的光阻胶层为掩膜,依次刻蚀SiON层301和层间介质层300,形成沟槽。
经过上述步骤形成的沟槽示意图如图3所示。
后续依次去除光阻胶层和SiON层,利用物理气相沉积的方法,在刻蚀层间介质层形成的沟槽内沉积铜互连线,并对其进行化学机械抛光即可。
对沟槽进行刻蚀,即刻蚀层间介质层,本发明采用两步刻蚀沟槽的流程示意图如图4所示,其包括以下步骤:
步骤41、在第一步刻蚀时,控制刻蚀反应腔内的压力为预定值,向刻蚀反应腔内提供偏置功率,在刻蚀反应腔内通入包括氧气和CF4的气体。
刻蚀反应腔内的压力一般如现有技术一样,在低压下进行,这样在等离子体进行碰撞时,可以保证有较高的能量,具体在20~50毫托(mT)范围内,优选为30mT、40mT或50mT。高频偏置功率为900~1100瓦,优选为9500瓦、1000瓦或1050瓦;低频偏置功率为250~350瓦,优选为280瓦、300瓦或320瓦。偏置功率用于控制等离子体刻蚀的方向性,较高的偏置功率能够有效地对沟槽进行轰击,打开沟槽,以实现沟槽深度上的刻蚀。通入刻蚀反应腔内CF4的流量也与现有技术相同,为250~300标准立方厘米每分钟(sccm),优选为260sccm、280sccm或300sccm。
在刻蚀到沟槽深度的1/3至2/3时,执行第二步刻蚀,即步骤42、仍然保持低压(20~50毫托)下,调整刻蚀反应腔内的偏置功率值,并打开刻蚀反应腔的源功率,且同时施加磁场,通入刻蚀反应腔的气体包括氧气、氢气(H2)和CF4。刻蚀整个沟槽的时间是确定的,所以在刻蚀时间上进行控制,在刻蚀到沟槽深度的1/3至2/3时,执行第二步刻蚀。
该步骤中通入氢气的主要目的在于,氢元素很容易与碳元素(CF4中包含碳元素)、氧元素和硅元素(层间介质层中包含硅元素)发生反应,生成含有这几种元素的聚合物(polymer),这种聚合物就会附着在已经部分刻蚀的沟槽侧壁上,对沟槽的侧壁,尤其是对沟槽的拐角(corner)位置,如图3中的虚线圈位置所示,起到了很好的保护作用。此时由于较长时间的沟槽刻蚀,位于层间介质层300上的光阻胶层302肯定会被大量消耗,导致SiON层301也被部分刻蚀,层间介质层300的拐角位置,如果没有掩蔽,就会不断遭受刻蚀,偏离目标尺寸。由于聚合物恰好形成在沟槽侧壁以及沟槽拐角位置,当等离子体不断轰击沟槽侧壁时,是对聚合物进行的轰击,有效地保护了沟槽侧壁。通入氢气的流量为50~100sccm,优选为60sccm、65sccm或70sccm。
本步骤中通入CF4的流量为100~150sccm,优选为100sccm、120sccm或140sccm。
该步骤中在刻蚀反应腔内加入源功率,用于提高等离子体密度,同时能够降低等离子体的轰击能力,源功率为400~1500瓦,优选为500瓦、600瓦或700瓦。由于刻蚀反应腔内加入了源功率,所以将偏置功率作相应调整,即降低偏置功率,高频偏置功率为600~800瓦,优选为650瓦、700瓦和750瓦;低频偏置功率为150瓦~250瓦,优选为150瓦、200瓦和250瓦。
为了控制等离子体分布的均匀性,该步骤中加入了磁场的设置,通过刻蚀反应腔内的电感线圈施加磁场,范围在1.5~2特斯拉。
通过采用本发明两步刻蚀沟槽的方法,得到了较为光滑的沟槽侧壁,图5为扫描电子显微镜捕获的通过采用本发明刻蚀沟槽的方法,得到的光滑沟槽侧壁,有效解决了沟槽LER问题。
以上所述,仅是本发明的较佳实施例而已,并不能用以限定本发明。而且以本发明具体数值延伸的更宽范围的功率、流量等,都落在本发明的保护范围内,本领域的技术人员显然可以在不脱离本发明的精神或范围内进行适当的修改和变化。
Claims (10)
1.一种刻蚀沟槽的方法,所述刻蚀在刻蚀反应腔内进行,对层间介质层进行刻蚀形成沟槽,该方法分为两步执行,包括:
第一步刻蚀控制刻蚀反应腔内的压力为一预定值,向刻蚀反应腔内提供偏置功率,向刻蚀反应腔内通入包括氧气和四氟化碳CF4的气体;
在刻蚀到沟槽深度的1/3~2/3时,执行第二步刻蚀,保持与第一步刻蚀时刻蚀反应腔内的压力相同,向刻蚀反应腔内提供偏置功率、源功率和磁场,向刻蚀反应腔内通入包括氢气、氧气和CF4的气体。
2.如权利要求1所述的方法,其特征在于,所述刻蚀反应腔内的压力为20~50毫托mT。
3.如权利要求1所述的方法,其特征在于,所述第一步刻蚀,刻蚀反应腔内偏置功率包括高频偏置功率和低频偏置功率;
高频偏置功率为900~1100瓦;
低频偏置功率为250~350瓦。
4.如权利要求1所述的方法,其特征在于,所述第一步刻蚀,刻蚀反应腔内CF4的流量为250~300标准立方厘米每分钟sccm。
5.如权利要求1所述的方法,其特征在于,所述第二步刻蚀,刻蚀反应腔内偏置功率包括高频偏置功率和低频偏置功率;
高频偏置功率为600~800瓦;
低频偏置功率为150~250瓦。
6.如权利要求1所述的方法,其特征在于,所述第二步刻蚀,刻蚀反应腔内的源功率为400~1500瓦。
7.如权利要求1所述的方法,其特征在于,所述第二步刻蚀,刻蚀反应腔内氢气的流量为50~100sccm。
8.如权利要求1所述的方法,其特征在于,所述第二步刻蚀,刻蚀反应腔内CF4的流量为100~150sccm。
9.如权利要求1所述的方法,其特征在于,所述第二步刻蚀,刻蚀反应腔内磁场大小为1.5~2特斯拉。
10.如权利要求1所述的方法,其特征在于,所述刻蚀到沟槽深度的1/3~2/3,通过刻蚀时间控制。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2009101976674A CN102041508B (zh) | 2009-10-23 | 2009-10-23 | 刻蚀沟槽的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2009101976674A CN102041508B (zh) | 2009-10-23 | 2009-10-23 | 刻蚀沟槽的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102041508A true CN102041508A (zh) | 2011-05-04 |
CN102041508B CN102041508B (zh) | 2012-07-25 |
Family
ID=43908043
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2009101976674A Expired - Fee Related CN102041508B (zh) | 2009-10-23 | 2009-10-23 | 刻蚀沟槽的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN102041508B (zh) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102867744A (zh) * | 2012-09-17 | 2013-01-09 | 上海华力微电子有限公司 | 一种提高1xdd刻蚀均匀度及减小光阻消耗的方法 |
CN103367104A (zh) * | 2012-03-26 | 2013-10-23 | 上海宏力半导体制造有限公司 | 一种对金属电容上电极的刻蚀方法 |
CN103531460A (zh) * | 2012-07-05 | 2014-01-22 | 中芯国际集成电路制造(上海)有限公司 | 倒梯形替代栅极的制作方法 |
CN107516633A (zh) * | 2017-04-17 | 2017-12-26 | 中国电子科技集团公司第五十五研究所 | 一种氮化镓刻蚀方法 |
CN117894676A (zh) * | 2024-03-15 | 2024-04-16 | 粤芯半导体技术股份有限公司 | 半导体结构的制备方法及半导体结构 |
CN117894676B (zh) * | 2024-03-15 | 2024-05-28 | 粤芯半导体技术股份有限公司 | 半导体结构的制备方法及半导体结构 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3018517B2 (ja) * | 1991-01-25 | 2000-03-13 | ソニー株式会社 | ドライエッチング方法 |
AU2003244166A1 (en) * | 2002-06-27 | 2004-01-19 | Tokyo Electron Limited | Plasma processing method |
US6916746B1 (en) * | 2003-04-09 | 2005-07-12 | Lam Research Corporation | Method for plasma etching using periodic modulation of gas chemistry |
US6949460B2 (en) * | 2003-11-12 | 2005-09-27 | Lam Research Corporation | Line edge roughness reduction for trench etch |
US7196014B2 (en) * | 2004-11-08 | 2007-03-27 | International Business Machines Corporation | System and method for plasma induced modification and improvement of critical dimension uniformity |
-
2009
- 2009-10-23 CN CN2009101976674A patent/CN102041508B/zh not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103367104A (zh) * | 2012-03-26 | 2013-10-23 | 上海宏力半导体制造有限公司 | 一种对金属电容上电极的刻蚀方法 |
CN103531460A (zh) * | 2012-07-05 | 2014-01-22 | 中芯国际集成电路制造(上海)有限公司 | 倒梯形替代栅极的制作方法 |
CN103531460B (zh) * | 2012-07-05 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 倒梯形替代栅极的制作方法 |
CN102867744A (zh) * | 2012-09-17 | 2013-01-09 | 上海华力微电子有限公司 | 一种提高1xdd刻蚀均匀度及减小光阻消耗的方法 |
CN107516633A (zh) * | 2017-04-17 | 2017-12-26 | 中国电子科技集团公司第五十五研究所 | 一种氮化镓刻蚀方法 |
CN107516633B (zh) * | 2017-04-17 | 2020-08-28 | 中国电子科技集团公司第五十五研究所 | 一种氮化镓刻蚀方法 |
CN117894676A (zh) * | 2024-03-15 | 2024-04-16 | 粤芯半导体技术股份有限公司 | 半导体结构的制备方法及半导体结构 |
CN117894676B (zh) * | 2024-03-15 | 2024-05-28 | 粤芯半导体技术股份有限公司 | 半导体结构的制备方法及半导体结构 |
Also Published As
Publication number | Publication date |
---|---|
CN102041508B (zh) | 2012-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20010018252A1 (en) | Method for fabricating semiconductor device by using etching polymer | |
KR20100007763A (ko) | 기판 처리 방법 | |
WO2003007344A2 (en) | Etch pattern definition using a cvd organic layer as an anti-reflection coating and hardmask | |
EP1042796A1 (en) | Improved techniques for etching an oxide layer | |
KR20010014954A (ko) | 반도체 장치 및 그 제조 방법 | |
US6362093B1 (en) | Dual damascene method employing sacrificial via fill layer | |
CN101090065A (zh) | 尤其在闪存中用于刻蚀多晶硅上钨硅化物的方法 | |
JP4024636B2 (ja) | 有機系絶縁膜のエッチング方法及び半導体装置の製造方法 | |
JP2008118110A (ja) | 半導体素子の製造方法 | |
US7772112B2 (en) | Method of manufacturing a semiconductor device | |
CN102041508B (zh) | 刻蚀沟槽的方法 | |
US11164781B2 (en) | ALD (atomic layer deposition) liner for via profile control and related applications | |
KR20150022755A (ko) | 저 에칭 레이트 하드마스크 막을 위한 산소 도핑을 갖는 pvd aln 막 | |
WO2000059021A1 (en) | Enhancement of silicon oxide etch rate and substrate selectivity with xenon addition | |
KR100673196B1 (ko) | 플래쉬 메모리 소자의 금속배선 및 콘택플러그 형성방법 | |
US6743725B1 (en) | High selectivity SiC etch in integrated circuit fabrication | |
US6503848B1 (en) | Method of forming a smooth polysilicon surface using a soft etch to enlarge the photo lithography window | |
US20090004820A1 (en) | Method of Forming Isolation Layer in Flash Memory Device | |
CN100372069C (zh) | 利用双镶嵌工艺来形成t型多晶硅栅极的方法 | |
CN112349594B (zh) | 半导体结构及其形成方法 | |
US20050142830A1 (en) | Method for forming a contact of a semiconductor device | |
US7199018B2 (en) | Plasma assisted pre-planarization process | |
KR100986899B1 (ko) | 반도체 소자의 제조 방법 | |
KR100734653B1 (ko) | 산화막 cmp 방법 | |
JP3816494B2 (ja) | ドライエッチング方法および半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120725 Termination date: 20191023 |
|
CF01 | Termination of patent right due to non-payment of annual fee |