JP2008118110A - 半導体素子の製造方法 - Google Patents
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Abstract
【課題】特に６０ｎｍ以下の半導体素子の品質と歩留まりを向上する半導体素子の製造方法の提供。
【解決手段】半導体基板２００上にフローティングゲート、誘電体膜、コントロールゲート用導電膜、タングステンシリサイド膜、第１シリコン酸化窒化膜、ハードマスク膜、第２シリコン酸化窒化膜、有機下部反射防止膜を形成し、その有機下部反射防止膜から逆手順で上記各膜を除去し、誘電体膜を除去することでフローティングゲートの側面にスペーサ２２４を形成し、フローティングゲートを除去する。エッチング工程においてエッチング選択比を第一、第二の２段階を経て第１導電膜を除去すれば、６０ｎｍ以下の素子において７０ｎｍの素子を用いたゲートエッチング技術をそのまま利用した場合でも、高いアスペクト比でゲートラインの側面がアタックを受けない。第１導電膜の除去工程時にスペーサ２２４はフィールド領域の境界面にあるアクティブ領域を保護する。
【選択図】図２Ｇ
【解決手段】半導体基板２００上にフローティングゲート、誘電体膜、コントロールゲート用導電膜、タングステンシリサイド膜、第１シリコン酸化窒化膜、ハードマスク膜、第２シリコン酸化窒化膜、有機下部反射防止膜を形成し、その有機下部反射防止膜から逆手順で上記各膜を除去し、誘電体膜を除去することでフローティングゲートの側面にスペーサ２２４を形成し、フローティングゲートを除去する。エッチング工程においてエッチング選択比を第一、第二の２段階を経て第１導電膜を除去すれば、６０ｎｍ以下の素子において７０ｎｍの素子を用いたゲートエッチング技術をそのまま利用した場合でも、高いアスペクト比でゲートラインの側面がアタックを受けない。第１導電膜の除去工程時にスペーサ２２４はフィールド領域の境界面にあるアクティブ領域を保護する。
【選択図】図２Ｇ
Description
本発明は、半導体素子の製造方法に関するものである。
データを格納する半導体メモリ素子は、揮発性メモリ素子または非揮発性メモリ素子に大別することができる。揮発性メモリ素子は、電源の供給が断たれたときに格納されているデータが消去される。それに対して、非揮発性メモリ素子は電源の供給が断たれた場合でも格納データを保持し続ける。また、非揮発性メモリ素子の代表的なものにフラッシュメモリ素子がある。
フラッシュメモリ素子の単位セルは、半導体基板の設定領域上に限定された活性領域を有し、この活性領域上に形成されたトンネル絶縁膜を有する。また、単位セルはトンネル絶縁膜上に形成されたフローティングゲートを有し、このフローティングゲート上に形成されたゲート層間絶縁膜とコントロールゲート電極を有する構造が広く一般的である。フラッシュメモリの用途としては、MP3プレーヤー(MP3 player)、デジタルカメラ、コンピュータのバイオス(bios)格納用メモリ、携帯電話、携帯用データ格納装置などがある。
また、フラッシュメモリセルは、外部からコントロールゲート電極に印加される電圧がフローティングゲートにカップリングされながらデータを格納することができる。従って、短時間内に、そして、低いプログラム電圧でデータを格納しようとすれば、コントロールゲート電極に印加された電圧対比フローティングゲートに誘起される電圧の比が大きくなければならない。ここで、コントロールゲート電極に印加された電圧対比フローティングゲートに誘起される電圧の比をカップリング比という。また、カップリング比は、トンネル絶縁膜とゲート層間絶縁膜の静電容量の和に対するゲート層間絶縁膜の静電容量の比で表現される。
一方、素子の高集積化に伴って60nm以下の素子におけるゲートエッチング工程はより一層困難性を増しているため、それに関して活発に研究が行われている。
ところで、60nm以下の素子においてゲートエッチング工程時に70nmの素子で用いたゲートエッチング工程技術をそのまま利用すると、次の問題が発生する。
第１に、素子が縮小化されるに伴い、それをエッチングするためのフォトレジストパターンの厚さは薄くなっている。厚さが薄くなったフォトレジストパターンをマスクにして下部に形成されたハードマスク膜をエッチングする場合、フォトレジストパターンのマージンが不足してハードマスク膜のパターンが変形し、ハードマスク膜として機能しなくなる。その結果、ゲートラインのライン幅が不均一になってしきい値電圧(Vt)の分布が多く増加する。
第２に、70nm素子でフローティングゲートのエッチング工程で用いたマスクを利用してゲートエッチング工程を実施する場合、フローティングゲートがアクティブ領域を完全に囲んでいるため、誘電体膜エッチング工程時にアクティブ領域がアタックを受けない。しかし、自己整列-STI(AdvanceSelf Align-Shallow Trench Isolation; ASA-STI)スキームにおいて、上記のようなマスクを用いてゲートエッチング工程を実施すると、アクティブ領域がアタックを受ける現象が発生する。
第３に、ハードマスク膜エッチング工程を実施した後、ハードマスク膜の上部に形成されたフォトレジストパターンを除去し、ゲートエッチング工程を継続して実施すると、高いアスペクト比によってゲートライン側面がアタックを受けるようになる。
以上から、ゲートエッチング工程時にフォトレジストパターンマージンの不足により発生するフォトレジストパターンの不良によって、しきい値電圧(Vt)が変化して増大するのを抑え、アクティブ領域がアタックを受けたり、ポリシリコン膜が一部残留するのを防止し、プロファイル不良によってカップリング比が大きくなるのを改善する。
そこで、本発明の目的は、特に60nm以下の半導体素子の品質と歩留まりを向上させることができる半導体素子の製造方法を提供することにある。
上記目的を達成するために本発明に係る代表的な半導体素子の製造方法は、半導体基板上にフローティングゲートのパターンを形成する工程と、前記半導体基板上にさらに誘電体膜、コントロールゲート用導電膜、タングステンシリサイド膜、第１シリコン酸化窒化膜、ハードマスク膜、第２シリコン酸化窒化膜、そして有機下部反射防止膜を形成する工程と、前記有機下部反射防止膜、前記第２シリコン酸化窒化膜、前記ハードマスク膜、そして前記第１シリコン酸化窒化膜を除去する工程と、前記タングステンシリサイド膜および前記コントロールゲート用導電膜を除去する工程と、前記誘電体膜を除去して前記フローティングゲートの側面にスペーサを形成する工程と、前記フローティングゲートを除去する工程と、を含むことを特徴とする。
本発明の半導体素子の製造方法によれば、半導体基板上にフローティングゲートのパターンを形成し、誘電体膜やコントロールゲート用導電膜などの各膜を形成してから、逆手順で上記各膜を除去し、誘電体膜を除去することで上記フローティングゲートの側面にスペーサを形成し、そのフローティングゲートを除去する。その際、写真工程とエッチング工程においてエッチング選択比を第一、第二の２段階を経て第１導電膜を除去することで、素子の高集積化で60nm以下の素子において、70nmの素子を用いたゲートエッチング工程技術をそのまま利用した場合でも、高いアスペクト比でゲートラインの側面がアタックを受けない。第１導電膜の除去工程時にスペーサはフィールド領域の境界面にあるアクティブ領域を保護する。第１導電膜の除去工程時にスペーサはたとえば0Å〜200Åの厚さで残留する。結果、特に60nm以下の半導体素子の品質と歩留まりを向上させることができる。
以下、本発明に係る半導体素子の製造方法についてその好適な実施形態について図面を参照して詳細に説明する。
図１は、本実施形態の半導体素子の具体例として、フラッシュメモリ素子のレイアウトを示す。半導体基板の所定領域に素子分離膜がライン状に形成され、アクティブ領域(100)及びフィールド領域(102)が確定する。アクティブ領域(100)の所定領域にはトンネル絶縁膜とフローティングゲート(104)が形成される。そして、フローティングゲート(104)と重畳し、アクティブ領域(100)とフィールド領域(102)と交差するようにしてコントロールゲート(106)が形成される。
図２（Ａ）〜（Ｅ）は、図１中のＡ−Ａ線からの断面によって自己整列-STI(ASA-STI)スキームを用いてゲートを形成するためのエッチング工程を順に示す。
まず、図２Ａに示すように、半導体基板(100)の上部にトンネル絶縁膜(202)、フローティングゲート用の第１導電膜(204)を形成した後、その第１導電膜(204)と、トンネル絶縁膜(202)と、そして半導体基板(200)の一部をエッチングしてトレンチを形成する。その際、トンネル絶縁膜(202)は酸化膜で形成し、第１導電膜(204)はポリシリコン膜で形成する。
つぎに、かかるトレンチ内に絶縁膜、例えば、HDP(High Density Plasma)酸化膜を満たして素子分離膜(206)を形成する。素子分離膜(206)を形成することにより、アクティブ領域とフィールド領域が定義される。素子分離膜(206)のEFH(Effective Field Height)を下げるために素子分離膜(206)の上部を一部エッチングする。この時、素子分離膜(206)の表面が第１導電膜(204)の表面よりも低くなるようにする。素子分離膜(206)の上部を一部エッチングすることにより、素子分離膜(206)を含む半導体基板(200)の表面が凹凸形状を有する。
続いて、素子分離膜(206)を含む半導体基板(200)の上部に誘電体膜(208)とコントロールゲート用の第２導電膜(210)を順次形成する。その際、第２導電膜(210)はポリシリコン膜で形成する。そうした第２導電膜(210)を平坦化させるが、その平坦化工程はエッチバック(etch-back)工程を実施するか、あるいは化学機械的研磨(Chemical Mechanical Polishing; CMP)工程を実施することができる。第２導電膜(210)を形成した後に平坦化工程を実施しないこともあり得る。第２導電膜(210)の表面と素子分離膜(206)の表面の間に段差が発生するために、素子分離膜(206)の上部に形成される第２導電膜(210)が第１導電膜(204)の上部に形成される第２導電膜(210)の厚さよりも厚く形成される。
つぎに、第２導電膜(210)の上部にタングステンシリサイド膜(WSix; 212)、第１シリコン酸化窒化膜(SiON; 214)、第１ハードマスク膜(216)、第２ハードマスク膜(218)、第２シリコン酸化窒化膜(SiON;220)、そして有機下部反射防止膜(Organic Bottom Anti Reflective Coating; BARC; 222)を順次形成する。この時、第１シリコン酸化窒化膜(SiON;214)は、第１ハードマスク膜(216)の形成工程時にタングステンシリサイド膜(WSix; 212)が酸化するのを防止するために形成するが、第１シリコン酸化窒化膜(SiON;214)を形成しないこともあり得る。第１ハードマスク膜(216)は絶縁膜である酸化膜を利用し、300Å〜1000Åの厚さで形成して後続工程である第２導電膜(210)エッチング工程時に損失しないようにし、第２ハードマスク膜(218)はアモルファスカーボン層(amorphouscarbon layer; ACL)またはSOC(Spin On Coating)方式のポリマー(polymer)を用いて形成する。第２シリコン酸化窒化膜(SiON;220)は反射防止膜としての機能があるため、有機下部反射防止膜(BARC; 222)の厚さを低くするために用いる。
一方、図２Ｂに示すように、写真及びエッチング工程で有機下部反射防止膜(BARC;222)及び第２シリコン酸化窒化膜(SiON; 220)を除去する。この時、有機下部反射防止膜(BARC; 222)及び第2のシリコン酸化窒化膜(SiON;220)は60mT〜200mTの圧力、20MHz〜40MHzの周波数を有する300W〜1000Wのソースパワー、CF4及びO2を混合した混合ガスを用いて除去する。
つぎに、図２Ｃに示すように、写真及びエッチング工程で第２ハードマスク膜(218)を除去する。この時、第２ハードマスク膜(218)は100mT〜200mTの圧力、20MHz〜40MHzの周波数を有する500W〜1500Wのソースパワー、N2及びH2を混合した混合ガスを用いるか、またはN2及びO2を混合した混合ガスを用いるか、またはN2及びH2を混合した混合ガスにCH3F、COまたはCO2ガスを添加して除去する。
つぎに、図２Ｄに示すように、写真及びエッチング工程で第１ハードマスク膜(216)及び第１シリコン酸化窒化膜(SiON;214)を除去する。この時、第１ハードマスク膜(216)及び第１シリコン酸化窒化膜(SiON; 214)は100mT〜200mT の圧力、20MHz〜40MHzの周波数を有する100W〜200Wのソースパワー、1MHz〜10MHzの周波数を有する200W〜1000Wのバイアスパワー、CF4、CHF3及びO2を混合した混合ガスを用いて除去する。有機下部反射防止膜(BARC;222)、第２シリコン酸化窒化膜(SiON; 220)、第２ハードマスク膜(218)、第１ハードマスク膜(216)、そして第１シリコン酸化窒化膜(SiON;214)はICP(Inductively Coupled Plasma)タイプの装備においてイン-サイチュウ(in-situ)で除去する。
図２Ｅに示すように、写真及びエッチング工程でタングステンシリサイド膜(212)及び第2の導電膜(210)を除去する。この時、タングステンシリサイド膜(212)は二段階に渡ってエッチング工程を実施するが、まず、3mT〜15mTの圧力でNF3、Cl2、O2及びN2を混合した混合ガスを用いてエッチングした後、Cl2、Ar及びN2を混合した混合ガスを用いて過度エッチングする。ここで、タングステンシリサイド膜(212)の過度エッチング工程時にタングステンシリサイド膜(212)と誘電体膜(208)とのエッチング選択比を10:1〜30:1と維持しながら、タングステンシリサイド膜(212)が時間当りエッチングされる量を20Å/sec〜50/secにして誘電体膜(208)の損傷なしにタングステンシリサイド膜(212)を除去する。
その後、第２導電膜(210)は10mT〜50mTの圧力と、ソースパワー及びバイアスパワーの比率を1:1〜2:1にした状態でHBr及びO2を混合した混合ガスを用いて除去する。第２導電膜(210)のエッチング工程時に第２導電膜(210)と誘電体膜(208)とのエッチング選択比を20:1〜200:1にすることにより、第１導電膜(204)の上部に形成された誘電体膜(208)は損傷せず、素子分離膜(206)の上部に形成された第2の導電膜(210)は除去され、第２導電膜(210)のプロファイル(profile)をほぼ垂直に確保する。
つぎに、図２Ｆに示すように、写真及びエッチング工程で誘電体膜(208)を除去し、第１導電膜(204)側面にスペーサ(224)を形成する。この時、誘電体膜(208)は3mT〜15mTの圧力でCF4ガスを用いて除去し、誘電体膜(208)と第１ポリシリコン膜(204)のエッチング選択比を1:1〜1.5:1とする。スペーサ(224)は200Å〜500Åの厚さで形成される。スペーサ(224)をマスクにして素子分離膜(206)を一部エッチングする。
そして、図２Ｇに示すように、写真及びエッチング工程で第１導電膜(204)を除去する。この時、第１導電膜(204)は二段階に渡って除去工程を実施するが、まず、HBr及びHeを混合した混合ガスを用いて除去するが、第１導電膜(204)とトンネル絶縁膜(202)のエッチング選択比を10:1〜30:1にしてポリマーが小さく発生しながら第１導電膜(204)の除去能力に優れるようにする。その後、HBr及びO2を混合した混合ガスを用いて第１導電膜(204)とトンネル絶縁膜(202)のエッチング選択比を50:1〜150:1にしてトンネル絶縁膜(202)の損失なしに第１導電膜(204)を過度エッチングする。タングステンシリサイド膜(WSix;212)、第２導電膜(210)、誘電体膜(208)及び第２導電膜(204)はICPタイプの装備においてイン-サイチュウでエッチングする。第１導電膜(204)の除去工程時にスペーサ(224)はフィールド領域の境界面にあるアクティブ領域を保護する。第１導電膜(204)の除去工程時にスペーサ(224)は0Å〜200Åの厚さで残留する。
つぎに、図３（Ａ）〜（Ｅ）は、図１中のＢ−Ｂ線からの断面によって自己整列-STI(ASA-STI)スキームを用いてアクティブ領域の上部にゲートを形成するためのエッチング工程段を順次示している。したがって、半導体基板のフィールド領域は図示されていない。
まず、図３Ａに示すように、半導体基板(300)の上部にトンネル絶縁膜(302)、フローティングゲート用の第１導電膜(304)、誘電体膜(306)及びコントロールゲート用の第２導電膜(308)を順次形成する。トンネル絶縁膜(302)は酸化膜で形成し、第１導電膜(304)と第２導電膜(308)はポリシリコン膜で形成する。第２導電膜(308)を平坦化させる。この時、平坦化工程はエッチバック工程を実施するか、または化学機械的研磨(CMP)工程を実施する。第２導電膜(308)を形成した後、平坦化工程を実施しないこともある。
その後、第２導電膜(308)の上部にタングステンシリサイド膜(WSix; 310)、第１シリコン酸化窒化膜(SiON; 312)、第１ハードマスク膜(314)、第２ハードマスク膜(316)、第２シリコン酸化窒化膜(SiON;318)、有機下部反射防止膜(Organic Bottom Anti Reflective Coating; BARC; 320)、そしてフォトレジストパターン(322)を順次形成する。この時、第１シリコン酸化窒化膜(SiON;312)は、第１ハードマスク膜(314)の形成工程時にタングステンシリサイド膜(WSix; 310)が酸化するのを防止するために形成するが、第１シリコン酸化窒化膜(SiON;312)を形成しないこともある。第１ハードマスク膜(314)は、絶縁膜である酸化膜を利用して300Å〜1000Åの厚さで形成し、後工程である第２導電膜(308)のエッチング工程時に損失しないようにし、第２ハードマスク膜(316)は、アモルファスカーボン層(ACL)またはSOC方式のポリマーを用いて形成する。第２シリコン酸化窒化膜(SiON;318)は反射防止膜としての機能を有するため、有機下部反射防止膜(BARC; 320)の厚さを低くするために用いる。フォトレジストパターン(322)は1000Å〜1500Åの厚さで形成する。
つぎに、図３Ｂに示すように、フォトレジストパターン(322)をマスクにして有機下部反射防止膜(BARC;320)と第２シリコン酸化窒化膜(SiON; 318)をエッチングする。この時、有機下部反射防止膜(BARC; 320)と第２シリコン酸化窒化膜(SiON;318)は60mT〜200mTの圧力、20MHz〜40MHzの周波数を有する300W〜1000Wのソースパワー、CF4及びO2を混合した混合ガスを用いてエッチングする。エッチング工程時にフォトレジストパターン(322)が除去され、一部のみ残留するようになる。
続いて、図３Ｃに示すように、残留するフォトレジストパターン(322)、有機下部反射防止膜(BARC;320)と第２シリコン酸化窒化膜(SiON; 318)をマスクにして第２ハードマスク膜(316)をエッチングする。この時、第２ハードマスク膜(316)は100mT〜200mTの圧力、20MHz〜40MHzの周波数を有する500W〜1500Wのソースパワー、N2及びH2を混合した混合ガスを用いるか、またはN2及びO2を混合した混合ガスを用いるか、またはN2及びH2を混合した混合ガスにCH3F、COまたはCO2ガスを添加してエッチングする。フォトレジストパターン(322)と有機下部反射防止膜(BARC;320)は類似の選択比(etch-rate)を有するため、第２ハードマスク膜(316)のエッチング工程時に除去される。
また、図３Ｄに示すように、第２シリコン酸化窒化膜(SiON;318)と第２ハードマスク膜(316)をマスクにして第１ハードマスク膜(314)と第１シリコン酸化窒化膜(SiON; 312)をエッチングする。この時、第１ハードマスク膜(314)と第１シリコン酸化窒化膜(SiON;312)は100mT〜200mTの圧力、20MHz〜40MHzの周波数を有する100W〜200Wのソースパワー、1MHz〜10MHzの周波数を有する200W〜1000Wのバイアスパワー、CF4、CHF3及びO2を混合した混合ガスを用いてエッチングする。有機下部反射防止膜(BARC;320)、第２シリコン酸化窒化膜(SiON; 318)、第２ハードマスク膜(316)、第２ハードマスク膜(314)及び第２シリコン酸化窒化膜(SiON;312)はICPタイプの装備においてイン-サイチュウでエッチングする。第２シリコン酸化窒化膜(SiON; 318)は、第１ハードマスク膜(314)及び第１シリコン酸化窒化膜(SiON;312)のエッチング工程時に除去され、第２ハードマスク膜(316)は、第１ハードマスク膜(314)及び第１シリコン酸化窒化膜(SiON; 312)のエッチング工程時に一部損失する。
また、図３Ｅに示すように、残留する第２ハードマスク膜(316)をマスクにしてタングステンシリサイド膜(310)と第２導電膜(308)をエッチングする。この時、タングステンシリサイド膜(310)は二段階に渡ってエッチング工程を実施するが、まず、3mT〜15mTの圧力でNF3、Cl2、O2及びN2を混合した混合ガスを用いてエッチングした後、Cl2、Ar及びN2を混合した混合ガスを用いて過度エッチングする。ここで、タングステンシリサイド膜(310)の過度エッチング工程時にタングステンシリサイド膜(310)と誘電体膜(306)とのエッチング選択比を10:1〜30:1に維持しながらタングステンシリサイド膜(310)が時間当りエッチングされる量を20Å/sec〜50/secにして誘電体膜(306)損傷なしにタングステンシリサイド膜(310)を除去する。
第２導電膜(308)は、10mT〜50mTの圧力と、ソースパワー及びバイアスパワーの比率を1:1〜2:1にした状態でHBr及びO2を混合した混合ガスを用いてエッチングすることにより、第２導電膜(308)のプロファイルをバーティカルに確保する。
また、図３Ｆに示すように、残留する第２ハードマスク膜(316)をマスクにして誘電体膜(306)をエッチングする。この時、誘電体膜(306)は3mT〜15mTの圧力でCF4ガスを用いてエッチングし、誘電体膜(306)と第１導電膜(304)のエッチング選択比を1:1〜1.5:1とする。
そして、図３Ｇに示すように、残留する第２ハードマスク膜(316)をマスクにして第１導電膜(304)をエッチングした後、残留する第２ハードマスク膜(316)を除去して第１導電膜(304)、誘電体膜(306)、第2の導電膜(308)、タングステンシリサイド膜(WSix;310)、第１シリコン酸化窒化膜(SiON; 312)及び第２ハードマスク膜(314)が積層された構造であるゲート(324)を形成する。この時、第１導電膜(304)は2段階に渡ってエッチング工程を実施するが、まず、HBr及びHeを混合した混合ガスを用いてエッチングするものの、第１導電膜(304)とトンネル絶縁膜(302)のエッチング選択比を10:1〜30:1にしてポリマーが小さく発生しながら第1の導電膜(304)の除去能力に優れるようにする。
その後、HBr及びO2を混合した混合ガスを用いて第１導電膜(304)とトンネル絶縁膜(302)のエッチング選択比を50:1〜150:1にしてトンネル絶縁膜(302)の損失なしに第１導電膜(304)を過度エッチングする。タングステンシリサイド膜(WSix;310)、第２導電膜(308)、誘電体膜(306)と第１導電膜(304)はICPタイプの装備においてイン-サイチュウでエッチングする。
以上のように、第１導電膜(304)のエッチング工程時に第２ハードマスク膜(316)をマスクとして用いることにより、エッチングターゲットの増加によってエッチングされたゲート(324)パターンの側面がアタックを受けないながら第１導電膜(304)を除去することができる。また、第１導電膜(304)のエッチング工程時に第２ハードマスク膜(316)をマスクとして用いることにより、エッチングターゲットの増加によりプロファイルスロープ(slope)が減少してカップリング比(Coupling Ratio)を人為的に調節することができる。
また、第１シリコン酸化窒化膜(SiON;312)までエッチング工程を実施した後、第２ハードマスク膜(316)を除去せずに、第２ハードマスク膜(316)をマスクにして残りのエッチング工程を実施してゲート(324)を形成する。この場合、ゲート(324)パターンを形成するまで第2のハードマスク膜(316)が残留しているため、第１ハードマスク膜(314)の損失が発生しないので、第１ハードマスク膜(314)の厚さを低くして形成することができる。これにより、第１ハードマスク膜(314)のエッチング工程時に臨界寸法(Critical Dimension; CD)の制御が容易であり、ゲート(324)の形成工程時にも第２ハードマスク膜(316)であるアモルファスカーボン層(ACL)が損失しながら発生するカーボンが含まれた生成物質によってエッチングされたゲート(324)パターンの側面にパッシベーション(passivation)がなされるため、エッチングされたゲート(324)パターンの側面へのアタックは発生しない。
図４（Ａ）〜（Ｅ）は、図１中のＣ−Ｃ線からの断面によって自己整列-STI(ASA-STI)スキームを用いてフィールド領域の上部にゲートを形成するためのエッチング工程を順次示している。したがって、半導体基板のアクティブ領域は示されていない。
まず、図４Ａに示すように、半導体基板(400)の上部に素子分離膜(402)、誘電体膜(404)、そしてコントロールゲート用の導電膜(406)を順次形成する。導電膜(406)はポリシリコン膜で形成する。導電膜(406)を平坦化させるが、その平坦化工程はエッチバック工程を実施するか、または化学機械的研磨(CMP)工程を実施する。但し、導電膜(406)を形成した後に平坦化工程を実施しないこともある。
その後、導電膜(406)の上部にタングステンシリサイド膜(WSix; 408)、第１シリコン酸化窒化膜(SiON; 410)、第１ハードマスク膜(412)、第２ハードマスク膜(414)、第２シリコン酸化窒化膜(SiON;416)、有機下部反射防止膜(BARC; 418)、そしてフォトレジストパターン(420)を順次形成する。この時、第１シリコン酸化窒化膜(SiON; 410)は、第１ハードマスク膜(412)の形成工程時にタングステンシリサイド膜(WSix;408)が酸化するのを防止するために形成するが、第１シリコン酸化窒化膜(SiON; 410)を形成しないこともある。第１ハードマスク膜(412)は、絶縁膜である酸化膜を利用して300Å〜1000Åの厚さで形成して後続工程である導電膜(406)のエッチング工程時に損失しないようにし、第２ハードマスク膜(414)は、アモルファスカーボン層(ACL)またはSOC方式のポリマーを用いて形成する。第２シリコン酸化窒化膜(SiON;416)は、反射防止膜としての機能があるため、有機下部反射防止膜(BARC; 418)の厚さを低くするために用いる。フォトレジストパターン(420)は1000Å〜1500Åの厚さで形成する。
つぎに、図４Ｂに示すように、フォトレジストパターン(420)をマスクにして有機下部反射防止膜(BARC;418)と第２シリコン酸化窒化膜(SiON; 416)をエッチングする。この時、有機下部反射防止膜(BARC; 418)と第２シリコン酸化窒化膜(SiON;416)は、60mT〜200mTの圧力、20MHz〜40MHzの周波数を有する300W〜1000Wのソースパワー、CF4及びO2を混合した混合ガスを用いてエッチングする。エッチング工程時にフォトレジストパターン(420)が除去され、一部のみ残留するようになる。
つぎに、図４Ｃに示すように、残留するフォトレジストパターン(420)、有機下部反射防止膜(BARC;418)と第２シリコン酸化窒化膜(SiON; 416)をマスクにして第２ハードマスク膜(414)をエッチングする。この時、第2のハードマスク膜(414)は100mT〜200mTの圧力、20MHz〜40MHzの周波数を有する500W〜1500Wのソースパワー、N2及びH2を混合した混合ガスを用いるか、またはN2及びO2を混合した混合ガスを用いるか、またはN2及びH2を混合した混合ガスにCH3F、COまたはCO2ガスを添加してエッチングする。フォトレジストパターン(420)と有機下部反射防止膜(BARC;418)は類似の選択比を有するため、第２ハードマスク膜(414)のエッチング工程時に除去される。
つぎに、図４Ｄに示すように、第２シリコン酸化窒化膜(SiON;416)と第２ハードマスク膜(414)をマスクにして第１ハードマスク膜(412)と第１シリコン酸化窒化膜(SiON; 410)をエッチングする。この時、第１ハードマスク膜(412)と第１シリコン酸化窒化膜(SiON;410)は100mT〜200mTの圧力、20MHz〜40MHzの周波数を有する100W〜200Wのソースパワー、1MHz〜10MHzの周波数を有する200W〜1000Wのバイアスパワー、CF4、CHF3及びO2を混合した混合ガスを用いてエッチングする。有機下部反射防止膜(BARC;418)、第２シリコン酸化窒化膜(SiON; 416)、第２ハードマスク膜(414)、第１ハードマスク膜(412)、そして第１シリコン酸化窒化膜(SiON;410)はICPタイプの装備においてイン-サイチュウでエッチングする。第２シリコン酸化窒化膜(SiON; 416)は第１ハードマスク膜(412)と第１シリコン酸化窒化膜(SiON;410)のエッチング工程時に除去され、第２ハードマスク膜(414)は第１ハードマスク膜(412)と第１シリコン酸化窒化膜(SiON; 410)のエッチング工程時に一部損失する。
つぎに、図４Ｅに示すように、残留する第２ハードマスク膜(414)をマスクにしてタングステンシリサイド膜(408)及び導電膜(406)をエッチングする。この時、タングステンシリサイド膜(408)は二段階に渡ってエッチング工程を実施するが、まず、3mT〜15mTの圧力でNF3、Cl2、O2及びN2を混合した混合ガスを用いてエッチングした後、Cl2、Ar及びN2を混合した混合ガスを用いて過度エッチングする。ここで、タングステンシリサイド膜(408)の過度エッチング工程時にタングステンシリサイド膜(408)と誘電体膜(404)とのエッチング選択比を10:1〜30:1に維持する。維持しつつタングステンシリサイド膜(408)が時間当りエッチングされる量を20Å/sec〜50/secにして誘電体膜(404)の損傷なしにタングステンシリサイド膜(408)を除去する。
導電膜(406)は、10mT〜50mTの圧力と、ソースパワー及びバイアスパワーの比率を1:1〜2:1にした状態でHBr及びO2を混合した混合ガスを用いてエッチングすることにより、導電膜(406)のプロファイルをほぼ垂直に確保する。
つぎに、図４Ｆに示すように、残留する第２ハードマスク膜(414)をマスクにして誘電体膜(404)をエッチングする。この時、誘電体膜(404)は3mT〜15mTの圧力においてCF4ガスを用いてエッチングする。
そして、図４Ｇに示すように、アクティブ領域に形成されたフローティングゲート用導電膜を除去した後、残留する第２ハードマスク膜(414)を除去して誘電体膜(404)、導電膜(406)、タングステンシリサイド膜(WSix;408)、第１シリコン酸化窒化膜(SiON; 410)、そして第１ハードマスク膜(412)が積層された構造であるゲート(422)を形成する。第１ハードマスク膜(412)、第１シリコン酸化窒化膜(SiON;410)、タングステンシリサイド膜(WSix; 408)、導電膜(406)及び誘電体膜(404)はICPタイプの装備においてイン-サイチュウでエッチングする。
上記のように、第１シリコン酸化窒化膜(SiON; 410)までエッチング工程を実施した後、第２ハードマスク膜(414)を除去せずに、第２ハードマスク膜(414)をマスクにして残りのエッチング工程を実施してゲート(422)を形成する。この場合、ゲート(422)パターンを形成するまで第２ハードマスク膜(414)が残留しているため、第１ハードマスク膜(412)の損失が発生しないので、第１ハードマスク膜(412)の厚さを低くして形成することができる。これにより第１ハードマスク膜(412)のエッチング工程時に臨界寸法(CD)の制御が容易であり、ゲート(422)の形成工程時にも第２ハードマスク膜(414)であるアモルファスカーボン層(ACL)が損失しながら発生するカーボンが含まれた生成物質によりエッチングされたゲート(422)パターンの側面にパッシベーションがなされるため、エッチングされたゲート(422)パターンの側面にアタックが発生しない。
以上説明したように、本実施形態においては次の数々の効果を有する。
第１に、第１導電膜エッチング工程時に第２ハードマスク膜をマスクにして用いることで、エッチングターゲットの増加によってエッチングされたゲートパターンの側面がアタックを受けないながら第１導電膜を除去することができる。
第２に、第１導電膜エッチング工程時に第２ハードマスク膜をマスクにして用いることで、エッチングターゲットの増加によってプロファイルのスロープ(slope)が減少し、カップリング比(Coupling Ratio)を人為的に調節することができる。
第３に、第１ハードマスク膜エッチング工程時に臨界寸法(Critical Dimension; CD)の制御が容易であり、ゲート形成工程時にも第２ハードマスク膜であるアモルファスカーボン層(ACL)が損失しながら発生するカーボンが含まれた生成物質によりエッチングされたゲートパターンの側面にパッシベーションなされるため、エッチングされたゲートパターンの側面にアタックが発生しない。
第４に、ゲートエッチング工程時にフォトレジストパターンマージンが不足して生じるフォトレジストパターンの不良によって、しきい値電圧(Threshold Voltage; Vt)が変化が増す不具合を解消し、アクティブ領域がアタックを受けるか、またはポリシリコン膜が一部残留するのを防止することができる。
以上、本発明に係る実施形態を説明したが、そうした実施形態に限定されるものではなく、本発明の技術思想を逸脱しない範囲内であればその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
200, 300，400 半導体基板
202, 302 トンネル酸化膜
204, 304 第１ポリシリコン膜
206, 402 素子分離膜
208, 306，404 誘電体膜
210, 308 第２ポリシリコン膜
406 ポリシリコン膜
212, 310，408 タングステンシリサイド膜
214, 312, 410 第１シリコン酸化窒化膜
216, 314, 412 第１ハードマスク膜
218, 316, 414 第２ハードマスク膜
220, 318, 416 第２シリコン酸化窒化膜
222, 320, 418 有機下部反射方JIMAK
322, 420 フォトレジストパターン
324, 422 ゲート
224 スペーサ
202, 302 トンネル酸化膜
204, 304 第１ポリシリコン膜
206, 402 素子分離膜
208, 306，404 誘電体膜
210, 308 第２ポリシリコン膜
406 ポリシリコン膜
212, 310，408 タングステンシリサイド膜
214, 312, 410 第１シリコン酸化窒化膜
216, 314, 412 第１ハードマスク膜
218, 316, 414 第２ハードマスク膜
220, 318, 416 第２シリコン酸化窒化膜
222, 320, 418 有機下部反射方JIMAK
322, 420 フォトレジストパターン
324, 422 ゲート
224 スペーサ
Claims (25)
- 半導体基板上にフローティングゲートのパターンを形成する工程と、
前記半導体基板上にさらに誘電体膜、コントロールゲート用導電膜、タングステンシリサイド膜、第１シリコン酸化窒化膜、ハードマスク膜、第２シリコン酸化窒化膜、そして有機下部反射防止膜を形成する工程と、
前記有機下部反射防止膜、前記第２シリコン酸化窒化膜、前記ハードマスク膜、そして前記第１シリコン酸化窒化膜を除去する工程と、
前記タングステンシリサイド膜および前記コントロールゲート用導電膜を除去する工程と、
前記誘電体膜を除去して前記フローティングゲートの側面にスペーサを形成する工程と、
前記フローティングゲートを除去する工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記フローティングゲートのパターンを形成する工程がさらに、
前記半導体基板上にトンネル絶縁膜およびフローティングゲート用導電膜を形成する工程と、
前記フローティングゲート用導電膜、前記トンネル絶縁膜、そして前記半導体基板の一部をエッチングしてトレンチを形成する工程と、
前記トレンチが満たされるようにそのトレンチ内に絶縁膜を形成して素子分離膜を形成する工程と、
前記素子分離膜のEFHを調節するために前記素子分離膜の上部を一部除去する工程と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記ハードマスク膜は、絶縁膜である酸化膜とアモルファスカーボン層または酸化膜とSOC方式のポリマーを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記酸化膜は、300Å〜1000Åの厚さで形成することを特徴とする請求項３に記載の半導体素子の製造方法。
- 前記有機下部反射防止膜と前記第２シリコン酸化窒化膜は、60mT〜200mTの圧力、20MHz〜40MHzの周波数を有する300W〜1000Wのソースパワー、CF4及びO2を混合した混合ガスを用いて除去することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記ハードマスク膜であるアモルファスカーボン層またはSOC方式のポリマーは、100mT〜200mTの圧力、20MHz〜40MHzの周波数を有する500W〜1500Wのソースパワー、N2及びH2を混合した混合ガスを用いるか、またはN2及びO2を混合した混合ガスを用いるか、またはN2及びH2を混合した混合ガスにCH3F、COまたはCO2ガスを添加して除去することを特徴とする請求項３に記載の半導体素子の製造方法。
- 前記ハードマスク膜である前記酸化膜と前記第１シリコン酸化窒化膜は、100mT〜200mTの圧力、20MHz〜40MHzの周波数を有する100W〜200Wのソースパワー、1MHz〜10MHzの周波数を有する200W〜1000Wのバイアスパワー、CF4、CHF3及びO2を混合した混合ガスを用いて除去することを特徴とする請求項３に記載の半導体素子の製造方法。
- 前記有機下部反射防止膜、前記第２シリコン酸化窒化膜、前記ハードマスク膜、そして前記第１シリコン酸化窒化膜は、ICPタイプの装備においてイン-サイチュウで除去することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記タングステンシリサイド膜は、数段階でもってエッチング工程を実施することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記エッチング工程の第一段階において、3mT〜15mTの圧力でNF3、Cl2、O2及びN2を混合した混合ガスを用いてエッチングすることを特徴とする請求項９に記載の半導体素子の製造方法。
- 前記エッチング工程の第二段階において、Cl2、Ar及びN2を混合した混合ガスを用いて過度エッチングすることを特徴とする請求項９に記載の半導体素子の製造方法。
- 前記過度エッチング工程時に前記タングステンシリサイド膜と前記誘電体膜とのエッチング選択比が、10:1〜30:1であることを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記過度エッチング工程時に、前記タングステンシリサイド膜が時間当りエッチングされる量を20Å/sec〜50/secとすることを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記コントロールゲート用導電膜は、10mT〜50mTの圧力と、ソースパワー及びバイアスパワーの比率を1:1〜2:1とした状態でHBr及びO2を混合した混合ガスを用いて除去することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記コントロールゲート用導電膜のエッチング工程において、前記コントロールゲート用導電膜と前記誘電体膜とのエッチング選択比を20:1〜200:1とすることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記誘電体膜は、3mT〜15mTの圧力でCF4ガスを用いて除去することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記誘電体膜の除去する工程において、前記誘電体膜と前記フローティングゲートとのエッチング選択比を1:1〜1.5:1とすることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記スペーサは、200Å〜500Åの厚さで形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記フローティングゲートは、第一と第二の２段階のエッチング工程を実施することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記エッチング工程の第一段階において、HBr及びHeを混合した混合ガスを用いて除去することを特徴とする請求項１９に記載の半導体素子の製造方法。
- 前記エッチング工程の第二段階において、前記フローティングゲート用導電膜と前記トンネル絶縁膜とのエッチング選択比を10:1〜30:1とすることを特徴とする請求項２または請求項１９に記載の半導体素子の製造方法。
- 前記エッチング工程の第二段階において、HBr及びO2を混合した混合ガスを用いることを特徴とする請求項１９に記載の半導体素子の製造方法。
- 前記エッチング工程の第二段階において、前記フローティングゲート用導電膜と前記トンネル絶縁膜とのエッチング選択比を50:1〜150:1として過度エッチングすることを特徴とする請求項２または請求項１９に記載の半導体素子の製造方法。
- 前記タングステンシリサイド膜、前記コントロールゲート用導電膜、前記誘電体膜、そして前記フローティングゲートはICPタイプの装備においてイン-サイチュウで除去することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記フローティングゲートを除去する工程において、前記スペーサは0Å〜200Åの厚さで残留することを特徴とする請求項１に記載の半導体素子の製造方法。
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