KR100650858B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 텅스텐 실리사이드막을 형성한 후 습식 또는 건식 산화 공정으로 텅스텐 실리사이드막의 저항을 감소시키면서 텅스텐 실리사이드막과 폴리실리콘막과의 계면 특성을 향상시킬 수 있어 게이트 식각시 불량을 방지할 수 있고, 게이트 라인간의 간섭 전하를 줄일 수 있어 소자의 전기적 특성을 향상시킬 수 있으며, 텅스텐 실리사이드막을 증착한 후 곧바로 열처리를 실시할 수 있게 됨에 따라 텅스텐 실리사이드막내의 불소가 유전체막이 아닌 외부로 빠져 나올 확률이 높아짐에 따라 불소에 의한 유전체막의 열화를 방지할 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
텅스텐 실리사이드, 잉여 실리콘, 산화, 계면 특성, 저항 특성
Description
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 터널 산화막
13 : 제 1 폴리실리콘막 14 : 유전체막
15 : 제 2 폴리실리콘막 16 : 텅스텐 실리사이드막
17 : 산화막
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 텅스텐 실리사이드막의 저항을 감소시키면서 텅스텐 실리사이드막과 폴리실리콘막과의 계면 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
기존의 NOR형 플래쉬 메모리 소자는 프로그램 속도에 많은 제약이 있었다. 이를 대체하여 파울러-노드하임(Fowler-Nordheim; FN) 터널링 현상을 이용하여 플로팅 게이트에 전자를 주입함으로써 데이터 프로그램을 수행하며, 대용량 및 높은 집적도를 제공하는 NAND형 플래쉬 메모리 소자가 제안되었다.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭으로 구성되며, 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하는 다수의 셀 스트링, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 형성된 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터로 구성된다. 여기서, NAND형 플래쉬 메모리 소자의 셀은 반도체 기판상의 소정 영역에 소자 분리막을 형성한 후 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측에 접합부를 형성하여 구성된다. 여기서, 플로팅 게이트는 폴리실리콘막을 이용하여 형성하며, 콘트롤 게이트는 폴리실리콘막과 텅스텐 실리사이드막을 적층하여 형성한다.
그런데, 반도체 소자의 집적도가 향상되고, 라인 선폭이 감소됨에 따라 배선 저항이 매우 증가하게 되는 문제가 초래된다. 이에 따라 기존에 적용되던 텅스텐 실리사이드 대신 저항을 감소시킬 수 있는 텅스텐 전극의 개발이 진행되고 있으며, 일부 적용중에 있다. 그러나, 텅스텐 전극의 경우 텅스텐 산화 문제로 인하여 후속 공정상의 어려움과 전기적 특성의 안정적 확보가 미흡한 단계이다. 또한, 현재 적 용중인 텅스텐 실리사이드의 경우는 집적도 향상에 따라 낮은 저항이 요구되고 있으나, 선폭의 감소됨에 따라 저항이 증가되는 문제를 내포하고 있다.
현재 텅스텐 실리사이드의 이러한 문제로 인하여 증착 후 고온 열공정을 실시하여 저항을 감소시키는 것을 적용중에 있으나, 이 또한 한계가 있어 향후 소자에 지속적인 적용은 어려운 실정이다. 그리고, 저항을 감소시키기 위해 고온 열공정을 실시할 경우 텅스텐 실리사이드와 1차 전극인 폴리실리콘 계면 특성이 매우 불량해진다. 이는 증착시 비정질 상태의 텅스텐 실리사이드가 열공정에 의해 결정화되면서 그레인 사이즈가 커지게 된다. 또한, 텅스텐 실리사이드(WSix)의 증착시 텅스텐(W)과 실리콘(Si)의 비율(x)이 2.3∼2.6으로 막이 형성되는데, 열공정에 의해 이 비율은 2에 가까워지고 이로 인해 잉여 실리콘이 1차 전극인 폴리실리콘과 텅스텐 실리사이드의 계면으로 이동하여 계면 특성을 더욱 불량하게 만들고 있다. 이로 인해 게이트 식각에 의한 라인 패터닝시 불량을 초래하게 된다. 따라서, 열처리를 게이트 패터닝 후 실시하고 있다. 그런데, 패터닝 후 열처리를 실시할 경우 텅스텐 실리사이드 위로 하드 마스크막이 증착되어 있어 텅스텐 실리사이드 내의 불소가 게이트 유전체막 쪽으로 확산될 가능성이 많아진다. 이로 인해 게이트 유전체막의 전기적 특성이 열화되는 문제점을 안고 있다.
본 발명의 목적은 텅스텐 실리사이드막의 저항을 감소시키면서 텅스텐 실리사이드막과 폴리실리콘막과의 계면 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
상술한 목적을 달성하기 위해 본 발명에서는 텅스텐 실리사이드막을 증착 한 후 고온에서 습식 및 건식 산화 공정을 실시하여 텅스텐 실리사이드막 내의 잉여 실리콘을 텅스텐 실리사이드막의 상부 표면으로 유도하고 산화시켜 폴리실리콘막과의 계면으로 이동하는 잉여 실리콘을 감소시킴으로써 계면 특성을 개선하고, 고온 열처리에 의한 텅스텐 실리사이드의 저항을 감소시킬 수 있다. 또한, 잉여 실리콘을 산화시켜 제거함으로써 질소 분위기에서 열처리를 실시하는 것보다 텅스텐 실리사이드막 내의 텅스텐 비율을 높여 저항을 감소시킬 수 있다. 그리고, 잉여 실리콘을 제거함으로써 제거되는 두께만큼을 텅스텐 실리사이드막의 증착시 증가시켜 폴리실리콘막과 텅스텐 실리사이드막의 총 두께를 증가시킬 수 있어 추가적으로 저항을 감소시킬 수 있다. 따라서, 폴리실리콘과의 계면 특성이 양호해짐에 따라 게이트 식각시 불량을 방지할 수 있게 된다. 그리고, 텅스텐 실리사이드막을 증착한 후 곧바로 열처리를 실시할 수 있게 됨에 따라 텅스텐 실리사이드막내의 불소가 유전체막이 아닌 외부로 빠져 나올 확률이 높아짐에 따라 불소에 의한 열전체막의 열화를 방지할 수 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하는 단계; 전체 구조 상부에 유전체막, 제 2 폴리실리콘막 및 텅스텐 실리사이드막을 형성하는 단계; 산화 공정을 실시하여 상기 텅스텐 실리사이드막 내의 잉여 실리콘을 상기 텅스텐 실리사이드막 상부 표면으로 이동시킨 후 산화시켜 산화막을 형성하는 단계; 및 상기 산화막을 제거하는 단계를 포함한다.
상기 텅스텐 실리사이드막은 사일렌(SiH4) 또는 DCS(SiH2Cl2)와 WF6를 소오스 가스로 하는 저압화학기상증착(LPCVD) 방식으로 형성한다.
상기 텅스텐 실리사이드막은 텅스텐과 실리콘의 비율이 1:2.2 내지 1:2.8의 범위로 형성한다.
상기 텅스텐 실리사이드막은 상기 사일렌(SiH4)과 상기 WF6를 소오스 가스로 이용하여 350 내지 500℃의 온도에서 형성한다.
상기 텅스텐 실리사이드막은 DCS(SiH2Cl2)와 WF6를 소오스 가스로 이용하여 500 내지 600℃의 온도에서 형성한다.
상기 텅스텐 실리사이드막은 텅스텐 비율이 높은 제 1 텅스텐 실리사이드막을 증착한 후 실리콘 비율이 높은 제 2 텅스텐 실리사이드막을 증착하여 형성한다.
상기 텅스텐 실리사이드막은 스퍼터 방식으로 형성한다.
상기 산화 공정은 700 내지 1000℃의 온도와 H2O/H2 분위기에서 상기 텅스텐 실리사이드막 내의 텅스텐의 산화를 방지하는 선택적 습식 산화 공정을 포함한다.
상기 습식 산화 공정은 700 내지 900℃의 온도에서 습식 산화 공정을 실시한 후 온도를 1000 내지 1200℃로 상승시키고 질소 계열의 가스 또는 아르곤 계열의 가스 분위기에서 열처리 공정을 실시한다.
상기 산화 공정은 700 내지 1200℃ 온도와 O2 가스 분위기에서 실시하는 건식 산화 공정을 포함한다.
상기 건식 산화 공정은 산화 속도는 늦추기 위해 질소 계열의 가스 또는 아르곤 계열의 가스를 더 유입시켜 실시한다.
상기 산화 공정은 700 내지 1200℃의 온도와 O2/H2 분위기에서 실시하는 라디컬 산화 공정을 포함한다.
상기 산화막은 HF 또는 BOE를 이용하여 제거한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 터널 산화막(12) 및 제 1 폴리실리콘막(13)을 형성한 후 패터닝한다. 제 1 폴리실리콘막(13)은 이후 플로팅 게이트로 작용하는 것으로, STI(Shallow Trench Isolation) 방식에 의해 소자 분리막을 형성한 후 형성하거나, SA-STI(Self Aligned Shallow Trench Isolation) 방식에 의해 터널 산화막(12)과 제 1 폴리실리콘막(13)을 형성한 후 이들을 패터닝하는 동시에 소자 분리막을 형성하고 제 1 폴리실리콘막(13) 상부에 또다른 폴리실리콘막을 형성하여 형성할 수도 있다. 또한, SAFG(Self Aligned Floating Gate) 방식에 의해 소자 분리막에 의해 고립되도록 형성할 수도 있다. 그리고, 제 1 폴리실리콘막(13) 상부에 유전체막(14)을 형성하고, 유전체막(14) 상부에 제 2 폴리실리콘막(15) 및 텅스텐 실리사이드막(16)을 형성한다. 여기서, 텅스텐 실리사이드막(16)은 사일렌(SiH4) 또는 DCS(SiH2Cl2)와 WF6를 소오스 가스로 하는 저압화학기상증착(LPCVD) 방식에 의해 형성하며, 텅스텐 실리사이드막(16)의 텅스텐과 실리콘의 비율은 1:2.2∼1:2.8 정도로 한다. 이때, 사일렌(SiH4)과 WF6를 소오스 가스로 이용할 경우 350∼500℃의 온도에서 텅스텐 실리사이드막(16)을 형성하며, DCS(SiH2Cl2)와 WF6를 소오스 가스로 이용할 경우 500∼600℃의 온도에서 텅스텐 실리사이드막(16)을 형성한다. 또한, 제 2 폴리실리콘막(15)과 텅스텐 실리사이드막(16)의 계면 특성을 개선시키기 위해 텅스텐 실리사이드막(16)의 조성을 2중으로 형성하는 것도 가능하다. 즉, 제 2 폴리실리콘막(15) 상부에 텅스텐 비율이 높은 텅스텐 실리사이드막을 형성한 후 실리콘 비율이 높은 텅스텐 실리사이드막을 증착하는 것도 가능하다. 한편, 텅스텐 실리사이드막(16)은 스퍼터 방식으로 형성할 수도 있다.
도 1(b)를 참조하면, 텅스텐 실리사이드막(16)을 형성한 후 습식, 건식 또는 라디컬 산화 공정을 실시한다. 습식 산화 공정은 700∼1000℃의 온도와 H2O/H2 분위기에서 텅스텐 실리사이드막(16) 내의 텅스텐의 산화를 방지하는 선택적 산화를 실시한다. 또한, 700∼900℃ 이하의 온도에서 선택적 습식 산화 공정을 실시한 후 온도를 1000∼1200℃로 상승시키고 질소 계열의 가스 또는 아르곤 계열의 가스 분위 기에서 추가 열처리를 실시할 수 있다. 이는 습식 산화에 의한 잉여 실리콘을 감소시킨 후 고온 열처리에 의해 텅스텐 실리사이드막(16)의 그레인을 추가 성장시켜 저항을 감소시키기 위함이다. 한편, 건식 산화 공정은 700∼1200℃ 온도와 O2 가스 분위기에서 실시한다. 이때 질소 계열의 가스 또는 아르곤 계열의 가스를 유입시켜 산화 속도를 늦출 수 있다. 또한, 라디컬 산화 공정은 700∼1200℃의 온도에서 H2/O2 가스를 이용하여 실시한다.
텅스텐 실리사이드막(16)을 형성한 후 산화 공정을 실시하게 되면 텅스텐 실리사이드막(16) 내의 잉여 실리콘이 텅스텐 실리사이드막(16) 상부 표면으로 이동되고 산화되어 산화막(17)이 형성되면서 제 2 폴리실리콘막(15)과 텅스텐 실리사이드막(16)의 두께 합이 감소함에 따라 텅스텐 실리사이드막(16)의 두께 증가 마진이 생기게 된다. 즉, 동일 두께의 텅스텐 실리사이드막(16)을 적용할 경우 콘트롤 게이트의 총 두께가 감소하여 게이트 라인간의 간섭 전하를 줄일 수 있으며, 저항을 추가로 감소시키기 위해 텅스텐 실리사이드막(16)의 두께를 증가시켜 형성한 후 산화 공정에 의해 잉여 실리콘을 제거하여 콘트롤 게이트의 총 두께가 증가되지 않도록 할 수 있다.
도 1(c)를 참조하면, HF 및 BOE 등을 이용하여 산화막(17)을 제거한다. 이후 콘트롤 게이트 마스크를 이용한 사진 및 식각 공정으로 텅스텐 실리사이드막(16)부터 터널 산화막(12)까지의 소정 영역을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 게이트 전극을 형성한다.
상술한 바와 같이 본 발명에 의하면 텅스텐 실리사이드막을 형성한 후 습식 또는 건식 산화 공정으로 텅스텐 실리사이드막의 저항을 감소시키면서 텅스텐 실리사이드막과 폴리실리콘막과의 계면 특성을 향상시킬 수 있어 게이트 식각시 불량을 방지할 수 있고, 게이트 라인간의 간섭 전하를 줄일 수 있어 소자의 전기적 특성을 향상시킬 수 있으며, 텅스텐 실리사이드막을 증착한 후 곧바로 열처리를 실시할 수 있게 됨에 따라 텅스텐 실리사이드막내의 불소가 유전체막이 아닌 외부로 빠져 나올 확률이 높아짐에 따라 불소에 의한 유전체막의 열화를 방지할 수 있다. 또한, 기존의 공정과 장비를 응용하여 공정을 실시할 수 있어 개발 기간 단축 및 투자 감소 효과가 있다.
Claims (13)
- 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하는 단계;전체 구조 상부에 유전체막, 제 2 폴리실리콘막 및 텅스텐 실리사이드막을 형성하는 단계;산화 공정을 실시하여 상기 텅스텐 실리사이드막 내의 잉여 실리콘을 상기 텅스텐 실리사이드막 상부 표면으로 이동시킨 후 산화시켜 산화막을 형성하는 단계; 및상기 산화막을 제거하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 텅스텐 실리사이드막은 사일렌(SiH4) 또는 DCS(SiH2Cl2)와 WF6를 소오스 가스로 하는 저압화학기상증착(LPCVD) 방식으로 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 텅스텐 실리사이드막은 텅스텐과 실리콘의 비율이 1:2.2 내지 1:2.8의 범위로 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 텅스텐 실리사이드막은 상기 사일렌(SiH4)과 상기 WF6를 소오스 가스로 이용하여 350 내지 500℃의 온도에서 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 텅스텐 실리사이드막은 DCS(SiH2Cl2)와 WF6를 소오스 가스로 이용하여 500 내지 600℃의 온도에서 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 텅스텐 실리사이드막은 텅스텐 비율이 높은 제 1 텅스텐 실리사이드막을 증착한 후 실리콘 비율이 높은 제 2 텅스텐 실리사이드막을 증착하여 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 텅스텐 실리사이드막은 스퍼터 방식으로 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 산화 공정은 700 내지 1000℃의 온도와 H2O/H2 분위기에서 상기 텅스텐 실리사이드막 내의 텅스텐의 산화를 방지하는 선택적 습식 산화 공정을 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 8 항에 있어서, 상기 습식 산화 공정은 700 내지 900℃의 온도에서 습식 산화 공정을 실시한 후 온도를 1000 내지 1200℃로 상승시키고 질소 계열의 가스 또는 아르곤 계열의 가스 분위기에서 열처리 공정을 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 산화 공정은 700 내지 1200℃ 온도와 O2 가스 분위기에서 실시하는 건식 산화 공정을 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 10 항에 있어서, 상기 건식 산화 공정은 산화 속도는 늦추기 위해 질소 계열의 가스 또는 아르곤 계열의 가스를 더 유입시켜 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 산화 공정은 700 내지 1200℃의 온도와 O2/H2 분위기에서 실시하는 라디컬 산화 공정을 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 산화막은 HF 또는 BOE를 이용하여 제거하는 플래쉬 메모리 소자의 제조 방법.
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