JP2003031705A - 半導体装置、半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置を構成する素子の微細化を進めつ
つ製造不良や動作上の信頼性不良の低減と素子間の特性
ばらつきの低減とを実現する、シリコン窒化膜を有する
半導体装置およびその製造方法を提供すること。 【解決手段】 ３層膜（酸化膜、窒化膜、酸化膜）を挟
むシリコン層および第２のシリコン層の３層膜に接する
側の面の端部かどを丸め、上記２つのシリコン層の端部
における電界集中を緩和する。加えて、３層膜水準にお
けるくびれのない形状を実現し、側壁に接して埋め込み
絶縁層を形成するときにその中のボイド発生を抑制す
る。さらに、シリコン層または第２のシリコン層の側壁
からの窒化膜の突起量を、窒化膜の膜厚よりも小さく
し、酸化膜層の形成時の応力により窒化膜端部が折れる
ことが構造的になくす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリコン窒化膜を
含む膜を絶縁や電荷蓄積のため用いる半導体装置および
その製造方法に係り、特に、半導体装置を構成する素子
の微細化を進めつつ不良発生低減、素子間の特性ばらつ
き低減を実現するのに適する半導体装置およびその製造
方法に関する。

【０００２】

【従来の技術】まず、シリコン窒化膜およびシリコン酸
化膜の積層構造を有する膜を絶縁のため用いる半導体装
置の例として、ＯＮＯ積層膜（トップシリコン酸化膜／
シリコン窒化膜／ボトムシリコン酸化膜の３層膜）を電
極間絶縁膜として使うフラッシュメモリを取り上げ説明
する。このようなメモリとして、そのそれぞれの素子の
チャネル方向（チャネルをキャリアが流れる方向）の断
面構造が図８に示すようなものとなるメモリを挙げるこ
とができる。

【０００３】同図に示すように、この断面構造は、半導
体基板１０１にソース・ドレインとして機能する拡散層
１０２が形成され、その間の基板１０１領域がチャネル
となる。チャネル上を含め基板１０１上には絶縁膜１０
４が形成され、さらにその上に、拡散層１０２上に重な
りを伴って多結晶シリコンからなる浮遊ゲート電極１０
５が形成されている。浮遊ゲート電極１０５の上には電
極間絶縁膜としてのＯＮＯ膜１０６が形成され、ＯＮＯ
膜１０６の上には多結晶シリコンからなる制御ゲート電
極１０７および例えばタングステンシリサイドからなる
制御ゲート電極１０８が積層的に形成されている。

【０００４】制御ゲート電極１０８の上にはシリコン酸
化膜からなる電極加工マスク１０９が、チャネル方向の
隣接素子との間の浮遊ゲート電極１０５、ＯＮＯ膜１０
６、制御ゲート電極１０７、制御ゲート電極１０８を加
工・除去するためのマスクとして機能したあと取り払わ
れずに残され存在する。浮遊ゲート電極１０５、ＯＮＯ
膜１０６、制御ゲート電極１０７、制御ゲート電極１０
８の図に示す側壁は、サイドウォール酸化膜１０３によ
り覆われ、また、以上説明した、半導体基板１０１、拡
散層１０２、絶縁膜１０４、浮遊ゲート電極１０５、Ｏ
ＮＯ膜１０６、制御ゲート電極１０７、制御ゲート電極
１０８、電極加工マスク１０９、サイドウォール酸化膜
１０３を除く空間を埋めるように例えばＢＰＳＧ（boro
-phosphosilicate glass）膜からなる埋め込み絶縁膜１
１０が形成されている。

【０００５】図８に示す構造は、紙面に垂直の方向に
は、ＯＮＯ膜１０６、制御ゲート電極１０７、制御ゲー
ト電極１０８、電極加工マスク１０９、埋め込み絶縁膜
１１０が連続して形成される。これは、紙面に垂直の方
向に位置する隣りの素子との関係からである。

【０００６】サイドウォール酸化膜１０３を形成する目
的は、浮遊ゲート電極１０５や制御ゲート電極１０７の
ＯＮＯ膜１０６側端部の図に示す側壁側形状を丸めて、
その端部の電界集中を緩和するため、および、メモリ素
子を構成するゲート電極１０５、１０７、１０８や絶縁
膜１０６、１０４へ埋込み絶縁膜１１０から不純物が拡
散するのを防止するためである。サイドウォール酸化膜
１０３の形成は、例えば、酸素や水蒸気による熱酸化法
によりなされる。

【０００７】しかし、この熱酸化法を用いると、ＯＮＯ
膜１０６を構成するシリコン窒化膜層が酸化されにくく
かつ酸化による他の側壁部分の体積増加により、図示す
るように、シリコン窒化膜層の側壁部がくびれた形状に
なってしまう。このため、素子の微細化とともに、チャ
ネル方向に隣り合う素子間に埋め込む絶縁膜１１０（通
常はＢＰＳＧ膜）の膜中にボイド（空隙）１１０ａが生
じるようになりやすい。このようなボイド１１０ａが生
じると、拡散層１０２に接する導電性のコンタクトブラ
グを垂直方向に形成する際に、ボイド１１０ａにその導
電物質が漏れて導電領域が形成されるため、素子分離方
向（図８の紙面に垂直方向）に隣り合うコンタクトブラ
グがショートするという問題がある。

【０００８】また、埋込み絶縁膜１１０からホウ素、リ
ン等（そのほかにもＢＰＳＧ膜形成時の原料ガスに含ま
れていた水素や炭素、あるいはＢＰＳＧ膜の吸湿性から
水等）の不純物が電極間絶縁膜（ＯＮＯ膜１０６）中に
拡散するため、ＯＮＯ膜１０６の絶縁性が低下して、メ
モリ素子の電荷保持特性が劣化するという問題もある。

【０００９】さらに別の問題点を図９を参照して説明す
る。図９は、図８に示した構造におけるＯＮＯ膜１０６
の左右方向側壁側端部付近を示す図である。同図におい
て、図８と対応する部分には同一番号を付してある。Ｏ
ＮＯ膜１０６は、サイドウォール酸化時に、ゲート電極
１０５、１０７の表面から酸化層が成長しシリコン窒化
膜層を大きく挟むため、これにより生じる応力によつ
て、図９に示すようにシリコン窒化膜層の端部が折れて
クラックが生じそこにボイド（空隙）１０６ａまたはシ
リコン酸化膜が形成される場合がある。このため、素子
の微細化とともにメモリ素子のカッブリング比のばらつ
きが大きくなり、書き込み／消去特性の素子間ばらつき
を増大させるという問題がある。

【００１０】なお、上記従来技術におけるサイドウォー
ル酸化膜１０３の形成方法としては、タングステンシリ
サイドの制御ゲート電極１０８の側壁における酸化が異
常とならないよう、浮遊ゲート電極１０５、ＯＮＯ膜１
０６、制御ゲート電極１０７、制御ゲート電極１０８の
積層構造の図に示す側壁をＣＶＤ（chemical vapor dep
osition）酸化膜で覆った後に、酸素や水蒸気による熱
酸化を追加するという方法もある。しかし、この場合で
も、浮遊ゲート電極１０５や制御ゲート電極１０７のＯ
ＮＯ膜１０６側端部の図に示す側壁側形状を十分に丸め
ようとすると、シリコン窒化膜層の側壁部がくびれた形
状になったり、シリコン窒化膜層の端部が折れたりする
ことについては何ら変わらない。

【００１１】次に、シリコン窒化膜およびシリコン酸化
膜の積層構造を有する膜を電荷蓄積のため用いる半導体
装置の例として、ＭＯＮＯＳ（metal-ONO-semiconducto
r）メモリ素子について説明する。上記で説明した問題
と同種の問題は、ゲート絶縁膜先作りのセルフアライン
ＳＴＩ（shallow trench isolation）プロセスを用いて
形成された、このようなＭＯＮＯＳ素子においても起き
ている。これを図１０を参照して説明する。図１０は、
従来技術によってＭＯＮＯＳ素子を製造する場合の途中
経過であって、ゲート配線を形成する前で素子分離がさ
れた状態を示す断面図である。同図の紙面に垂直の方向
であってシリコン基板２０１のＯＮＯ膜２０２に接する
部位にチャネルとなるべき領域が存在する。

【００１２】シリコン基板２０１の上にトップシリコン
酸化膜／電荷蓄積用シリコン窒化膜／トンネル酸化膜か
らなるＯＮＯ膜２０２が形成され、さらにその上に多結
晶シリコンからなるゲート電極２０３、シリコン窒化膜
からなるＣＭＰ（chemical mechanical polishing）ス
トッパー膜２０４、シリコン酸化膜からなる素子分離用
溝加工マスク２０５が積層構造になっている。この積層
構造は、素子分離用絶縁膜２０７によりチャネルと垂直
方法に隣りの素子のそれと分離される。素子分離用絶縁
膜２０７は、素子分離用溝加工マスク２０５によりＣＭ
Ｐストッパー膜２０４、ゲート電極２０３、ＯＮＯ膜２
０２、およびシリコン基板２０１を加工・除去して形成
されたトレンチ（素子分離用溝）を埋めるようにして形
成されたものである。

【００１３】素子分離用絶縁膜２０７の形成前であって
トレンチの形成後において、その側壁には側壁酸化膜２
０６が形成される。この側壁酸化膜２０６の形成は、シ
リコン基板２０１やゲート電極２０３のＯＮＯ膜２０２
側端部のトレンチ側形状を丸めて電界集中を緩和するた
め、およびシリコン基板２０１表面の上記加工・除去の
ダメージを回復するためのものである。このための方法
として、従来、酸素や水蒸気による熱酸化が採られてい
る。

【００１４】しかし、この熱酸化法を用いると、ＯＮＯ
膜２０２を構成するシリコン窒化膜層が酸化されにくく
かつ酸化による他の側壁部分の体積増加により、図示の
ように、シリコン窒化膜層の側壁部がくびれた形状にな
ってしまう。このため、素子の微細化とともに素子分離
用溝に素子分離用絶縁膜（通常はシリコン酸化膜）２０
７を埋め込むと紙面に垂直の方向に広がりをもって絶縁
膜２０７中にボイド２０７ａが生じるようになる。した
がって、図示の後工程においてＣＭＰストッパー膜２０
４から上が除去されて、図上左右方向にゲート電極２０
３を接続する配線が形成されるときに、導電性の配線材
料がボイド２０７ａに漏れてチャネル方向（図１０の紙
面に垂直方向）に隣り合う配線がショートするという問
題が生じる。

【００１５】さらに、側壁酸化時に生じる応力によっ
て、図９に示したのと同様に、ＯＮＯ膜２０２の電荷蓄
積用シリコン窒化膜層のトレンチ側端部が折れてクラッ
クが生じそこにボイドまたはシリコン酸化膜が形成され
る場合があり、素子の微細化とともにメモリ素子の書き
込み／消去特性の素子間ばらつき（しきい値のばらつき
など）が生じるという問題もある。これは、さらに、シ
リコン窒化膜層の素子中央部と素子端部とでの蓄積電荷
密度を異ならしめ、一様な電荷蓄積と放出がなされなく
なるため素子の誤書き込み／誤消去不良が生じる原因に
なる。

【００１６】

【発明が解決しようとする課題】本発明は、上記した事
情を考慮してなされたもので、シリコン窒化膜を含む膜
を絶縁や電荷蓄積のため用いる半導体装置およびその製
造方法において、半導体装置を構成する素子の微細化を
進めつつ製造不良や動作上の信頼性不良の低減と素子間
の特性ばらつきの低減とを実現する半導体装置およびそ
の製造方法を提供することを目的とする。

【００１７】

【課題を解決するための手段】上記の課題を解決するた
め、本発明に係る半導体装置は、側壁を有するシリコン
層と、前記シリコン層に接してその上に形成され、シリ
コン窒化膜を含みかつ側壁を有する絶縁層と、前記絶縁
層に接してその上に形成され、側壁を有する第２のシリ
コン層と、前記シリコン層と前記絶縁層と前記第２のシ
リコン層の前記側壁に連続的に形成されたシリコン酸化
膜層とを具備する構造体を平面方向に複数有し、前記複
数の構造体のうちの隣り合う構造体の前記シリコン酸化
膜層の間には、第２の絶縁層が満たされ、前記シリコン
層および前記第２のシリコン層の前記絶縁層に接する側
の面の前記シリコン酸化膜層側端部かどの丸まりが、曲
率半径として前記絶縁層の酸化膜換算膜厚の１／５以上
であり、前記シリコン酸化膜層間の前記絶縁層水準にお
ける前記第２の絶縁層の幅が、前記シリコン酸化膜層間
の前記第２の絶縁層の最小幅の１．０５倍以下であるこ
とを特徴とする（請求項１）。

【００１８】すなわち、シリコン層および第２のシリコ
ン層の絶縁層に接する側の面のシリコン酸化膜層側端部
かどの丸まりが、曲率半径として絶縁層の酸化膜換算膜
厚の１／５以上であることから、上記２つのシリコン層
の端部における電界集中が緩和され、高速動作させたと
きの信頼性不良発生を問題ない水準にすることができ
る。さらに、シリコン酸化膜層間の絶縁層水準における
第２の絶縁層の幅が、シリコン酸化膜層間の第２の絶縁
層の最小幅の１．０５倍以下とほとんどくびれのない形
状であることから、第２の絶縁層を形成するときにその
中にボイド発生がない。よって、製造過程でボイドに導
電物質が漏れることによる半導体装置としてのショート
発生を防止できる。

【００１９】したがって、半導体装置を構成する素子の
微細化を進めつつ製造不良や動作上の信頼性不良の低減
が実現できる。なお、酸化膜換算膜厚とは、２つのシリ
コン層に挟まれる上記絶縁層（シリコン窒化膜を含む積
層膜）としての容量値と等しい容量値を有する酸化膜の
みからなる絶縁層の膜厚をいう。これは、以下でも同様
である。上記のように、「シリコン層および第２のシリ
コン層の絶縁層に接する側の面のシリコン酸化膜層側端
部かどの丸まりが、曲率半径として絶縁層の酸化膜換算
膜厚の１／５以上」であると、丸まりのない平坦部に対
して上記端部かどでの最大電界は３倍以下となること
は、シミュレーションなどを活用すると容易に導出でき
る。本発明は、このように最大電界を抑制する構造を実
現し、かつ第２の絶縁層にボイドを発生させない構造を
実現するものである。なお、上記で、「１．０５倍以
下」には、１倍以下も含む。１倍以下は、すなわちくび
れではなく膨らみとなるが、１倍に近いことによりボイ
ドが発生しないことには変わりがないからである。

【００２０】また、上記において、「シリコン層および
第２のシリコン層の絶縁層に接する側の面のシリコン酸
化膜層側端部かどの丸まりが、曲率半径として絶縁層の
酸化膜換算膜厚の１／２以上」として、なお信頼性不良
発生を抑制する構造にすることも本発明では可能であ
る。この場合には、丸まりのない平坦部に対して上記端
部かどでの最大電界は２倍以下となる。これもシミュレ
ーションなどを活用すると容易に導出できる。最大電界
が２倍以下となることにより一層、高速動作に適する。

【００２１】また、本発明に係る半導体装置は、側壁を
有するシリコン層と、前記シリコン層に接してその上に
形成され、シリコン窒化膜を含みかつ側壁を有する絶縁
層と、前記絶縁層に接してその上に形成され、側壁を有
する第２のシリコン層と、前記シリコン層と前記絶縁層
と前記第２のシリコン層の前記側壁に連続的に形成され
たシリコン酸化膜層とを具備し、前記シリコン層および
前記第２のシリコン層の前記絶縁層に接する側の面の前
記シリコン酸化膜層側端部かどの丸まりが、曲率半径と
して前記絶縁層の酸化膜換算膜厚の１／５以上であり、
前記シリコン層または前記第２のシリコン層の前記シリ
コン酸化膜層側の側壁からの前記シリコン窒化膜の突起
量が、前記シリコン窒化膜の膜厚よりも小さいことを特
徴とする（請求項３）。

【００２２】すなわち、シリコン層および第２のシリコ
ン層の絶縁層に接する側の面のシリコン酸化膜層側端部
かどの丸まりが、曲率半径として絶縁層の酸化膜換算膜
厚の１／５以上であることについては、請求項１と同様
である。さらに、シリコン層または第２のシリコン層の
シリコン酸化膜層側の側壁からのシリコン窒化膜の突起
量が、シリコン窒化膜の膜厚よりも小さいことから、シ
リコン酸化膜層の形成時の応力によりシリコン窒化膜端
部が折れることが構造的になくなる。よって、シリコン
窒化膜を含む膜の機能性を一定に保つことが可能にな
り、素子としての特性ばらつきが抑制される。

【００２３】したがって、半導体装置を構成する素子の
微細化を進めつつ動作上の信頼性不良の低減と素子間の
特性ばらつきの低減とが実現できる。本発明は、このよ
うに最大電界を抑制する構造を実現し、かつシリコン窒
化膜層にクラックを発生させない構造を実現するもので
ある。なお、上記で、「前記シリコン酸化膜層側の側壁
からの前記シリコン窒化膜の突起量が、前記シリコン窒
化膜の膜厚よりも小さい」は、この定義による突起量が
マイナスである場合も含む。シリコン酸化膜層の形成時
の応力によりシリコン窒化膜端部が折れることが構造的
になくなることについては同じだからである。

【００２４】また、請求項３においても、「シリコン層
および第２のシリコン層の絶縁層に接する側の面のシリ
コン酸化膜層側端部かどの丸まりが、曲率半径として絶
縁層の酸化膜換算膜厚の１／２以上」として、なお信頼
性不良発生を抑制する構造にすることも本発明では可能
である。

【００２５】また、本発明に係る半導体装置の製造方法
は、基板上にシリコン層を形成する工程と、前記形成さ
れたシリコン層上にシリコン窒化膜を含む絶縁層を形成
する工程と、前記形成された絶縁層上に第２のシリコン
層を形成する工程と、前記形成されたシリコン層、絶縁
層、第２のシリコン層をほぼ垂直方向に選択的に溝状に
除去する工程と、前記除去により露出された前記シリコ
ン層、前記絶縁層、前記第２のシリコン層の側壁を酸素
ラジカルを含む雰囲気で酸化する工程とを有することを
特徴とする（請求項５）。

【００２６】この製造方法は、シリコン窒化膜を含む膜
を絶縁膜として用いる場合において、シリコン層および
第２のシリコン層の絶縁層に接する側の面のシリコン酸
化膜層側端部かどの最大電界を抑制する構造を実現し、
かつシリコン窒化膜層にクラックを発生させない構造お
よび上記溝に第２の絶縁層を形成する際にボイドを発生
させない構造を実現する場合に適する。

【００２７】すなわち、酸素ラジカルを含む雰囲気で酸
化することにより、上記端部かどの形状を丸め、かつシ
リコン窒化層の側壁にも酸化を及ばせる。したがって、
シリコン窒化膜の部分がくびれにならず、かつ、シリコ
ン層および第２のシリコン層が酸化された部分が大きく
シリコン窒化膜を挟むこともなくなる。よって、第２の
絶縁層にボイドが発生せず、シリコン窒化膜層にクラッ
クが発生しない。

【００２８】これにより、素子の微細化を進めつつ製造
不良や動作上の信頼性不良の低減と素子間の特性ばらつ
きの低減とを実現する半導体装置を製造することができ
る。

【００２９】なお、酸素ラジカルを含む雰囲気で酸化す
るには、プロセス装置内に酸素と水素と導入しこれらを
反応させて酸素ラジカルを発生する方法のほか、同装置
内にオゾンを導入して酸素ラジカルを発生させてもよ
く、またあらかじめ酸素ガス中で放電を行うことにより
酸素ラジカルを発生させてこれをプロセス装置内に導入
するようにしてもよい。

【００３０】また、請求項５記載の製造方法において
は、酸素ラジカルを含む雰囲気で酸化する前に一旦側壁
を熱酸化し、形成された酸化層をエッチング除去してシ
リコン層および第２のシリコン層の側壁面を後退させて
おくこともできる（請求項６）。これによれば、酸素ラ
ジカルによる酸化の結果として、シリコン窒化膜の端部
におけるくびれを一層なくすことができる。酸素ラジカ
ルによる酸化膜形成の速度がシリコン層とシリコン窒化
膜とで異なることから、より酸化されやすくその結果体
積増加するシリコン層をあらかじめ後退させておくから
である。

【００３１】また、本発明に係る半導体装置の製造方法
は、シリコン層上にシリコン窒化膜を含む絶縁層を形成
する工程と、前記形成された絶縁層上に第２のシリコン
層を形成する工程と、前記形成された絶縁層、第２のシ
リコン層を貫き前記シリコン層に溝を形成する工程と、
前記溝の形成により露出された前記絶縁層のシリコン窒
化膜の側壁をエッチングにより後退させる工程と、前記
エッチングがされたシリコン窒化膜を含む前記絶縁層の
側壁、前記溝の形成により露出された前記シリコン層お
よび前記第２のシリコン層の側壁を酸素ラジカルを含む
雰囲気で酸化する工程とを有することを特徴とする（請
求項７）。

【００３２】また、本発明に係る半導体装置の製造方法
は、シリコン層上にシリコン窒化膜と酸化膜とを含む絶
縁層を形成する工程と、前記形成された絶縁層上に第２
のシリコン層を形成する工程と、前記形成された絶縁
層、第２のシリコン層を貫き前記シリコン層に溝を形成
する工程と、前記溝の形成により露出された前記絶縁層
の酸化膜の側壁をエッチングにより後退させる工程と、
前記シリコン層および前記第２のシリコン層の前記絶縁
層に接する側の面の前記溝側端部かどを丸め加工する工
程と、前記エッチングがされた酸化膜を含む前記絶縁層
の側壁、および前記丸め加工された前記シリコン層およ
び前記第２のシリコン層の側壁に酸化膜を堆積形成する
工程とを有することを特徴とする（請求項８）。

【００３３】これらの製造方法は、シリコン窒化膜を含
む膜を電荷蓄積膜として用いる場合において、シリコン
層および第２のシリコン層の絶縁層に接する側の面のシ
リコン酸化膜層側端部かどの最大電界を抑制する構造を
実現し、かつシリコン窒化膜層にクラックを発生させな
い構造および上記溝に第２の絶縁層を満たすように形成
する際にボイドを発生させない構造を実現する場合に適
する。

【００３４】すなわち、酸素ラジカルを含む雰囲気で酸
化することにより、または、丸め加工をすることによ
り、上記端部かどの形状を丸め、かつシリコン窒化層の
側壁にも酸化層を形成する。したがって、シリコン窒化
膜の部分がくびれにならず、かつ、シリコン層および第
２のシリコン層が酸化された部分が大きくシリコン窒化
膜を挟むこともなくなる。よって、第２の絶縁層にボイ
ドが発生せず、シリコン窒化膜層にクラックが発生しな
い。

【００３５】これにより、素子の微細化を進めつつ製造
不良や動作上の信頼性不良の低減と素子間の特性ばらつ
きの低減とを実現する半導体装置を製造することができ
る。

【００３６】なお、請求項７と請求項８とを比較する
と、請求項７に記載される方法では、シリコン窒化膜層
でのクラック発生がより抑えられ、請求項８に記載され
る方法では、第２の絶縁層でのボイド発生がより抑えら
れる。

【００３７】また、好ましい実施態様として、請求項５
または６に記載の製造方法は、酸素ラジカルを含む雰囲
気で酸化する工程が、酸素と水素との反応で生じる酸素
ラジカルを用い、かつ酸素ラジカルを含む雰囲気で酸化
する工程のあとにこの酸化温度よりも高い温度でアニー
ルする工程を、さらに有する。

【００３８】酸素と水素との反応で生じる酸素ラジカル
によって酸化すると、酸化温度を高く設定することがで
き、酸化膜の粘性流動性によりシリコン窒化膜の端部近
辺のくびれをより小さくすることができる。また、酸素
ラジカルによる酸化のあとその温度より高い温度でアニ
ールすることにより、酸化時雰囲気の水素や水蒸気によ
る副作用を回復することができる。副作用には、シリコ
ン窒化膜を含む絶縁膜以外の部位に形成された絶縁膜の
膜質が劣化する等が発見されている。したがって、この
ような絶縁膜を有する半導体装置に有用である。

【００３９】また、好ましい実施態様として、請求項５
または６に記載の製造方法は、酸素ラジカルを含む雰囲
気で酸化する工程に先立ちＣＶＤ酸化膜形成を行う工程
をさらに有する。これにより、第２のシリコン層の上に
タングステンシリサイド層を有する半導体装置の場合な
どに、タングステンシリサイド層が酸素ラジカルにより
異常酸化されるのを防止することがきる。

【００４０】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照しながら説明する。

【００４１】（実施の形態１）図１、図２は、本発明
を、トンネル絶縁膜、浮遊ゲート電極、電極間絶縁膜、
制御ゲート電極を有する不揮発性メモリ素子に適用した
場合の一実施形態を示すプロセス図である。図１
（ａ）、（ｂ）、（ｃ）、図２（ａ）、（ｂ）の順にプ
ロセスが進行する。図１各図には、メモリ素子の直交す
る２断面を左右に並べて示し、図２各図には、簡単のた
めチャネル方向（チャネルをキャリアが流れる方向）の
断面のみを示す。

【００４２】まず、図１（ａ）に示すように、メモリ素
子を構成するトランジスタのしきい値制御のためにホウ
素がドーピングされているシリコン基板１の表面に、ト
ンネル絶縁膜となる厚さ１０ｎｍのシリコン酸化膜２を
熱酸化法で全面に形成後、浮遊ゲート電極となる厚さ１
００ｎｍのリンドープトポリシリコン層３をＣＶＤ法で
全面に形成する。

【００４３】その後、レジスト（図示せず）をマスクに
素子分離用の深さ２００ｎｍの溝４をＲＩＥ（reactive
ion etching）法で形成し、溝４を含め全面にＣＶＤ法
でシリコン酸化膜５を形成する。そして、形成されたシ
リコン酸化膜５をＣＭＰ法で平坦化し、さらに希フッ酸
処理でシリコン酸化膜５の表面を除去して、リンドープ
トポリシリコン層３の側面が５０ｎｍ露出するようにす
る。

【００４４】次に、図１（ｂ）に示すように、ＣＶＤ法
を用いて、厚さ５ｎｍのボトムシリコン酸化膜６、厚さ
１０ｎｍのシリコン窒化膜７、厚さ５ｎｍのトップシリ
コン酸化膜８を順次全面に堆積する。かくて、３層の絶
縁膜からなる電極間絶縁膜（ＯＮＯ膜）９が形成され
る。なお、このシリコン窒化膜７層の堆積は、例えば、
ジクロルシランとアンモニアを原料ガスとして７００
℃、５０Ｐａの条件で行うことができる。さらに、制御
ゲート電極となる厚さ１００ｎｍのリンドープトポリシ
リコン層１０、厚さ５０ｎｍのタングステンシリサイド
層１１を、ＣＶＤ法で全面に堆積し、続いて、電極加工
マスクとなる厚さ１５０ｎｍのＴＥＯＳ（tetraethylor
thosilicate）膜１２を、ＣＶＤ法で全面に堆積する。

【００４５】次に、図１（ｃ）に示すように、ＴＥＯＳ
膜１２、タングステンシリサイド層１１、リンドーブト
ボリシリコン層１０、電極間絶縁膜（ＯＮＯ膜）９、リ
ンドープトポリシリコン層３を順次ＲＩＥ加工して、制
御ゲート電極１３、浮遊ゲート電極１４を形成する。こ
のうち、タングステンシリサイド層１１、リンドーブト
ボリシリコン層１０、電極間絶縁膜（ＯＮＯ膜）９、リ
ンドープトポリシリコン層３の加工・除去は、始めにパ
ターニングされるＴＥＯＳ膜１２がマスクとなる。

【００４６】次に、図２（ａ）に示すように、ランプ加
熱方式の枚葉式酸化炉内に被処理シリコン基板全体を搬
入した後、例えば、同炉内に酸素と水素の混合ガス（酸
素５０％）を導入しながら、１０００℃、３０秒、１ｋ
Ｐａの条件で熱処理を行い、制御ゲート電極１３、電極
間絶縁膜（ＯＮＯ膜）９、浮遊ゲート電極１４の側壁を
酸化して、厚さ２０ｎｍ程度のサイドウォール酸化膜１
５を形成する。この酸化の主な酸化種は、シリコン基板
の、ガスにさらされた露出面近傍での酸素と水素の反応
で生じる酸素ラジカルであると考えられる。

【００４７】そして、図２（ｂ）に示すように、制御ゲ
ート電極１３をマスクにヒ素をイオン注入して、ソース
・ドレイン拡散層１６を形成し、また、隣り合う素子間
にＢＰＳＧ膜１７を埋め込む。その後は、周知の技術を
適用して配線を形成し、この実施形態に係る不揮発性メ
モリ素子を完成することができる。

【００４８】この実施形態によるメモリ素子の電極間絶
縁膜（ＯＮＯ膜）９端部近傍の状態を図３（ａ）に示
す。図３（ａ）は、上記の説明のようにして完成された
不揮発性メモリ素子における電極間絶縁膜（ＯＮＯ膜）
９のサイドウォール酸化膜１５側端部の拡大写真を線図
化して示す図である。同図において、すでに説明した部
分と同一の対応部分には同一の番号を付してある。ま
た、図３（ｂ）は、比較例であって、酸素ガスのみでサ
イドウォール酸化膜を形成した場合の同一相当部位の写
真を線図化したものである。図３（ｂ）において、符号
は、３００を引くことにより図３（ａ）における相当部
位に一致する。なお、これらの図のもととなる写真は、
完成されたメモリ素子を薄片化して試料とし、顕微対象
として、例えば透過型電子顕微鏡に載置し像を撮影する
ことにより得られる。

【００４９】図３（ａ）に示すように、この実施形態で
は、シリコン層である浮遊ゲート電極１４および第２の
シリコン層であるリンドーブトボリシリコン層１０の電
極間絶縁膜（ＯＮＯ膜）９に接する側の面のサイドウォ
ール酸化膜１５側端部かどが、酸素ラジカル酸化を用い
て酸化されることにより丸まった形状（図上ｒで示す）
になっており、かつ、シリコン窒化膜層７の端部も酸化
されて浮遊ゲート電極１４またはポリシリコン層１０の
サイドウォール酸化膜１５側の側壁からのシリコン窒化
膜７の突起量がほとんどなくなっていることがわかる。
さらには、シリコン窒化膜層７側壁部のくびれ形状も改
善されていることがわかる。

【００５０】このため、素子の高電界動作（高速動作）
を保証しつつ、シリコン窒化膜層７端部のクラック発生
に起因する不良を回避できる。また、埋込み酸化膜中の
ボイド発生率も低減できる。

【００５１】なお、比較例では、浮遊ゲート電極３１４
およびリンドーブトボリシリコン層３１０の電極間絶縁
膜３０９に接する側の面のサイドウォール酸化膜３１５
側端部かどを十分に丸めることを条件とすると、サイド
ウォール酸化膜層３１５とＢＰＳＧ膜３１７を介した隣
りの素子のサイドウォール酸化膜層３１５との間の電極
間絶縁膜３０９水準におけるＢＰＳＧ膜３１７の幅は、
ＢＰＳＧ膜３１７の最小幅の１．１倍程度が限度であ
り、端部かどの丸めとくびれ形状回避とが両立しない。
さらには、上記端部かどを十分に丸めることを条件とす
ると、浮遊ゲート電極１４またはポリシリコン層１０の
サイドウォール酸化膜１５側の側壁からのシリコン窒化
膜７の突起量がシリコン窒化膜７の膜厚より大きくなり
（すなわちクラック発生の頻度が増加し）、端部かどの
丸めと上記突起量縮減とが両立しない。

【００５２】本実施形態では、シリコン窒化膜層７の密
度（単位体積あたりの質量）を変えることによって、仕
上がり形状（くびれ形状）を制御することができる。高
密度のシリコン窒化膜を使えば、酸素ラジカル酸化時の
体積膨張率が増加するので、側壁部のくびれ形状がより
改善される。一方、低密度のシリコン窒化膜を使えば、
酸素ラジカル酸化時のシリコン窒化膜の消費量が増加す
るので、浮遊ゲート電極１４またはポリシリコン層１０
のサイドウォール酸化膜１５側の側壁からのシリコン窒
化膜７の突起量がより低減される。したがって、クラッ
ク発生とボイド発生とが両者ともほどよく減ずるように
シリコン窒化膜層７の密度を変えるべく構成原子（Ｓ
ｉ、Ｎ）の割合や微量不純物濃度を変化させ得る。この
ためには、上述したシリコン窒化膜層７を形成する原料
ガスの割合や原料ガスの種類、またはプロセス条件を変
えればよい。

【００５３】また、浮遊ゲート電極１４およびリンドー
ブトボリシリコン層１０の電極間絶縁膜９に接する側の
面のサイドウォール酸化膜１５側端部における電界集中
を抑制するには、その端部かどの曲率半径を電極間絶縁
膜９の酸化膜換算膜厚の１／５以上にするのが望まし
い。こうすることで、シリコン層１４、１０の上記端部
の最大電界が平坦部の３倍以下となり、この実施形態で
は、メモリ素子を高電界動作させたときの信頼性不良発
生率は問題ないレベルとなる。

【００５４】さらに望ましくは、上記端部かどの曲率半
径を電極間絶縁膜９の酸化膜換算膜厚の１／２以上にす
るのがよい。こうすることで、シリコン層１４、１０の
上記端部の最大電界が平坦部の２倍以下となり、この実
施形態では、メモリ素子を高電界動作させたときに、シ
リコン層１４、１０の上記端部の電界集中に起因した信
頼性不良は事実上起こらない。なお、上記端部かどの丸
みの制御には、酸化温度や酸化時間などのプロセス条件
を変えればよい。図３（ａ）に示した例では、上記端部
かどの曲率半径は、電極間絶縁膜９の酸化膜換算膜厚の
１／２程度になっている。

【００５５】なお、上記端部かどの曲率半径は、図３に
示すようにして得られた写真をもとに、上記端部かどの
形状を図形として読み取ることにより測定することがで
きる。

【００５６】また、ＢＰＳＧ膜（埋込み絶縁膜）１７中
のボイド発生を抑えるには、サイドウォール酸化膜層１
５とＢＰＳＧ膜１７を介した隣りの素子のサイドウォー
ル酸化膜層１５との間の電極間絶縁膜９水準におけるＢ
ＰＳＧ膜１７の幅を、ＢＰＳＧ膜１７の最小幅の１．０
５倍以下にすることが望ましい。こうすることで、この
実施形態では、ＢＰＳＧ膜１７中のボイド発生に起因し
たショート不良は事実上起こらなくなる。さらに望まし
くは、できるだけ上記の数値は１に近い方がよい。こう
することで、ＢＰＳＧ膜１７のボイド発生はなくなるた
め、ボイド発生に起因したショート不良はまったく起こ
らなくなる。

【００５７】なお、サイドウォール酸化膜層１５とＢＰ
ＳＧ膜１７を介した隣りの素子のサイドウォール酸化膜
層１５との間の電極間絶縁膜９水準におけるＢＰＳＧ膜
１７の幅が、ＢＰＳＧ膜１７の最小幅の何倍であるか
も、図３において説明したような試料片の計測により調
べることができる。

【００５８】シリコン窒化膜端部のクラック発生を抑え
るには、形状的な膜の折れやすさを考慮して、側壁部の
シリコン窒化膜の突起量をシリコン窒化膜厚以下にする
ことが望ましい。こうすることで、シリコン窒化膜端部
のクラック発生に起因した素子間の特性ばらつきは事実
上なくなる。さらに望ましくは、シリコン窒化膜層の幅
をシリコン層の幅よりも小さくするのがよい。こうする
ことで、シリコン窒化膜端部のクラック発生はなくな
り、クラック発生に起因した素子間の特性ばらつきはま
ったくなくなる。この実施形態では、上記に述べたよう
にしてくびれ形状を制御することができる。

【００５９】なお、この実施の形態では、酸素と水素の
反応で生じる酸素ラジカルを用いて熱酸化を行つている
が、この酸化方法の場合は、雰囲気中の水素、または反
応で生じる水蒸気が、トンネル絶縁膜の膜質を低下さ
せ、メモリ素子の信頼性が劣化させることが考えられ
る。この信頼性劣化は、実験の結果、サイドウォール酸
化の後に、上記の酸化温度よりも高い温度で熱アニール
すれば改善できることが判明した。したがって、トンネ
ル絶縁膜のような絶縁膜を含む素子の場合には、ラジカ
ル酸化方法を用いたあとに、酸化温度よりも高い温度て
の熱アニールを追加することか望ましい。

【００６０】また、この実施形態では、酸素と水素の反
応で生じる酸素ラジカルを用いる熱酸化以外の酸素ラジ
カル酸化プロセスを用いても、ほほ同様の効果が得られ
る。例えば、オゾン雰囲気の酸化でもよく、この場合は
オゾンガスが分解して生じる酸素ラジカルが酸化剤とな
る。また、酸素ガスの放電で生じる酸素ラジカルを直接
導入して、酸素ラジカル酸化を行ってもよい。ただし、
シリコン窒化膜層７側壁部のくびれ形状改善は、実験の
結果、サイドウォール酸化温度が高いほど効果が大きい
ことが判明した。これは、形成されるサイドウォール酸
化膜１５の粘性流動性が関連していると考えられる。こ
の点では、高温酸化か可能な酸素と水素の反応で生じる
酸素ラジカルを用いる酸化プロセスが望ましい。

【００６１】さらに、本実施形態では、ＲＩＥ加工後、
制御ゲート電極１３、電極間絶縁膜（ＯＮＯ膜）９、浮
遊ゲート電極１４の側壁をじかに酸素ラジカル酸化して
いるが、この方法では、タングステンシリサイド層１１
が異常酸化することにより、歩留まりが低下することが
考えられる。これを回避するためには、ＲＩＥ加工後に
全面を厚さ５ｎｍ程度のＣＶＤ酸化膜等で覆い、この状
態に対してラジカル酸化を行うことができる。

【００６２】（実施の形態２）次に、本発明の別の実施
形態について図４を参照して説明する。図４は、本発明
を、トンネル絶縁膜、浮遊ゲート電極、電極間絶縁膜、
制御ゲート電極を有する不揮発性メモリ素子に適用した
場合の別の実施形態を示すプロセス図である。同図にお
いて、図４（ａ）、（ｂ）の順にプロセスが進行し、す
でに説明した構成要素には同一番号を付してある。この
実施形態のプロセスは、まず、図１（ａ）、（ｂ）、
（ｃ）に示したプロセスを同様に行う。この部分は、す
でに説明したので重複説明を避ける。

【００６３】その後、酸素雰囲気で１０５０℃、１分、
常圧の条件にて熱処理を行い、リンドープトポリシリコ
ン層（浮遊ゲート電極）１４、ポリシリコン層１０、タ
ングステンシリサイド層１１の側壁に厚さ５ｎｍのシリ
コン酸化膜層１５ａを形成する（図４（ａ））。

【００６４】次に、酸化膜層１５ａを希フッ酸溶液で除
去した後、バッチ式の縦型酸化炉内に被処理シリコン基
板全体を搬入した後、同炉内にオゾンと酸素の混合ガス
（オゾン１０％）を導入しながら、８５０℃、３０分、
１００Ｐａの条件で熱処理を行い、制御ゲート電極１
３、電極間絶縁膜（ＯＮＯ膜）９、浮遊ゲート電極１４
の側壁を酸化して、厚さ１０ｎｍ程度のサイドウォール
酸化膜１５を形成する（図４（ｂ））。この酸化の主な
酸化種は、炉内でのオゾン解離反応で生じる酸素ラジカ
ルであると考えられる。さらに、制御ゲート電極１３を
マスクにヒ素をイオン注入して、ソース・ドレイン拡散
層１６を形成し、隣り合う素子間にＢＰＳＧ膜１７を埋
め込む。その後は、周知の技術を適用して配線を形成
し、この実施形態に係る不揮発性メモリ素子を完成する
ことができる。

【００６５】この実施形態によるサイドウォール酸化膜
１５の形成方法は、まず通常の酸化方法でシリコン層１
４、１０およびタングステンシリサイド層１１の側壁を
酸化した後、形成された酸化膜層１５ａを除去している
ので、ラジカル酸化前の時点でシリコン窒化膜層７端部
をそれらに対して突出させることができる。したがっ
て、より酸化されにくいシリコン窒化膜層７をあらかじ
め突出させておくので、ラジカル酸化で形成するサイド
ウォール酸化膜１５の厚さが両者で調節され、さらにく
びれが減少する形状を実現できる。その結果、埋込み酸
化膜１７中のボイド発生が著しく抑えられ、不揮発性メ
モリのボイド発生に起因したショート不良を著しく低減
できる。

【００６６】なお、この実施形態は、サイドウォール酸
化膜１５をオゾン雰囲気の熱酸化で形成しているが、他
の酸素ラジカル酸化法を適用しても同様の効果が得られ
る。

【００６７】（実施の形態３）次に、本発明のさらに別
の実施形態について図５、図６を参照して説明する。図
５、図６は、本発明を、ＭＯＮＯＳ型の不揮発性メモリ
素子に適用した場合の実施形態を示すプロセス図であ
る。同図において、図５（ａ）、（ｂ）、（ｃ）、図６
（ａ）、（ｂ）、（ｃ）の順にプロセスが進行する。図
５、図６の（ａ）、（ｂ）、（ｃ）各図は、メモリ素子
の直交する２断面を左右に並べて示し、各左の図が、チ
ャネルにおけるキャリアが流れる方向の断面である。

【００６８】まず、図７（ａ）に示すように、メモリ素
子を構成するトランジスタのしきい値制御のためにホウ
素がドーピングされているシリコン基板５１の表面に、
トンネル絶縁膜となる厚さ３ｎｍのシリコン酸化膜５２
を熱酸化法で形成後、電荷蓄積層となる厚さ１０ｎｍの
シリコン窒化膜５３、トップシリコン酸化膜層となる厚
さ５ｎｍのシリコン酸化膜層５４を順次ＣＶＤ法で全面
に形成する。なお、シリコン窒化膜層５３の堆積は、例
えば、ジクロルシランとアンモニアを原料ガスとして７
００℃、５０Ｐａの条件で行うことができる。

【００６９】次に、ゲート電極の一部となる厚さ４０ｎ
ｍのリンドーブトボリシリコン層５５、ＣＭＰストッパ
ーとなる厚さ４０ｎｍのシリコン窒化膜層５６、素子分
離溝の加工マスクとなる厚さ１００ｎｍのＴＥＯＳ膜層
５７を、順次ＣＶＤ法で全面に形成する。その後、レジ
スト（図示せず）をマスクにＴＥＯＳ膜層５７、シリコ
ン窒化膜層５６をＲＩＥ法でパターニングし、さらにレ
ジスト除去後、ＴＥＯＳ膜５７をマスクにリンドーブト
ボリシリコン層５５、トップシリコン酸化膜層５４、電
荷蓄積用シリコン窒化膜層５３、トンネル絶縁膜層５２
を順次パターニングして、深さ１５０ｎｍの素子分離溝
５８をシリコン基板５１にＲＩＥ法で形成する（図５
（ａ））。

【００７０】次に、図５（ｂ）に示すように、１５０゜
Ｃに加熱したリン酸溶液中にシリコン基板５１を浸し、
電荷蓄積用シリコン窒化膜層５３の露出した端部をエッ
チングし、上記溝５８の側壁位置から２ｎｍ後退させ
る。（このとき、ＣＭＰストッパーとなるシリコン窒化
膜層５６の露出した端部も同様に後退する。）

【００７１】次に、図５（ｃ）に示すように、ランプ加
熱方式の枚葉式酸化炉内に被処理シリコン基板全体を搬
入した後、同炉内に酸素ラジカルと酸素ガスの混合ガス
（酸素ラジカル５％）を導入しながら、１０００℃、３
０秒、１ｋＰａの条件で熱処理を行い、素子分離溝５８
の内壁を酸化して、厚さ１０ｎｍ程度の側壁酸化膜５９
を形成する。なお、この酸化の主な酸化種は酸素ラジカ
ルであるが、その導入方法は種々の方法を採り得る。例
えば、被処理シリコン基板から遠隔した装置において酸
素ガス中でＲＦ（radio frequency）放電を行って酸素
ラジカルを生成し、減圧気相中を移送してこれを導入す
ることができる。

【００７２】そして、素子分離用絶縁膜となるシリコン
酸化膜６０をＣＶＤ法で堆積して、素子分離溝５８ を
埋め込む（図５（ｃ））。

【００７３】次に、図６（ａ）に示すように、ＣＭＰ法
で表面を平坦化して、シリコン窒化膜層５６が露出した
ところで止め、さらに１５０℃に加熱したリン酸溶液中
に被処理シリコン基板全体を入れて、シリコン窒化膜層
５６を除去する。

【００７４】次に、図６（ｂ）に示すように、ゲート電
極の一部となる厚さ３０ｎｍのリンドープトポリシリコ
ン層６１、厚さ３０ｎｍのタングステンシリサイド層６
２を、ＣＶＤ法で全面に堆積したのち、さらに、電極加
工マスクとなる厚さ１００ｎｍのＴＥＯＳ膜６３を、Ｃ
ＶＤ法で全面に堆積する。その後、レジスト（図示せ
ず）をマスクにＴＥＯＳ膜層６３をＲＩＥ法でパターニ
ングし、さらにレジスト除去後、ＴＥＯＳ膜６３をマス
クにタングステンシリサイド層６２、リンドープトホリ
シリコン層６１、５５を順次ＲＩＥ加工して、ゲート電
極６４を形成する（図６（ｂ））。

【００７５】次に、図６（ｃ）に示すように、ゲート電
極６４をマスクにヒ素をイオン注入して、ソース・ドレ
イン拡散層６５を形成し、隣り合う素子間にＢＰＳＧ膜
６６を埋め込む。その後は、周知の技術を適用して配線
を形成し、この実施形態に係るＭＯＮＯＳ型不揮発性メ
モリ素子を完成することができる。

【００７６】この実施形態により形成されたメモリ素子
は、側壁酸化膜層５９の形成前に、電荷蓄積用シリコン
窒化膜層５３の露出した端部を溝５８の側壁位置から後
退させているので、側壁酸化後の形状は、シリコン基板
５１のシリコン酸化膜５２に接する面、およびポリシリ
コン層５５のシリコン酸化膜層５４に接する側の面、の
側壁酸化膜５９側端部かどが十分に丸まり、かつ、シリ
コン基板５１またはポリシリコン層５５の側壁からのシ
リコン窒化膜５４突起がまったく生じない。このため、
素子の高電界動作を保証しつつ、シリコン窒化膜５４端
部のクラック発生に起因する不良を著しく低減できる。

【００７７】さらに、本メモリ素子構造では、電荷蓄積
用シリコン窒化膜層５３の端部からの上記後退により、
シリコン基板５１およびポリシリコン層５５の電界集中
領域近傍（上記端部かど近傍）から退避するように電荷
蓄積用シリコン窒化膜層５３を設けることができるの
で、素子中央部と素子端部の蓄積電荷密度が異なること
に起因する、素子の誤書き込み／誤消去不良率を著しく
低減できる。

【００７８】具体的には、このＭＯＮＯＳ構造メモリ素
子の誤書き込み／誤消去不良を抑えるため、シリコン窒
化膜層５３の端部位置をいわゆるバーズビーク進入位置
よりも深くなるようにあらかじめ後退させておく。こう
することで、シリコン窒化膜５３中の蓄積電荷密度は、
どの箇所でもほぼ等しくなり、素子のしきい値のばらつ
きは著しく低減する。

【００７９】なお、この実施の形態では、酸素ラジカル
を導入して側壁酸化膜５９を形成しているが、他の酸素
ラジカル酸化プロセスを用いても、ほほ同様の効果を得
ることができる。また、酸素ラジカルによる酸化に代え
て通常の酸素や水蒸気を用いた酸化方法でも、シリコン
窒化膜５３端部をあらかじめ後退させておくので、その
端部のクラック発生に起因する不良を著しく低減するこ
とができる。ただし、その場合には、シリコン基板５１
のシリコン酸化膜５２に接する面、およびポリシリコン
層５５のシリコン酸化膜層５４に接する側の面、の側壁
酸化膜５９側端部かどの丸まり形状は不十分になるた
め、酸素ラジカル酸化の方がより望ましい。

【００８０】（実施の形態４）次に、本発明のさらに別
の実施形態について図７を参照して説明する。図７は、
本発明を、ＭＯＮＯＳ型の不揮発性メモリ素子に適用し
た場合の別の実施形態を示すプロセス図である。同図に
おいて、（ａ）、（ｂ）、（ｃ）の順にプロセスが進行
する。図７（ａ）、（ｂ）、（ｃ）各図は、メモリ素子
の直交する２断面を左右に並べて示し、各左の図が、チ
ャネルにおけるキャリアが流れる方向の断面である。ま
た、すでに説明した構成要素と同一部分には同一番号が
付してある。

【００８１】まず、図７（ａ）に示すように、上記した
実施の形態３と同様の方法で、積層構造および素子分離
溝５８を形成する。

【００８２】次に、希フッ酸溶液中に被処理シリコン基
板全体を入れて、トンネル酸化膜層５２とトップシリコ
ン酸化膜層５４の露出した端部をエッチングし、図７
（ｂ）に示すように、溝５８の側壁位置から２ｎｍ後退
させる。（このとき、加工マスク用ＴＥＯＳ膜層５７
も、同様に後退する。）

【００８３】次に、図７（ｃ）に示すように、ＣＤＥ
（chemical dry etching）法を用いて、少なくとも、シ
リコン基板５１のシリコン酸化膜５２に接する面、およ
びポリシリコン層５５のシリコン酸化膜層５４に接する
側の面、の露出した側壁側の端部かどをエッチングし
て、曲率半径が約２ｎｍの丸み形状に加工し、その後、
ＣＶＤ法により、厚さ１０ｎｍの側壁酸化膜５９ａを形
成する。さらに、素子分離用絶縁膜となるシリコン酸化
膜６０をＣＶＤ法で堆積して、素子分離溝５８を埋め込
む。

【００８４】その後は、上記で述べた実施の形態３と同
様の方法で、ＭＯＮＯＳ型の不揮発性メモリ素子を完成
させることができる（図６（ａ）、（ｂ）、（ｃ）参
照）。

【００８５】この実施の形態で形成されたメモリ素子
は、電荷蓄積用シリコン窒化膜層５３の端部とシリコン
基板５１またはポリシリコン層５５の側壁位置とをほぼ
一致させることができるので、素子分離用絶縁膜６０を
埋め込んだときに、ボイドの発生がなくなる。このた
め、素子の高電界動作を保証しつつ、絶縁膜６０中のボ
イド発生に起因する不良を低減できる。

【００８６】（その他の実施形態）なお、上記で述べた
実施形態１〜４では、シリコン酸化膜／シリコン窒化膜
／シリコン酸化膜からなる３層膜を含む積層構造を有す
る半導体装置を例に挙げてその側壁について述べたが、
本発明はこれに限るものではない。シリコン酸化膜／シ
リコン窒化膜からなる２層膜、あるいはシリコン窒化膜
／シリコン酸化膜からなる２層膜、あるいはシリコン窒
化物からなる単層膜を含む積層構造を有する半導体装置
についても、その側壁に対して本発明を適用することが
できる。また、サイドウォール酸化膜（側壁酸化膜）
は、文字通りの酸化物（例えばシリコン酸化物）に限ら
ず、他の元素を含ませることにより、適宜、改質しても
よい。サイドウォール酸化膜の形成後または形成中にこ
れを改質しても、くびれ形状が軽減された状態を生じる
ことに変わりがなく、またシリコン窒化膜にクラックを
生じさせない形状的な特徴を保つからである。

【００８７】

【発明の効果】以上詳述したように、本発明によれば、
シリコン層および第２のシリコン層の絶縁層に接する側
の面のシリコン酸化膜層側端部かどの丸まりが、曲率半
径として絶縁層の酸化膜換算膜厚の１／５以上であるこ
とから、上記２つのシリコン層の端部における電界集中
が緩和され、高速動作させたときの信頼性不良発生を問
題ない水準にすることができる。さらに、シリコン酸化
膜層間の絶縁層水準における第２の絶縁層の幅が、シリ
コン酸化膜層間の第２の絶縁層の最小幅の１．０５倍以
下とほとんどくびれのない形状であることから、第２の
絶縁層を形成するときにその中にボイド発生がない。よ
って、製造過程でボイドに導電物質が漏れることによる
半導体装置としてのショート発生を防止できる。したが
って、半導体装置を構成する素子の微細化を進めつつ製
造不良や動作上の信頼性不良の低減が実現できる。

【００８８】また、本発明によれば、シリコン層または
第２のシリコン層のシリコン酸化膜層側の側壁からのシ
リコン窒化膜の突起量が、シリコン窒化膜の膜厚よりも
小さいことから、シリコン酸化膜層の形成時の応力によ
りシリコン窒化膜端部が折れることが構造的になくな
る。よって、シリコン窒化膜を含む膜の機能性を一定に
保つことが可能になり、素子としての特性ばらつきが抑
制される。したがって、半導体装置を構成する素子の微
細化を進めつつ動作上の信頼性不良の低減と素子間の特
性ばらつきの低減とが実現できる。

【図面の簡単な説明】

【図１】本発明を、トンネル絶縁膜、浮遊ゲート電極、
電極間絶縁膜、制御ゲート電極を有する不揮発性メモリ
素子に適用した場合の一実施形態を示すプロセス図。

【図２】図１の続図であって、本発明を、トンネル絶縁
膜、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極を
有する不揮発性メモリ素子に適用した場合の一実施形態
を示すプロセス図。

【図３】図１、図２に示したプロセスにより完成された
不揮発性メモリ素子における電極間絶縁膜（ＯＮＯ膜）
９のサイドウォール酸化膜１５側端部の拡大写真を線図
化して比較例と対比して示す図。

【図４】本発明を、トンネル絶縁膜、浮遊ゲート電極、
電極間絶縁膜、制御ゲート電極を有する不揮発性メモリ
素子に適用した場合の別の実施形態を示すプロセス図。

【図５】本発明を、ＭＯＮＯＳ型の不揮発性メモリ素子
に適用した場合の実施形態を示すプロセス図。

【図６】図５の続図であって、本発明を、ＭＯＮＯＳ型
の不揮発性メモリ素子に適用した場合の実施形態を示す
プロセス図。

【図７】本発明を、ＭＯＮＯＳ型の不揮発性メモリ素子
に適用した場合の別の実施形態を示すプロセス図。

【図８】シリコン窒化膜およびシリコン酸化膜の積層構
造を有する膜を絶縁のため用いる半導体装置の断面構造
を示す図（従来図）。

【図９】図８に示した構造におけるＯＮＯ膜１０６の左
右方向側壁側端部付近を示す図。

【図１０】従来技術によってＭＯＮＯＳ素子を製造する
場合の途中経過であって、ゲート配線を形成する前で素
子分離がされた状態を示す断面図。

【符号の説明】

１…シリコン基板、２…シリコン酸化膜、３…リンドー
プトポリシリコン層、４…溝、５…シリコン酸化膜、６
…ボトムシリコン酸化膜、７…シリコン窒化膜、８…ト
ップシリコン酸化膜、９…電極間絶縁膜、１０…ポリシ
リコン層、１１…タングステンシリサイド層、１２…Ｔ
ＥＯＳ膜、１３…制御ゲート電極、１４…浮遊ゲート電
極、１５…サイドウォール酸化膜、１５ａ…シリコン酸
化膜層、１６…ソース・ドレイン拡散層、１７…酸化
膜、５１…シリコン基板、５２…シリコン酸化膜（トン
ネル酸化膜）、５３…シリコン窒化膜、５４…シリコン
酸化膜層、５５…ポリシリコン層、５６…シリコン窒化
膜層、５７…ＴＥＯＳ膜、５８…素子分離溝、５９…側
壁酸化膜、５９ａ…側壁酸化膜、６０…シリコン酸化
膜、６１…リンドープトポリシリコン層、６２…タング
ステンシリサイド層、６３…ＴＥＯＳ膜、６４…ゲート
電極、６５…ソース・ドレイン拡散層、６６…ＢＰＳＧ
膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐喜 和朗 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 永井 圭希 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5F083 EP02 EP18 EP23 EP55 EP56 EP57 JA04 JA35 JA39 JA53 JA56 NA01 PR05 PR07 PR12 PR21 PR29 PR33 PR40 5F101 BA29 BA36 BA45 BB05 BD02 BD35 BH02 BH03 BH13 BH16 BH19

Claims (10)

【特許請求の範囲】
1. 【請求項１】 側壁を有するシリコン層と、 前記シリコン層に接してその上に形成され、シリコン窒
   化膜を含みかつ側壁を有する絶縁層と、 前記絶縁層に接してその上に形成され、側壁を有する第
   ２のシリコン層と、 前記シリコン層と前記絶縁層と前記第２のシリコン層の
   前記側壁に連続的に形成されたシリコン酸化膜層とを具
   備する構造体を平面方向に複数有し、 前記複数の構造体のうちの隣り合う構造体の前記シリコ
   ン酸化膜層の間には、第２の絶縁層が満たされ、 前記シリコン層および前記第２のシリコン層の前記絶縁
   層に接する側の面の前記シリコン酸化膜層側端部かどの
   丸まりが、曲率半径として前記絶縁層の酸化膜換算膜厚
   の１／５以上であり、 前記シリコン酸化膜層間の前記絶縁層水準における前記
   第２の絶縁層の幅が、前記シリコン酸化膜層間の前記第
   ２の絶縁層の最小幅の１．０５倍以下であることを特徴
   とする半導体装置。
2. 【請求項２】 前記シリコン層および前記第２のシリコ
   ン層の前記絶縁層に接する側の面の前記シリコン酸化膜
   層側端部かどの丸まりが、曲率半径として前記絶縁層の
   酸化膜換算膜厚の１／２以上であることを特徴とする請
   求項１記載の半導体装置。
3. 【請求項３】 側壁を有するシリコン層と、 前記シリコン層に接してその上に形成され、シリコン窒
   化膜を含みかつ側壁を有する絶縁層と、 前記絶縁層に接してその上に形成され、側壁を有する第
   ２のシリコン層と、 前記シリコン層と前記絶縁層と前記第２のシリコン層の
   前記側壁に連続的に形成されたシリコン酸化膜層とを具
   備し、 前記シリコン層および前記第２のシリコン層の前記絶縁
   層に接する側の面の前記シリコン酸化膜層側端部かどの
   丸まりが、曲率半径として前記絶縁層の酸化膜換算膜厚
   の１／５以上であり、 前記シリコン層または前記第２のシリコン層の前記シリ
   コン酸化膜層側の側壁からの前記シリコン窒化膜の突起
   量が、前記シリコン窒化膜の膜厚よりも小さいことを特
   徴とする半導体装置。
4. 【請求項４】 前記シリコン層および前記第２のシリコ
   ン層の前記絶縁層に接する側の面の前記シリコン酸化膜
   層側端部かどの丸まりが、曲率半径として前記絶縁層の
   酸化膜換算膜厚の１／２以上であることを特徴とする請
   求項３記載の半導体装置。
5. 【請求項５】 基板上にシリコン層を形成する工程と、 前記形成されたシリコン層上にシリコン窒化膜を含む絶
   縁層を形成する工程と、 前記形成された絶縁層上に第２のシリコン層を形成する
   工程と、 前記形成されたシリコン層、絶縁層、第２のシリコン層
   をほぼ垂直方向に選択的に溝状に除去する工程と、 前記除去により露出された前記シリコン層、前記絶縁
   層、前記第２のシリコン層の側壁を酸素ラジカルを含む
   雰囲気で酸化する工程とを有することを特徴とする半導
   体装置の製造方法。
6. 【請求項６】 基板上にシリコン層を形成する工程と、 前記形成されたシリコン層上にシリコン窒化膜を含む絶
   縁層を形成する工程と、 前記形成された絶縁層上に第２のシリコン層を形成する
   工程と、 前記形成されたシリコン層、絶縁層、第２のシリコン層
   をほぼ垂直方向に選択的に溝状に除去する工程と、 前記除去により露出された前記シリコン層、前記絶縁
   層、前記第２のシリコン層の側壁を熱酸化により酸化す
   る工程と、 前記酸化により形成された酸化層をエッチング除去する
   工程と、 前記エッチング除去により露出された前記シリコン層、
   前記絶縁層、前記第２のシリコン層の側壁を酸素ラジカ
   ルを含む雰囲気で酸化する工程とを有することを特徴と
   する半導体装置の製造方法。
7. 【請求項７】 シリコン層上にシリコン窒化膜を含む絶
   縁層を形成する工程と、 前記形成された絶縁層上に第２のシリコン層を形成する
   工程と、 前記形成された絶縁層、第２のシリコン層を貫き前記シ
   リコン層に溝を形成する工程と、 前記溝の形成により露出された前記絶縁層のシリコン窒
   化膜の側壁をエッチングにより後退させる工程と、 前記エッチングがされたシリコン窒化膜を含む前記絶縁
   層の側壁、前記溝の形成により露出された前記シリコン
   層および前記第２のシリコン層の側壁を酸素ラジカルを
   含む雰囲気で酸化する工程とを有することを特徴とする
   半導体装置の製造方法。
8. 【請求項８】 シリコン層上にシリコン窒化膜と酸化膜
   とを含む絶縁層を形成する工程と、 前記形成された絶縁層上に第２のシリコン層を形成する
   工程と、 前記形成された絶縁層、第２のシリコン層を貫き前記シ
   リコン層に溝を形成する工程と、 前記溝の形成により露出された前記絶縁層の酸化膜の側
   壁をエッチングにより後退させる工程と、 前記シリコン層および前記第２のシリコン層の前記絶縁
   層に接する側の面の前記溝側端部かどを丸め加工する工
   程と、 前記エッチングがされた酸化膜を含む前記絶縁層の側
   壁、および前記丸め加工された前記シリコン層および前
   記第２のシリコン層の側壁に酸化膜を堆積形成する工程
   とを有することを特徴とする半導体装置の製造方法。
9. 【請求項９】 酸素ラジカルを含む雰囲気で酸化する工
   程は、酸素と水素との反応で生じる酸素ラジカルを用
   い、酸素ラジカルを含む雰囲気で酸化する工程のあとに
   この酸化温度よりも高い温度でアニールする工程をさら
   に有することを特徴とする請求項５または６記載の半導
   体装置の製造方法。
10. 【請求項１０】 酸素ラジカルを含む雰囲気で酸化する
    工程に先立ちＣＶＤ酸化膜形成を行う工程をさらに有す
    ることを特徴とする請求項５または６記載の半導体装置
    の製造方法。