JP2008172200A - 実質的に高いカップリングレシオをもつ円筒型チャンネル電荷トラッピング装置 - Google Patents

実質的に高いカップリングレシオをもつ円筒型チャンネル電荷トラッピング装置 Download PDF

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Abstract

【課題】実質的に高いカップリングレシオをもつ円筒型誘電電荷トラッピング構造を有する不揮発性メモリ装置を提供する。
【解決手段】メモリセルは、ソース領域と、第１の円筒型領域を含みＡ１の面積を有するチャンネル面２０１を有する半導体チャンネル領域によって分離されたドレイン領域と、チャンネル面２０１の上部にある第１の誘電体構造２０２と、第１の誘電体構造２０２の上部にある誘電体電荷トラッピング構造２０３と、誘電体電荷トラッピング構造２０３の上部にある第２の誘電体構造２０４と、第２の誘電体構造２０４の上部にある第２の円筒型領域を含みＡ２の面積を有する導電体面２０６を持つ導電体層２０５であって、導電体面２０６は、誘電体電荷トラッピング構造２０３とチャンネル面２０１の上にかぶさっていることを特徴とする導電体層２０５とを具備し、面積Ａ１に対する面積Ａ２の比率は１．２以上である。
【選択図】図２

Description

本出願は、一般に不揮発性メモリ装置に関し、特に、フラッシュメモリセル及びフラッシュメモリセルの製造に関する。
本出願は、２００６年１１月に出願された米国暫定出願Ｎｏ．６０／８６３，８６１に基づく優先権を主張し、該暫定出願の内容は本出願に参照として組み込まれる。
フラッシュメモリ技術には、チャンネルと電界効果型トランジスタのゲートとの間に電荷を蓄えるメモリセルが含まれる。この蓄えられた電荷は、トランジスタの閾値に影響を与え、蓄えられた電荷に起因する閾値の変化を、データを表示するために検出することができる。
広く用いられている電荷蓄積メモリセルの１つの形式は、フローティングゲートメモリセルとして知られている。フローティングゲートメモリセルにおいて、半導体チャンネル上にトンネリング誘電体が形成され、このトンネリング誘電体上にポリシリコンのような導電体のフローティングゲートが形成され、メモリセルのワード線又は制御ゲートから絶縁するためにこのフローティングゲート上にインターポーリーな（inter-poly）誘電体が形成される。フローティングゲートメモリは、制御ゲートとフローティングゲートとの間の第１のキャパシタとして、そして、フローティングゲートとチャンネルとの間の第２のキャパシタとして作られる。カップリングレシオは、制御ゲートとチャンネル間に加えられた電圧でによりフローティングゲートに接続された電圧を計算するキャパシタ分割公式に基づく。装置は一般に、制御ゲート及びチャンネルに関連してフローティングゲートの材料と面積を検討することにより、制御ゲートとチャンネルとの間より、制御ゲートとフローティングゲートとの間の静電容量を大きくさせていた。例えば、フローティングゲートは、制御ゲートとフローティングゲートとの間の面積が制御ゲートとチャンネルとの間より大きくなるＴ形又はＵ型を用いて作られ、それにより、結果的にフローティングゲートと制御ゲートとの間の静電容量が大きくなる。これにより、フローティングゲートに高い電圧が接続され、トンネル酸化物を横切る電界が強められ、プログラム効率／消去効率が高まる。この方法は、メモリセルの大きさとセル同士の距離とを縮めたので、広く成功したものの、隣接するフローティングゲート間での干渉により、フローティングゲート技術はその地位を落とし始めた。
電界効果トランジスタのチャンネルとゲートとの間に電荷を蓄えることに基づくメモリセルのもう１つの形式では、誘電電荷トラッピング構造を用いる。この形式のメモリセルにおいて、チャンネルからこの誘電電荷トラッピング構造を絶縁するトンネリング誘電体上に誘電電荷トラッピング構造が形成され、ワード線又は制御ゲートから絶縁するためにこの電荷トラッピング構造上に、最上層の誘電体層が形成される。代表的な装置は、シリコン‐オキサイド‐ニトライド‐オキサイド‐シリコン、すなわちＳＯＮＯＳセルとして知られている。ＳＯＮＯＳタイプの装置、及び、非導電体電荷トラッピング構造を用いる他の電荷トラッピングメモリセル技術は、最近、フローティングゲート干渉の問題を解決するために提案され、これらは４５ｎｍより小さい限界寸法又は製造ノードを達成できると予測されている。しかし、電荷トラッピング層が導電体でないため、フローティングゲート装置の直列キャパシタモデルを適用することができない。従って、制御ゲートと電荷トラッピング構造の面積を増加させても、フローティングゲート装置で起こるようなカップリングレシオが増加しない。それどころか、電荷トラッピング構造内に電荷がトラップされていないときの電界は、トンネリング誘電体と最上層の誘電体での電界に等しい。ＳＯＮＯＳタイプの装置のような誘電電荷トラッピング構造を持つ電荷トラッピングメモリセルのプログラム効率／消去効率は、フローティングゲート技術から知られるカップリングレシオ技術により改善することはできない。
従って、チャンネルとゲートとの間にバイアス電圧をかけるための電荷トラッピング構造内に電荷がないときの最上層の誘電体の電界の強さより大きい、トンネリング誘電体中の電界の強さを有する誘電電荷トラッピングメモリセルがあることが好ましい。
本発明は不揮発性メモリ装置に関し、さらに詳細には、チャンネルと導電層との間に所定のバイアス電圧をかけるための誘電電荷トラッピング構造内に電荷がトラップされていないとき、チャンネルと底部誘電体との間のインターフェースにおける電界の強さが、導電層と最上層の誘電体との間のインターフェースにおける電界の強さより大きい誘電電荷トラッピングメモリセルに関する。ここに記載のメモリセルは、例えば、ＳＯＮＯＳタイプ又はバンドギャップエンジニアドＳＯＮＯＳ（ＢＥ−ＳＯＮＯＳ）タイプメモリセルのような、誘電電荷トラッピング構造を有する。
従って、ここに記載の実施の形態は、ソース領域と、円筒型領域を含むチャンネル面を有する半導体チャンネル領域によって分離されたドレイン領域とを持つメモリセルを有する。チャンネル面の上部にある第１の誘電体構造（底部誘電体）と、第１の誘電体構造の上部にある誘電体電荷トラッピング構造と、誘電体電荷トラッピング構造の上部にある第２の誘電体構造（最上層誘電体）と、第２の誘電体構造の上部にある円筒型領域を有する導電体面を持つ導電体層とが含まれる。導電体面は、誘電体電荷トラッピング構造とチャンネル領域のチャンネル面の上にかぶさっていて、チャンネル面の電位と電荷トラッピング構造中の電荷がチャンネルを制御するメモリセルを定義付けている。チャンネル面の領域からなる面積Ａ１と、チャンネル面の上部を覆う導電体面の領域からなる面積Ａ２とは構造体により定義付けられ、面積Ａ１に対する面積Ａ２の比率は１．２以上であり、約２以上にすることもできる。ここで「約」の語は、マノメータスケールの構造において、材料の面積と厚さに影響を及ぼす製造上の限界に起因する変動を許容するものである。面積Ａ１に対する面積Ａ２の比率は、チャンネル領域と導電体層の間の所定のバイアス電圧に対して電荷トラッピング構造に電荷がトラップされていないとき、チャンネル面と底部誘電体との間のイーターフェースにおける電界が導電体面と最上層誘電体との間のイーターフェースにおける電界より強なるようにする役割を果たす。
ある実施の形態においては、このメモリセルは半導体フィン構造を具備し、半導体チャンネル領域はこの半導体フィン構造の上にある。ある実施の形態においては、チャンネル面の第１の円筒型領域は、チャンネル面と導電体面との間の構造の有効酸化物厚さより小さい平均半径を持つ。ある実施の形態において、第１の誘電体構造は二酸化ケイ素を具備する。ある実施の形態においては、第１の誘電体構造はバンドギャップエンジニアドトンネルバリア構造を具備する。ある実施の形態においては、バンドギャップエンジニアドトンネルバリア構造は、多層構造を具備し、例えば、第１の二酸化ケイ素層と、第１の二酸化ケイ素層の上部の窒化ケイ素層と、窒化ケイ素層の上部の第２の二酸化ケイ素層とを具備する。ある実施の形態においては、誘電体電荷トラッピング構造は、窒化ケイ素と、金属酸化物又はナノ粒子トラッピング素材とを具備する。ある実施の形態においては、第２の誘電体構造は、二酸化ケイ素又は酸化アルミニウムや金属酸化物のような高Ｋ誘電体を含む他の誘電体を具備する。ある実施の形態においては、上層部の導電体層は、ポリシリコン、ケイ素化合物及び又は金属を具備する。
上述のように実施したセルを有する集積回路メモリ装置についても記載する。
ここに記載のメモリセルの製造方法は、半導体基板にドーパントを注入することによりソース領域とドレイン領域を形成するステップと、前記ソース領域とドレイン領域とが該半導体チャンネル領域で分離されるような、チャンネル面を有する半導体チャンネル領域を形成するステップであって、該チャンネル面は第１の円筒型領域を含む面積Ａ１を有することを特徴とするステップと、該チャンネル面の上にトンネリング誘電体として言及される第１の誘電体構造を形成するステップと、該第１の誘電体構造の上に誘電体電荷トラッピング構造を形成するステップと、該誘電体電荷トラッピング構造の上に第２の誘電体構造を形成するステップと、前記導電体面が前記誘電体電荷トラッピング構造と前記チャンネル領域のチャンネル面との上にかぶさるように、そして、面積Ａ１に対する面積Ａ２の比が１．２以上となり、又は、実施の形態によっては約２以上となるように、前記第２の誘電体構造の上に第２の円筒型領域を有する面積Ａ２を持つ導電体面を有する導電体層を形成するステップとを具備する。
製造方法の実施の形態においては、複数のメモリセルを形成するステップが含まれる。
本発明の他の特徴及び利点は、以下の図面、発明の詳細な説明、及び特許請求の範囲を参照することで理解できる。
［詳細な説明］
図１〜図１５を参照して、種々の実施の形態についての詳細な説明を行う。
図１は、従来技術によるＳＯＮＯＳタイプメモリセルの基本構造を示す。このメモリセルは、第１のドープ領域１０１がソース領域としての役割を果たし、第２のドープ領域１０２がドレイン領域としての役割を果たす、半導体基板の上に形成されている。メモリセルのチャンネルは、ソース領域１０１とドレイン領域１０２との間の半導体基板領域となっている。導電体層１０３は、第１の誘電体１０４と、誘電体電荷トラッピング構造１０５と、第２の誘電体１０６とを含む多層誘電体構造の上に形成される。図１で示した長さＬは、ソース領域１０１とドレイン領域１０２との間を電流が流れるので、一般にチャンネル長さＬと呼ばれている。図１に示したプレーナー素子において、電荷トラッピング構造は、チャンネル上の平らな面の上に積み重ねられる。図１に示した断面は、ソース領域１０１とドレイン領域１０２との間のチャンネルが平らとなるようゲートの長さ方向から見たものである。このプレーナー素子のゲート幅方向から見たプレーナー素子の断面もまた本質的に平である。この構成において、誘電体電荷トラッピング構造１０５中に電荷がトラップされていないと仮定して、第１の誘電体１０４内の電界１０７は、第２の誘電体１０６内の電界１０８と同じ強さとなる。
誘電体電荷トラッピング技術に基づくメモリ素子とその素子を作る方法を説明する。これは、１以上のチャンネル領域と、ソース領域とドレイン領域と導電体層との間の所定のバイアス電圧に対して電荷トラッピング構造内に電荷がトラップされていないとき、チャンネル面と第１の誘電体構造との間のインターフェースでの電界の強さが、導電体面と第２の誘電体構造との間のインターフェースでの電界の強さより大きいように設計されている。従って、この素子は高い「有効」ゲートカップリングレシオＧＣＲを持つということができ、誘電体電荷トラッピング構造にトラップされる電荷を増減させるトンネルング機構を用いることにより効率的に素子のプログラミング又は消去を行う結果となる。ここに記載する素子は、ソース領域からドレイン領域までのチャンネルと、チャンネル面が第１の誘電体構造と接触している円筒型領域を含むチャンネル面を有するチャンネル領域とを含む、ＳＯＮＯＳタイプ又は、バンドギャップエンジニアドＳＯＮＯＳ（ＢＥ−ＳＯＮＯＳ）タイプ素子のような、誘電体電荷トラッピング構造を有するメモリセルに基づくものである。ここに記載する素子は、第１の誘電体構造の上の誘電体電荷トラッピング構造と、この誘電体電荷トラッピング構造の上の第２の誘電体構造とを有する。ここに記載する素子はまた、第２の誘電体構造の上に円筒型領域を含む導電体面を有する導電体層を有し、導電体面は、誘電体電荷トラッピング構造とチャンネル面の面積Ａ１に対する導電体面の面積Ａ２の比率が約２以上も含んで１．２以上となるようなチャンネル面の上に横たわっている。面積Ａ１に対する面積Ａ２の比率は、チャンネル領域と導電体層の間の所定のバイアス電圧に対して電荷トラッピング構造に電荷がトラップされていないとき、チャンネル面と第１の誘電体構造との間のインターフェースでの電界の強さが、導電体面と第２の誘電体構造との間のインターフェースでの電界の強さより大きくなるようにする役割を果たす。
ここで検討するチャンネル面は、本質的に、電荷トラッピング構造と相互作用を行うチャンネル面の長さと幅によって定義される。チャンネル幅は、チャンネル面の面積を定義するためにチャンネル面の断面が素子のチャンネル長さの方向に沿って延びてゆくように、素子のチャンネル幅方向のチャンネル面の断面を参照して定義される。チャンネル面の断面は、素子の構造で定義され、少なくともチャンネル領域と第１の誘電体構造とのインターフェースを有する。
ここで検討する導体面は、本質的に、電荷トラッピング構造と相互作用を行う導体面の長さと幅によって定義される。導体面の幅は、導体面の面積を定義するために導体面の断面が素子のチャンネル長さの方向に沿って延びてゆくように、素子のチャンネル幅方向の導体面の断面を参照して定義される。導体面の断面は、素子の構造で定義され、少なくとも導体層と第２の誘電体構造とのインターフェースを有する。
ここで検討する円筒型領域は、素子の長さ方向に延びる固定した線（例えば、環状面の軸）に平行に動く直線と固定した曲線（例えば環状面の円形のような曲線）との交差によりトレースされる表面の曲線として表すことができる。特定の素子において、固定された曲線はほぼ円形とすることができ、又は、ここに記載するような「効果的なカップリングレシオ」の改善をもたらす他の形とすることができる。もちろん、実際の素子では、「固定された曲線」は円ある必要はなく、固定した線に平行に動かされる「線」は直線である必要はない。
図２は、１つの実施の形態による誘電体電荷トラッピングメモリセルのチャンネル幅Ｗ方向の断面を示す。図２に示した実施の形態において、チャンネル領域２００はチャンネル面２０１を有し、第１の誘電体構造２０２はチャンネル面２０１の上にあり、誘電体電荷トラッピング構造２０３は第１の誘電体構造２０２の上にあり、第２の誘電体構造２０４は誘電体電荷トラッピング構造２０３の上にあり、そして、導電体面２０６を持つ導電体層２０５は第２の誘電体構造２０４の上にあり、導電体面２０６は、誘電体電荷トラッピング構造２０３とチャンネル面２０１との上にかぶさっている。図２に示した実施の形態において、ソース領域とドレイン領域とは、チャンネル面２０１の長さと導電体面２０６の長さとがチャンネル領域２００に沿ったソース領域からドレイン領域までの距離に等しくなるよう、図２に示した断面の平面の下部と、図２に示した断面の平面の上部とにそれぞれ存在する。ある実施の形態では、チャンネル領域２００は、ソース領域を形成するＮ＋がドープされた基板と、誘電体電荷トラッピング構造２０３に囲まれた、ピラーの中央部にＰ又はＰ−がドープされたチャンネル領域と、ドレイン領域を形成するＮ＋がドープされた頂点とを有するピラーである。
図２に記載の実施の形態において、トラッピング構造２０３と第１の誘電体構造２０２とのインターフェースはチャンネル領域２００から離れてゆくことはないので、チャンネル面の断面はチャンネル領域２００と第１の誘電体構造２０２とのインターフェースであり、平均半径２０７の円形である。図２に記載の実施の形態において、導電体層２０５と第２の誘電体構造２０４とのインターフェースはチャンネル領域２００から離れてゆくことはないので、チャンネル面の断面はこのインターフェースであり、平均半径２０８の円形である。
図２に記載の実施の形態において、チャンネル面２０１の面積に対する導電体面２０６の面積の比は、平均半径２０７に対する平均半径２０８の比に等しく、その比は約２以上を含む１．２以上である。
図２に記載の実施の形態において、チャンネル領域２００と導電体層２０５との間にバイアス電圧を加えた場合、チャンネル面２０１における電界の強さより導電体面２０６における電界の強さのほうが小さくなる。図２に記載の実施の形態において、ガウスの定理、Ｅ１＝Ｒ２／Ｒ１＊Ｅ２、及び
Figure 2008172200
に基づく。
ここで、Ｒ１はチャンネル面２０１の平均半径２０７であり、Ｒ２は導電体面２０６の平均半径２０８であり、Ｅ１はチャンネル面２０１における電界の強さであり、Ｅ２は導電体面２０６における電界の強さであり、Ｖｇはチャンネル領域２００と導電体層２０５との間にバイアス電圧であり、Ｉｎは自然対数関数であり、Ｒ２＝Ｒ１＋ＥＯＴである。ここで、ＥＯＴはチャンネル面２０１と導電体面２０６との間の構造体の有効酸化物厚さであり、有効酸化物厚さとは、２酸化ケイ素に対する、この構造体の誘電率で割った実際の厚さである。
もし、Ｒ１が有効酸化物厚さと比べて小さくなっていたら、Ｅ１はＥ２より著しく大きい。その結果、第２の誘電体構造２０４での好ましくない電荷の漏れを減少させる一方、第１の誘電体構造２０２での非常に高いプログラム／消去効率が可能となる。
例えば、Ｒ１が約２０ｎｍであり、Ｒ２がチャンネル面２０１と導電体面２０６との間の構造体のＥＯＴに等しいとすると、Ｒ２＝Ｒ１＋ＥＯＴ＝２＊Ｒ１となり、Ｒ２／Ｒ１＝２（円形の円筒面に対する面積比もまた約２となる）となり、Ｅ２＝０．７７＊Ｖｇ／ＥＯＴであると同時に、Ｅ１＝２＊Ｅ２及び、Ｅ１＝１．４４７＊Ｖｇ／ＥＯＴとなる。従って、導電体面２０６での電界Ｅ２がそれに見合う平面的な素子の電界の０．７７倍であるのに、チャンネル面２０１での電界Ｅ１はそれに見合う平面的な素子の電界の１．４４である。Ｒ２／Ｒ１が約２となる実施の形態において、チャンネル面２０１の面積Ａ１に対する導電体面２０６の面積Ａ２の比は、例えば、約１．８から２．２の範囲となりうる。
図３は、絶縁基板上に半導体チャンネル本体を有し、半円形の断面を有する他の実施の形態による、誘電体電荷トラッピングメモリセルのチャンネル幅Ｗ方向の断面図を示す。図３に記載した実施の形態において、チャンネル領域３００は、チャンネル面３０１を有し、第１の誘電体構造３０２はチャンネル面３０１の上にあり、誘電体電荷トラッピング構造３０３は第１の誘電体構造３０２の上にあり、第２の誘電体構造３０４は誘電体電荷トラッピング構造３０３の上にあり、そして導電体面３０６を持つ導電体層３０５は第２の誘電体構造３０４の上にあり、導電体面３０６は、誘電体電荷トラッピング構造３０３とチャンネル面３０１との上にかぶさっている。図３に記載した実施の形態において、ソース領域とドレイン領域とは、チャンネル面３０１の長さと導電体面３０６の長さとがチャンネル領域３００に沿ったソース領域からドレイン領域までの距離に等しくなるよう、図３に示した断面の平面の下部と、図３に示した断面の平面の上部とにそれぞれ存在する。図３に記載した実施の形態において、電荷トラッピング構造は、そこで電荷トラッピング構造３０３と第１の誘電体構造３０２とのインターフェースがチャンネル領域３００から離れてゆくコーナー３０９ａ及び３０９ｂを有する底面３０９を持つ。図３に記載した実施の形態において、チャンネル領域は、電荷トラッピング底面のコーナー３０９ａと３０９ｂとを結ぶ仮想線より下に位置する底面３０７を有する。これは、チャンネル領域３００の端にある領域３１５及び３１７が、チャンネル領域３００の主要な部分からよりも、誘電体電荷トラッピング構造３０３からのほうが空間的に離れる結果となる。図３に記載した実施の形態において、導電体層３０５と第２の誘電体構造３０４とのインターフェースには、そこでこのインターフェースがチャンネル領域３００から離れてゆくコーナー３１０及び３１１とが含まれる。
図３に記載した実施の形態において、電荷トラッピング構造３０３と第１の誘電体構造３０２とのインターフェースがコーナー３０９ａ及び３０９ｂでチャンネル領域３００から離れてゆくので、チャンネル面の断面は、コーナー３０９ａと３０９ｂとを結ぶ仮想線より上にある平均半径３１２を持つ円弧となる。図３に記載した実施の形態において、導電体層３０５と第２の誘電体構造３０４とのインターフェースがコーナー３１０及び３１１で離れてゆくので、導電体面は、チャンネル面３０１の面積に対する導電体面３０６の面積の比が約２以上を含む１．２以上の数値となるような、コーナー３１０からコーナー３１１へと広がる平均半径３１３を持つ円弧となる。
図３に記載した実施の形態において、チャンネル領域３００と導電体層３０５との間にバイアス電圧を加えた場合、チャンネル面３０１における電界の強さより導電体面３０６における電界の強さのほうが小さくなる。導電体層とソース領域及びドレイン領域のどちらか一方又は両方との間にバイアス電圧を加えた場合、同様の電界分布が生じる。
図４は、さらにもう１つの実施の形態による、誘電体電荷トラッピングメモリセルのチャンネル幅Ｗ方向の断面図を示す。図４に記載した実施の形態において、チャンネル領域４００は、チャンネル面４０１を有し、第１の誘電体構造４０２はチャンネル面４０１の上にあり、誘電体電荷トラッピング構造４０３は第１の誘電体構造４０２の上にあり、第２の誘電体構造４０４は誘電体電荷トラッピング構造４０３の上にあり、そして導電体面４０６を持つ導電体層４０５は第２の誘電体構造４０４の上にあり、導電体面４０６は、誘電体電荷トラッピング構造４０３とチャンネル面４０１との上にかぶさっている。図４に記載した実施の形態において、ソース領域とドレイン領域とは、チャンネル面４０１の長さと導電体面４０６の長さとがチャンネル領域４００に沿ったソース領域からドレイン領域までの距離に等しくなるよう、図４に示した断面の平面の下部と、図４に示した断面の平面の上部とにそれぞれ存在する。図４に記載した実施の形態において、電荷トラッピング構造４０３は、そこで電荷トラッピング構造４０３と第１の誘電体構造４０２とのインターフェースがチャンネル領域４００から離れてゆくコーナー４０９ａ及び４０９ｂを有する底面４０９を持つ。図４に記載した実施の形態において、チャンネル領域は、電荷トラッピング底面のコーナー４０９ａと４０９ｂとを結ぶ仮想線より上に位置する底面４０７を有する。チャンネル領域４１５及び４１７は、誘電体電荷トラッピング構造４０３の近くにとどまっており、その結果、チャンネルの閾値電圧をうまく制御できる結果となる。図４に記載した実施の形態において、導電体層４０５と第２の誘電体構造４０４とのインターフェースには、そこでこのインターフェースがチャンネル領域４００から離れてゆくコーナー４１０と４１１とが含まれる。
図４に記載した実施の形態において、チャンネル幅寸法を共に表示したチャンネル表面４０１の断面は、平均半径４１２を有する円弧となる。図４に記載した実施の形態において、導電体面４０６の断面は、チャンネル面４０１の面積に対する導電体面４０６の面積の比が約２以上を含む１．２以上の数値となるような、コーナー４１０からコーナー４１１へと広がる平均半径４１３を持つ円弧となる。
図４に記載した実施の形態において、チャンネル領域４００と導電体層４０５との間にバイアス電圧を加えた場合、チャンネル面４０１における電界の強さより導電体面４０６における電界の強さのほうが小さくなる。
図５は、もう１つの実施の形態による、誘電体電荷トラッピングメモリセルのチャンネル幅Ｗ方向の断面図を示す。図５に記載した実施の形態において、チャンネル領域５００は、チャンネル面５０１を有し、第１の誘電体構造５０２はチャンネル面５０１の上にあり、誘電体電荷トラッピング構造５０３は第１の誘電体構造５０２の上にあり、第２の誘電体構造５０４は誘電体電荷トラッピング構造５０３の上にあり、そして導電体面５０６を持つ導電体層５０５は第２の誘電体構造５０４の上にあり、導電体面５０６は、誘電体電荷トラッピング構造５０３とチャンネル面５０１との上にかぶさっている。図５に記載した実施の形態において、チャンネル領域５００は、側面５０７及び５０８を有するフィンが形成された半導体領域の上にある。ある実施の形態においては、フィンが形成された領域は、その上にメモリセルを形成する半導体基板と一体的に（従って、「本体と結合されて」）形成される。図５に記載した実施の形態において、ソース領域とドレイン領域とは、チャンネル面５０１の長さと導電体面５０６の長さとがチャンネル領域５００に沿ったソース領域からドレイン領域までの距離に等しくなるよう、図５に示した断面の平面の下部と、図５に示した断面の平面の上部とにそれぞれ存在する。図５に記載した実施の形態において、電荷トラッピング構造５０３は、そこで電荷トラッピング構造５０３と第１の誘電体構造５０２とのインターフェースがチャンネル領域５００から離れてゆくコーナー５０９ａ及び５０９ｂを有する底面５０９を持つ。図５に記載した実施の形態において、導電体層５０５と第２の誘電体構造５０４とのインターフェースには、そこでこのインターフェースがチャンネル領域５００から離れてゆくコーナー５１０と５１１とが含まれる。
図５に記載した実施の形態において、フィンの側面５０７及び５０８はコーナー５０９ａと５０９ｂとを結ぶ仮想線より下に位置するので、チャンネル表面５０１の断面は、仮想線より上に位置する平均半径５１２を有する円弧となる。図５に記載した実施の形態において、導電体面５０６の断面は、チャンネル面５０１の面積に対する導電体面５０６の面積の比が約２以上を含む１．２以上の数値となるような、コーナー５１０からコーナー５１１へと広がる平均半径５１３を持つ円弧となる。
図５に記載した実施の形態において、チャンネル領５００と導電体層５０５との間にバイアス電圧を加えた場合、チャンネル面５０１における電界の強さより導電体面５０６における電界の強さのほうが小さくなる。
図６は、もう１つの実施の形態による、誘電体電荷トラッピングメモリセルのチャンネル幅Ｗ方向の断面図を示す。図６に記載した実施の形態において、チャンネル領域６００は、チャンネル面６０１を有し、第１の誘電体構造６０２はチャンネル面６０１の上にあり、誘電体電荷トラッピング構造６０３は第１の誘電体構造６０２の上にあり、第２の誘電体構造６０４は誘電体電荷トラッピング構造６０３の上にあり、そして導電体面６０６を持つ導電体層６０５は第２の誘電体構造６０４の上にあり、導電体面６０６は、誘電体電荷トラッピング構造６０３とチャンネル面６０１との上にかぶさっている。図６に記載した実施の形態において、チャンネル領域６００は、側面６０７及び６０８を有するフィンが形成された半導体領域の上にある。図６に記載した実施の形態において、ソース領域とドレイン領域とは、チャンネル面６０１の長さと導電体面６０６の長さとがチャンネル領域６００に沿ったソース領域からドレイン領域までの距離に等しくなるよう、図６に示した断面の平面の下部と、図６に示した断面の平面の上部とにそれぞれ存在する。図６に記載した実施の形態において、電荷トラッピング構造６０３は、そこで電荷トラッピング構造６０３と第１の誘電体構造６０２とのインターフェースがチャンネル領域６００から離れてゆくコーナー６０９ａ及び６０９ｂを有する底面６０９を持つ。図６に記載した実施の形態において、導電体層６０５と第２の誘電体構造６０４とのインターフェースには、そこでこのインターフェースがチャンネル領域６００から離れてゆくコーナー６１０と６１１とが含まれる。
図６に記載した実施の形態において、側面６０７及び６０８はコーナー６０９ａと６０９ｂとを結ぶ仮想線より上に位置するので、チャンネル表面６０１の断面は、コーナー６０９ａと６０９ｂとを結ぶ仮想線より上に位置する平均半径６１２を有する円弧と側面部６０７及び６０８との結合となる。図６に記載した実施の形態において、導電体面６０６の断面は、チャンネル面６０１の面積に対する導電体面６０６の面積の比が約２以上を含む１．２以上の数値となるような、導電体層６０５と第２の誘電体構造６０４とのインターフェースコーナー６１０からコーナー６１１へと広がり、そして平均半径６１３を持つ円弧を具備する。
ここに記載した実施の形態において、第１の誘電体構造は、例えば、二酸化ケイ素又はバンドギャップエンジニアドトンネリングバリア構造を具備することができる。ここで検討したようにバンドギャップエンジニアドトンネリングバリア構造は、トンネリングバリア構造の材料のホールトンネリングバリアにおけるバンドオフセットに起因して高い電界でホールトンネリングによる消去を効率的に行う一方、電荷トラッピング層で電荷がトラップされている間、低い電界で直接的なトンネリングを減少させる、「変調されたトンネリングバリア」を提供する。バンドギャップエンジニアドトンネリングバリア構造の一例では、あるホールトンネリングバリア高さを持つ底面誘電体層と、この底面誘電体のホールトンネリングバリア高さより低いホールトンネリングバリア高さを持つ中間誘電体層と、この中間誘電体層のホールトンネリングバリア高さより高いホールトンネリングバリア高さを持つ最上層誘電体層とを具備する。バンドギャップエンジニアドトンネリングバリアを通り抜けるホールトンネリング電流は、高い電界が存在するときの単一層のバリアを通り抜ける電流に近づくことが好ましい。
バンドギャップエンジニアドトンネリングバリア構造の実施の形態では複数の層を具備し、例えば、第１の二酸化ケイ素層と、この第１の二酸化ケイ素層の上に窒化ケイ素層と、この窒化ケイ素層の上に第２の二酸化ケイ素層とを具備する。３層のバンドギャップエンジニアドトンネリングバリア構造の好ましい実施の形態において、二酸化ケイ素又は類似の材料からなる第１の層は、約２０オングストローム以下の厚さを持ち、ある実施の形態ではこの厚さは約１５オングストローム以下であり、ある実施の形態ではこの厚さは約５から２０オングストロームの間であり、好ましくはこの厚さは約１０から２０オングストロームの間であり、最も好ましくはこの厚さは約１０から１５オングストロームの間である。３層のバンドギャップエンジニアドトンネリングバリア構造の好ましい実施の形態において、窒化ケイ素又は類似の材料からなる第２の層は、約２０オングストローム以下の厚さを持ち、より好ましくはこの厚さは約１０から２０オングストロームの間である。第２の誘電体層の厚さが第１の層の誘電体層の厚さより大きい実施の形態では、第３の誘電体層のバリア高さに打ち勝つために必要な電界の強度を減少させるので、効率を改善することができることが分かる。３層のバンドギャップエンジニアドトンネリングバリア構造の好ましい実施の形態において、二酸化ケイ素又は類似の材料からなる第３の層は、約２０オングストローム以下の厚さを持ち、好ましくはこの厚さは約１０から２０オングストロームの間であり、最も好ましくはこの厚さは約１５から２０オングストロームの間である。
本発明の実施の形態によるバンドギャップエンジニアドトンネリングバリア構造は、種々の方法で作成することができる。ここに記載の適切な材料の層を形成させるために、既知又は開発されたどんな方法でも、層を堆積又は形成させるために用いることができる。適切な方法には、例えば、熱成長法（thermal growth methods）や化学気相成長法が含まれる。例えば、第１の、二酸化ケイ素層又は酸窒化ケイ素の層は、熱酸化、ラジカル酸化（ＩＳＳＧ）、及びプラズマ酸化／窒化を含むがこれらに限定されない数々の従来の方法を用いて形成することができる。次いで、窒化ケイ素の中間層は、例えば、化学気相成長法により、又は、第１の層の上に形成された過剰な酸素又は窒素のプラズマ窒化により形成することができる。ある実施の形態において、酸化物からなる最上層は、例えば、酸化又は化学気相成長法により、形成することができる。
バンドギャップエンジニアドトンネリングバリア構造の材料、製法、及び特性についての詳細は、２００５年１月３日出願の米国暫定出願番号６０／６４０，２２９、表題「Non-Volatile Memory Devices and Methods of Manufacturing and Operating the Same」、２００５年１月２７日出願の米国暫定出願番号６０／６４７，０１２、表題「Non-Volatile Memory Devices and Arrays and Methods of Manufacturing and Operating the Same」、２００５年６月１０日出願の米国暫定出願番号６０／６８９，２３１、表題「Non-Volatile Memory Having Gates Comprising Electron Injection Suppressing Materials」、２００５年６月１０日出願の米国暫定出願番号６０／６８９，３１４、表題「Non-Volatile Memory Devices and Arrays and Methods of Manufacturing and Operating the Same」、及び２００６年１月３日出願の米国特許出願番号１１／３２４，５４０、表題「Non-Volatile Memory Cells, Memory Arrays Including the Same Method of Operating Cells and Arrays」に記載されている。これらのそれぞれの内容は参照として本明細書に組み込まれる。
酸化ケイ素により構成される第２の誘電体構造は、例えば、窒化ケイ素からなる誘電体電荷トラッピング構造部分変換して酸化ケイ素を形成させることにより、形成される。一例として、熱変換処理により、インターフェースでのトラップの濃度又は集積度を上げることができ、これにより記憶素子のトラッピング効率を上げることのできる。例えば、窒化物の熱変換は１０００℃で行われる一方、ゲートの流速比はＨ２：Ｏ２＝１０００：４０００ｓｃｃｍである。
ここに記載した実施の形態において、誘電体電荷トラッピング構造は、例えば、窒化ケイ素、ＳｉＯＮ、ＨｆＯ２、Ａｌ２Ｏ３、誘電体を埋め込んだナノ粒子トラッピング素子又は他の非導電性トラッピング素子で構成することができる。誘電体電荷トラッピング構造が窒化ケイ素の層を具備する実施の形態において、層の厚さは約５０オングストロームより大きいことが好ましく、良好な電荷トラッピング効率を得るためには、約５０オングストロームと約１００オングストロームとの間が好ましい。他の素材では、この厚さは、等価な電荷トラッピング効率を得るのに十分であることが好ましい。
ここに記載した実施の形態において、第２の誘電体構造は、例えば、二酸化ケイ素、Ａｌ２Ｏ３、又は他の絶縁誘電体で構成することができる。第２の誘電体構造の好ましい実施の形態では、約５０オングストロームより大きい厚さの二酸化ケイ素の層を具備し、電荷トラッピング構造と導電体層との間でのトンネリングを好性能で防止するためには、約５０オングストロームと約１２０オングストロームとの間の厚さを具備することが好ましい。他の素材では、この厚さは、等価な性能を得るのに十分であることが好ましい。
ここに記載した実施の形態において、導電体層は、例えば、ｎ‐タイプドープポリシリコン又はｐ‐タイプドープポリシリコン、Ｐｔ，ＴａＮ，ケイ素化合物，その他の導電材料のような高仕事関数金属で構成することができる。
図７は、一実施の形態による、１８ｎｍのＥＯＴを持つメモリセルで導電体層からチャンネルへのバイアス電圧が１５Ｖの，チャンネル面（図７で「酸化物底面電界」と表示）と導電体層（図７で「酸化物最上面電界」と表示）の電界の強さのシミュレーションを示す。図７の垂直軸は、ＭＶ／ｃｍ単位で表した電界強度であり、水平軸はオングストローム単位で表したチャンネル面の円筒領域の曲率半径Ｒ１を対数スケールで表したものである。図７は、Ｒ１が減少すると、チャンネル面の電界の強さが増加し、導電体面の電界の強さが減少することを明らかに示している。
図８は、一実施の形態による、メモリセルのチャンネル面の円筒領域の曲率半径Ｒ１の変化に対する＋ＦＮ（正の導電層からチャンネル領域にバイアス電圧をかけたときのFowler-Nordheimトンネリング）プログラミング時間のシミュレーションを示す。図８の垂直軸は、メモリセルの閾値電圧の変化を表し、水平軸は秒単位で表したプログラミング時間を対数スケールで表したものである。図８は、Ｒ１が減少すると、プログラミング速度が非常に増加することを明らかに示している。
図９は、一実施の形態による、バンドギャップエンジニアドトンネリングバリア構造を持つメモリセルのチャンネル面の円筒領域の曲率半径Ｒ１の変化に対する−ＦＮ（負の導電層からチャンネル領域にバイアス電圧をかけたときのFowler-Nordheimトンネリング）消去時間のシミュレーションを示す。図９の垂直軸は、メモリセルの閾値電圧の変化を表し、水平軸は秒単位で表した消去時間を対数スケールで表したものである。図９は、Ｒ１が減少すると、消去速度が増加し、消去の飽和が減少することを示している。加えて、−ＦＮ中のゲート電子の注入も減少するので、特にｎ‐タイプドープポリシリコン素子では、消去の集中Ｖｔも小さくなる。
図１０〜１５は、ここに記載した誘電体電荷トラッピングメモリセルを用いた、メモリアレーの製造のプロセスのフローの実施の形態を示す。図１０は、半導体基板１００２上にハードマスク層ストリップ１０００，１００１を形成し、エッチングして半導体基板１００２上の比較的厚いフィン１００３，１００４を形成することを示している。この実施例において、ハードマスク層ストリップ１０００，１００１は、窒化ケイ素からなり、半導体基板１００２はケイ素からなる。エッチングは、例えば、シャロウトレンチアイソレーション（shallow trench isolation）技法又は類似の技法を用いて行うことができる。
図１１は、フィン部分を消耗させサブ・リソグラフィック幅を持つフィン１００５，１００６にする、酸化ステップに曝した図１０に示した構造を示す。酸化ステップによる酸化物侵入ステップは、フィン１００５，１００６とハードマスク層ストリップ１０００，１００１との間では速く進行し、フィン１００５，１００６の頂点を丸くし、フィン１００５，１００６の頂点に円筒領域１００７，１００８を形成する。
次に、図１２に示すように、図１１に示す構造に誘電体材料を満たす。この実施例では、誘電体材料は二酸化ケイ素である。この構造は、例えば、高密度プラズマＨＤＰ二酸化ケイ素デポジットを行い、その後化学機械研磨ＣＭＰを用いて行う。次いで、図１３に示すように、ハードマスク層ストリップを除去する。
次に、図１４に示すように、少なくともフィン１００５，１００６の頂点の円筒領域１００７，１００８を露出させるためにエッチングを行う。このエッチングは、ゆっくりと二酸化ケイ素充填物を取り除くためにウエットエッチにより行うことができる。次いで、図１５に示すように、図１４に示す構造の上に第１の誘電体構造１００９を形成し、この第１の誘電体構造１００９の上に誘電体電荷トラッピング構造１０１０を形成し、そして、この誘電体電荷トラッピング構造１０１０の上に第２の誘電体構造１０１１を形成する。次に、ワード線を形成するために、導電体層が形成されパターン化される。適切な位置のワード線間のフィンに接点が作られ、この技術分野で知られているように、層間誘電体フィルムと金属化処理を用いて素子が完成する。
図１６は、ここに記載したような電荷トラッピングメモリセルのアレーを持つ集積回路の概略図である。この集積回路１６５０は、ここに記載したような非揮発性メモリセルを用いて半導体基板上に組み込まれたメモリアレー１６００を有する。メモリセルのアレー１６００は、並列又は直列又は仮想グランドアレーに接続してもよい。行デコーダ１６０１は、メモリアレー１６００の行に沿って構成された複数のワード線１６０２に接続されている。ここに記載したようなメモリセルは、ＮＡＮＤアレー、及びＮＯＲアレー、又は多と形式のアレー構造で構成することができる。列デコーダ１６０３は、メモリアレー１６００の列に沿って構成された複数のワード線１６０４に接続されている。アドレスは、バス１６０５から列デコーダ１６０３と行デコーダ１６０１に送られる。ブロック１６０６のセンスアンプとデータ入力構造は、データバス１６０７を経由して列デコーダ１６０３に接続される。データは、集積回路１６５０上の入出力ポートから、又は、内部データソース又は外部データソースから集積回路１６５０に入ったものから、ブロック１６０６のデータ入力構造に、データ入力ライン１６１１を経由して入力される。データは、ブロック１６０６のセンスアンプから集積回路１６５０上の入出力ポートへ、又は集積回路１６５０の内外のデータ送り先に、データ出力ラインを経由して出力される。バイアス構成状態機械１６０９は、消去電圧及びプログラム電圧のようなバイアス装置供給電圧１６０８の制御、及び、バンド・ツー・バンド（band-to-band）電流を持つような、プログラミング、消去、及びメモリセルの読み込み構造の制御を行う。このバイアス構成状態機械は、トンネル誘電体構造を通って十分な電子を電荷トラッピング構造にトンネリングさせるように、ゲートとチャンネル間の正電圧又はゲートとソース端子又はドレイン端子の両方又は一方との間の正電圧を含む＋ＦＮトンネリングによりプログラミングするためのバイアス装置に適用されるよう作られる。円筒型チャンネル又は類似の構造を用いることで、＋ＦＮトンネリングに要求される電圧は、平面型チャンネルと比較して、小さくすることができる。さらに、バイアス構成状態機械は、トンネル誘電体構造を通って十分な正孔を電荷トラッピング構造にトンネリングさせるように、ゲートとチャンネル間の負電圧又はゲートとソース端子又はドレイン端子の両方又は一方との間の負電圧を含む−ＦＮトンネリングにより消去するためのバイアス装置に適用されるよう作られる。あるいは、バイアス構成状態機械は、電荷トラッピング構造からトンネル誘電体構造を通って十分な電子放出をソース、ドレイン、及びチャンネルのうちの少なくとも１つに行うようなバイアス装置に適用されるよう作られる。
アレーは、プロセッサ、他のメモリアレー、プログラマブルロジック、専用ロジック、その他のような他のモジュールと集積回路上で結合させても好い。
本発明は、上記に詳述したような好ましい実施の形態を参照して説明したが、これらの実施例は限定のためではなく実例として示したものであることは理解されよう。ここに記載した製造工程及び構成は、集積回路全ての製造フローを完全に網羅するものではないことはいうまでもない。本発明は、技術的に知られた又は将来開発されるべき種々の集積回路製造技術と共に実施することができる。本発明及び以下の特許請求の範囲の精神の範囲内で、本発明の改良や組み合わせを簡単に行うことができると考えられる。
従来技術によるＳＯＮＯＳタイプメモリセルの基本構造を示す。 １つの実施の形態による誘電体電荷トラッピングメモリセルのチャンネル幅方向の断面図を示す。 １つの実施の形態による誘電体電荷トラッピングメモリセルのチャンネル幅方向の断面図を示す。 １つの実施の形態による誘電体電荷トラッピングメモリセルのチャンネル幅方向の断面図を示す。 １つの実施の形態による誘電体電荷トラッピングメモリセルのチャンネル幅方向の断面図を示す。 １つの実施の形態による誘電体電荷トラッピングメモリセルのチャンネル幅方向の断面図を示す。 １つの実施の形態によるメモリセルのチャンネル面と導電体面での電界強度をシミュレーションしたものを示す。 １つの実施の形態によるメモリセルのチャンネル面の円筒型領域の曲面の種々の半径値による＋ＦＮプログラミング時間をシミュレーションしたものを示す。 １つの実施の形態によるバンドギャップエンジニアドトンネリングバリア構造を有するメモリセルのチャンネル面の円筒型領域の曲面の種々の半径値による−ＦＮ消去時間をシミュレーションしたものを示す。 １つの実施の形態による半導体基板の比較的厚いフィンを形成するために、半導体基板の上にハードマスク層ストリップを形成するステップとエッチングするステップとからなるメモリアレーを製造する方法の１つの段階を示す。 １つの実施の形態による、図１０に示した構造をフィンの一部を消耗させてサブ・リソグラフィック幅のフィンにする酸化ステップに曝すステップからなるメモリアレーを製造する方法の１つの段階を示す。 １つの実施の形態による図１１に示した構造に誘電体を注入するステップからなるメモリアレーを製造する方法の１つの段階を示す。 １つの実施の形態による図１２に示した構造からハードマスク層ストリップを取り去るステップからなるメモリアレーを製造する方法の１つの段階を示す。 １つの実施の形態による、フィンの先端領域の円筒型領域を露出させるために図１３に示した構造をエッチングするステップからなるメモリアレーを製造する方法の１つの段階を示す。 １つの実施の形態による、図１４に示した構造の上に第１の誘電体構造を形成し、この第１の誘電体構造の上に誘電体電荷トラッピング構造を形成し、そして、この誘電体電荷トラッピング構造の上に第２の誘電体構造を形成するステップからなるメモリアレーを製造する方法の１つの段階を示す。 電荷トラッピングメモリセル及び制御回路を有する集積回路の１つの実施の形態における概略図である。

Claims (47)

  1. ソース領域と、第１の円筒型領域を含みＡ１の面積を有するチャンネル面を有する半導体チャンネル領域によって分離されたドレイン領域と、
    前記チャンネル面の上部にある第１の誘電体構造と、
    前記第１の誘電体構造の上部にある誘電体電荷トラッピング構造と、
    前記誘電体電荷トラッピング構造の上部にある第２の誘電体構造と、
    前記第２の誘電体構造の上部にある第２の円筒型領域を含みＡ２の面積を有する導電体面を持つ導電体層であって、前記導電体面は、前記誘電体電荷トラッピング構造と前記チャンネル面の上にかぶさっていることを特徴とする導電体層と、
    を具備し、前記面積Ａ１に対する前記面積Ａ２の比率は１．２以上であることを特徴とするメモリセル。
  2. 前記面積Ａ１に対する前記面積Ａ２の比率が１．８以上であることを特徴とする請求項１に記載のメモリセル。
  3. 前記チャンネル面の前記第１の円筒型領域のチャンネル幅方向の断面が円形であることを特徴とする請求項１に記載のメモリセル。
  4. 前記導電体面の前記第２の円筒型領域のチャンネル幅方向の断面が円形であることを特徴とする請求項３に記載のメモリセル。
  5. 前記チャンネル面の前記第１の円筒型領域のチャンネル幅方向の断面が３６０度未満の円弧を持つ円形であることを特徴とする請求項１に記載のメモリセル。
  6. 前記導電体面の前記第２の円筒型領域のチャンネル幅方向の断面が３６０度未満の円弧を持つ円形であることを特徴とする請求項５に記載のメモリセル。
  7. 第１の底面を持つ電荷トラッピング構造と、
    第２の底面を持つチャンネル領域と、
    前記第１の底面が前記チャンネル領域から離れてゆく第１のコーナーと第２のコーナーとを有することを特徴とする前記第１の底面のチャンネル幅方向の断面と、
    第１の直線を有することを特徴とする前記第２の底面のチャンネル幅方向の断面と、
    前記第１の直線が仮想的な第２の線の下部にあるような、前記第１のコーナーと前記第２のコーナーとを結ぶ仮想的な第２の線と、
    を具備することを特徴とする請求項１に記載のメモリセル。
  8. 第１の底面を持つ電荷トラッピング構造と、
    第２の底面を持つチャンネル領域と、
    前記第１の底面が前記チャンネル領域から離れてゆく第１のコーナーと第２のコーナーとを有することを特徴とする前記第１の底面のチャンネル幅方向の断面と、
    第１の直線を有することを特徴とする前記第２の底面のチャンネル幅方向の断面と、
    前記第１の直線が仮想的な第２の線の上部にあるような、前記第１のコーナーと前記第２のコーナーとを結ぶ仮想的な第２の線と、
    を具備することを特徴とする請求項１に記載のメモリセル。
  9. 前記半導体チャンネル領域が半導体フィン構造の上にあるような、半導体フィン構造をさらに具備することを特徴とする請求項１に記載のメモリセル。
  10. 前記チャンネル面と前記導電体面との間の構造に有効酸化物厚さを有し、前記チャンネル面の前記第１の円筒型領域は前記有効酸化物厚さより小さい平均半径を持つことを特徴とする請求項１に記載のメモリセル。
  11. 前記第１の誘電体構造は二酸化ケイ素を具備することを特徴とする請求項１に記載のメモリセル。
  12. 前記第１の誘電体構造はバンドギャップエンジニアドトンネリングバリア構造を具備することを特徴とする請求項１に記載のメモリセル。
  13. 前記バンドギャップエンジニアドトンネリングバリア構造は、
    ホールトンネリングバリア高さを有する第１の誘電体層と、
    前記第１の誘電体層のホールトンネリングバリア高さより低いホールトンネリングバリア高さを有する、前記第１の誘電体層の上にある第２の誘電体層と、
    前記第２の誘電体層のホールトンネリングバリア高さより高いホールトンネリングバリア高さを有する、前記第２の誘電体層の上にある第３の誘電体層と、
    を具備することを特徴とする、請求項１２に記載のメモリセル。
  14. 前記第１の誘電体層は二酸化ケイ素からなり、前記第２の誘電体層は窒化ケイ素からなり、前記第３の誘電体層は二酸化ケイ素からなることを特徴とする請求項１３に記載のメモリセル。
  15. 前記第１の誘電体層は約２０オングストローム以下の厚さを持つことを特徴とする請求項１３に記載のメモリセル。
  16. 前記第１の誘電体層は約１０オングストロームと約２０オングストロームとの間の厚さを持つことを特徴とする請求項１３に記載のメモリセル。
  17. 前記第１の誘電体層は約１０オングストロームと約１５オングストロームとの間の厚さを持つことを特徴とする請求項１３に記載のメモリセル。
  18. 前記第１の誘電体層は約５オングストロームと約２０オングストロームとの間の厚さを持つことを特徴とする請求項１３に記載のメモリセル。
  19. 前記第１の誘電体層は約１５オングストローム以下の厚さを持つことを特徴とする請求項１３に記載のメモリセル。
  20. 前記第２の誘電体層は約２０オングストローム以下の厚さを持つことを特徴とする請求項１３に記載のメモリセル。
  21. 前記第２の誘電体層は約１０オングストロームと約２０オングストロームとの間の厚さを持つことを特徴とする請求項１３に記載のメモリセル。
  22. 前記第３の誘電体層は約２０オングストローム以下の厚さを持つことを特徴とする請求項１３に記載のメモリセル。
  23. 前記第３の誘電体層は約１５オングストロームと約２０オングストロームとの間の厚さを持つことを特徴とする請求項１３に記載のメモリセル。
  24. 前記第３の誘電体層は約１０オングストロームと約２０オングストロームとの間の厚さを持つことを特徴とする請求項１３に記載のメモリセル。
  25. 前記誘電体電荷トラッピング構造は窒化ケイ素からなることを特徴とする請求項１に記載のメモリセル。
  26. 前記第２の誘電体構造は二酸化ケイ素からなることを特徴とする請求項１に記載のメモリセル。
  27. 前記最上層にある導電体層はポリシリコンからなることを特徴とする請求項１に記載のメモリセル。
  28. 半導体基板にドーパントを注入することによりソース領域とドレイン領域を形成するステップと、
    前記ソース領域とドレイン領域とが前記半導体チャンネル領域で分離されるような、チャンネル面を有する半導体チャンネル領域を形成するステップであって、該チャンネル面は第１の円筒型領域を含む面積Ａ１を有することを特徴とするステップと、
    前記チャンネル面の上に第１の誘電体構造を形成するステップと、
    前記第１の誘電体構造の上に誘電体電荷トラッピング構造を形成するステップと、
    前記誘電体電荷トラッピング構造の上に第２の誘電体構造を形成するステップと、
    導電体面が前記誘電体電荷トラッピング構造と前記チャンネル領域のチャンネル面との上にかぶさるように、そして、面積Ａ１に対する面積Ａ２の比が１．２以上となるように、前記第２の誘電体構造の上に第２の円筒型領域を有する面積Ａ２を持つ導電体面を有する導電体層を形成するステップと、
    を具備することを特徴とするメモリセルを製造する方法。
  29. 複数のメモリセルを形成するステップを具備するメモリアレーを製造するステップを含む請求項２８に記載の方法。
  30. 前記チャンネルの前記第１の円筒型領域のチャンネル幅方向の断面が円形であることを特徴とする請求項２８に記載の方法。
  31. 前記導電体面の前記第２の円筒型領域のチャンネル幅方向の断面が円形であることを特徴とする請求項３０に記載の方法。
  32. 前記チャンネル面の前記第１の円筒型領域のチャンネル幅方向の断面が３６０度未満の円弧を持つ円形であることを特徴とする請求項２８に記載の方法。
  33. 前記導電体面の前記第２の円筒型領域のチャンネル幅方向の断面が３６０度未満の円弧を持つ円形であることを特徴とする請求項３２に記載の方法。
  34. 前記第１の誘電体構造は二酸化ケイ素からなることを特徴とする請求項２８に記載の方法。
  35. 前記第１の誘電体構造はバンドギャップエンジニアドトンネリングバリア構造からなることを特徴とする請求項２８に記載の方法。
  36. 前記第１の誘電体構造を形成するステップには、
    ホールトンネリングバリア高さを有し、厚さが約２０オングストローム未満である第１の誘電体層を形成するステップと、
    前記第１の誘電体層のホールトンネリングバリア高さより低いホールトンネリングバリア高さを有し、厚さが約２０オングストローム未満である第２の誘電体層を、前記第１の誘電体層の上に形成するステップと、
    前記第２の誘電体層のホールトンネリングバリア高さより高いホールトンネリングバリア高さを有し、厚さが約２０オングストローム未満である第３の誘電体層を前記第２の誘電体層の上に形成するステップと、
    が含まれることを特徴とする請求項３５に記載の方法。
  37. 前記第１の誘電体層は約１０オングストロームと約１５オングストロームとの間の厚さを持つことを特徴とする請求項３６に記載の方法。
  38. 前記第２の誘電体層は前記第１の誘電体層の厚さより大きな厚さを持つことを特徴とする請求項３６に記載の方法。
  39. 前記第３の誘電体層は約１０オングストロームと約２０オングストロームとの間の厚さを持つことを特徴とする請求項３６に記載の方法。
  40. 前記誘電体電荷トラッピング構造は窒化ケイ素からなることを特徴とする請求項２８に記載の方法。
  41. 前記第２の誘電体構造は二酸化ケイ素からなることを特徴とする請求項２８に記載の方法。
  42. 前記最上層にある導電体層はポリシリコンからなることを特徴とする請求項２８に記載の方法。
  43. 前記チャンネル面と前記導電体面との間の構造は有効酸化物厚さを持ち、前記チャンネル面の第１の円筒型領域は該有効酸化物厚さより小さい平均半径を持つことを特徴とする請求項２８に記載の方法。
  44. 半導体基板の表面にハードマスク層を形成するステップと、
    半導体素材のフィンを明確にし、フィンに隣接する半導体基板の表面を露出させるためにハードマスク層にエッチングを行うステップであって、前記ハードマスク層は前記フィン上に残っていることを特徴とするステップと、
    前記フィンの一部を参加させることにより、フィン中の第１の円筒型領域を含む面積Ａ１を持つチャンネル面を形成するステップと、
    前記フィンに隣接する半導体基板の表面に誘電体層を形成するステップと、
    前記ハードマスク層を除去するステップと、
    前記フィンのチャンネル面を露出させるためにエッチングを行うステップと、
    前記チャンネル面に第１の誘電体構造を形成するステップと、
    前記第１の誘電体構造の上に誘電電荷トラッピング構造を形成するステップと、
    前記誘電体電荷トラッピング構造の上に第２の誘電体構造を形成するステップと、
    導電体面が前記誘電体電荷トラッピング構造と前記チャンネル面との上にかぶさるように、そして、面積Ａ１に対する面積Ａ２の比が１．２以上となるように、前記第２の誘電体構造の上に第２の円筒型領域を含む面積Ａ２を持つ導電体面を有する導電体層を形成するステップと、
    ソース領域とドレイン領域とがチャンネル領域で分離され、該チャンネル領域にはチャンネル面が含まれるように、前記半導体基板にドーパントを注入することによりソース領域とドレイン領域を形成するステップと、
    を具備することを特徴とするメモリセルを製造する方法。
  45. 複数のメモリセルを形成するステップを具備するメモリアレーを製造するステップを含む請求項４４に記載の方法。
  46. 前記チャンネル面と前記導電体面との間の構造は有効酸化物厚さを持ち、前記チャンネル面の第１の円筒型領域は該有効酸化物厚さより小さい平均半径を持つことを特徴とする請求項４４に記載の方法。
  47. 半導体基板上のメモリアレーと、
    第１の円筒型領域を含む面積Ａ１を持つチャンネル面を有する半導体チャンネル領域により分離されたソース領域及びドレイン領域と、前記チャンネル面の上にある第１の誘電体構造と、該第１の誘電体構造の上にある誘電体電荷トラッピング構造と、該誘電体電荷トラッピング構造の上にある第２の誘電体構造と、前記誘電体電荷トラッピング構造と前記チャンネル面との上にかぶさり面積Ａ１に対する面積Ａ２の比が１．２以上となる導電体層であって、前記第２の誘電体構造の上にある第２の円筒型領域を含む面積Ａ２を持つ導電体面を有する導電体層とを具備するメモリセルと、
    プログラミングのためにメモリセルへバイアス構成を適用するようにし、消去のためにメモリセルへバイアス構成を適用するようにした、バイアス構成状態機械であって、プログラミングのためのバイアス構成には、前記第１の誘電体構造から前記誘電体電荷トラッピング構造まで十分な電子をトンネリングさせるために、前記導電体層と、チャンネル領域とソース領域とドレイン領域の内の少なくとも１つとの間の正電圧が含まれ、消去のためのバイアス構成には、前記第１の誘電体構造から前記誘電体電荷トラッピング構造まで十分なホールをトンネリングさせるために、前記導電体層と、チャンネル領域とソース領域とドレイン領域の内の少なくとも１つとの間の負電圧が含まれることを特徴とするバイアス構成状態機械と、
    を具備することを特徴とするメモリ装置。
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