JP2006352139A - 曲面構造を有するソノスメモリ素子及びその製造方法 - Google Patents

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Abstract

【課題】従来の平面型ソノス素子の多重誘電層（ＯＮＯ層）を円筒型等のような曲面構造に変えた新しい構造のソノスメモリ素子と、その製造方法を提供する。
【解決手段】アクティブ領域１２０とフィールド領域２００とを有する半導体基板１００と、アクティブ領域１２０の上部に一定の距離で離隔されて形成されたソース領域及びドレイン領域と、前記離隔された距離を含み、前記ソース領域及びドレイン領域上の一部に第１の酸化物層３２０ａ、窒化物層３４０、及び第２の酸化物層３６０が順次に形成された多重誘電層３００と、多重誘電層３００の上部に形成されたゲート４００とから構成されたソノスメモリ素子において、アクティブ領域１２０の上部の表面は、曲面形状を有し、多重誘電層３００は、アクティブ領域１２０の上部の表面の形状に沿って曲面形状を有し、ゲート４００は、前記曲面形状の前記第２の酸化物層３６０を覆うようにする。
【選択図】図１１ｃ

Description

本発明は、曲面構造を有するソノス素子及びその製造方法に関し、より詳しくは、ソノス素子の多重誘電層（ＯＮＯ層：Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ層）を円筒型の曲面構造としたソノスメモリ素子とその製造方法に関する。
現在ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）素子は、次世代メモリ素子として注目を集めている素子である。特に、ソノス素子は、次世代フラッシュメモリセルとして有力視されているが、これは、多重誘電層の窒化膜（Ｎｉｔｒｉｄｅ層）内に存在する多量のディップレベルトラップ（ｄｅｅｐ ｌｅｖｅｌ ｔｒａｐ）群を利用することができるからである。
ところが、従来のＳＯＮＯＳメモリ素子は、図１のように、平面型ＮＭＯＳ形態に製作されてきた。従って、図２のようなエネルギーバンド図を有するようになり、常温（３００Ｋ）で電子の平均熱的エネルギーは０．０２５ｅＶに過ぎず、基板１０の電子がトンネル酸化膜（Ｔｕｎｎｅｌ Ｏｘｉｄｅ）３２のエネルギー障壁（３．１ｅＶ）を超え、多重誘電層３０の窒化膜３４内に入り込み、プログラムさせるためには特段の方法が必要である。その中の一つの方法として、チャンネル内の電子を前記トンネル酸化膜（Ｔｕｎｎｅｌ Ｏｘｉｄｅ）３２のエネルギー障壁（３．１ｅＶ）を超えることができるように、加速させて注入させるチャンネルのホットエレクトロン注入方式（ＣＨＥ：Ｃｈａｎｎｅｌ Ｈｏｔ−Ｅｌｅｃｔｒｏｎ注入方式）があり、もう一つとしては、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング方式がある。
Ｆ−Ｎトンネリング方式は、図３のように、基板１０とコントロールゲート４０との両端に電圧（コントロールゲートに高電圧）を掛けると、エネルギーバンド図が変形するようになり、基板の伝導帯にあった電子が薄くなったトンネル酸化膜（Ｔｕｎｎｅｌ Ｏｘｉｄｅ）３２を突き抜いて窒化膜３４内に入り込む確率が大きくなることを利用したものである。
即ち、下記の数式１のように、トンネリング電流Ｊは、基板の伝導帯にある電子が障壁であるトンネル酸化膜（Ｔｕｎｎｅｌ Ｏｘｉｄｅ）を突き抜く確率Ｔｔに比例し、前記Ｔｔは下記の数式２のように基板の伝導帯ＥＣにある電子が見る障壁（トンネル酸化膜）の厚さであるｘ１に指数関数的に反比例し、前記ｘ１は、下記の数式３のように障壁（トンネル酸化膜）両端に掛かる電界εＯＸに反比例する。
ここで、前記数式２において、ｋＯＸはトンネリング電子のウェーブベクター（ｗａｖｅ ｖｅｃｔｏｒ）である。
従って、Ｆ−Ｎトンネリング方式は、コントロールゲートに基板に比べて高電圧が掛かると、エネルギーバンドは図３のように変形され、トンネル酸化膜（Ｔｕｎｎｅｌ Ｏｘｉｄｅ）の伝導帯が下に傾き、結局基板の伝導帯にある電子群が見る障壁（トンネル酸化膜）の厚さは前より薄くなり、基板の伝導帯にある電子がトンネル酸化膜（Ｔｕｎｎｅｌ Ｏｘｉｄｅ）を突き抜く確率が高くなることによって、量子力学的トンネリング電流が流れるようになる。これを多重誘電層の窒化膜内に電子を注入してプログラミングする方式に利用したものである。
一方、ソノスメモリ素子をイレースさせるためには、多重誘電層の窒化膜内に注入された電子群を放出又は除去しなければならない。そのためには、現在、前記で検討したＦ−Ｎトンネリング方式を主に利用している。即ち、プログラミング時とは反対に、基板に比べてコントロールゲートに低電圧を掛けると、エネルギーバンドは、図４のように変形されてトンネル酸化膜（Ｔｕｎｎｅｌ Ｏｘｉｄｅ）の価電子帯が上に傾き、結局基板の価電子帯ＥＶにある正孔（ｈｏｌｅ）群が見る障壁（トンネル酸化膜）の厚さは前より薄くなり、基板の価電子帯にある正孔がトンネル酸化膜（Ｔｕｎｎｅｌ Ｏｘｉｄｅ）を突き抜く確率が高くなることによって、量子力学的トンネリング電流がプログラム時とは反対に流れるようになる。これを多重誘電層の窒化膜内に正孔を注入してイレースする方式に利用する。
ところが、図１のような従来の平面型ソノスメモリ素子の構造において、イレースさせるために、前記のようにＦ−Ｎトンネリング方式を利用する場合、図４のように、コントロールゲート４０からブロッキング酸化膜（Ｂｌｏｃｋｉｎｇ Ｏｘｉｄｅ）３６を突き抜き、多重誘電層の窒化膜３４内に逆にトンネリング（ｂａｃｋ ｔｕｎｎｅｌｉｎｇ）されて入り込む電子群によりイレース速度は大きく低下し、閾値電圧の原状態への復旧は、一定水準に留まる結果をもたらすようになる根本的な問題点があった。即ち、コントロールゲートであるポリシリコンの伝導帯にある電子群も薄くなった障壁（ブロッキング酸化膜）を突き抜き、多重誘電層の窒化膜に入り込む可能性があり、これにより多重誘電層の窒化膜内にある電子を除去するのに多くの時間が掛かるだけでなく、その除去にも一定の限界があった。
結局、ソノス素子をメモリ素子として実際に商業化するためには、前記のような不完全なイレース問題を必ず克服しなければならない。
現在、その方法の一つとして、ホットホール（ｈｏｔ−ｈｏｌｅ）注入方法を通じてイレース問題を解決している。この方法によると、図５のようなＮＭＯＳ構造において、ソース又はドレインとボディーとの間に逆バイアスで大きな負電圧を印加した場合、ゲートの下のソース又はドレインのＮ＋領域は、表面で反転（ｉｎｖｅｒｓｉｏｎ）されてホールが誘導される効果をもたらす。このとき、部分的に形成されたＮ＋−Ｐ＋接合領域には大きな電界が掛かるようになり、これによりバンド間トンネリング（Ｂａｎｄ−ｔｏ−Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ）現象が起こる。その後、チャンネル側に抜け出すホールは、ソース又はドレインとボディーとの間に掛かった電圧により更に加速され、このうち十分な運動量を持つホットホールは、ゲート電圧の助けを受けて窒化膜内により容易に注入するようになる。このような方式のホットホールは、Ｆ−Ｎトンネリングされたホールより極めて大きいエネルギーを持つようになり、ホールの重い重量とトンネリング障壁にも拘わらず、効果的に窒化膜に注入が可能になる。
しかし、前記のようなホットホール注入方式でイレース動作を起こすためには、ゲート、ボディー（基板）電圧だけでなく、ソースとドレインバイアスも一定の値に保つようにしなければならない。ところが、ＮＡＮＤ方式のフラッシュメモリアレイにおいては、このような方法を適用することができないという決定的な問題点がある。何故ならば、従来のＮＭＯＳ形態のメモリ素子に、前記のようにホットホール注入方式でイレース動作をするために、ゲートに強い負電圧を掛ける場合、チャンネルはアキュミュレーションモード（ａｃｃｕｍｕｌａｔｉｏｎ ｍｏｄｅ）で消されるようになり、ビットライン（Ｂｉｔ ｌｉｎｅ）から供給される電圧を直列に連結された各メモリ素子のソース及びドレインに効果的に伝達できないためである。
従って、プログラムとイレースをいずれもＦ−Ｎトンネリング方式で行わざるをえないＮＡＮＤ型フラッシュメモリにおいては、決定的に前記のようなバック−トンネリング効果によるイレース速度の問題が発生し、ソノスメモリの商業化が遅延される一番大きな原因であった。
一方、ホットホール注入方式でないＦ−Ｎトンネリング方式を利用し、前記イレース速度の問題を改善するための努力も、今まで多様に試みられてきた。
その中でソノスメモリ素子のゲートをＮ＋でないＰ＋をドーピングしたポリシリコンを用いることによって、ゲートと窒化膜の間のトンネリング障壁を高め、バック−トンネリング効果を減らそうとするライジンガー（Ｒｅｉｓｉｎｇｅｒ）等による試みがあったが（非特許文献１：Ｄｉｇ． Ｓｙｍｐ． ＶＬＳＩ Ｔｅｃｈ．， １９９７， ｐｐ． １１３−１１４）、ゲート（ワードライン）に厳しいネガティブ（ｎｅｇａｔｉｖｅ）電圧が印加される場合には、結局ゲートの価電子帯（ｖａｌｅｎｃｅ ｂａｎｄ）電子がトンネリングされ、窒化膜に渡ってくるようになり、イレース速度の改善には一定の限界があった。
また他の方法として、図１のブロッキング酸化膜（Ｂｌｏｃｋｉｎｇ Ｏｘｉｄｅ）３６を高誘電率の物質（例えば、Ａｌ２Ｏ３）に代替することによって、ブロッキング層の静電容量を増加させる方法（非特許文献２：Ｅｘｔ． Ａｂｓｔ． Ｉｎｔ’ｌ Ｃｏｎｆ．Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖ． Ｍａｔｅｒｉａｌｓ， ２００２，ｐｐ． １６２−１６３）や、ソノスメモリ素子のゲートをポリシリコンの代わりにＴａＮ金属を用いることによって、イレース速度を更に改善することができた（非特許文献３：Ｔｅｃｈ． Ｄｉｇ． Ｉｎｔ’ｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖ． Ｍｅｅｔ．， ２００３， ｐｐ． ６１３−６１６）。しかし、高誘電率の物質や金属ゲートは、通常のシリコンＣＭＯＳ工程技術をそのままに利用することができないため、ソノスの一番大きな長所を生かすことができないという問題点があった。
Ｄｉｇ． Ｓｙｍｐ． ＶＬＳＩ Ｔｅｃｈ．， １９９７， ｐｐ． １１３−１１４ Ｅｘｔ． Ａｂｓｔ． Ｉｎｔ’ｌ Ｃｏｎｆ．Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖ． Ｍａｔｅｒｉａｌｓ， ２００２，ｐｐ． １６２−１６３ Ｔｅｃｈ． Ｄｉｇ． Ｉｎｔ’ｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖ． Ｍｅｅｔ．， ２００３， ｐｐ． ６１３−６１６
本発明は、前記のような従来技術の問題点を解決すべく、従来の平面型多重誘電層（ＯＮＯ層）を円筒型の曲面構造に変え、プログラム時のトンネル酸化膜のトンネリングはより容易にする反面、イレース時のブロッキング酸化膜のトンネリングは抑制し、従来のＦ−Ｎトンネリング方式が有するイレースの問題点を根本的に解決した新しいソノスメモリ素子の構造とこれを製造するための方法を提供することを目的とする。
即ち、本発明は、ソノスメモリ素子の多重誘電層（ＯＮＯ層）を円筒型の曲面構造とすることによって、トンネル酸化膜とブロッキング酸化膜の曲率半径が互いに異なるようにすれば、各酸化膜に掛かる電界は、曲率半径に反比例するという物理法則に基づき、プログラム時のトンネル酸化膜のトンネリングはより容易になる反面、イレース時のブロッキング酸化膜のトンネリングはより難しくなるという原理を利用したものである。
より具体的に本発明の目的を説明すると、次のとおりである。
先ず、前記数式１、２、３からＦ−Ｎトンネリング電流ＪＦＮを求めると、
のように、ＪＦＮはトンネリングしようとする酸化膜に掛かる電界εＯＸに比例することが分かる。従って、本発明は、イレース時の多重誘電層（ＯＮＯ層）のトンネル酸化膜とブロッキング酸化膜に掛かる電界を異なるようにし、トンネル酸化膜にトンネリングされる正孔の数は増やしながら、ブロッキング酸化膜にバック−トンネリングされる電子の数は減らそうとすることにある。
本発明では、これを具現するための一実施形態として多重誘電層（ＯＮＯ層）を円筒型としたが、これに限定されないのは自明である。即ち、イレース時の多重誘電層（ＯＮＯ層）のトンネル酸化膜とブロッキング酸化膜に掛かる電界を異なるようにすることができる構造（例えば、楕円型、三角形等）は、全て本発明の目的に属する。
前記目的を達成するための本発明に係るソノス（ＳＯＮＯＳ）メモリ素子の構造は、アクティブ領域とフィールド領域とを有する半導体基板と、前記アクティブ領域の上部に一定の距離で離隔されて形成されたソース領域及びドレイン領域と、前記離隔された距離を含み、前記ソース及びドレイン領域の一部の上段に第１の酸化物層、窒化物層及び第２の酸化物層が順次形成された多重誘電層と、前記多重誘電層の上部に形成されたゲートとから構成された従来のソノス素子において、
前記アクティブ領域の上部の表面は曲面形状を有し、前記多重誘電層も前記アクティブ領域の上部の表面の形状に沿って曲面形状を有し、前記ゲートは、前記曲面形状の第２の酸化物層を覆うことを特徴とする。
また、前記目的を達成するための本発明に係るソノスメモリ素子の製造方法は、半導体基板の上部に絶縁膜を蒸着し、エッチングして所定のアクティブ領域の形成のためのマスクを作る第１のステップと、前記マスクを利用し、基板をエッチングしてフィン（ｆｉｎ）形状のアクティブ領域を作り、酸化膜で前記アクティブ領域の周辺にフィールド領域を作る第２のステップと、前記アクティブ領域とフィールド領域の上部を平坦化させ、前記アクティブ領域のフィン（ｆｉｎ）形状の一部が露出されるように、前記フィールド領域の酸化膜の一部をエッチングする第３のステップと、前記一部突出したアクティブ領域のフィン（ｆｉｎ）形状を円筒型とするためのアニーリング工程を行う第４のステップと、前記円筒型のアクティブ領域の上部と前記フィールド領域の上部に第１の酸化物層、窒化物層及び第２の酸化物層を順次積層して多重誘電層（ＯＮＯ層）を形成し、前記多重誘電層の上部にゲート物質を蒸着し、エッチングしてコントロールゲートを形成する第５のステップとを含むことを特徴とする。
本発明は、従来の平面型ソノス素子の多重誘電層（ＯＮＯ層）を円筒型等のような曲面構造に変え、ブロッキング酸化膜の上部の曲率半径をトンネル酸化膜の下部の曲率半径より大きくすることによって、イレース時のブロッキング酸化膜を通過する電子のバック−トンネリングを抑制し、メモリのイレース速度を改善することができる。
以下、添付した図面を参照しつつ、本発明に係わるソノスメモリ素子及びその製造方法を詳細に説明する。
図６のように、多重誘電層（ＯＮＯ層）を円筒型としたとき、内側面の半径をｒ１、外側面の半径をｒ２とすると、円筒内部（ｒ１とｒ２との間）の電界は、ガウスの法則に基づき、次のとおりである。
前記数式５から円筒内部の電界Ｅは、半径ｒに反比例することが分かる。
従って、内側面における電界Ｅ１と外側面における電界Ｅ２との比は次のように、Ｅ１：Ｅ２＝ｒ２：ｒ１＝ｒ２／ｒ１：１となり、外側の電界より内側の電界が、ｒ２／ｒ１倍大きいということが分かる。
これは、円筒型のキャパシターに電圧を掛けるようになると、図６のように、内側に行くほど電力線（ｆｌｕｘ）が集まるようになり、これにより電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）が大きくなるという事実にも基づく。
従来の半導体素子においては、角の部分に電界が大きくなり、発生するコーナー効果（ｃｏｒｎｅｒ ｅｆｆｅｃｔ）を減らすために、ラウンディング（ｒｏｕｎｄｉｎｇ）等を行っていたが、本発明においては、これを積極的に活用して多重誘電層（ＯＮＯ層）のトンネル酸化膜の曲率半径は小さくして電界が大きく掛かるようにし、外側のブロッキング酸化膜には曲率半径を大きくして電界が相対的に小さく掛かり、イレース時の電子のバック−トンネリング効果を減らすことが、本発明の核心的な技術的思想である。
従って、前記のような技術的思想を具現した一例は、アクティブ領域とフィールド領域とを有する半導体基板と、前記アクティブ領域の上部に一定の距離で離隔されて形成されたソース領域及びドレイン領域と、前記離隔距離を含み、前記ソース及びドレイン領域の一部の上段に第１の酸化物層、窒化物層及び第２の酸化物層が順次形成された多重誘電層と、前記多重誘電層の上部に形成されたゲートとから構成された従来のソノス素子の構造において、前記アクティブ領域の上部の表面を、図１１ｂのように円筒型（断面が半球型）とし、その上部に蒸着された前記多重誘電層も円筒型の形状を有するようになり、ゲートは結局、図１１ｃのように円筒型の前記多重誘電層の第２の酸化物層を覆うようになる。
前記のような円筒型の曲面を利用した本発明に係るソノスメモリ素子と従来の平面型ソノスメモリ素子の電界特性を比較するために、各ゲートに１０Ｖの一定の電圧を掛けてシミュレーションを行ったが、その結果は図７のように、トンネル酸化膜（Ｂｏｔｔｏｍ Ｏｘｉｄｅ）においては、従来のものより極めて大きい電界が掛かる反面、ブロッキング酸化膜（Ｔｏｐ Ｏｘｉｄｅ）においては、従来のものより極めて小さい電界が掛かっていることを確認することができる。
また、同じ円筒型の構造において、角度によるシミュレーションの結果、各断面の電界の大きさは図８のように、それほどの差がないことが分かる。
結局、円筒型の曲面を利用した本発明において、電界の大きさは同じ誘電物質である場合、半径のみに依存するので、ブロッキング酸化膜（Ｔｏｐ Ｏｘｉｄｅ）の曲率半径をトンネル酸化膜（Ｂｏｔｔｏｍ Ｏｘｉｄｅ）の曲率半径より大きくすれば、相対的にブロッキング酸化膜（Ｔｏｐ Ｏｘｉｄｅ）に掛かる電界（Ｅｂ）がトンネル酸化膜（Ｂｏｔｔｏｍ Ｏｘｉｄｅ）に掛かる電界（Ｅｔ）より小さくなり、イレース時に数式４を示した図９のように、ブロッキング酸化膜（Ｔｏｐ Ｏｘｉｄｅ）を突き抜いて多重誘電層の窒化膜にバック−トンネリングされて入り込む電子を減らすことができるようになる。
このような効果を更に調べるために、多重誘電層（ＯＮＯ層）の厚さは一定に維持したまま、シリコンアクティブ領域の上部の円筒型（ａｒｃｈ型）曲面の曲率半径、即ちチャンネルの幅（Ｗｉｄｔｈ）に変化を与えながら、トンネル酸化膜（Ｂｏｔｔｏｍ Ｏｘｉｄｅ）とブロッキング酸化膜（Ｔｏｐ Ｏｘｉｄｅ）とに掛かる電界の強さがどのように変わるかについてシミュレーションを行ったが、その結果は図１０のように、シリコンアクティブ領域の上部の円筒型（ａｒｃｈ型）曲面の曲率半径が大きくなるほど、トンネル酸化膜（Ｂｏｔｔｏｍ Ｏｘｉｄｅ）とブロッキング酸化膜（Ｔｏｐ Ｏｘｉｄｅ）に掛かる電界の強さの差は徐々に小さくなることが分かる。特に、トンネル酸化膜（Ｂｏｔｔｏｍ Ｏｘｉｄｅ）とブロッキング酸化膜（Ｔｏｐ Ｏｘｉｄｅ）とのＦ−Ｎ電流の差が１００倍（２ｏｒｄｅｒ）以上になることを望むならば、シリコンアクティブ領域の上部の円筒型（ａｒｃｈ型）曲面の曲率半径が少なくとも５０ｎｍ以下（即ち、チャンネルのＷｉｄｔｈは１００ｎｍ以下）にする必要がある。
また、前記第２の酸化物層の上部の表面の曲率半径は、前記アクティブ領域の上部の表面の曲率半径より２倍以上であるものとすることがより好ましい。。
次に、前記のような円筒型の曲面を有する本発明に係るソノスメモリ素子の製造方法について詳細に説明する。
これは基本的に、図１１ａ〜図１１ｃのように（第１の実施形態）、半導体基板１００の上部に絶縁膜を蒸着し、エッチングして所定のアクティブ領域の形成のためのマスクを作る第１のステップと、前記マスクを利用し、基板をエッチングしてフィン（ｆｉｎ）形状のアクティブ領域１２０を作り、酸化膜で前記アクティブ領域の周辺にフィールド領域２００を作る第２のステップと、前記アクティブ領域とフィールド領域の上部を平坦化させ、前記アクティブ領域のフィン（ｆｉｎ）形状の一部が露出されるように、前記フィールド領域の酸化膜の一部をエッチングする第３のステップ（図１１ａ）と、前記一部突出したアクティブ領域のフィン（ｆｉｎ）形状を円筒型とするためのアニーリング工程を行う第４のステップ（図１１ｂ）と、前記円筒型のアクティブ領域の上部と前記フィールド領域の上部に第１の酸化物層３２０、窒化物層３４０、及び第２の酸化物層３６０を順次積層して多重誘電層（ＯＮＯ層）３００を形成し、前記多重誘電層の上部にゲート物質を蒸着し、エッチングしてコントロールゲート４００を形成する第５のステップ（図１１ｃ）とを含む。
ここで、絶縁膜は、酸化膜や窒化膜が好ましいが、ＰＲ（感光膜）等、フィン（ｆｉｎ）形状のアクティブ領域を形成するために、シリコンエッチング時にマスクの役割をすることができる物質であれば良い。そして、シリコン基板のエッチングは、ＳＴＩ工程を利用することができ、その他の酸化膜でフィールド領域を形成する工程や、平坦化工程等は一般的なＣＭＯＳ工程に従うので、これに関する詳細な説明は省略する。もちろん、前記第１の酸化物層３２０はトンネル酸化膜であり、窒化物層３４０はシリコンナイトライド（例：Ｓｉ３Ｎ４）であり、第２の酸化物層３６０はブロッキング酸化膜をいう。
本発明のまた他の製造方法として、図１２ａ〜図１２ｃのように（第２の実施形態）、前記第１の実施形態の第１のステップにおいて、前記絶縁膜は窒化膜（例：Ｓｉ３Ｎ４）とし、第３のステップにおいて、前記平坦化工程はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）とし、前記窒化膜３４０ａのマスクが一部露出されるように、前記フィールド領域の酸化膜２００の一部をエッチングし（図１２ａ）、第４のステップにおいては、前記アニーリング工程の代わりに酸化工程でアクティブ領域の上部の形状を円筒とし（図１２ｂ）、前記窒化膜３４０ｂと前記フィールド領域の酸化膜２００ａの一部をエッチングし、前記円筒型のアクティブ領域の上部１２０ａが露出されるようにすることができる。
ここで、前記窒化膜３４０ａは、ＣＭＰ工程時にエッチストッパー（ｅｔｃｈ ｓｔｏｐｐｅｒ）として作用し、アクティブ領域の上部の形状を円筒型とするための酸化工程は、乾式酸化だけでなく湿式酸化も可能である。その他の工程は、一般的なＣＭＯＳ工程に従うので、これに関する詳細な説明は省略する。
本発明のまた他の製造方法として、図１３ａ〜図１３ｃのように（第３の実施形態）、前記第１の実施形態の第１のステップにおいて、前記絶縁膜を蒸着する前に、前記半導体基板の上部に先ず酸化膜３２０ａを薄く形成し、前記酸化膜の上部に前記絶縁膜として窒化膜３４０ａを蒸着し（図１３ａ）、第２のステップにおいては、先ず酸化工程でアクティブ領域となる上段を曲面とした後（図１３ｂ）、前記マスクを利用し、基板をエッチングしてフィン（ｆｉｎ）形状のアクティブ領域１２０ａを作り、ギャップフィル（ｇａｐ ｆｉｌｌ）で酸化膜を埋め立て、前記アクティブ領域の周辺にフィールド領域２００ａをつくり（図１３ｃ）、第３のステップの前記平坦化工程はＣＭＰとし、第４のステップの前記アニーリング工程は第２のステップの酸化工程に代替することができる。ここでも具体的な工程は、一般的なＣＭＯＳ工程に従うので、これに関する詳細な説明は省略する。
本発明のまた他の製造方法として、図１４ａ〜図１４ｂのように（第４の実施形態）、前記第１の実施形態の第３のステップにおいて、前記平坦化工程はＣＭＰとし、前記平坦化工程後のフィールド領域の酸化膜２００の一部をエッチングする前に、前記アクティブ領域１２０の上部に先ずハードマスク３８０を形成し（図１５ａ）、前記ハードマスク３８０と前記フィールド領域の酸化膜２００の一部をエッチングしてアクティブ領域のフィン（ｆｉｎ）形状１２０を突出させ（図１４ａ）、第４のステップにおいて、前記アニーリング工程を行う前に、前記ハードマスク３８０ａを先ず除去する。前記ハードマスク３８０は、シリコンとエッチング選択比が良くないものとすべきであるが、図１５ａのような円筒型のハードマスクは、ＰＲを若干アッシング（ａｓｈｉｎｇ）して得ることもでき、ポリシリコンを側壁（ｓｉｄｅｗａｌｌ）工程で作ることもできる。その他の具体的な工程は、一般的なＣＭＯＳ工程に従うので、これに関する詳細な説明は省略する。
本発明のまた他の製造方法として、図１５ａ及び図１５ｂのように（第５の実施形態）、前記第４の実施形態の第３のステップの前記ハードマスク３８０と前記フィールド領域の酸化膜２００のエッチング工程は、等方性エッチング方式を利用して前記アクティブ領域のフィン（ｆｉｎ）形状の突出がなく、第４のステップの前記アニーリング工程と前記ハードマスクの除去工程の代わりに、前記フィールド領域の酸化膜２００ａの一部をエッチングする工程に代替して具現することもできる。ここでも前記ハードマスクは、シリコンとエッチング選択比が良くないものとすべきであり、前記ハードマスクとフィールド領域の酸化膜のエッチング工程は、等方性エッチング方式を利用しなければならない。等方性エッチング工程とその他の具体的な工程は、通常のＣＭＯＳ工程に従うので、これに関する詳細な説明は省略する。
前記第１〜第５の実施形態において、ソース及びドレインの形成のためのイオンドーピングは、第１のステップの前に、先ず半導体基板の上部に絶縁膜を蒸着してエッチングし、チャンネル長さと同じ幅を有する微細パターンのマスクを形成し、ソース及びドレインの形成のためのイオンドーピングを行うか、又は第５のステップのコントロールゲートの形成のためのエッチング工程時に、前記多重誘電層の上部に蒸着されたゲート物質だけでなく、エッチングされる前記ゲート物質の下部にある多重誘電層も共にエッチングされるようにした後、前記第５のステップのエッチング工程で露出されたアクティブ領域及びフィールド領域の上部と前記コントロールゲートの上部にイオン注入工程を行うことによって、ソース及びドレイン領域だけでなく、ポリシリコンからなるコントロールゲートにも同時にイオン注入を行うこともできる。
以上において紹介された本発明の製造方法は、曲面を有するソノスメモリ素子を具現する幾つかの実施形態に過ぎず、当業者であれば、通常のＣＭＯＳ工程を利用して多様に実施することができるところ、このような実施内容は本発明の技術的思想の範囲内に属することは当然のことである。
本発明は、ソノスメモリ素子に関する技術分野に有用である。
従来の平面型ソノスメモリ素子の構造を示す断面図である。 図１のソノスメモリ素子に何の電圧も印加されない場合のエネルギーバンド図である。 図１のソノスメモリ素子に基板より高い電圧をゲートに印加してプログラムするときのエネルギーバンド図である。 図１のソノスメモリ素子に基板より低い電圧をゲートに印加してイレースするときの電子のバック−トンネリングを示すエネルギーバンド図である。 ゲートにより誘導されたホットホール（ｈｏｔ ｈｏｌｅ）を注入してイレースする方式を示す説明図である。 円筒型キャパシターの内側と外側との間に電圧が掛かる場合に形成される電力線を示す説明図である。 局面を利用した本発明と従来の平面型ソノス素子の多重誘電層に分布された電圧／電界比較図である。 本発明の曲面において、角度を異なるようにした断面の電界分布比較図である。 電界によるＦ−Ｎトンネリング電流を示す電気的特性図である。 本発明のシリコンアクティブ領域の上部の円筒型（ａｒｃｈ型）曲面の曲率半径が多重誘電層（ＯＮＯ層）の電界に及ぼす影響を示す電界分布図である。 本発明に係るソノスメモリ素子の製造工程の一部を示す斜視図である。 本発明の第１の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。 本発明の第１の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。 本発明の第２の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。 本発明の第２の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。 本発明の第２の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。 本発明の第３の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。 本発明の第３の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。 本発明の第３の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。 本発明の第４の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。 本発明の第４の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。 本発明の第５の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。 本発明の第５の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
符号の説明
１００ 半導体基板、
１２０、１２０ａ アクティブ領域、
２００、２００ａ フィールド領域、
３００ 多重誘電層（ＯＮＯ層）、
３２０、３２０ａ、３２０ｂ 第１の酸化物層（トンネル酸化膜）、
３４０ 窒化物層、
３４０ａ、３４０ｂ 窒化膜、
３６０ 第２の酸化物層（ブロッキング酸化膜）、
３８０ ハードマスク、
４００ ゲート（コントロールゲート）。

Claims (12)

  1. アクティブ領域とフィールド領域とを有する半導体基板と、前記アクティブ領域の上部に一定の距離で離隔されて形成されたソース領域及びドレイン領域と、前記離隔された距離を含み、前記ソース領域及びドレイン領域上の一部に第１の酸化物層、窒化物層、及び第２の酸化物層が順次に形成された多重誘電層と、前記多重誘電層の上部に形成されたゲートとから構成されたソノス（ＳＯＮＯＳ）メモリ素子において、
    前記アクティブ領域の上部の表面は、曲面形状を有し、
    前記多重誘電層は、前記アクティブ領域の上部の表面の形状に沿って曲面形状を有し、
    前記ゲートは、前記曲面形状の前記第２の酸化物層を覆うことを特徴とするソノスメモリ素子。
  2. 前記曲面形状は、円筒型であることを特徴とする請求項１に記載のソノスメモリ素子。
  3. 前記アクティブ領域の上部の表面の曲率半径は５０ｎｍ以下であることを特徴とする請求項１または２に記載のソノスメモリ素子。
  4. 前記第２の酸化物層の上部の表面の曲率半径は、前記アクティブ領域の上部の表面の曲率半径より２倍以上であることを特徴とする請求項１または２に記載のソノスメモリ素子。
  5. 半導体基板の上部に絶縁膜を蒸着し、エッチングして所定のアクティブ領域を形成するためのマスクを形成する第１のステップと、
    前記マスクを利用し、基板をエッチングしてフィン形状のアクティブ領域を作り、酸化膜で前記アクティブ領域の周辺にフィールド領域を形成する第２のステップと、
    前記アクティブ領域とフィールド領域との上部を平坦化させ、前記アクティブ領域のフィン形状の一部が露出されるように、前記フィールド領域の酸化膜の一部をエッチングする第３のステップと、
    前記一部突出したアクティブ領域のフィン形状を円筒型とするためのアニーリング工程を行う第４のステップと、
    前記円筒型のアクティブ領域の上部と前記フィールド領域の上部に第１の酸化物層、窒化物層、及び第２の酸化物層を順次に積層して多重誘電層を形成し、前記多重誘電層の上部にゲート物質を蒸着し、エッチングしてコントロールゲートを形成する第５のステップと、
    を含むことを特徴とするソノスメモリ素子の製造方法。
  6. 第１のステップにおいて、前記絶縁膜は窒化膜とし、
    第３のステップにおいて、前記平坦化工程はＣＭＰとし、前記窒化膜のマスクが一部露出されるように前記フィールド領域の酸化膜の一部をエッチングし、
    第４のステップにおいては、前記アニーリング工程の代わりに酸化工程でアクティブ領域の上部の形状を円筒型とし、前記窒化膜と前記フィールド領域の酸化膜の一部をエッチングし、前記円筒型のアクティブ領域の上部が露出されるようにすることを特徴とする請求項５に記載のソノスメモリ素子の製造方法。
  7. 第１のステップにおいて、前記絶縁膜を蒸着する前に、前記半導体基板の上部に先ず酸化膜を薄く形成して、前記酸化膜の上部に前記絶縁膜として窒化膜を蒸着し、
    第２のステップにおいては、先ず酸化工程でアクティブ領域となる上段を曲面とした後、前記マスクを利用し、前記半導体基板をエッチングしてフィン形状のアクティブ領域を作り、酸化膜で前記アクティブ領域の周辺にフィールド領域を作り、
    第３のステップの前記平坦化工程はＣＭＰとし、
    第４のステップの前記アニーリング工程は、第２のステップの酸化工程に代替されることを特徴とする請求項５に記載のソノスメモリ素子の製造方法。
  8. 第３のステップにおいて、前記平坦化工程はＣＭＰとし、前記平坦化工程後のフィールド領域の酸化膜の一部をエッチングする前に、前記アクティブ領域の上部に先ずハードマスクを形成し、前記ハードマスクと前記フィールド領域の酸化膜の一部をエッチングしてアクティブ領域のフィン形状を突出させ、
    第４のステップにおいて、前記アニーリング工程を行う前に、前記ハードマスクを先ず除去することを特徴とする請求項５に記載のソノスメモリ素子の製造方法。
  9. 第３のステップの前記ハードマスクと前記フィールド領域の酸化膜のエッチング工程は、等方性エッチング方式を利用して前記アクティブ領域のフィン形状の突出がなく、
    第４のステップの前記アニーリング工程と前記ハードマスクの除去工程の代わりに、前記フィールド領域の酸化膜の一部をエッチングする工程に代替されることを特徴とする請求項８に記載のソノスメモリ素子の製造方法。
  10. 第１のステップの前に、前記半導体基板の上部に絶縁膜を蒸着してエッチングし、先ずチャンネル長さと同じ幅を有する微細パターンのマスクを形成し、ソース及びドレインの形成のためのイオンドーピングを行うステップを更に含むことを特徴とする請求項５〜９のいずれか一項に記載のソノスメモリ素子の製造方法。
  11. 第５のステップにおけるコントロールゲートの形成時のエッチング工程は、前記多重誘電層の上部に蒸着されたゲート物質だけでなく、エッチングされる前記ゲート物質の下部にある多重誘電層も共にエッチングされることを特徴とする請求項５乃至９のいずれかに記載のソノスメモリ素子の製造方法。
  12. 第５のステップにおけるエッチング工程で露出されたアクティブ領域及びフィールド領域の上部と前記コントロールゲートの上部にイオン注入工程を更に含むことを特徴とする請求項１１に記載のソノスメモリ素子の製造方法。
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