KR20100095263A - 비휘발성 메모리 소자 및 그 형성방법 - Google Patents
비휘발성 메모리 소자 및 그 형성방법 Download PDFInfo
- Publication number
- KR20100095263A KR20100095263A KR1020090014449A KR20090014449A KR20100095263A KR 20100095263 A KR20100095263 A KR 20100095263A KR 1020090014449 A KR1020090014449 A KR 1020090014449A KR 20090014449 A KR20090014449 A KR 20090014449A KR 20100095263 A KR20100095263 A KR 20100095263A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- charge trap
- active region
- film
- isolation pattern
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 31
- 238000002955 isolation Methods 0.000 claims abstract description 53
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 76
- 229910052757 nitrogen Inorganic materials 0.000 claims description 38
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 230000008569 process Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000007789 gas Substances 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910018557 Si O Inorganic materials 0.000 description 2
- XSWKJIPHYWGTSA-UHFFFAOYSA-N [O--].[O--].[O--].[Sc+3].[Dy+3] Chemical compound [O--].[O--].[O--].[Sc+3].[Dy+3] XSWKJIPHYWGTSA-UHFFFAOYSA-N 0.000 description 2
- DBOSVWZVMLOAEU-UHFFFAOYSA-N [O-2].[Hf+4].[La+3] Chemical compound [O-2].[Hf+4].[La+3] DBOSVWZVMLOAEU-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- KJXBRHIPHIVJCS-UHFFFAOYSA-N oxo(oxoalumanyloxy)lanthanum Chemical compound O=[Al]O[La]=O KJXBRHIPHIVJCS-UHFFFAOYSA-N 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005524 hole trap Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
비휘발성 메모리 소자 및 그 형성방법이 제공된다. 비휘발성 메모리 소자는 반도체 기판에 활성 영역을 정의하며 제 1 방향으로 연장되는 소자분리패턴, 활성 영역 및 소자분리패턴을 덮는 전하트랩막, 및 전하트랩막 상의 활성영역을 가로지르며 제 2 방향으로 연장되는 워드라인을 포함하되, 워드 라인과 활성 영역이 교차하는 제 1 영역에 배치된 전하트랩막은 제 1 영역을 둘러싸는 제 2 영역에 배치된 전하트랩막과 질소의 함량비가 다르다.
전하트랩막, 리텐션
Description
본 발명은 반도체 메모리 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자 및 그 형성방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 소자(volatile memory device)와 전기의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 소자(nonvolatile memory device)로 구분된다. 플래시 메모리 소자는 비휘발성 메모리 소자로서, 프로그램 및 소거가 가능한 이피롬(EPROM:Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM:Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 장치이다.
플래시 메모리 소자는 데이터가 저장되는 플로팅 게이트와 이를 제어하는 컨트롤 게이트가 순차적으로 적층된 구조를 가질 수 있다. 이러한 구조는 플로팅 게이트의 수직방향의 높이 때문에, 메모리 소자의 스케일링 다운(scaling down)을 저해할 수 있다. 메모리 셀의 수직방향의 높이를 효과적으로 줄이는 동시에, 저장된 데이터를 장시간 유지하는 리텐션(retention) 특성을 유지하기 위하여, 전하트랩층을 사용하는 플래시 메모리 소자가 개발되고 있다.
본 발명의 목적은 신뢰성이 향상된 비휘발성 메모리 소자 및 그 형성방법을 제공하는 것이다.
본 발명의 실시예에 따른 비휘발성 메모리 소자는 반도체 기판에 활성 영역을 정의하며, 제 1 방향으로 연장되는 소자분리패턴, 상기 활성 영역 및 상기 소자분리패턴을 덮는 전하트랩막, 및 상기 전하트랩막 상의, 상기 활성영역을 가로지르며 제 2 방향으로 연장되는 워드라인을 포함하되, 상기 워드 라인과 상기 활성 영역이 교차하는 제 1 영역에 배치된 전하트랩막은 상기 제 1 영역을 둘러싸는 제 2 영역에 배치된 전하트랩막과 질소의 함량비가 다르다.
본 발명의 실시예에 따른 상기 제 1 영역에 배치된 전하트랩막은 상기 제 2 영역에 배치된 전하트랩막보다 질소의 함량비가 작을 수 있다.
본 발명의 실시예에 따른 상기 전하트랩막은 실리콘 질화막이며, 상기 제 2 영역에 배치된 전하트랩막의 질소의 함량비는 화학량론(stoichiometry)적인 질소의 함량비보다 높을 수 있다.
상기 제 1 영역에 배치된 전하트랩막의 트랩 사이트들은 상기 제 2 영역에 배치된 전하트랩막의 트랩 사이트들보다 많을 수 있다.
본 발명의 실시예에 따른 상기 제 1 영역 내의 활성영역의 상부면의 높이는 상기 소자분리패턴의 상부면의 높이보다 높을 수 있다.
본 발명의 일 실시예에 따른 상기 제 1 영역 내의 활성 영역의 상부면은 상기 반도체 기판 표면으로부터 돌출된 아치(arch)형일 수 있다.
본 발명의 다른 실시예에 따른 상기 활성 영역의 상부면은 평탄한 중심부, 및 상기 중심부와 상기 소자분리패턴의 상부면 사이의 둥근 모서리부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제 1 영역 내의 활성 영역의 상부면의 높이는 상기 소자분리패턴의 상부면의 높이와 동일한 높이이거나 더 낮을 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자의 형성방법은 반도체 기판에 활성 영역을 정의하며, 제 1 방향으로 연장되는 소자분리패턴을 형성하는 것, 상기 활성 영역 및 상기 소자분리패턴을 덮는 전하트랩막을 형성하는 것, 상기 제 1 방향으로 연장되며, 상기 활성 영역을 덮는 제 1 마스크 패턴을 형성하는 것, 상기 제 1 마스크 패턴을 마스크로 사용하여 상기 소자분리패턴 상의 전하트랩막에 질소를 주입하는 것, 상기 전하트랩막 상에, 상기 활성 영역을 가로지르며 제 2 방향으로 연장되는 제 2 마스크 패턴을 형성하는 것, 그리고 상기 제 2 마스크 패턴을 마스크로 사용하여 상기 전하트랩막에 질소를 주입하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제 2 마스크 패턴은 워드 라인을 포함할 수 있다.
본 발명의 실시예에 따르면, 워드 라인과 활성 영역이 교차하는 제 1 영역에 배치된 전하트랩막은 제 1 영역을 둘러싸는 제 2 영역에 배치된 전하트랩막과 질소의 함량비가 다르다. 제 1 영역에 배치된 전하트랩막은 제 2 영역에 배치된 전하트랩막보다 질소의 함량비가 작다. 이에 의하여, 제 1 영역에 트랩된 전하트랩막이 제 2 영역으로 이동되는 것이 억제될 수 있다. 따라서, 비휘발성 메모리 소자의 리텐션(retention) 특성 및 신뢰성이 향상될 수 있다.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 제공되는 것이다.
본 발명의 실시예들에서 제 1, 제 2 등의 용어가 각각의 구성요소를 기술하기 위하여 설명되었지만, 각각의 구성요소는 이 같은 용어들에 의하여 한정되어서는 안 된다. 이러한 용어들은 단지 소정의 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다.
도면들에 있어서, 각각의 구성요소는 명확성을 기하기 위하여 과장되게 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성 요소들을 나타낸다.
한편, 설명의 간략함을 위해 아래에서는 본 발명의 기술적 사상이 적용될 수 있는 몇가지 실시예들을 예시적으로 설명하고, 다양한 변형된 실시예들에 대한 설명은 생략한다. 하지만, 이 분야에 종사하는 통상의 지식을 가진 자는, 상술한 설명 및 예시될 실시예들에 기초하여, 본 발명의 기술적 사상을 다양한 경우들에 대하여 변형하여 적용할 수 있을 것이다.
도 1 및 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면들이다.
도 1 및 2를 참조하면, 반도체 기판에 활성 영역(110)을 정의하는 소자분리패턴(120)이 제공된다. 상기 소자분리패턴(120)은 제 1 방향, 예를 들면 x방향으로 연장되어 배치된다. 상기 소자분리패턴(120)은 실리콘 산화막을 포함할 수 있다. 상기 활성 영역(110) 및 소자분리패턴(120)을 덮는 전하트랩막(140)이 배치된다. 상기 전하트랩막(140)은 실리콘 질화막을 포함한다. 상기 전하트랩막(140)과 상기 활성 영역(110) 사이에 터널 절연막(132)이 배치된다. 상기 터널 절연막(132)은 실리콘 산화막, 실리콘 산화질화막 또는 하프늄 산화막 등 다양한 물질로 구성될 수 있다. 상기 터널 절연막(132)이 실리콘 산화막일 경우, 상기 터널 절연막(132)은 직접 터널링이 일어나지 않는 두께를 가질 수 있다.
상기 전하트랩막(140) 상에 유전막(150)이 배치된다. 상기 유전막(150)은 실리콘 산화막, 알루미늄 산화막, 란타늄 하프늄 산화막, 란타늄 알루미늄 산화막, 또는 디스프로슘 스칸듐 산화막 중 적어도 하나 이상을 포함할 수 있다. 상기 유전 막(150) 상에, 상기 활성 영역(110)을 가로지르는 워드 라인(160)이 배치된다. 상기 워드 라인(160)은 제 2 방향, 예를 들면 y방향으로 연장되어 배치될 수 있다. 상기 워드 라인(160)은 도전성이 있는 실리콘을 포함할 수 있다.
상기 워드 라인(160)과 상기 활성 영역(110)이 교차하는 제 1 영역(130)에 배치된 전하트랩막(140)은 상기 제 1 영역(130)을 둘러싸는 제 2 영역에 배치된 전하트랩막(140)과 질소의 함량비가 다르다. 여기서, 상기 제 2 영역은 상기 활성 영역(110) 및 소자분리패턴(120)을 덮는 상기 전하트랩막(140) 중 상기 제 1 영역(130)을 제외한 부분을 의미한다. 즉, 상기 제 2 영역은 상기 워드 라인(160) 양측의 활성 영역(110) 및 소자분리패턴(120)과 상기 제 1 영역(130) 양측의 소자분리패턴(120)을 포함할 수 있다. 결국, 상기 제 2 영역은 상기 제 1 영역(130)을 둘러싸게 된다. 상기 제 1 영역(130)에 배치된 전하트랩막(140)은 상기 제 2 영역에 배치된 전하트랩막(140)보다 질소의 함량비가 작은 것이 바람직하다.
상기 전하트랩막(140)은 실리콘 질화막이며, 상기 제 2 영역에 배치된 전하트랩막(140)의 질소의 함량비는 화학량론(stoichiometry)적인 질소의 함량비보다 높을 수 있다. 한편, 상기 제 1 영역(130)에 배치된 전하트랩막(140)의 트랩 사이트(trap site)들은 상기 제 2 영역에 배치된 전하트랩막(140)의 트랩 사이트들보다 많을 수 있다. 이에 의하여, 제 1 영역(130)의 전하트랩막(140)에 트랩된 전하가 제 2 영역의 전하트랩막(140)으로 이동(예컨대, 트랩 사이트들을 경유하는 이동)되는 것이 억제될 수 있다.
상기 전하트랩막(140)의 트랩 사이트들에 대하여 자세히 설명하면 다음과 같 이 설명될 수 있다. 트랩 사이트는 실리콘 질화막(Si3N4)의 결합 상태(Si3≡Si:N3≡Si)에 기인할 수 있다(Y.Kamigaki, et al., J.Appl.Phys., vol.68, 2211(1990)). Si3 ≡Si+가 전자의 트랩 사이트일 수 있고, N3≡Si-가 정공의 트랩 사이트일 수 있다. 전하트랩막(140)에 인접한 산화막으로부터 실리콘 질화막에 산소가 공급되면, N3≡Si-O 결합 구조에서 정공의 트랩 사이트가 만들어지고, N2=Si=O2 결합구조에서 정공 또는 전자의 트랩 사이트가 만들어진다(Theoretical Studies on the Charge Trap Mechanism of MONOS-type Memory, K. SHIRAISHI, et al. (응용물리학회 실리콘테크놀러지분과회 2008-06-09)).
상기의 트랩 사이트들에 질소가 공급되면 트랩 사이트들이 감소될 수 있다. 이러한 원리를 이용하여, 상기 제 2 영역에 배치된 전하트랩막(140)에만 질소를 공급하여 트랩 사이트들을 줄일 수 있다. 또한, 상기 제 1 영역(130)의 전하트랩막(140)보다 제 2 영역의 전하트랩막(140)의 질소의 함량비가 높으면, 제 2 영역의 전하트랩막(140)은 압축력(compressive force)이 발생하여 산소의 침투가 최소화될 수 있다. 산소의 침투가 최소화되면 위에서 설명한 N3≡Si-O 결합 구조와, N2=Si=O2 결합구조가 발생하지 않아 트랩 사이트들이 줄어들 수 있다. 따라서, 제 1 영역(130)의 전하트랩막(140)에 포획된 전하는 트랩사이트들이 감소된 제 2 영역의 전하트랩막(140)으로 이동되는 것이 억제되어 메모리 소자의 리텐션(retention) 특성이 향상될 수 있다.
도 2를 다시 참조하면, 활성 영역(110)의 상부면의 높이는 상기 소자분리패턴(120)의 상부면의 높이보다 높을 수 있다. 상기 활성 영역(110)의 상부면은 상기 반도체 기판 표면으로부터 돌출된 아치(arch)형일 수 있다. 상기 활성 영역(110)의 상부면이 아치형이므로, 상기 제 1 영역(130) 상의 상기 터널 절연막(132)과 유전막(150)의 상부면이 아치형의 형상을 가진다. 상기 제 1 영역(130)의 터널 절연막(132)의 곡률 반경은 상기 제 1 영역(130)의 유전막(150)의 곡률 반경보다 작다. 따라서, 상기 유전막(150)보다 상기 터널 절연막(132)에 전계가 크게 걸리므로, 데이터 프로그램/소거 동작을 효율적으로 진행할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면이다. 활성 영역의 상부면의 차이를 제외하면 이 실시예는 위에서 설명된 일 실시예의 그것과 유사하다. 따라서, 설명의 간략함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 3을 참조하면, 반도체 기판에 활성 영역(210)을 정의하는 소자분리패턴(220)이 제공된다. 상기 소자분리패턴(220)은 제 1 방향, 예를 들면 x방향(도 1 참조)으로 연장되어 배치된다. 상기 소자분리패턴(220)은 실리콘 산화막을 포함할 수 있다. 상기 활성 영역(210) 및 소자분리패턴(220)을 덮는 전하트랩막(240)이 배치된다. 상기 전하트랩막(240)은 실리콘 질화막을 포함한다. 상기 전하트랩막(240)과 상기 활성 영역(210) 사이에 터널 절연막(232)이 배치된다. 상기 터널 절연막(232)은 실리콘 산화막, 실리콘 산화질화막 또는 하프늄 산화막 등 다양한 물질로 구성될 수 있다. 상기 터널 절연막(232)이 실리콘 산화막일 경우, 상기 터널 절 연막(232)은 직접 터널링이 일어나지 않는 두께를 가질 수 있다.
상기 전하트랩막(240) 상에 유전막(250)이 배치된다. 상기 유전막(250)은 실리콘 산화막, 알루미늄 산화막, 란타늄 하프늄 산화막, 란타늄 알루미늄 산화막, 또는 디스프로슘 스칸듐 산화막 중 적어도 하나 이상을 포함할 수 있다. 상기 유전막(250) 상에, 상기 활성 영역(210)을 가로지르는 워드 라인(260)이 배치된다. 상기 워드 라인(260)은 제 2 방향, 예를 들면 y방향(도 1 참조)으로 연장되어 배치될 수 있다. 상기 워드 라인(260)은 도전성이 있는 실리콘을 포함할 수 있다.
상기 워드 라인(260)과 상기 활성 영역(210)이 교차하는 제 1 영역(도 1의 130)에 배치된 전하트랩막(240)은 상기 제 1 영역을 둘러싸는 제 2 영역에 배치된 전하트랩막(240)과 질소의 함량비가 다르다. 여기서, 상기 제 2 영역은 상기 활성 영역(210) 및 소자분리패턴(220)을 덮는 상기 전하트랩막(240) 중 상기 제 1 영역을 제외한 부분을 의미한다. 결국, 상기 제 2 영역은 상기 제 1 영역을 둘러싸게 된다. 상기 제 1 영역에 배치된 전하트랩막(240)은 상기 제 2 영역에 배치된 전하트랩막(240)보다 질소의 함량비가 작다.
상기 전하트랩막(240)은 실리콘 질화막이며, 상기 제 2 영역에 배치된 전하트랩막(240)의 질소의 함량비는 화학량론(stoichiometry)적인 질소의 함량비보다 높을 수 있다. 한편, 상기 제 1 영역에 배치된 전하트랩막(240)의 트랩 사이트(trap site)들은 상기 제 2 영역에 배치된 전하트랩막(240)의 트랩 사이트들보다 많을 수 있다. 이에 의하여, 제 1 영역에 트랩된 전하트랩막(240)이 제 2 영역으로 이동되는 것이 억제될 수 있다. 따라서, 제 1 영역의 전하트랩막(240)에 포획된 전 하는 트랩사이트들이 감소된 제 2 영역의 전하트랩막(240)으로 이동되는 것이 억제되어 메모리 소자의 리텐션(retention) 특성이 향상될 수 있다.
상기 활성 영역(210)의 상부면의 높이는 상기 소자분리패턴(220)의 상부면의 높이보다 높을 수 있다. 상기 활성 영역(210)의 상부면은 평탄한 중심부(232a) 및 상기 중심부(232a)와 상기 소자분리패턴(220)의 상부면 사이의 둥근 모서리부(232b)를 포함할 수 있다. 상기 활성 영역(210)의 둥근 모서리부(232b)에 의하여, 모서리에 전계가 집중되는 것을 방지할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면이다. 활성 영역의 상부면의 차이를 제외하면 이 실시예는 위에서 설명된 일 실시예의 그것과 유사하다. 따라서, 설명의 간략함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 4를 참조하면, 반도체 기판에 활성 영역(310)을 정의하는 소자분리패턴(320)이 제공된다. 상기 소자분리패턴(320)은 제 1 방향, 예를 들면 x방향(도 1 참조)으로 연장되어 배치된다. 상기 소자분리패턴(320)은 실리콘 산화막을 포함할 수 있다. 상기 활성 영역(310) 및 소자분리패턴(320)을 덮는 전하트랩막(340)이 배치된다. 상기 전하트랩막(340)은 실리콘 질화막을 포함한다. 상기 전하트랩막(340)과 상기 활성 영역(310) 사이에 터널 절연막(332)이 배치된다. 상기 터널 절연막(332)은 실리콘 산화막, 실리콘 산화질화막 또는 하프늄 산화막 등 다양한 물질로 구성될 수 있다. 상기 터널 절연막(332)이 실리콘 산화막일 경우, 상기 터널 절연막(332)은 직접 터널링이 일어나지 않는 두께를 가질 수 있다.
상기 전하트랩막(340) 상에 유전막(350)이 배치된다. 상기 유전막(350) 상에, 상기 활성 영역(310)을 가로지르는 워드 라인(360)이 배치된다. 상기 워드 라인(360)은 제 2 방향, 예를 들면 y방향(도 1 참조)으로 연장되어 배치될 수 있다. 상기 워드 라인(360)은 도전성이 있는 실리콘을 포함할 수 있다.
상기 워드 라인(360)과 상기 활성 영역(310)이 교차하는 제 1 영역(도 1의 130)에 배치된 전하트랩막(340)은 상기 제 1 영역을 둘러싸는 제 2 영역에 배치된 전하트랩막(340)과 질소의 함량비가 다르다. 여기서, 상기 제 2 영역은 상기 활성 영역(310) 및 소자분리패턴(320)을 덮는 상기 전하트랩막(340) 중 상기 제 1 영역을 제외한 부분을 의미한다. 결국, 상기 제 2 영역은 상기 제 1 영역을 둘러싸게 된다. 상기 제 1 영역에 배치된 전하트랩막(340)은 상기 제 2 영역에 배치된 전하트랩막(340)보다 질소의 함량비가 작다.
상기 전하트랩막(340)은 실리콘 질화막이며, 상기 제 2 영역에 배치된 전하트랩막(340)의 질소의 함량비는 화학량론(stoichiometry)적인 질소의 함량비보다 높을 수 있다. 한편, 상기 제 1 영역에 배치된 전하트랩막(340)의 트랩 사이트(trap site)들은 상기 제 2 영역에 배치된 전하트랩막(340)의 트랩 사이트들보다 많을 수 있다. 이에 의하여, 제 1 영역에 트랩된 전하트랩막(340)이 제 2 영역으로 이동되는 것이 억제될 수 있다. 따라서, 제 1 영역의 전하트랩막(340)에 포획된 전하는 트랩사이트들이 감소된 제 2 영역의 전하트랩막(340)으로 이동되는 것이 억제되어 메모리 소자의 리텐션(retention) 특성이 향상될 수 있다. 상기 활성 영역(310)의 상부면의 높이는 상기 소자분리패턴(320)의 상부면의 높이와 동일한 높 이이거나 더 낮을 수 있다. 도 2 내지 4에서 설명한 바와 같이, 제 1 영역의 활성 영역(310)의 상부면의 형상은 다양한 형태로 구현될 수 있다.
도 5a 내지 5e를 참조하여, 본 발명의 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명한다.
도 5a를 참조하면, 반도체 기판 상에 패드 산화막(112) 및 마스크 패턴(114)이 형성된다. 상기 패드 산화막(112)은 열산화 공정 또는 화학 기상 증착 방법으로 형성될 수 있다. 상기 마스크 패턴(114)은 실리콘 질화막으로 형성될 수 있다. 상기 패드 산화막(112) 및 마스크 패턴(114)을 마스크로 반도체 기판에 식각 공정을 진행하여 소자분리패턴(120a)이 형성된다. 상기 소자분리패턴(120a)에 의하여 상기 반도체 기판에 활성 영역(active region, 110)이 정의된다. 상기 소자분리패턴(120a)을 형성하는 것은 상기 마스크 패턴(114)을 마스크로 상기 반도체 기판에 트렌치를 형성하고, 상기 트렌치에 절연막을 채우는 것을 포함할 수 있다. 즉, 상기 소자분리패턴(120a)은 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정으로 형성될 수 있다.
도 5b를 참조하면, 상기 소자분리패턴(120a)을 리세스(recess)한다. 리세스된 소자분리패턴(120)의 상부면은 상기 활성 영역(110)의 상부면보다 낮을 수 있다. 상기 리세스된 소자분리패턴(120)은 상기 마스크 패턴(114)을 마스크로 식각 공정을 진행하여 형성될 수 있다.
도 5c를 참조하면, 상기 활성 영역(110)의 상부면을 아치형(arch type)의 상부면(115)으로 형성한다. 상기 활성 영역(110)의 상부면은 실리콘과 반응할 수 있 는 가스를 공급하여 아치형의 상부면(115)으로 형성할 수 있다. 구체적으로, 질소, 산소, 수소 등의 가스가 공급될 수 있다. 수소 가스가 공급되는 경우, 상기 활성 영역(110)의 실리콘이 수소 가스와 반응하여 실레인(SiH4) 가스가 되어 배출될 수 있다. 상기 활성 영역(110)의 상부면의 모서리 부분이 상대적으로 공급된 가스와의 반응속도가 빨라 아치형의 상부면(115)이 될 수 있다.
도 5d를 참조하면, 상기 활성 영역(110) 상에 터널 절연막(132)이 형성된다. 상기 터널 절연막(132)은 열산화 공정을 이용하여 실리콘 산화막으로 형성될 수 있다. 상기 활성 영역(110) 및 소자분리패턴(120) 상에 전하트랩막(140)이 형성된다. 상기 전하트랩막(140)은 실리콘 질화막으로 형성될 수 있다. 상기 전하트랩막(140) 상에 유전막(150)이 형성된다. 상기 유전막(150)은 실리콘 산화막으로 형성될 수 있다. 또는, 상기 유전막(150)은 실리콘 산화막 또는 고유전막을 포함하는 다층막으로 형성될 수 있다.
상기 유전막(150) 상에, 상기 활성 영역(110)을 덮으며 제 1 방향(도 1의 x방향)으로 연장되는 제 1 마스크 패턴(155)이 형성된다. 상기 제 1 마스크 패턴(155)은 포토레지스트 패턴, 절연막 등 다양한 물질로 형성될 수 있다. 상기 제 1 마스크 패턴(155)을 마스크로 사용하여, 상기 소자분리패턴(120) 상의 전하트랩막(140)에 질소를 주입한다. 상기 질소는 이온 주입 공정, 플라즈마 주입 공정 등 다양한 방법으로 주입될 수 있다.
도 5e를 참조하면, 상기 유전막(150) 상에 활성 영역(110) 및 소자분리 패 턴(120)을 가로지르며 제 2 방향(도 1의 y 방향)으로 연장되는 제 2 마스크 패턴(170)이 형성된다. 상기 제 2 마스크 패턴(170)은 워드 라인(160) 및 마스크 라인(165)을 포함할 수 있다. 상기 마스크 라인(165)은 포토 레지스트 패턴 또는/및 질화막 패턴으로 형성될 수 있다. 상기 제 2 마스크 패턴(170)을 마스크로 상기 전하트랩막(140)에 질소를 주입한다. 상기 질소는 이온 주입 공정, 플라즈마 주입 공정 등 다양한 방법으로 주입될 수 있다.
본 발명의 실시예에 따르면, 전하트랩막(140)에 대한 두 차례의 질소 주입 공정으로 인하여, 상기 워드 라인(160)과 상기 활성 영역(110)이 교차하는 제 1 영역(도 1의 130)에 배치된 전하트랩막(140)은 상기 제 1 영역을 둘러싸는 제 2 영역에 배치된 전하트랩막(140)과 질소의 함량비가 다르다. 결국, 상기 제 1 영역에 배치된 전하트랩막(140)은 상기 제 2 영역에 배치된 전하트랩막(140)보다 질소의 함량비가 작다.
상기 전하트랩막(140)은 실리콘 질화막이며, 상기 제 2 영역에 배치된 전하트랩막(140)의 질소의 함량비는 화학량론(stoichiometry)적인 질소의 함량비보다 높을 수 있다. 또는, 상기 제 1 영역에 배치된 전하트랩막(140)의 트랩 사이트(trap site)들은 상기 제 2 영역에 배치된 전하트랩막(140)의 트랩 사이트들보다 많을 수 있다. 이에 의하여, 제 1 영역의 전하트랩막(140)에 트랩된 전하가 제 2 영역의 전하트랩막(140)으로 이동되는 것이 억제될 수 있다.
도 5a 내지 5e에서 설명된 비휘발성 메모리 소자는 활성 영역의 상부면이 아치형이다. 반면, 도 3에서 설명된 비휘발성 메모리 소자는 둥근 모서리부를 포함하 는 상부면을 가진다. 이는 도 5c에서 설명된 실리콘과 반응할 수 있는 가스를 공급하는 공정에 있어서, 반응 시간 또는 가스의 농도를 감소시킴으로써, 도 3의 둥근 모서리부가 구현될 수 있다. 한편, 도 4에서 설명된 비휘발성 메모리 소자는 활성 영역의 상부면이 소자분리패턴의 상부면보다 낮다. 이는 도 5b에서 설명된 소자분리패턴의 리세스 공정을 생략함으로써 도 4의 비휘발성 메모리 소자의 구현이 가능할 수 있다.
도 4에서 설명된 소자분리패턴의 상부면보다 낮은 상부면을 가지는 활성 영역도 형성될 수 있다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 전자 시스템을 나타내는 블럭도이다.
도 6을 참조하면, 전자 시스템(400)은 제어기(410), 입출력 장치(420) 및 기억 장치(430)를 포함할 수 있다. 상기 제어기(410), 입출력 장치(420) 및 기억 장치(430)는 버스(450, bus)를 통하여 서로 커플링(coupling)될 수 있다. 상기 버스(450)는 데이터들 및/또는 동작 신호들이 이동하는 통로에 해당한다. 상기 제어기(410)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(420)는 키패드, 키보드 및 표시 장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(430)는 데이터를 저장하는 장치이다. 상기 기억 장치(430)는 데이터 및/또는 상기 제어기(410)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(430)는 상술한 실 시예에 개시된 비휘발성 메모리 소자를 포함할 수 있다. 상기 전자 시스템(400)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(440)를 더 포함할 수 있다. 상기 인터페이스(440)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(440)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
상기 전자 시스템(400)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 상기 전자 시스템(400)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(400)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 카드를 나타내는 블럭도이다.
도 7을 참조하면, 메모리 카드(500)는 기억 장치(510) 및 메모리 제어기(520)를 포함한다. 상기 기억 장치(510)는 데이터를 저장할 수 있다. 상기 기억 장치(510)는 전원 공급이 중단될지라도 저장된 데이터를 그대로 유지하는 비휘발성 특성을 갖는 것이 바람직하다. 상기 기억 장치(510)는 상술한 실시예에 개시된 비 휘발성 메모리 소자를 포함할 수 있다. 상기 메모리 제어기(520)는 호스트(host)의 판독/쓰기 요청에 응답하여 상기 기억 장치(510)에 저장된 데이터를 독출하거나, 상기 기억 장치(510)에 데이터를 저장할 수 있다.
도 1 및 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면들이다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면이다.
도 5a 내지 5e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 전자 시스템을 나타내는 블럭도이다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 카드를 나타내는 블럭도이다.
Claims (10)
- 반도체 기판에 활성 영역을 정의하며, 제 1 방향으로 연장되는 소자분리패턴;상기 활성 영역 및 상기 소자분리패턴을 덮는 전하트랩막; 및상기 전하트랩막 상의, 상기 활성영역을 가로지르며 제 2 방향으로 연장되는 워드라인을 포함하되,상기 워드 라인과 상기 활성 영역이 교차하는 제 1 영역에 배치된 전하트랩막은 상기 제 1 영역을 둘러싸는 제 2 영역에 배치된 전하트랩막과 질소의 함량비가 다른 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 제 1 영역에 배치된 전하트랩막은 상기 제 2 영역에 배치된 전하트랩막보다 질소의 함량비가 작은 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 전하트랩막은 실리콘 질화막이며,상기 제 2 영역에 배치된 전하트랩막의 질소의 함량비는 화학량론(stoichiometry)적인 질소의 함량비보다 높은 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 제 1 영역에 배치된 전하트랩막의 트랩 사이트들은 상기 제 2 영역에 배치된 전하트랩막의 트랩 사이트들보다 많은 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 제 1 영역 내의 활성영역의 상부면의 높이는 상기 소자분리패턴의 상부면의 높이보다 높은 비휘발성 메모리 소자.
- 청구항 5에 있어서,상기 제 1 영역 내의 활성 영역의 상부면은 상기 반도체 기판 표면으로부터 돌출된 아치(arch)형인 비휘발성 메모리 소자.
- 청구항 5에 있어서,상기 활성 영역의 상부면은평탄한 중심부; 및상기 중심부와 상기 소자분리패턴의 상부면 사이의 둥근 모서리부를 포함하는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 제 1 영역 내의 활성 영역의 상부면의 높이는 상기 소자분리패턴의 상 부면의 높이와 동일한 높이이거나 더 낮은 비휘발성 메모리 소자.
- 반도체 기판에 활성 영역을 정의하며, 제 1 방향으로 연장되는 소자분리패턴을 형성하는 것;상기 활성 영역 및 상기 소자분리패턴을 덮는 전하트랩막을 형성하는 것;상기 제 1 방향으로 연장되며, 상기 활성 영역을 덮는 제 1 마스크 패턴을 형성하는 것;상기 제 1 마스크 패턴을 마스크로 사용하여 상기 소자분리패턴 상의 전하트랩막에 질소를 주입하는 것;상기 전하트랩막 상에, 상기 활성 영역을 가로지르며 제 2 방향으로 연장되는 제 2 마스크 패턴을 형성하는 것; 그리고상기 제 2 마스크 패턴을 마스크로 사용하여 상기 전하트랩막에 질소를 주입하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 9에 있어서,상기 제 2 마스크 패턴은 워드 라인을 포함하는 비휘발성 메모리 소자의 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090014449A KR20100095263A (ko) | 2009-02-20 | 2009-02-20 | 비휘발성 메모리 소자 및 그 형성방법 |
| US12/703,066 US8278698B2 (en) | 2009-02-20 | 2010-02-09 | Nonvolatile memory device and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090014449A KR20100095263A (ko) | 2009-02-20 | 2009-02-20 | 비휘발성 메모리 소자 및 그 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100095263A true KR20100095263A (ko) | 2010-08-30 |
Family
ID=42630211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090014449A KR20100095263A (ko) | 2009-02-20 | 2009-02-20 | 비휘발성 메모리 소자 및 그 형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8278698B2 (ko) |
| KR (1) | KR20100095263A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022018477A1 (en) * | 2020-07-22 | 2022-01-27 | Micron Technology, Inc. | Memory device and method for manufacturing the same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101566921B1 (ko) * | 2009-01-05 | 2015-11-09 | 삼성전자주식회사 | 전하 트랩형 비휘발성 메모리 장치의 제조방법 |
| KR20100111163A (ko) * | 2009-04-06 | 2010-10-14 | 삼성전자주식회사 | 비휘발성 메모리 소자 |
| KR20130104540A (ko) * | 2012-03-14 | 2013-09-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자의 제조방법 |
| US10068912B1 (en) * | 2017-06-05 | 2018-09-04 | Cypress Semiconductor Corporation | Method of reducing charge loss in non-volatile memories |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7250651B2 (en) * | 2004-08-19 | 2007-07-31 | Infineon Technologies Ag | Semiconductor memory device comprising memory cells with floating gate electrode and method of production |
| JP4892199B2 (ja) | 2005-06-06 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| KR100715228B1 (ko) | 2005-06-18 | 2007-05-04 | 삼성전자주식회사 | 곡면 구조를 갖는 소노스 메모리 소자 및 그 제조방법 |
| KR100773356B1 (ko) * | 2006-11-07 | 2007-11-05 | 삼성전자주식회사 | 분리형 전하저장패턴들을 갖는 비 휘발성 메모리소자 및 그제조방법 |
| KR100827450B1 (ko) * | 2007-05-18 | 2008-05-07 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
-
2009
- 2009-02-20 KR KR1020090014449A patent/KR20100095263A/ko not_active Application Discontinuation
-
2010
- 2010-02-09 US US12/703,066 patent/US8278698B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022018477A1 (en) * | 2020-07-22 | 2022-01-27 | Micron Technology, Inc. | Memory device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100213536A1 (en) | 2010-08-26 |
| US8278698B2 (en) | 2012-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8933505B2 (en) | Three-dimensional semiconductor memory device | |
| US9716102B2 (en) | Semiconductor device | |
| KR20100111163A (ko) | 비휘발성 메모리 소자 | |
| KR101404669B1 (ko) | 비휘발성 메모리 장치 및 그 형성 방법 | |
| JP2012129522A (ja) | 不揮発性記憶素子及びその製造方法 | |
| KR20100137155A (ko) | 3차원 반도체 메모리 소자 | |
| US20170084748A1 (en) | Semiconductor device | |
| KR100879733B1 (ko) | 비휘발성 메모리 장치 및 그 형성 방법 | |
| US20110001181A1 (en) | Nonvolatile Memory Devices | |
| KR20100095263A (ko) | 비휘발성 메모리 소자 및 그 형성방법 | |
| KR100827450B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR100971532B1 (ko) | 구동 트랜지스터를 포함하는 반도체 소자 | |
| KR20110096412A (ko) | 반도체 소자 및 그 제조 방법 | |
| US20150001609A1 (en) | Semiconductor devices including device isolation structures and method of forming the same | |
| US8450170B2 (en) | Semiconductor memory device and method of forming the same | |
| US8431984B2 (en) | Nonvolatile memory devices including deep and high density trapping layers | |
| US8791520B2 (en) | Non-volatile memory devices having a floating gate cap between a floating gate and a gate insulating layer | |
| KR20100023284A (ko) | 비휘발성 메모리 장치의 제조 방법 | |
| KR101857729B1 (ko) | 반도체 장치 | |
| KR100695423B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US8937347B2 (en) | Non-volatile memory | |
| KR20100060893A (ko) | 비휘발성 기억 소자 및 그 형성방법 | |
| KR20100054004A (ko) | 비휘발성 메모리 소자 | |
| CN114334803A (zh) | 半导体装置和制造半导体装置的方法 | |
| KR20110021238A (ko) | 비휘발성 메모리 소자 및 그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |