CN114334803A - 半导体装置和制造半导体装置的方法 - Google Patents

半导体装置和制造半导体装置的方法 Download PDF

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Abstract

本申请涉及半导体装置和制造半导体装置的方法。本文可提供一种制造半导体装置的方法。该方法可包括：形成层叠结构，该层叠结构包括交替地层叠的多个第一材料层和多个第二材料层；形成第一开口，该第一开口包括穿过层叠结构的通孔以及联接到通孔并位于第一材料层和第二材料层的至少一个界面中的凹口；形成牺牲层，该牺牲层包括位于通孔中的第一部分和位于凹口中的第二部分；以及将牺牲层的第一部分氧化，从而形成位于通孔中的第一牺牲图案和位于凹口中的填塞图案。

Description

半导体装置和制造半导体装置的方法
技术领域
本公开的各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体装置以及制造该半导体装置的方法。
背景技术
半导体装置的集成度主要根据单位存储器单元所具有的面积来确定。由于被配置为将存储器单元以单层形成在基板上的半导体装置的集成度的改进最近已达到极限，所以提出了被配置为在基板上层叠存储器单元的3D半导体装置。另外，为了改进这种半导体装置的操作可靠性，正在开发各种结构和制造方法。
发明内容
本公开的实施方式可提供一种制造半导体装置的方法。该方法可包括以下步骤：形成层叠结构，该层叠结构包括交替地层叠的多个第一材料层和多个第二材料层；形成第一开口，该第一开口包括穿过层叠结构的通孔以及联接到通孔并位于第一材料层和第二材料层的多个界面中的至少一个界面中的凹口；形成牺牲层，该牺牲层包括位于通孔中的第一部分和位于凹口中的第二部分；以及将牺牲层的第一部分氧化，从而形成位于通孔中的第一牺牲图案和位于凹口中的填塞图案。
本公开的实施方式可提供一种制造半导体装置的方法。该方法可包括以下步骤：形成层叠结构，该层叠结构包括交替地层叠的多个第一材料层和多个第二材料层以及插置在第一材料层和第二材料层之间的至少一个界面层；形成第一开口，该第一开口包括穿过层叠结构的通孔以及联接到通孔并突出到所述至少一个界面层中的至少一个凹口；在第一开口中形成牺牲层以填充凹口；以及通过将牺牲层的一部分氧化来形成位于凹口中的填塞图案。
本公开的实施方式可提供一种制造半导体装置的方法。该方法可包括以下步骤：形成层叠结构；形成第一开口，该第一开口穿过层叠结构并且包括第一区域、第二区域、位于第一区域和第二区域之间的弓形区域(bowing region)以及联接到弓形区域并突出到层叠结构中的凹口，第一区域具有第一宽度，第二区域具有小于第一宽度的第二宽度，并且弓形区域具有大于第一宽度的第三宽度；在第一开口中形成牺牲层以填充凹口；以及通过将牺牲层的一部分氧化来形成位于凹口中的填塞图案。
本公开的实施方式可提供一种半导体装置。该半导体装置可包括：层叠结构，其包括交替地层叠的多个导电层和多个绝缘层；沟道结构，其穿透层叠结构；以及填塞图案，其位于导电层和绝缘层之间的多个界面中的至少一个界面中并且包括面向导电层的第一表面和面向绝缘层的第二表面，第一表面和第二表面中的至少一个具有斜度。
附图说明
图1A和图1B是示出根据本公开的实施方式的半导体装置的结构的示图。
图2A和图2B是示出根据本公开的各种实施方式的半导体装置的结构的示图。
图3A、图3B、图3C、图3D、图3E和图3F是示出根据本公开的实施方式的半导体装置的制造方法的示图。
图4A、图4B、图4C、图4D和图4E是示出根据本公开的实施方式的半导体装置的制造方法的示图。
图5A、图5B、图5C和图5D是示出根据本公开的实施方式的半导体装置的制造方法的示图。
图6是示出根据本公开的实施方式的存储器系统的图。
图7是示出根据本公开的实施方式的存储器系统的图。
图8是示出根据本公开的实施方式的存储器系统的图。
图9是示出根据本公开的实施方式的存储器系统的图。
图10是示出根据本公开的实施方式的存储器系统的图。
具体实施方式
本说明书或申请中引入的本公开的实施方式中的特定结构或功能描述为举例说明以描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可按各种形式实践，不应被解释为限于本说明书或申请中描述的实施方式。贯穿说明书，相同的标号表示相同的元件。因此，即使标号未参照一幅图提及或描述，该标号也可参照另一幅图提及或描述。另外，即使标号未在一幅图中示出，其也可参照另一幅图提及或描述。
本公开的各种实施方式涉及一种具有稳定的结构和改进的特性的半导体装置和制造该半导体装置的方法。
图1A和图1B是示出根据本公开的实施方式的半导体装置的结构的示图。
参照图1A，半导体装置可包括层叠结构ST和穿透层叠结构ST的沟道结构CH。层叠结构ST可包括开口OP，并且沟道结构CH可位于开口OP中。
层叠结构ST可包括交替地层叠的导电层11和绝缘层12。导电层11可以是存储器单元、选择晶体管等的栅电极。导电层11可包括诸如多晶硅、钨、钼、金属等的导电材料。绝缘层12用于将层叠的导电层11彼此绝缘。绝缘层12可包括诸如氧化物、氮化物、气隙等的绝缘材料。
沟道结构CH可包括沟道层17。沟道结构CH还可包括存储器层M、绝缘芯18或其组合。沟道层17可以是形成存储器单元或选择晶体管的沟道的区域。沟道层17可包括诸如硅、锗、纳米结构等的半导体材料。存储器层M可插置在沟道层17和导电层11之间。在实施方式中，存储器层M可形成为包围沟道层17的侧壁。存储器层M可包括隧道绝缘层、数据存储层、阻挡层或其组合。数据存储层可包括浮栅、电荷捕获材料、多晶硅、氮化物、可变电阻材料、相变材料或其组合。绝缘芯18可形成在沟道层17中。绝缘芯18可包括诸如氧化物、氮化物、气隙等的绝缘材料。
参照图1A和图1B，沟道结构CH可在导电层11和绝缘层12层叠的方向上穿透层叠结构ST。沟道结构CH可具有均匀的宽度或者具有根据区域而不同的宽度。沟道结构CH可包括第一部分P1、第二部分P2以及位于它们之间的第三部分P3。第一部分P1可具有第一宽度W1，第二部分P2可具有第二宽度W2，第三部分P3可具有第三宽度W3。第二宽度W2可小于第一宽度W1。第三宽度W3可大于第一宽度W1。
在实施方式中，第一部分P1可以是沟道结构CH的上部，并且沟道结构CH可在层叠结构ST的上表面中具有第一宽度W1。第二部分P2可以是沟道结构CH的下部，并且沟道结构CH可在层叠结构ST的下表面中具有第二宽度W2。第三部分P3可以是弓形区域，并且可具有弓形形状的横截面。作为参考，上部和下部可以是相对概念。层叠结构ST可倒置，在这种情况下第一部分P1可以是下部，第二部分P2可以是上部。
根据上述结构，存储器单元或选择晶体管可位于沟道结构CH与导电层11交叉的区域中。存储器单元可沿着沟道结构CH层叠。另外，即使在制造工艺期间在开口OP的侧壁中导致凹口，沟道结构CH也可具有平坦侧壁。
图2A和图2B是示出根据本公开的实施方式的半导体装置的结构的示图。图2A和图2B可以是图1A的一部分的放大图。在实施方式中，图2A可以是沟道结构CH的弓形区域的放大图。在实施方式中，图2B也可以是沟道结构CH的弓形区域的放大图。下面将省略冗余描述。
参照图2A和图2B，半导体装置可包括层叠结构ST和沟道结构CH。通孔TH可在层叠方向上穿过层叠结构ST，并且沟道结构CH可位于通孔TH中。沟道结构CH可包括沟道层17，并且还可包括存储器层M或绝缘芯18。存储器层M可包括阻挡层14、数据存储层15、隧道绝缘层16或其组合。
参照图2A，层叠结构ST可包括交替地层叠的导电层11A和绝缘层12，并且还可包括至少一个填塞图案13。凹口N可位于导电层11A和绝缘层12的至少一个界面中，并且填塞图案13可位于凹口N中。凹口N可位于弓形区域内。填塞图案13可位于弓形区域内。填塞图案13可位于导电层11A和绝缘层12的至少一个界面中。填塞图案13可位于导电层11A的上表面与绝缘层12的下表面之间，或者可位于导电层11A的下表面与绝缘层12的上表面之间。
填塞图案13可包括面向导电层11A的第一表面S1和面向绝缘层12的第二表面S2，并且第一表面S1和第二表面S2中的至少一个可具有斜度。这里，斜度可指示第一表面S1或第二表面S2相对于凹口N和填塞图案13均不在的界面以预定角度倾斜。在实施方式中，填塞图案13可包括倾斜的第一表面S1和平坦的第二表面S2，可包括倾斜的第一表面S1和倾斜的第二表面S2，或者可包括平坦的第一表面S1和倾斜的第二表面S2。这里，倾斜的第一表面S1或倾斜的第二表面S2可包括弯曲表面。第一表面S1的斜度和第二表面S2的斜度可基本上彼此相等或彼此不同。第一表面S1的斜度可大于第二表面S2的斜度。
填塞图案13可包括氮化物、非晶硅、多晶硅和金属中的至少一种。当填塞图案13包括导电材料时，填塞图案13可电联接到导电层11A。在实施方式中，填塞图案13可连同导电层11A一起用作字线、选择线等。
参照图2B，层叠结构ST可包括交替地层叠的导电层11B和绝缘层12。各个导电层11B可包括面向下绝缘层12的第三表面S3和面向上绝缘层12的第四表面S4。第三表面S3和第四表面S4中的至少一个可包括倾斜表面。在实施方式中，第四表面S4可包括平坦表面S4A和倾斜表面S4B，并且倾斜表面S4B可被设置为比平坦表面S4A更靠近沟道结构CH。倾斜表面S4B可包括弯曲表面。在实施方式中，各个导电层11B可包括第一部分11B_P1和第二部分11B_P2。第二部分11B_P2可从第一部分11B_P1突出到绝缘层12中。可形成第二部分11B_P2，使得在制造工艺期间导致的凹口的形状被转移到导电层11B。
半导体装置还可包括存储器层M’。存储器层M’可插置在导电层11B和绝缘层12之间以及沟道结构CH和导电层11B之间。存储器层M’可包括阻挡层、数据存储层、隧道绝缘层或其组合。
根据上述结构，存储器单元或选择晶体管可位于沟道结构CH与导电层11A或11B交叉的区域中。存储器单元可沿着沟道结构CH层叠。另外，即使在制造工艺期间导致凹口N，沟道结构CH也可具有平坦侧壁。
图3A至图3F是示出根据本公开的实施方式的半导体装置的制造方法的示图。下面将省略冗余描述。
参照图3A，形成层叠结构ST。层叠结构ST可包括交替地层叠的第一材料层21和第二材料层22。第一材料层21的材料的蚀刻选择性可高于第二材料层22的材料的蚀刻选择性。例如，第一材料层21可包括诸如氮化物等的牺牲材料，并且第二材料层22可包括诸如氧化物等的绝缘材料。在示例中，第一材料层21可包括诸如多晶硅、钨、钼等的导电材料，并且第二材料层22可包括诸如氧化物等的绝缘材料。
随后，形成穿过层叠结构ST的第一开口OP1。第一开口OP1可具有圆形、椭圆形、多边形等形状的平面。在实施方式中，可形成布置在第一方向和与第一方向交叉的第二方向上的多个第一开口OP1。
第一开口OP1可包括通孔TH和凹口N。通孔TH可在层叠方向上穿过层叠结构ST。通孔TH可具有均匀的宽度或者根据区域而不同的宽度。通孔TH可包括第一区域R1、第二区域R2以及位于第一区域R1和第二区域R2之间的第三区域R3。第一区域R1可具有第一宽度W1，第二区域R2可具有第二宽度W2，第三区域R3可具有第三宽度W3。第二宽度W2可小于第一宽度W1。第三宽度W3可大于第一宽度W1和第二宽度W2中的每一个。
在实施方式中，第一区域R1可以是通孔TH的上部，并且通孔TH可在层叠结构ST的上表面中具有第一宽度W1。第二区域R2可以是通孔TH的下部，并且通孔TH可在层叠结构ST的下表面中具有第二宽度W2。第三区域R3可以是弓形区域，并且可具有弓形形状的横截面。
凹口N可联接到通孔TH，并且可突出到层叠结构ST中。凹口N可包括联接到第一区域R1的第一凹口N1、联接到第二区域R2的第二凹口N2和联接到第三区域R3的第三凹口N3中的至少一个。
参照放大图，凹口N可位于第一材料层21和第二材料层22的至少一个界面中。凹口N可位于第一材料层21的上表面和第二材料层22的下表面之间，或者可位于第一材料层21的下表面和第二材料层22的上表面之间。在凹口N所在的界面中，第一材料层21和第二材料层22中的至少一个可具有斜度。在实施方式中，凹口N可由第一材料层21的倾斜表面和第二材料层22的平坦表面限定，可由第一材料层21的倾斜表面和第二材料层22的倾斜表面限定，或者可由第一材料层21的平坦表面和第二材料层22的倾斜表面限定。这里，倾斜表面可包括弯曲表面。第一材料层21的表面的斜度和第二材料层22的表面的斜度可基本上彼此相等或不同。第一材料层21的表面的斜度θ1可大于第二材料层22的表面的斜度θ2(θ1>θ2)。由于凹口N，第一开口OP1的内表面可具有异常轮廓。
参照图3B，在第一开口OP1中形成牺牲层23。牺牲层23可包括第一部分P1和联接到第一部分P1的第二部分P2。第一部分P1可位于通孔TH中，并且第二部分P2可位于凹口N中。
牺牲层23可形成为填充凹口N，并且可沿着第一开口OP1的内表面形成。牺牲层23的内表面可基本上平坦。参照放大图，牺牲层23可在与凹口N对应的部分中包括第一凹槽G1。
牺牲层23的材料的蚀刻选择性可高于第二材料层22的材料的蚀刻选择性。牺牲层23可包括氮化物、非晶硅或其组合。在实施方式中，第一材料层21可包括氮化物，第二材料层22可包括氧化物，牺牲层23可包括氮化物或非晶硅。在实施方式中，牺牲层23可包括与第一材料层21基本上相同的材料。这里，“基本上相同的材料”可指示化学组成相同或者诸如蚀刻速率等的性质相同或相似。
参照图3C，通过将牺牲层23的一部分氧化来形成填塞图案23A。牺牲层23的第一部分P1被选择性地氧化，并且第二部分P2可维持在未被氧化的状态。氧化的第一部分P1可以是牺牲图案23B，维持在未被氧化的状态的第二部分P2可以是填塞图案23A。牺牲图案23B可以是氧化物层，并且可位于通孔TH中。填塞图案23A可包括与牺牲层23相同的材料，并且可位于凹口N中。参照放大图，牺牲图案23B可在与填塞图案23A对应的部分中包括第二凹槽G2。填塞图案23A可在与牺牲图案23B接触的表面上包括第三凹槽G3。
填塞图案23A可在第一材料层21和第二材料层22的界面中突出到层叠结构ST中。由于填塞图案23A填充凹口N，所以可补偿第一开口OP1的异常轮廓。因此，第一开口OP1的内表面可具有基本上平坦的轮廓。
参照图3D，在第一开口OP1中形成存储器层M。存储器层M可包括阻挡层24、数据存储层25、隧道绝缘层26或其组合。数据存储层25可包括浮栅、电荷捕获材料、多晶硅、氮化物、可变电阻材料、相变材料、纳米结构等。隧道绝缘层26可包括氧化物。
在实施方式中，可在去除牺牲图案23B之后形成阻挡层24。在第一开口OP1中形成诸如氮化物层等的种子层之后，种子层被氧化，由此可形成阻挡层24。另选地，可通过沉积高介电常数(高k)材料来形成阻挡层24。
在实施方式中，可使用牺牲图案23B作为阻挡层24，而非去除牺牲图案23B。这里，为了形成具有足够厚度的阻挡层24，可使用种子层。例如，在第一部分P1上形成种子层之后，种子层和第一部分P1一起被氧化，由此可形成牺牲图案23B。另选地，在牺牲图案23B上形成种子层之后，种子层被氧化，由此可形成氧化物层。在这种情况下，氧化物层和牺牲图案23B可用作阻挡层24。
随后，在第一开口OP1中形成沟道层27。沟道层27可包括诸如硅(Si)、锗(Ge)、纳米结构等的半导体材料。可在沟道层27中另外形成绝缘芯28。绝缘芯28可包括诸如氧化物、氮化物、气隙等的绝缘材料。
由于在凹口N中形成填塞图案23A之后形成存储器层M和沟道层27，所以存储器层M和沟道层27可形成在通孔TH中而不突出到凹口N中。存储器层M和沟道层27可沿着第一开口OP1的通过填塞图案23A校正的内表面形成。第一开口OP1的校正的内表面可基本上平坦，因此沟道结构CH可具有基本上平坦的侧壁。
参照图3E和图3F，利用第三材料层29替换填塞图案23A和第一材料层21。
在实施方式中，当第一材料层21包括牺牲材料时并且当第二材料层22包括绝缘材料时，可利用导电层替换第一材料层21。在这种情况下，第三材料层29可包括诸如多晶硅、钨、钼、金属等的导电材料。首先，参照图3E，通过去除填塞图案23A和第一材料层21来形成第二开口OP2。可通过选择性地蚀刻填塞图案23A和第一材料层21来形成第二开口OP2。作为参考，可通过保留填塞图案23A并去除第一材料层21来形成第二开口OP2。随后，参照图3F，在第二开口OP2中形成第三材料层29。在形成第三材料层29之前，可另外形成存储器层M’。存储器层M’可包括隧道绝缘层、数据存储层、阻挡层或其组合。
在实施方式中，当第一材料层21包括导电层时并且当第二材料层22包括绝缘材料时，第一材料层21可被硅化。在这种情况下，第三材料层29可包括金属硅化物。
根据上述制造方法，可防止沟道结构CH延伸到凹口N中。如果沟道结构CH延伸到凹口N中，则电荷可被捕获在凹口N中的数据存储层25中。由于凹口N的轮廓，有效栅极长度可增加。单元分布、扰动特性、保持特性等可能劣化，并且半导体装置的可靠性可能劣化。根据本公开的实施方式，由于第一开口OP1的内表面轮廓通过填塞图案23A校正，所以可防止有效栅极长度增加或者可使有效栅极长度的增加最小化。另外，单元分布、扰动特性、保持特性、可靠性等可改进。
图4A至图4E是示出根据本公开的实施方式的半导体装置的制造方法的示图。下面将省略冗余描述。
参照图4A，形成层叠结构ST。层叠结构ST可包括交替地层叠的第一材料层31和第二材料层32。第一材料层31的材料的蚀刻选择性可高于第二材料层32的材料的蚀刻选择性。随后，形成穿过层叠结构ST的第一开口OP1。第一开口OP1可包括通孔TH和凹口N。
随后，在第一开口OP1中形成牺牲层33。牺牲层33可包括第一部分P1和联接到第一部分P1的第二部分P2。第一部分P1可位于通孔TH中，第二部分P2可位于凹口N中。
参照图4B，通过将牺牲层33的一部分氧化来形成第一牺牲图案33B。牺牲层33的第一部分P1的一部分可被氧化。第一部分P1的表面被氧化，由此第一部分P1的厚度T1可减小。未被氧化的剩余牺牲层33A可包括第一部分P1’和第二部分P2。第一部分P1’可具有小于厚度T1的厚度T2。
参照图4C，去除第一牺牲图案33B。因此，牺牲层33A暴露。参照图4D，在第一部分P1’上形成种子层34。种子层34可包括氮化物。参照图4E，通过将牺牲层33A的一部分氧化来形成填塞图案33AA。在实施方式中，种子层34和牺牲层33A的第一部分P1’被氧化，由此可形成第二牺牲图案33AB。牺牲层33A的第二部分P2可保留，而非被氧化。剩余第二部分P2可以是填塞图案33AA。填塞图案33AA可位于凹口N中，并且可在第一材料层31和第二材料层32的界面中突出到层叠结构ST中。作为参考，在形成第二牺牲图案33AB之后形成种子层34，并且种子层34被氧化，由此可在第二牺牲图案33AB上另外形成氧化物层。另选地，形成种子层34可被省略。
随后，可执行用于形成存储器层、沟道层等的后续工艺。后续工艺可与参照图3D至图3F进行的描述相同或相似。
根据上述制造方法，通过部分地氧化牺牲层33来形成第一牺牲图案33B，并且第一牺牲图案33B被去除，由此可调节牺牲层33的第一部分P1的厚度。另外，形成并氧化种子层34，由此可调节第二牺牲图案33AB的厚度。
图5A至图5D是示出根据本公开的实施方式的半导体装置的制造方法的示图。下面将省略冗余描述。
参照图5A，形成层叠结构ST。层叠结构ST可包括交替地层叠的第一材料层41和第二材料层42。层叠结构ST可包括第一材料层41和第二材料层42之间的界面，并且这些界面的性质可不同于第一材料层41和第二材料层42的性质。
可通过交替地沉积第一材料层41和第二材料层42来形成层叠结构ST。在第一材料层41上沉积第二材料层42的工艺中，可在第一材料层41的表面上形成性质与第一材料层41的性质不同的界面层IF。在实施方式中，当在包括氮化物层的第一材料层41上沉积包括氧化物层的第二材料层42时，由于O2气体的氧化能力，可在氮化物层的表面上形成富硅(富Si)界面。界面层IF可具有与第一材料层41的化学组成不同的化学组成，并且可具有与第一材料层41的蚀刻速率不同的蚀刻速率。界面层IF中的硅的浓度可高于第一材料层41中的硅的浓度。界面层IF可具有高于第一材料层41的蚀刻速率。
参照图5B至图5D，形成穿过层叠结构ST的第一开口OP1。可通过依次蚀刻交替地层叠的第一材料层41和第二材料层42来形成第一开口。
首先，参照图5B，依次蚀刻第二材料层42、界面层IF和第一材料层41。根据第二材料层42、界面层IF和第一材料层41的蚀刻速率，水平方向上的蚀刻程度可不同。界面层IF的蚀刻速率可高于第一材料层41的蚀刻速率，并且与第一材料层41相比，可在水平方向上进一步蚀刻界面层IF(以标号“a”标记)。因此，可形成突出到界面层IF中的凹口N。由于凹口N，第一开口OP1的内表面具有异常轮廓。
随后，参照图5C和图5D，依次蚀刻第一材料层41和第二材料层42。随着蚀刻工艺进行，凹口N可进一步突出到界面层IF中。与第二材料层42相比，可在水平方向上进一步蚀刻第一材料层41(以标号“b”标记)。
随后，可执行用于形成牺牲层、填塞图案、存储器层、沟道层等的后续工艺。后续工艺可与参照图3A至图3F或图4A至图4E进行的描述相同或相似。
根据上述制造方法，即使由界面层IF导致凹口N，也可通过填塞图案补偿第一开口OP1的异常轮廓。
图6是示出根据本公开的实施方式的存储器系统的示图。
参照图6，存储器系统1000可包括存储数据的存储器装置1200以及在存储器装置1200和主机2000之间通信的控制器1100。
主机2000可以是被配置为将数据存储在存储器系统1000中或从存储器系统1000检索数据的装置或系统。主机2000可生成对各种操作的请求并且可将所生成的请求输出到存储器系统1000。请求可包括对编程操作的编程请求、对读操作的读请求、对擦除操作的擦除请求等。主机2000可通过诸如高速外围组件互连(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附接SCSI(SAS)、高速非易失性存储器(NVMe)、通用串行总线(USB)、多媒体卡(MMC)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)等的各种接口中的任一种来与存储器系统1000通信。
主机2000可包括计算机、便携式数字装置、平板PC、数字相机、数字音频播放器、电视、无线通信装置和蜂窝电话中的至少一个，但是本公开的实施方式不限于此。
控制器1100可控制存储器系统1000的总体操作。控制器1100可响应于来自主机2000的请求而控制存储器装置1200。控制器1100可控制存储器装置1200，使得响应于来自主机2000的请求执行编程操作、读操作、擦除操作等，或者即使没有来自主机2000的请求，为了改进存储器系统1000的性能，控制器1100可执行后台操作。
为了控制存储器装置1200的操作，控制器1100可将控制信号和数据信号发送到存储器装置1200。控制信号和数据信号可通过不同的输入/输出线发送到存储器装置1200。数据信号可包括命令、地址或数据。可使用控制信号以便识别输入数据信号的区段。
存储器装置1200可在控制器1100的控制下执行编程操作、读操作、擦除操作等。存储器装置1200可被实现为当供电中断时所存储的数据被擦除的易失性存储器装置，或者被实现为即使供电中断也保持所存储的数据的非易失性存储器装置。存储器装置1200可具有参照图1A至图2B描述的结构。存储器装置1200可以是使用参照图3A至图5D描述的制造方法制造的半导体装置。在实施方式中，半导体装置可包括：层叠结构，其包括交替地层叠的导电层和绝缘层；沟道结构，其穿透层叠结构；以及填塞图案，其位于导电层和绝缘层的至少一个界面中并且包括面向导电层的第一表面和面向绝缘层的第二表面，第一表面和第二表面中的至少一个具有斜度。
图7是示出根据本公开的实施方式的存储器系统的图。
参照图7，存储器系统30000可被实现为蜂窝电话、智能电话、平板计算机、个人计算机(PC)、个人数字助理(PDA)或无线通信装置。存储器系统30000可包括存储器装置2200以及能够控制存储器装置2200的操作的控制器2100。
控制器2100可在处理器3100的控制下控制存储器装置2200的数据访问操作(例如，编程操作、擦除操作或读操作)。
编程到存储器装置2200的数据可在控制器2100的控制下经由显示器3200输出。
无线电收发器3300可通过天线ANT来交换无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号转换为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并且可将所处理的信号发送到控制器2100或显示器3200。控制器2100可将由处理器3100处理的信号发送到存储器装置2200。此外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将改变的无线电信号输出到外部装置。输入装置3400可用于输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据。输入装置3400可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。处理器3100可控制显示器3200的操作以使得从控制器2100输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据经由显示器3200输出。
根据实施方式，能够控制存储器装置2200的操作的控制器2100可被实现为处理器3100的一部分或者被实现为与处理器3100分开提供的芯片。
图8是示出根据本公开的实施方式的存储器系统的图。
参照图8，存储器系统40000可被具体实现于个人计算机、平板计算机、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中。
存储器系统40000可包括存储器装置2200和控制器2100，控制器2100能够控制存储器装置2200的数据处理操作。
此外，处理器4100可根据通过输入装置4200输入的数据经由显示器4300输出存储在存储器装置2200中的数据。例如，输入装置4200可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。
处理器4100可控制存储器系统40000的总体操作并且可控制控制器2100的操作。在实施方式中，能够控制存储器装置2200的操作的控制器2100可被实现为处理器4100的一部分或者被实现为与处理器4100分开提供的芯片。
图9是示出根据本公开的实施方式的存储器系统的图。
参照图9，存储器系统50000可被具体实现于例如数字相机、设置有数字相机的移动电话、设置有数字相机的智能电话或设置有数字相机的平板计算机的图像处理装置中。
存储器系统50000可包括存储器装置2200以及可控制存储器装置2200的数据处理操作(例如，编程操作、擦除操作或读操作)的控制器2100。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号，并且所转换的数字信号可被发送到处理器5100或控制器2100。在处理器5100的控制下，所转换的数字信号可经由显示器5300输出，或者可通过控制器2100存储在存储器装置2200中。此外，存储在存储器装置2200中的数据可在处理器5100或控制器2100的控制下经由显示器5300输出。
在实施方式中，能够控制存储器装置2200的操作的控制器2100可被实现为处理器5100的一部分或者被实现为与处理器5100分开提供的芯片。
图10是示出根据本公开的实施方式的存储器系统的图。
参照图10，存储器系统70000可被实现为存储卡或智能卡。存储器系统70000可包括存储器装置2200、控制器2100和卡接口7100。
控制器2100可控制存储器装置2200与卡接口7100之间的数据交换。在实施方式中，卡接口7100可以是(但不限于)安全数字(SD)卡接口或多媒体卡(MMC)接口。
卡接口7100可根据主机60000的协议来对主机60000与控制器2100之间的数据交换进行接口。在实施方式中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)USB协议。这里，卡接口7100可指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者由硬件执行的信号传输方法。
当存储器系统70000联接到诸如PC、平板计算机、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和控制器2100来执行与存储器装置2200的数据通信。
可通过以3D层叠存储器单元来改进半导体装置的集成度。另外，可提供具有稳定的结构和改进的可靠性的半导体装置。
相关申请的交叉引用
本申请要求2020年9月28日提交于韩国知识产权局的韩国专利申请号10-2020-0125709的优先权，其完整公开通过引用并入本文。

Claims (23)

1.一种制造半导体装置的方法，该方法包括以下步骤：
形成层叠结构，该层叠结构包括交替地层叠的多个第一材料层和多个第二材料层；
形成第一开口，该第一开口包括通孔和凹口，所述通孔穿过所述层叠结构，所述凹口联接到所述通孔并且位于所述第一材料层和所述第二材料层的多个界面中的至少一个界面中；
形成牺牲层，该牺牲层包括位于所述通孔中的第一部分和位于所述凹口中的第二部分；以及
将所述牺牲层的所述第一部分氧化，从而形成位于所述通孔中的第一牺牲图案和位于所述凹口中的填塞图案。
2.根据权利要求1所述的方法，其中，在所述多个界面中的所述至少一个界面中，所述第一材料层和所述第二材料层中的至少一个具有斜度。
3.根据权利要求1所述的方法，其中，所述通孔包括第一区域、第二区域和第三区域，所述第一区域具有第一宽度，所述第二区域具有第二宽度，所述第三区域位于所述第一区域和所述第二区域之间并且具有大于所述第一宽度和所述第二宽度中的每一个的第三宽度。
4.根据权利要求3所述的方法，其中，所述凹口包括联接到所述第一区域的第一凹口、联接到所述第二区域的第二凹口和联接到所述第三区域的第三凹口中的至少一个。
5.根据权利要求1所述的方法，该方法还包括以下步骤：
在所述第一部分上形成种子层，
其中，当所述第一部分被氧化时，所述种子层与所述第一部分一起被氧化以形成所述第一牺牲图案。
6.根据权利要求1所述的方法，该方法还包括以下步骤：
在所述第一牺牲图案上形成种子层；以及
通过将所述种子层氧化来形成氧化物层。
7.根据权利要求1所述的方法，该方法还包括以下步骤：
在形成所述第一牺牲图案和所述填塞图案之前，通过将所述牺牲层的所述第一部分的一部分氧化来形成第二牺牲图案；以及
去除所述第二牺牲图案。
8.根据权利要求7所述的方法，其中，形成所述第二牺牲图案的步骤包括：将所述第一部分的表面氧化，以便减小所述第一部分的厚度。
9.根据权利要求1所述的方法，其中，形成所述第一牺牲图案和所述填塞图案的步骤包括：通过将所述牺牲层的所述第二部分维持在所述第二部分未被氧化的状态来形成所述填塞图案。
10.根据权利要求1所述的方法，该方法还包括以下步骤：
通过去除所述填塞图案和所述第一材料层来形成第二开口；以及
在所述第二开口中形成第三材料层。
11.根据权利要求1所述的方法，其中，所述牺牲层和所述第一材料层所包括的材料的蚀刻选择性高于所述第二材料层中所包括的材料的蚀刻选择性。
12.根据权利要求1所述的方法，该方法还包括以下步骤：
在形成所述填塞图案之后，在所述通孔中形成存储器层；以及
形成由所述存储器层围绕的沟道层。
13.一种制造半导体装置的方法，该方法包括以下步骤：
形成层叠结构，该层叠结构包括交替地层叠的多个第一材料层和多个第二材料层以及插置在所述第一材料层和所述第二材料层之间的至少一个界面层；
形成第一开口，该第一开口包括通孔和至少一个凹口，所述通孔穿过所述层叠结构，所述至少一个凹口联接到所述通孔并且突出到所述至少一个界面层中；
在所述第一开口中形成牺牲层以填充所述凹口；以及
通过将所述牺牲层的一部分氧化来形成位于所述凹口中的填塞图案。
14.根据权利要求13所述的方法，其中，所述至少一个界面层具有高于所述第一材料层的硅浓度。
15.根据权利要求13所述的方法，其中，在形成所述第一开口的步骤中，所述至少一个界面层的蚀刻速率大于所述第一材料层的蚀刻速率。
16.根据权利要求13所述的方法，该方法还包括以下步骤：
通过去除所述填塞图案和所述第一材料层来形成第二开口；以及
在所述第二开口中形成第三材料层。
17.一种制造半导体装置的方法，该方法包括以下步骤：
形成层叠结构；
形成第一开口，该第一开口穿过所述层叠结构并且包括第一区域、第二区域、位于所述第一区域和所述第二区域之间的弓形区域以及联接到所述弓形区域并突出到所述层叠结构中的凹口，所述第一区域具有第一宽度，所述第二区域具有小于所述第一宽度的第二宽度，并且所述弓形区域具有大于所述第一宽度的第三宽度；
在所述第一开口中形成牺牲层以填充所述凹口；以及
通过将所述牺牲层的一部分氧化来形成位于所述凹口中的填塞图案。
18.根据权利要求17所述的方法，其中，形成所述层叠结构的步骤包括：交替地形成多个第一材料层和多个第二材料层。
19.根据权利要求18所述的方法，其中，所述凹口位于所述第一材料层和所述第二材料层之间。
20.根据权利要求18所述的方法，该方法还包括以下步骤：
通过去除所述填塞图案和所述第一材料层来形成第二开口；以及
在所述第二开口中形成第三材料层。
21.一种半导体装置，该半导体装置包括：
层叠结构，该层叠结构包括交替地层叠的多个导电层和多个绝缘层；
沟道结构，该沟道结构穿透所述层叠结构；以及
填塞图案，该填塞图案位于所述导电层和所述绝缘层之间的多个界面中的至少一个界面中并且包括面向所述导电层的第一表面和面向所述绝缘层的第二表面，所述第一表面和所述第二表面中的至少一个具有斜度。
22.根据权利要求21所述的半导体装置，其中，
所述沟道结构包括弓形区域，并且
所述填塞图案位于所述弓形区域内。
23.根据权利要求21所述的半导体装置，其中，所述填塞图案包括氮化物、非晶硅、多晶硅和金属中的至少一种。
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