KR101404669B1 - 비휘발성 메모리 장치 및 그 형성 방법 - Google Patents

비휘발성 메모리 장치 및 그 형성 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 형성 방법이 제공된다. 상기 비휘발성 메모리 장치는 기판에 활성 영역을 정의하는 소자 분리막을 포함한다. 제 1 절연막, 비도전성의 전하 저장 패턴, 제 2 절연막 및 제어 게이트 라인이 상기 활성 영역 상에 차례로 위치한다. 상기 전하 저장 패턴은 수평부와 상기 수평부 가장자리 상부에 위치하는 돌출부를 포함한다.
비휘발성 메모리, 전하 트랩층

Description

비휘발성 메모리 장치 및 그 형성 방법{NONVOLATILE MEMORY DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다.
플래시 메모리 장치는 비휘발성 메모리 장치로서, 단위 셀을 구성하는 데이터 저장층의 종류에 따라 부유 게이트형(floating gate type)과 전하 트랩형(charge trap type)으로 구분될 수 있다.
이 중 전하 트랩형 플래시 메모리 장치는 터널층/트랩층/블로킹층/게이트층이 적층된 셀 구조를 갖는다. 통상적으로 전하 트랩형 플래시 메모리 장치에서 상기 트랩층은 활성 영역과 소자분리 영역 상에 형성된다. 즉, 각 메모리 셀의 트랩층은 소자분리 영역 상에서 서로 연결된다. 상기 전하 트랩형 플래시 메모리 장치 는 프로그램 동작시 트랩층에 전자를 저장하는데, 트랩층은 소자분리 영역 상에도 형성되기 때문에 메모리 셀의 트랩층에 저장된 전자가 소자분리 영역 상의 트랩층으로 이동할 수 있다. 이에 의해 저장된 정보가 다른 정보로 왜곡되는 등 프로그램 동작 등에 있어서 오류가 발생하는 등 메모리 장치의 신뢰성이 떨어질 수 있다.
본 발명의 실시예들은 신뢰성이 향상된 비휘발성 메모리 장치 및 그 형성 방법을 제공한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는: 기판에 활성 영역을 정의하는 소자 분리막; 및 상기 활성 영역 상에 차례로 위치하는 제 1 절연막, 비도전성의 전하 저장 패턴, 제 2 절연막 및 제어 게이트 라인을 포함한다. 상기 전하 저장 패턴은 수평부와 상기 수평부 가장자리 상부에 위치하는 돌출부를 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 형성 방법은: 기판에 활성 영역을 정의하고, 상기 활성 영역 위로 돌출된 상부 소자 분리막를 포함하는 소자 분리막을 형성하는 단계; 상기 활성 영역 상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상에 수평부 및 상기 수평부 가장자리 상부의 돌출부를 포함하는 비도전성의 전하 저장 패턴을 형성하는 단계; 상기 전하 저장 패턴 상에 제 2 절연막을 형성하는 단계; 및 상기 제 2 절연막 상에 제어 게이트 라인을 형성하는 단계를 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 형성 방법은: 기판에 셀 활성 영역 및 주변 활성 영역을 정의하 소자 분리막을 형성하는 단계; 상기 셀 활성 영역 상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상에 수평부 및 상기 수평부 가장자리 상부의 돌출부를 포함하는 비도전성의 전하 저장 패턴을 형성 하는 단계; 상기 전하 저장 패턴 상에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 상에 제어 게이트 라인을 형성하는 단계; 상기 주변 활성 영역 상에 주변 게이트 절연막을 형성하는 단계; 및 상기 주변 게이트 절연막 상에 제 1 도전 패턴 및 제 2 도전 패턴이 적층된 주변 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 실시예들에 따르면, 전하 저장 패턴이 소자 분리막 상에 형성되지 않고 활성 영역 상에만 형성되므로 전하 저장 패턴에 저장된 전자의 이동에 의한 정보 왜곡 현상을 방지할 수 있다. 또, 전하 트랩층들 사이에 상부 소자 분리막이 개재되기 때문에 제어 게이트 라인과 터널링 절연막 간 거리를 충분히 확보할 수 있다. 이에 의해, 터널링 절연막은 제어 게이트 라인으로부터 받을 수 있는 영향을 최소화할 수 있어 메모리 장치는 안정적으로 동작할 수 있다. 따라서 비휘발성 메모리 장치의 신뢰성이 향상될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들에 대해 설명한다. 본 발명의 목적, 특징, 장점은 첨부된 도면과 관련된 이하의 실시예들을 통해 쉽게 이해될 것이다. 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 요소들(elements)을 기술하기 위해서 사용되었지만, 상기 요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 상기 요소들을 서로 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다. 도면들에서 요소의 크기, 또는 요소들 사이의 상대적인 크기는 본 발명에 대한 더욱 명확한 이해를 위해서 다소 과장되게 도시될 수 있다. 또, 도면들에 도시된 요소의 형상이 제조 공정상의 변이 등에 의해서 다소 변경될 수 있을 것이다. 따라서, 본 명세서에서 개시된 실시예들은 특별한 언급이 없는 한 도면에 도시된 형상으로 한정되어서는 안 되며, 어느 정도의 변형을 포함하는 것으로 이해되어야 한다. 예를 들어 본 명세서에서 어떤 요소의 형태를 기술하는데 사용된 '실질적으로' 또는 '대략'과 같은 용어는 어떤 요소가 공정상의 허용되는 변형을 포함하는 형태를 가리키는 것으로 이해되어야 한다.
본 명세서에서 어느 하나의 막이 다른 막에 대하여 식각 선택성을 갖는다는 것은 상기 어느 하나의 막이 상기 다른 막에 대하여 동일 식각 조건에서 식각되는 속도가 매우 빠르거나 매우 느린 것을 의미한다.
도 1 및 도 2를 참조하여, 본 발명에 따른 비휘발성 메모리 장치의 일 실시예가 설명된다. 상기 비휘발성 메모리 장치의 기판(110)은 셀 영역(A) 및 주변 영역(B)을 포함한다.
먼저 셀 영역(A)을 살펴보면, 셀 소자 분리막(121a)에 의해 셀 활성 영 역(120a)이 정의된다. 셀 활성 영역(121a)은 제 1 방향(DA)으로 신장할 수 있다. 셀 소자 분리막(121a)은 셀 활성 영역(120a) 위로 돌출된 상부 소자 분리막(123a)과 그 아래의 하부 소자 분리막(122)을 포함한다.
기판(110) 상에 셀 활성 영역(120a)을 가로질러 제 2 방향(DW)으로 신장하는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 위치한다. 스트링 선택 라인(SSL) 일측의 셀 활성 영역(120a)에는 비트 라인(미도시)에 전기적으로 연결되는 비트 라인 콘택(BC)이 위치하고, 접지 선택 라인(GSL) 일측에는 제 2 방향으로 신장하는 공통 소오스 라인(CSL)이 위치한다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에 제 2 방향(DW)으로 신장하는 복수의 워드 라인(WL)이 위치한다.
셀 활성 영역(120a) 상에 터널링 절연막(134)이 위치한다. 터널링 절연막(134)은 예를 들어, 산화막일 수 있다. 터널링 절연막(134) 상에 전하 저장 패턴(135a)이 위치한다. 전하 저장 패턴(135a)의 폭은 셀 활성 영역(120a)의 폭보다 클 수 있다. 전하 저장 패턴(135a)은 비도전성의 전하 트랩층으로서 질화막, 알루미늄산화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하프늄실리콘산화막(HfSiO) 등과 같이 전하에 대한 트랩 밀도(trap density)가 높은 절연막을 포함하거나, 나노크리스탈 또는 퀀텀 닷을 갖는 절연막을 포함할 수 있다.
전하 저장 패턴(134)은 수평부(136)와 돌출부(137)를 포함한다. 돌출부(137)는 수평부(136) 가장자리 상부에 위치할 수 있다. 이에 의해, 전하 저장 패턴(134)은 "U"자형 단면을 가질 수 있다. 전하 저장 패턴들(134) 사이에 상부 소자 분리막(123a)이 개재된다. 상부 소자 분리막(123a)의 상부면은 전하 저장 패턴의 돌출부(137)의 상부면과 같은 높이이거나 더 높을 수 있다.
전하 저장 패턴(135a) 및 셀 소자 분리막(121a) 상에 제 2 방향(DW)으로 신장하는 블로킹 절연막 패턴(145a)이 위치한다. 블로킹 절연막 패턴(145a)은 알루미늄산화막(Al2O3), 산화하프늄(HfO2), 알루미늄산 하프늄(Hafnium aluminate:Hf1 - xAlOy), 규산하프늄(Hafnium silicate:HfxSi1 - xO2), 하프늄 실리콘 옥시나이트라이드(Hf-Si-oxynitride), 산화지르코늄(ZrO2), 규산염지르코늄(Zr-Silicate:ZrxSi1 -xO2), 지르코늄 실리콘 옥시나이트라이드(Zr-Si-oxynitride)와 같은 고유전 물질을 포함할 수 있다.
블로킹 절연막 패턴(145a) 상에 제 2 방향(DW)으로 신장하는 제어 게이트 라인(155a)이 위치한다. 제어 게이트 라인(155a)은 도전 물질, 예컨대 금속을 포함할 수 있다. 제어 게이트 라인(155a)은 워드 라인(WL)으로 기능한다.
다음 주변 영역(B)을 살펴보면, 주변 소자 분리막(121b)에 의해 주변 활성 영역(120b)이 정의된다. 주변 활성 영역(120b) 상에 주변 게이트 절연막(127)이 위치한다. 주변 게이트 절연막(127)은 예를 들어, 열산화막일 수 있다.
주변 게이트 절연막(127) 상에 주변 활성 영역(120b)을 가로지르는 주변 게이트 전극(156)이 위치한다. 주변 게이트 전극(156)은 적층된 도전 패턴들(128b,155b)를 포함할 수 있다. 하부 도전 패턴(128b)은 도핑된 폴리실리콘일 수 있으며, 상부 도전 패턴(155b)은 금속일 수 있다. 상부 도전 패턴(155b)은 셀 영 역(A)의 제어 게이트 라인(155a)과 같은 물질을 포함할 수 있다.
상술한 실시예에 따르면, 전하 저장 패턴(135a)은 셀 소자 분리막(121a) 상에는 배치되지 않고, 셀 활성 영역(120a) 상에만 배치된다. 따라서 프로그램 동작시 전하 저장 패턴(135a)에 저장된 전자의 이동이 차단되므로 저장된 정보가 그대로 유지될 수 있다. 또, 전하 저장 패턴들(135a) 사이에 전하 저장 패턴(135)의 상부면보다 높은 상부면을 갖는 상부 소자 분리막(123a)이 개재하여 터널링 절연막(134)과 제어 게이트 라인(155a) 간 거리를 충분히 확보할 수 있다. 이에 의해, 터널링 절연막(134)은 제어 게이트 라인(155a)으로부터 받을 수 있는 영향, 예를 들어 절연 파괴(breakdown) 현상이 발생하는 것을 최소화할 수 있다.
도 3 내지 도 14를 참조하여, 본 발명에 따른 비휘발성 메모리 장치의 형성 방법의 일 실시예가 설명된다.
도 3을 참조하면, 기판(110)은 셀 영역(A) 및 주변회로 영역(B)을 포함한다. 기판(110) 상에 마스크 패턴(113)이 형성된다. 마스크 패턴(113)은 패드 산화막 패턴(114) 및 질화막 패턴(115)을 포함할 수 있다.
도 4를 참조하면, 마스크 패턴(113)을 식각 마스크로 사용하여 기판(110)이 식각되어 소자분리용 트렌치(117)가 형성된다. 소자분리용 트렌치(117)에 의해 셀 활성 영역(120a) 및 주변 활성 영역(120b)이 정의된다.
도 5를 참조하면, 소자분리용 트렌치(117) 내에 소자분리용 절연막(119)이 형성된다. 소자분리용 절연막(119)은 화학기상증착(CVD) 공정을 통하여 소자분리용 트렌치(117)를 채우는 절연막을 형성한 후 마스크 패턴(113)의 상부면을 노출하는 평탄화 공정을 수행함으로써 형성될 수 있다. 소자분리용 절연막(119)은 USG와 같은 실리콘 산화물로 형성될 수 있다. 또, 소자분리용 절연막(119)을 형성한 후 후속의 습식 식각에 대한 내성을 확보하기 위하여 밀도를 치밀하게 하기 위한 열처리 공정을 추가로 진행할 수 있다.
도 6을 참조하면, 셀 영역(A) 상에 마스크 패턴(125)을 형성한 후 주변 활성 영역(120b) 상의 마스크 패턴(113)이 제거된다. 마스크 패턴(125)은 질화막 패턴(115)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 질화막 패턴(115)은 예를 들어, 인산을 포함하는 식각 용액을 사용하는 습식 식각에 의해 제거될 수 있다. 패드 산화막 패턴(114)은 불산을 포함하는 식각 용액, 예를 들어 LAL 용액을 사용하는 습식 식각에 의해 제거될 수 있다. 패드 산화막 패턴(114)이 제거될 때, 주변 영역(B)의 소자분리용 절연막이 등방성 식각되어 주변 소자 분리막(121b)이 형성될 수 있다. 주변 소자 분리막(121b)은 주변 활성 영역(120b) 위로 돌출된 부분을 포함할 수 있다. 상기 돌출된 부분은 상기 식각에 의해 소자분리용 절연막(119)에 비하여 폭 및 높이가 감소할 수 있다. 마스크 패턴(113)이 제거된 영역에 대응하는 갭 영역(124)이 정의될 수 있다. 갭 영역(124)은 주변 활성 영역(120b)을 노출하며, 그 폭은 상기 식각에 의해 마스크 패턴(113)의 폭보다 클 수 있다.
노출된 주변 활성 영역(120b)에 주변 게이트 절연막(127)이 형성된다. 주변 게이트 절연막(127)은 예를 들어, 열산화 공정을 수행하여 실리콘 산화물로 형성될 수 있다.
도 7을 참조하면, 기판(110) 상에 갭 영역(124)을 채우는 도전막(128)이 형성된다. 도전막(128)은 예를 들어, CVD 공정을 수행하여 도핑된 폴리실리콘으로 형성될 수 있다. 주변 영역(B)의 도전막(128) 상에 마스크 패턴(131)이 형성된다. 마스크 패턴(131)은 예를 들어, 질화막으로 형성될 수 있다.
도 8을 참조하면, 마스크 패턴(131)을 식각 마스크로 사용하여 도전막(128)을 식각하여 주변 영역(B)에 도전 패턴(128b)이 형성된다. 상기 식각에 의해 셀 영역(A)에 소자분리용 절연막(119) 및 질화막 패턴(115)이 노출된다.
도 9를 참조하면, 식각 공정을 수행하여 셀 영역(A)의 마스크 패턴(113) 및 주변 영역(B)의 마스크 패턴(131)이 제거된다. 질화막 패턴(115) 및 마스크 패턴(131)은 순차적으로 또는 동시에 제거될 수 있다. 예를 들어, 마스크 패턴(131)이 질화막으로 형성된 경우 질화막 패턴(115) 및 마스크 패턴(131)은 인산을 포함하는 식각 용액을 사용하는 습식 식각을 통하여 동시에 제거될 수 있다.
셀 영역(A)의 패드 산화막 패턴(114)은 예를 들어, 불산을 포함하는 식각 용액을 사용하는 습식 식각을 통하여 제거될 수 있다. 상기 식각에 의해 셀 소자 분리막(121)이 형성된다. 셀 소자 분리막(121)은 셀 활성 영역(120a) 위로 돌출한 상부 소자 분리막(123) 및 그 아래의 하부 소자 분리막(122)을 포함할 수 있다. 상기 식각에 의해 상부 소자 분리막(123)의 일부가 제거되어 그 폭은 감소하고, 갭 영역(133)의 폭은 증가할 수 있다. 패드 산화막 패턴(114)을 제거한 후 별도의 식각 공정을 수행하여 갭 영역(133)의 폭을 더 크게 할 수 있다.
상부 소자 분리막(123)에 의해 셀 활성 영역(120a)을 노출하는 갭 영 역(133)이 정의된다.
도 10을 참조하면, 셀 활성 영역(A) 상에 터널링 절연막(134)이 형성된다. 터널링 절연막(134)은 예를 들어, 열산화 공정을 수행하는 것에 의해 실리콘 산화물로 형성될 수 있다. 또, 상기 열산화 공정에 의해 주변 영역(B)의 도전 패턴(128b) 상에 산화막이 형성될 수 있다.
터널링 절연막(134) 및 상부 소자 분리막(123)의 프로파일을 따라 전하 저장막(135)이 실질적으로 균일하게 형성될 수 있다. 전하 저장막(135)은 예를 들어, 원자층 증착 공정(ALD)을 수행하는 것에 의해 질화막, 알루미늄산화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하프늄실리콘산화막(HfSiO) 등과 같이 전하에 대한 트랩 밀도(trap density)가 높은 절연막으로 형성되거나, 나노크리스탈 또는 퀀텀 닷을 포함하는 절연막으로 형성될 수 있다.
전하 저장막(135) 상에 갭 영역(133)을 채우는 희생막(139)이 형성된다. 희생막(139)은 전하 저장막(135)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 또, 희생막(139)은 소자 분리막(121)에 대하여도 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 희생막(139)은 소자 분리막(121)에 대하여는 식각율이 높고, 상기 전하 저장막에 대하여는 식각율이 낮은 물질로 형성될 수 있다.
단, 희생막(139)과 소자 분리막(121)은 같은 물질, 예를 들어 USG와 같은 실리콘 산화물로 형성될 수도 있으며, 열처리 공정 등을 수행하는 것에 의해 식각 선택성이 조절될 수 있다. 즉, 소자 분리막(121)은 형성 후에 열처리 공정을 수행 하여 그 밀도가 치밀하게 되는 반면 희생막(139)은 열처리 공정을 수행하지 않거나, 소자 분리막(121)과는 다른 조건으로 예를 들어, 열처리 온도나 열처리 시간 등을 달리하여 열처리 공정을 수행함으로써 그 밀도를 소자 분리막(121)보다 덜 치밀하게 할 수 있다. 이에 의해, 희생막(139)과 소자 분리막(121)이 같은 물질로 형성되어도 서로에 대하여 식각 선택성을 가질 수 있으며, 희생막(139)은 소자 분리막(121)에 대하여 높은 식각율을 갖도록 형성될 수 있다.
주변 영역(B)의 희생막(139) 상에 마스크 패턴(141)이 형성된다.
도 11을 참조하면, 마스크 패턴(141)을 식각 마스크로 사용하여 희생막(139)이 식각되어 셀 및 주변 영역(A,B)에 희생막 패턴(139a,139b)이 형성된다. 상기 식각은 불산을 포함하는 식각 용액을 사용하는 습식 식각일 수 있다. 희생막 패턴(139a)은 갭 영역(133) 내에 형성되고, 희생막 패턴들(139a) 사이의 상부 소자 분리막(123) 상의 전하 저장막(135)이 노출된다.
도 12를 참조하면, 마스크 패턴(141)을 제거한 후 희생막 패턴(139a,139b)을 식각 마스크로 사용하여 전하 저장막(135)이 식각되고, 셀 및 주변 영역(A,B)에 전하 저장 패턴(135a,135b)이 형성된다. 주변 영역(B)의 전하 저장 패턴(135b)은 마스크 패턴(141)에 의해 보호되므로 식각되지 않고, 주변 소자 분리막(121b) 상에서 서로 연결된다. 그러나, 셀 영역(A)의 전하 저장 패턴(135a)은 셀 소자 분리막(121) 상에서 식각되어 서로 분리되고, 갭 영역(133) 하부에만 형성된다.
셀 영역(A)의 전하 저장 패턴(135a)은 수평부(136)와 돌출부(137)를 포함할 수 있다. 돌출부(137)는 수평부(136) 가장자리 상부에 형성된다. 전하 저장 패 턴(135a)은 "U" 자형 단면을 가질 수 있으며, 희생막 패턴(139a)의 하부를 둘러쌀 수 있다.
도 13을 참조하면, 식각 공정을 수행하여 상부 소자 분리막(123)이 리세스된다. 리세스된 소자분리막(121a)이 형성된다. 리세스된 상부 소자 분리막(123a)의 상부면은 전하 저장 패턴(135a)의 돌출부(137)의 상부면과 같은 높이이거나 더 높을 수 있다. 상기 식각 공정에 의해 희생막 패턴(139a,139b)은 식각되어 제거될 수 있다. 전술한 바와 같이 희생막 패턴(139a,139b)은 소자 분리막(121)에 비하여 그 밀도가 치밀하지 못하기 때문에 상기 식각 공정에서 그 식각율이 소자 분리막(121)보다 더 클 수 있다. 이에 의해, 상부 소자 분리막(123)이 리세스되는 동안 희생막 패턴(139a,139b)은 모두 제거될 수 있다.
리세스된 소자 분리막(121a) 및 전하 저장 패턴(135a,135b) 상에 블로킹 절연막(145)이 형성된다. 블로킹 절연막(145)은 예를 들어, CVD 공정을 수행하는 것에 의해 알루미늄산화막(Al2O3), 산화하프늄(HfO2), 알루미늄산 하프늄(Hafnium aluminate:Hf1-xAlOy), 규산하프늄(Hafnium silicate:HfxSi1 - xO2), 하프늄 실리콘 옥시나이트라이드(Hf-Si-oxynitride), 산화지르코늄(ZrO2), 규산염지르코늄(Zr-Silicate:ZrxSi1-xO2), 지르코늄 실리콘 옥시나이트라이드(Zr-Si-oxynitride)와 같은 고유전 물질로 형성될 수 있다. 또, 블로킹 절연막(145)은 그 상부 및/또는 하부에 누설 전류를 방지하기 위한 실리콘 산화막 등의 베리어막을 더 포함할 수 있다.
셀 영역(A)의 블로킹 절연막(145) 상에 마스크 패턴(147)이 형성된다.
도 14를 참조하면, 마스크 패턴(147)을 식각 마스크로 사용하여 주변 영역(B)의 블로킹 절연막(145), 전하 저장 패턴(135b), 산화막(129)이 식각되고, 도전 패턴(128b)이 노출된다. 이때, 셀 영역(A)에 블로킹 절연막 패턴(145a)이 형성된다.
다시 도 2를 참조하면, 기판(110) 상에 도전막을 형성한 후 패터닝하여 셀 영역(A)에 도전 패턴(155a)가 형성되고, 주변 영역(B)에 도전 패턴(155b)가 형성된다. 상기 도전막은 예를 들어, 금속으로 형성될 수 있다. 도전 패턴(155a)은 제어 게이트 라인으로 기능하고, 도전 패턴(155b)은 도전 패턴(128b)과 함께 주변회로 트랜지스터의 게이트 전극(156)으로 기능한다. 상기 주변회로 트랜지스터는 고전압 트랜지스터 및 저전압 트랜지스터를 포함할 수 있다.
도 15 내지 도 23을 참조하여, 본 발명에 따른 비휘발성 메모리 장치의 형성 방법의 다른 실시예가 설명된다. 전술한 실시예에서 도 3 내지 도 5를 참조하여 설명된 부분은 본 실시예에서도 동일하게 적용될 수 있으므로 생략한다.
도 15를 참조하면, 도 5의 결과물에 대하여 식각 공정이 수행되어, 마스크 패턴(113)이 제거되고 소자 분리막(121)이 형성된다. 소자 분리막(121)은 활성 영역(120a,120b) 위로 돌출된 상부 소자 분리막(123)과 그 아래의 하부 소자 분리막(122)을 포함할 수 있다. 상부 소자 분리막(123)에 의해 활성 영역(120a,120b) 상에 갭 영역(133)이 정의된다. 질화막 패턴(115)은 인산을 포함하는 식각 용액을 사용하는 습식 식각을 통해 제거될 수 있고, 패드 산화막 패턴(114)은 불산을 포함하는 용액을 사용하는 습식 식각을 통해 제거될 수 있다. 패드 산화막 패턴(114)이 식각되어 제거될 때, 소자분리용 절연막(119)의 상부도 일부 제거될 수 있다. 이에 의해 갭 영역(133)의 폭은 마스크 패턴(113)의 폭보다 커지고, 상부 소자 분리막(123)의 폭은 소자분리용 절연막(119)의 폭보다 작아진다. 패드 산화막 패턴(114)을 제거한 후 별도의 식각 공정을 수행하여 갭 영역(133)의 폭을 더 크게 할 수 있다.
도 16을 참조하면, 셀 활성 영역(120a) 상에 터널링 절연막(134)이 형성된다. 터널링 절연막(134)은 열산화 공정을 통해 실리콘 산화물로 형성될 수 있다. 상기 열산화 공정에 의해 주변 활성 영역(120b) 상에 산화막(129)이 형성될 수 있다.
기판(110) 상에 전하 저장막(135)이 형성된다. 전하 저장막(135)은 터널링 절연막(134), 산화막(129) 및 상부 소자 분리막(123)의 프로파일을 따라 실질적으로 균일하게 형성될 수 있다. 전하 저장막(135)은 예를 들어, ALD 공정을 통해 질화막, 알루미늄산화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하프늄실리콘산화막(HfSiO) 등과 같이 전하에 대한 트랩 밀도(trap density)가 높은 절연막으로 형성되거나, 나노크리스탈 또는 퀀텀 닷을 포함하는 절연막으로 형성될 수 있다.
전하 저장막(135) 상에 갭 영역(133)을 채우는 희생막(139)이 형성된다. 희생막(139)은 전하 저장막(135)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 또, 희생막(139)은 소자 분리막(121)에 대하여도 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 희생막(139)은 소자 분리막(121)에 대하여는 식각율이 높고, 상기 전하 저장막에 대하여는 식각율이 낮은 물질로 형성될 수 있다.
단, 희생막(139)과 소자 분리막(121)은 같은 물질, 예를 들어 USG와 같은 실리콘 산화물로 형성될 수 있으며, 열처리 공정 등을 수행하는 것에 의해 식각 선택성이 조절될 수 있다. 즉, 소자 분리막(121)은 형성 후에 열처리 공정을 수행하여 그 밀도가 치밀하게 되는 반면 희생막(139)은 열처리 공정을 수행하지 않거나, 소자 분리막(121)과는 다른 조건으로 예를 들어, 열처리 온도나 열처리 시간 등을 달리하여 열처리 공정을 수행함으로써 그 밀도를 소자 분리막(121)보다 덜 치밀하게 할 수 있다. 이에 의해, 희생막(139)과 소자 분리막(121)이 같은 물질로 형성되어도 서로에 대하여 식각 선택성을 가질 수 있으며, 희생막(139)은 소자 분리막(121)에 대하여 높은 식각율을 갖도록 형성될 수 있다.
주변 영역(B)의 희생막(139) 상에 마스크 패턴(141)이 형성된다.
도 17을 참조하면, 마스크 패턴(141)을 식각 마스크로 사용하여 희생막(139)이 식각되어 셀 및 주변 영역(A,B)에 희생막 패턴(139a,139b)이 형성된다. 상기 식각은 불산을 포함하는 식각 용액을 사용하는 습식 식각일 수 있다. 희생막 패턴(139a)은 갭 영역(133) 내에 형성되고, 희생막 패턴들(139a) 사이의 상부 소자 분리막(123) 상의 전하 저장막(135)이 노출된다.
도 18을 참조하면, 마스크 패턴(141)을 제거한 후 희생막 패턴(139a,139b)을 식각 마스크로 사용하여 전하 저장막(135)이 식각되고, 셀 및 주변 영역(A,B)에 전하 저장 패턴(135a,135b)이 형성된다. 주변 영역(B)의 전하 저장 패턴(135b)은 마스크 패턴(141)에 의해 보호되므로 식각되지 않고, 주변 소자 분리막(121b) 상에서 서로 연결된다. 그러나, 셀 영역(A)의 전하 저장 패턴(135a)은 셀 소자 분리막(121) 상에서 식각되어 분리 되고, 갭 영역(133) 하부에만 형성된다.
셀 영역(A)의 전하 저장 패턴(135a)은 수평부(136)와 돌출부(137)를 포함할 수 있다. 돌출부(137)는 수평부(136) 가장자리 상부에 형성된다. 전하 저장 패턴(135a)은 "U" 자형 단면을 가질 수 있으며, 희생막 패턴(139a)의 하부를 둘러쌀 수 있다.
도 19를 참조하면, 식각 공정을 수행하여 상부 소자 분리막(123)이 리세스된다. 리세스된 소자분리막(121a)이 형성된다. 리세스된 상부 소자 분리막(123a)의 상부면은 전하 저장 패턴(135a)의 돌출부(137)의 상부면과 같은 높이이거나 더 높을 수 있다. 상기 식각 공정에 의해 희생막 패턴(139a,139b)은 식각되어 제거될 수 있다. 전술한 바와 같이 희생막 패턴(139a,139b)은 소자 분리막(121)에 비하여 그 밀도가 치밀하지 못하기 때문에 상기 식각 공정에서 그 식각율이 소자 분리막(121)보다 더 클 수 있다. 이에 의해, 상부 소자 분리막(123)이 리세스되는 동안 희생막 패턴(139a,139b)은 모두 제거될 수 있다.
리세스된 소자 분리막(121a) 및 전하 저장 패턴(135a,135b) 상에 블로킹 절연막(145)이 형성된다. 블로킹 절연막(145)은 예를 들어, CVD 공정을 수행하는 것에 의해 알루미늄산화막(Al2O3), 산화하프늄(HfO2), 알루미늄산 하프늄(Hafnium aluminate:Hf1-xAlOy), 규산하프늄(Hafnium silicate:HfxSi1 - xO2), 하프늄 실리콘 옥 시나이트라이드(Hf-Si-oxynitride), 산화지르코늄(ZrO2), 규산염지르코늄(Zr-Silicate:ZrxSi1-xO2), 지르코늄 실리콘 옥시나이트라이드(Zr-Si-oxynitride)와 같은 고유전 물질로 형성될 수 있다. 또, 블로킹 절연막(145)은 그 상부 및/또는 하부에 누설 전류를 방지하기 위한 실리콘 산화막 등의 베리어막을 더 포함할 수 있다.
셀 및 주변 영역(A,B)의 블로킹 절여막(145) 상에 버퍼막(149)이 형성되고, 셀 영역(A)의 버퍼막(149) 상에 마스크 패턴(151)이 형성된다.
도 20을 참조하면, 마스크 패턴(151)을 식각 마스크로 사용하여 주변 영역(B)의 버퍼막(149), 블로킹 절연막(145), 전하 저장 패턴(135b), 산화막(129)이 식각되고, 주변 활성 영역(120b)이 노출된다. 이때, 셀 영역(A)에 블로킹 절연막 패턴(145a) 및 버퍼막 패턴(149a)이 형성된다.
도 21을 참조하면, 마스크 패턴(151)을 제거한 후 버퍼막(149a)의 상부가 제거된다. 주변 활성 영역(120b) 상에 주변 게이트 절연막(127)이 형성된다. 주변 게이트 절연막(127)은 예를 들어, 열산화 공정을 수행하는 것에 의해 실리콘 산화물로 형성될 수 있다.
도 22를 참조하면, 기판(110) 상에 도전막(128)이 형성된다. 도전막(128)은 예를 들어, CVD 공정을 수행하여 도핑된 폴리실리콘으로 형성될 수 있다. 주변 영역(B)의 도전막(128) 상에 마스크 패턴(153)이 형성된다.
도 23을 참조하면, 마스크 패턴(153)을 식각 마스크로 사용하여 도전막(128)을 식각하여 주변 영역(B)에 도전 패턴(128b)이 형성된다. 이때, 셀 영 역(A)의 버퍼막 패턴(149a)는 식각 저지막으로 기능할 수 있다.
다시 도 2를 참조하면, 버퍼막 패턴(149a) 및 마스크 패턴(153)이 제거된 기판(110) 상에 도전막을 형성한 후 패터닝하여 셀 영역(A)에 도전 패턴(155a)가 형성되고, 주변 영역(B)에 도전 패턴(155b)가 형성된다. 상기 도전막은 예를 들어, 금속으로 형성될 수 있다. 도전 패턴(155a)은 제어 게이트 라인으로 기능하고, 도전 패턴(155b)은 도전 패턴(128b)과 함께 주변회로 트랜지스터의 게이트 전극으로 기능한다. 상기 주변회로 트랜지스터는 고전압 트랜지스터 및 저전압 트랜지스터를 포함할 수 있다.
도 24는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다. 도 12를 참조하면, 반도체 메모리 장치(200)는 셀 어레이(210), 디코더(220), 페이지 버퍼(220), 비트 라인 선택 회로(240), 데이터 버퍼(250), 그리고 제어 유닛(260)을 포함할 수 있다. 반도체 메모리 장치(200)는 낸드형 플래시 메모리 장치일 수 있다.
셀 어레이(210)는 복수의 메모리 블록(미도시)을 포함할 수 있다. 각각의 메모리 블록은 복수의 페이지(예를 들면, 32 pages, 64 pages)로 구성될 수 있고, 각각의 페이지는 하나의 워드 라인(WL)을 공유하는 복수의 메모리 셀(예를 들면, 512B, 2KB)로 구성될 수 있다. 낸드형 플래시 메모리 장치의 경우에, 소거 동작은 메모리 블록 단위로 수행되며, 읽기 및 쓰기 동작은 페이지 단위로 수행된다.
각각의 페이지는 모드 신호(MOD)에 따라 싱글 비트 데이터를 저장할 수도 있고, 멀티 비트 데이터를 저장할 수도 있다
디코더(220)는 워드 라인(WL)을 통해 셀 어레이(210)와 연결되며, 제어 유닛(260)에 의해 제어된다. 디코더(220)는 메모리 컨트롤러(미도시)로부터 어드레스(ADDR)를 입력받고, 하나의 워드 라인을 선택하거나, 비트 라인(BL)을 선택하도록 선택 신호(Yi)를 발생한다. 페이지 버퍼(230)는 비트 라인(BL)을 통해 셀 어레이(210)와 연결된다.
페이지 버퍼(230)는 버퍼 메모리(미도시)로부터 로드(load)된 데이터를 저장한다. 페이지 버퍼(230)에는 한 페이지 분량의 데이터가 로드되며, 로드된 데이터는 프로그램 동작 시에 선택 페이지에 동시에 프로그램된다. 반대로, 페이지 버퍼(230)는 읽기 동작 시에 선택 페이지로부터 데이터를 읽고, 읽은 데이터를 임시로 저장한다. 페이지 버퍼(230)에 저장된 데이터는 읽기 인에이블 신호(미도시)에 응답하여 버퍼 메모리로 전송된다.
비트 라인 선택회로(240)는 선택 신호(Yi)에 응답하여 비트 라인(BL)을 선택하기 위한 회로이다. 데이터 버퍼(250)는 메모리 컨트롤러와 플래시 메모리 장치(200) 사이의 데이터 전송에 사용되는 입출력용 버퍼이다. 제어 유닛(260)은 메모리 컨트롤러로부터 제어 신호를 입력받고, 플래시 메모리 장치(200)의 내부 동작을 제어하기 위한 회로이다.
도 25를 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함하는 시스템(300)이 설명된다. 시스템(300)은 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 또는 정보를 무선환경에서 송신 그리 고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
시스템(300)은 버스(350)를 통해서 서로 결합한 제어기(310), 키패드, 키보드, 화면(display) 같은 입출력 장치(320), 메모리(330), 무선 인터페이스(340)를 포함할 수 있다. 제어기(310)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(330)는 예를 들어 제어기(310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 또 메모리(330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(330)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함한다. 메모리(330)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
시스템(300)은 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(340)를 사용할 수 있다. 예를 들어 무선 인터페이스(340)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시예에 따른 시스템(300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA300 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이제까지 본 발명에 대한 구체적인 실시예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에 서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1은 본 발명에 따른 비휘발성 메모리 장치의 일 실시예를 설명하기 위한 평면도이다.
도 2는 본 발명에 따른 비휘발성 메모리 장치의 일 실시예를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도이다.
도 3 내지 도 14는 본 발명에 따른 비휘발성 메모리 장치의 형성 방법의 일 실시예를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 15 내지 도 23은 본 발명에 따른 비휘발성 메모리 장치의 형성 방법의 다른 실시예를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 24는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다.
도 25는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함하는 시스템을 개략적으로 도시한다.

Claims (24)

  1. 기판에 활성 영역을 정의하고, 상기 활성 영역 위로 돌출된 상부 소자 분리막를 포함하는 소자 분리막을 형성하는 단계;
    상기 활성 영역 상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상에 수평부 및 상기 수평부 가장자리 상부의 돌출부를 포함하는 비도전성의 전하 저장 패턴을 형성하는 단계;
    상기 전하 저장 패턴을 형성한 후, 습식 식각 공정을 수행하여 상기 상부 소자 분리막을 리세스시키는 단계;
    상기 전하 저장 패턴 및 상기 리세스된 상부 소자 분리막 상에 제 2 절연막을 형성하는 단계; 및
    상기 제 2 절연막 상에 제어 게이트 라인을 형성하는 단계를 포함하되,
    상기 전하 저장 패턴을 형성하는 단계는:
    상기 제 1 절연막 및 상기 상부 소자 분리막의 프로파일을 따라 전하 저장막을 균일하게 형성하는 단계;
    상기 상부 소자 분리막 사이의 상기 전하 저장막 상에 희생막 패턴을 형성하는 단계; 및
    상기 희생막 패턴을 마스크로 사용하여 상기 전하 저장막을 식각하는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 희생막 패턴을 형성하는 단계는:
    상기 전하 저장막 상에 희생막을 형성하는 단계; 및
    상기 상부 소자 분리막 상의 상기 전하 저장막을 노출하도록 상기 희생막을 식각하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  4. 제 3 항에 있어서,
    상기 희생막은 상기 전하 저장막에 대하여 식각 선택성을 갖는 물질로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 상부 소자 분리막을 리세스시키는 단계는 상기 희생막 패턴을 제거하는 단계를 포함하되,
    상기 희생막 패턴은 상기 상부 소자 분리막과 같은 물질로 형성되고, 상기 희생막 패턴의 밀도가 상기 상부 소자 분리막의 밀도보다 덜 치말한 비휘발성 메모리 장치의 형성 방법.
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 리세스된 상부 소자 분리막의 상부면은 상기 전하 저장 패턴의 상기 돌출부의 상부면과 같은 높이이거나, 더 높은 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  11. 제 1 항에 있어서,
    상기 소자 분리막을 형성하는 단계는:
    상기 기판 상에 마스크 패턴을 형성하는 단계;
    상기 마스트 패턴을 식각 마스크로 사용하여 상기 기판에 소자분리용 트렌치를 형성하는 단계;
    상기 소자분리용 트렌치 내에 소자분리용 절연막을 형성하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하되,
    상기 소자분리용 절연막을 형성한 후 상기 소자분리용 절연막의 밀도를 치밀하게 하기 위한 열처리를 수행하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 마스크 패턴을 제거하는 단계는 상기 상부 소자 분리막의 폭을 줄이는 등방성 식각을 수행하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 기판에 활성 영역을 정의하는 소자 분리막; 및
    상기 활성 영역 상에 차례로 적층된 제 1 절연막, 비도전성의 전하 저장 패턴, 제 2 절연막 및 제어 게이트 라인을 포함하며,
    상기 전하 저장 패턴은 수평부와 상기 수평부 가장자리 상부에 위치하는 돌출부를 포함하되,
    상기 소자 분리막은 상기 활성 영역 위로 돌출하여 상기 전하 저장 패턴 사이에 개재하는 상부 소자 분리막을 포함하고, 상기 전하 저장 패턴은 상기 상부 소자 분리막 상에 배치되지 않는 비휘발성 메모리 장치.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제 19 항에 있어서,
    상기 상부 소자 분리막의 상부면은 상기 전하 저장 패턴의 상기 돌출부의 상부면과 같은 높이이거나 더 높은 것을 특징으로 하는 비휘발성 메모리 장치.
  24. 삭제
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