KR20090067653A - 비휘발성 메모리 장치 및 그 형성 방법 - Google Patents
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Abstract
비휘발성 메모리 장치 및 그 형성 방법이 제공된다. 상기 비휘발성 메모리 장치는 소자 분리막에 의해 정의된 활성 영역들을 갖는 기판을 포함한다. 제 1 절연막, 전하 저장막 및 제 2 절연막이 상기 활성 영역들 상에 차례로 배치된다. 저항 패턴이 상기 활성 영역들 사이의 상기 소자 분리막 상에 위치한다. 상기 활성 영역들과 교차하는 도전 라인이 상기 제 2 절연막 패턴 및 상기 저항 패턴 상에 위치한다.
비휘발성 메모리, 전하 트랩층
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다.
플래시 메모리 장치는 비휘발성 메모리 장치로서, 단위 셀을 구성하는 데이터 저장층의 종류에 따라 부유 게이트형(floating gate type)과 전하 트랩형(charge trap type)으로 구분될 수 있다.
이 중 전하 트랩형 플래시 메모리 장치는 터널층/트랩층/블로킹층/게이트층이 적층된 셀 구조를 갖는다. 통상적으로 전하 트랩형 플래시 메모리 장치에서 상기 트랩층은 활성 영역과 소자분리 영역 상에 형성된다. 즉, 각 메모리 셀의 트랩층은 소자분리 영역 상에서 서로 연결된다. 상기 전하 트랩형 플래시 메모리 장치 는 프로그램 동작시 메모리 셀의 트랩층에 전자를 저장하는데, 상기 트랩층의 가장자리에 저장된 전자는 인접한 메모리 셀의 활성 영역에 영향을 미쳐 인접한 메모리 셀의 문턱 전압을 증가시킬 수 있다. 이에 의해, 메모리 셀들의 문턱 전압 산포가 커질 수 있고, 저장된 정보가 다른 정보로 왜곡되는 등 프로그램 동작 등에 있어서 오류가 발생할 수 있다. 반도체 장치가 고집적화되면서 이러한 현상은 더욱 심각해질 수 있고, 메모리 장치의 신뢰성 및 동작 특성이 저하될 수 있다.
본 발명의 실시예들은 인접한 메모리 셀들 간 서로 미칠 수 있는 영향을 줄일 수 있는 비휘발성 메모리 장치 및 그 형성 방법을 제공한다.
본 발명의 실시예들은 신뢰성 및 동작 특성이 향상된 비휘발성 메모리 장치 및 그 형성 방법을 제공한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는: 기판에 활성 영역들을 정의하는 소자 분리막; 상기 활성 영역들 상에 차례로 배치되는 제 1 절연막, 전하 저장막 및 제 2 절연막; 상기 활성 영역들 사이의 상기 소자 분리막 상의 저항 패턴; 및 상기 제 2 절연막 및 상기 저항 패턴 상에 상기 활성 영역들과 교차하는 도전 라인을 포함한다.
일 실시예에서, 상기 소자 분리막의 상부면은 상기 활성 영역들의 상부면보다 낮을 수 있다.
다른 실시예에서, 상기 저항 패턴은 상기 도전 라인보다 비저항이 큰 물질 또는 상기 도전 라인과의 접촉 저항이 큰 물질을 포함할 수 있다.
또 다른 실시예에서, 상기 저항 패턴의 하부면은 상기 활성 영역들의 상부면보다 낮고, 상기 저항 패턴의 상부면은 상기 제 2 절연막의 상부면보다 높거나 같을 수 있다.
또 다른 실시예에서, 상기 저항 패턴은 상기 소자 분리막과 상기 도전 라인 사이에 개재할 수 있다. 상기 저항 패턴은 라인 형(line type) 또는 섬 형(island type)일 수 있다.
또 다른 실시예에서, 상기 전하 저장막 및 상기 제 2 절연막은 상기 도전 라인을 따라 신장하여 상기 소자 분리막과 상기 저항 패턴 사이에 개재할 수 있다. 상기 소자 분리막 상의 상기 전하 저장막은 "U"자형 단면을 가질 수 있다.
또 다른 실시예에서, 상기 소자 분리막의 상부면은 아래로 볼록한 곡면일 수 있다.
또 다른 실시예에서, 상기 저항 패턴에 의해 상기 도전 라인으로부터 상기 활성 영역들의 가장자리에 미치는 전계가 감소될 수 있다. 프로그램 동작 수행시 상기 저항 패턴에 의해 상기 전하 저장막의 가장자리에 축적되는 전하량이 감소할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 형성 방법은: 기판에 제 1 방향으로 신장하는 활성 영역들을 정의하는 소자 분리막을 형성하는 단계; 상기 활성 영역들 상에 제 1 절연막, 전하 저장막, 제 2 절연막을 형성하는 단계; 상기 활성 영역들 사이의 상기 소자 분리막 상에 저항 패턴을 형성하는 단계; 및 상기 저항 패턴을 포함하여 상기 기판 상에 상기 제 1 방향과 교차하는 제 2 방향으로 신장하는 도전 라인을 형성하는 단계를 포함한다.
일 실시예에서, 상기 소자 분리막을 형성하는 단계는 상기 기판 상에 제 1 마스크 패턴을 형성하는 단계, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 식각하여 소자분리용 트렌치를 형성하는 단계, 상기 소자분리용 트렌치를 채우는 절연막을 형성하는 단계 및 상기 절연막을 리세스하는 단계를 포함할 수 있다. 상기 소자 분리막의 상부면은 상기 활성 영역들의 상부면보다 낮을 수 있다.
상기 절연막을 리세스하는 단계는 평탄화 공정을 수행하여 상기 활성 영역들의 상부면을 노출시키는 단계를 포함할 수 있다. 상기 평탄화 공정에서 상기 마스크 패턴에 비하여 상기 절연막의 식각율이 큰 식각 조건이 사용될 수 있다.
상기 저항 패턴을 형성하는 단계는 상기 기판 상에 저항막을 형성하는 단계 및 상기 저항막을 식각하여 상기 제 2 절연막의 상부면을 노출시키는 단계를 포함할 수 있다. 상기 저항 패턴은 상기 제 2 방향으로 신장하는 라인 형으로 형성될 수 있다.
상기 저항 패턴을 형성하는 단계는 상기 기판 상에 저항막을 형성하는 단계, 상기 제 2 절연막의 상부면이 노출되도록 상기 저항막을 식각하여 상기 제 1 방향으로 신장하는 저항막 패턴을 형성하는 단계, 상기 제 2 절연막 및 상기 저항막 패턴 상에 상기 제 2 방향으로 신장하는 제 2 마스크 패턴을 형성하는 단계 및 상기 제 2 마스크패턴을 식각 마스크로 사용하여 상기 저항막 패턴을 식각하는 단계를 포함할 수 있다. 상기 저항 패턴은 섬 형으로 형성될 수 있다.
상기 도전 라인을 형성하는 단계는 상기 제 2 마스크 패턴 양측의 공간을 채우는 주형막을 형성하는 단계, 상기 제 2 마스크 패턴을 제거하여 상기 제 2 절연막 및 상기 저항 패턴을 노출시키고, 상기 제 2 방향으로 신장하는 홈을 형성하는 단계 및 상기 홈을 도전 물질로 채우는 단계를 포함할 수 있다.
상기 형성 방법은 상기 제 2 마스크 패턴을 식각 마스크로 사용하여 제 2 절연막 및 전하 저장막을 식각하여 제 2 절연막 패턴 및 전하 저장막 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 저항 패턴을 형성하는 단계는 상기 기판 상에 저항막을 형성하는 단계, 상기 저항막을 패터닝하여 상기 제 2 방향으로 신장하는 저항막 패턴을 형성하는 단계, 상기 저항막 패턴 양측의 공간을 채우는 주형막을 형성하는 단계 및 상기 저항막 패턴을 리세스하여 상기 활성 영역들 상의 상기 제 2 절연막을 노출시키고, 상기 제 2 방향으로 신장하는 홈을 형성하는 단계를 포함할 수 있다. 상기 도전 라인은 상기 홈 내에 형성될 수 있다.
또 다른 실시예에서, 상기 저항 패턴은 상기 도전 라인보다 비저항이 큰 물질 또는 상기 도전 라인과의 접촉 저항이 큰 물질로 형성될 수 있다.
본 발명의 실시예들에 따르면, 소자 분리막 상에 배치된 저항 패턴에 의해 인접한 메모리 셀들 간에 미칠 수 있는 영향이 감소할 수 있다. 예를 들어, 상기 저항 패턴에 의해 제어 게이트 라인인 도전 라인으로부터 활성 영역들의 가장자리에 미치는 전계가 감소할 수 있다. 또, 상기 저항 패턴에 의해 전하 저장막의 가장 자리에 저장된 전자가 인접한 메모리 셀에 미치는 영향이 감소될 수 있다. 이에 의해 프로그램 동작 수행시 전하 저장막의 가장자리에 축적되는 전자량이 감소하여 전하 저장막 내에 전자가 균일하게 분포할 수 있고, 메모리 셀들의 문턱 전압 산포가 변하는 것이 방지될 수 있다. 이에 의해 비휘발성 메모리 장치의 신뢰성 및 동 작 특성이 향상될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들에 대해 설명한다. 본 발명의 목적, 특징, 장점은 첨부된 도면과 관련된 이하의 실시예들을 통해 쉽게 이해될 것이다. 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 요소들(elements)을 기술하기 위해서 사용되었지만, 상기 요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 상기 요소들을 서로 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다. 도면들에서 요소의 크기, 또는 요소들 사이의 상대적인 크기는 본 발명에 대한 더욱 명확한 이해를 위해서 다소 과장되게 도시될 수 있다. 또, 도면들에 도시된 요소의 형상이 제조 공정상의 변이 등에 의해서 다소 변경될 수 있을 것이다. 따라서, 본 명세서에서 개시된 실시예들은 특별한 언급이 없는 한 도면에 도시된 형상으로 한정되어서는 안 되며, 어느 정도의 변형을 포함하는 것으로 이해되어야 한다. 예를 들어 본 명세서에서 어떤 요소의 형태를 기 술하는데 사용된 '실질적으로' 또는 '대략'과 같은 용어는 어떤 요소가 공정상의 허용되는 변형을 포함하는 형태를 가리키는 것으로 이해되어야 한다.
본 명세서에서 두 물질(또는 두 막)이 서로 식각 선택성을 갖는다는 것은 일정한 식각 조건에서 두 물질(또는 두 막)이 동시에 식각될 때 두 물질(또는 두 막)이 서로 다른 식각율을 갖는다는 것을 의미한다.
도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 메모리 장치가 설명된다. 상기 비휘발성 메모리 장치는 소자 분리막(118)에 의해 정의된 활성 영역(115)을 갖는 기판(110)을 포함한다. 기판(110)은 단결정 실리콘 기판, 소이(SOI) 기판 등 다양한 기판을 포함할 수 있다.
활성 영역(115)은 제 1 방향(DA)으로 신장할 수 있다. 기판(110) 상에 활성 영역(115)을 가로질러 제 2 방향(DW)으로 신장하는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 위치한다. 스트링 선택 라인(SSL) 일측의 활성 영역(115)에는 비트 라인(미도시)에 전기적으로 연결되는 비트 라인 콘택(BC)이 위치하고, 접지 선택 라인(GSL) 일측에는 제 2 방향으로 신장하는 공통 소오스 라인(CSL)이 위치한다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에 제 2 방향(DW)으로 신장하는 복수의 워드 라인(WL)이 위치한다.
활성 영역(115)은 소자 분리막(118) 위로 돌출될 수 있고, 소자 분리막(118)의 상부면은 활성 영역(115)의 상부면보다 낮을 수 있다. 기판(110) 상에, 소자 분리막(118) 위로 돌출된 활성 영역(115)의 프로파일을 따라 제 1 절연 막(121), 전하 저장막(123) 및 제 2 절연막(125)이 차례로 위치한다. 제 1 절연막(121), 전하 저장막(123) 및 제 2 절연막(125)은 각각 터널링 절연막, 전하 트랩층, 블로킹 절연막일 수 있다. 제 1 절연막(121)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장막(123)은 예를 들어, 질화물, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 알루미늄 산화물(HfAlO), 하프늄실리콘 산화물(HfSiO) 등과 같이 전하에 대한 트랩 밀도(trap density)가 높은 절연물을 포함하거나, 나노크리스탈 또는 퀀텀 닷을 포함하는 절연물을 포함할 수 있다. 제 2 절연막(125)은 예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 알루미늄 산화물(Hafnium aluminate:Hf1 - xAlOy), 하프늄 실리콘 산화물(Hafnium silicate:HfxSi1 - xO2), 하프늄 실리콘 산화질화물(Hf-Si-oxynitride), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(Zr-Silicate:ZrxSi1 - xO2), 지르코늄 실리콘 산화질화물(Zr-Si-oxynitride)과 같은 고유전 물질을 포함할 수 있다. 또, 제 2 절연막(125)은 그 상부 및/또는 하부에 누설 전류를 방지하기 위한 실리콘 산화막 등의 베리어막을 더 포함할 수 있다.
소자 분리막(118) 상에 제 1 방향(DA)으로 신장하는 라인 형(line type)의 저항 패턴(132)이 위치하고, 저항 패턴(132) 상에 제 2 방향(DW)으로 신장하는 도전 라인(142)이 위치한다. 도전 라인(142)은 제어 게이트 라인일 수 있고, 워드 라인(WL)으로 기능할 수 있다. 저항 패턴(132)의 상부면은 활성 영역(115)의 상부면 보다 높고, 저항 패턴(132)의 하부면은 활성 영역(115)의 상부면보다 낮을 수 있다. 또, 저항 패턴(132)의 상부면은 활성 영역(115) 상의 제 2 절연막(125)의 상부면과 실질적으로 같은 높이를 가질 수 있다. 이에 의해 도전 라인(142)은 활성 영역(115) 상에서는 제 2 절연막(125)과 접하고, 소자 분리막(118) 상에서는 저항 패턴(132)과 접할 수 있다. 소자 분리막(118) 상에는 제 1 절연막(121), 전하 저장막(123), 제 2 절연막(125), 저항 패턴(132) 및 도전 라인(142)이 차례로 위치하고, 활성 영역(115) 상에는 제 1 절연막(121), 전하 저장막(123), 제 2 절연막 패턴(125) 및 도전 라인(142)이 차례로 위치한다.
저항 패턴(132)은 도전물 또는 절연물을 포함할 수 있고, 도전 라인(142)은 텅스텐과 같은 금속을 포함할 수 있다. 또, 저항 패턴(132)은 도전 라인(142)보다 비저항이 큰 물질 또는 도전 라인(142)과의 접촉 저항이 큰 물질, 예를 들어, 폴리 실리콘을 포함할 수 있다.
도전 라인(142) 양측의 활성 영역(115)에 불순물 영역(151)이 위치한다. 불순물 영역(151)은 소오스/드레인 영역일 수 있다.
도 1 및 도 3을 참조하여, 본 발명의 다른 실시예에 따른 메모리 장치가 설명된다. 전술한 실시예에서 설명된 부분과 중복되는 부분의 설명은 생략될 수 있다.
소자 분리막(118)의 상부면은 아래로 볼록한 곡면일 수 있다. 제 1 절연막(121), 전하 저장막(123) 및 제 2 절연막(125)은 소자 분리막(118) 상에서 소자 분리막(118)의 상부면과 동일한 프로파일을 가질 수 있다. 또, 제 2 절연막(125)과 접하는 저항 패턴(132)의 접촉면도 아래로 볼록한 곡면일 수 있다. 이에 의해 저항 패턴(132)의 단면은 실질적으로 반원형 또는 반타원형일 수 있다.
도 1 및 도 4를 참조하여, 본 발명의 또 다른 실시예에 따른 메모리 장치가 설명된다. 전술한 실시예들에서 설명된 부분과 중복되는 부분의 설명은 생략될 수 있다.
저항 패턴(134)은 소자 분리막(118)과 도전 라인(142)이 교차하는 영역에 배치된다. 즉, 저항 패턴(134)은 제 1 방향(DA) 및 제 2 방향(DW)을 따라 섬 형(island type)으로 배열될 수 있다. 도전 라인(142) 양측에 노출된 제 2 절연막(125) 상에 주형막(138)이 위치한다. 주형막(138)은 절연물을 포함할 수 있다. 또, 후술하는 바와 같이 주형막(138)은 도전 라인(142)을 형성하는데 사용될 수 있다. 도전 라인(142)은 예를 들어, 텅스텐, 구리와 같은 금속을 포함할 수 있다.
소자 분리막(118) 상에는 제 1 절연막(121), 전하 저장막(123), 제 2 절연막(125), 저항 패턴(134) 및 도전 라인(142)이 차례로 위치하고, 활성 영역(115) 상에는 제 1 절연막(121), 전하 저장막(123), 제 2 절연막(125) 및 도전 라인(142)이 차례로 위치한다.
도 1 및 도 5를 참조하여, 본 발명의 또 다른 실시예에 따른 메모리 장치가 설명된다. 전술한 실시예들에서 설명된 부분과 중복되는 부분의 설명은 생략될 수 있다.
기판(110) 상에, 소자 분리막(118) 위로 돌출된 활성 영역(115)의 프로파일을 따라, 제 1 절연막 패턴(122), 전하 저장막 패턴(124) 및 제 2 절연막 패 턴(126)이 차례로 위치한다. 제 1 절연막 패턴(122), 전하 저장막 패턴(124) 및 제 2 절연막 패턴(126)은 전술한 실시예들에서 설명된 제 1 절연막(121), 전하 저장막(123) 및 제 2 절연막(125)이 패터닝되어 형성될 수 있다. 제 1 절연막 패턴(122), 전하 저장막 패턴(124) 및 제 2 절연막 패턴(126)은 제 2 방향(DW)으로 신장할 수 있다. 저항 패턴(134)은 제 1 방향(DA) 및 제 2 방향(DW)을 따라 섬 형(island type)으로 배열될 수 있다. 도전 라인(142) 양측에 노출된 소자 분리막(118) 및 활성 영역(115) 상에 주형막(138)이 위치한다.
소자 분리막(118) 상에는 제 1 절연막 패턴(122), 전하 저장막 패턴(124), 제 2 절연막 패턴(126), 저항 패턴(134) 및 도전 라인(142)이 차례로 위치하고, 활성 영역(115) 상에는 제 1 절연막 패턴(122), 전하 저장막 패턴(124), 제 2 절연막 패턴(126) 및 도전 라인(142)이 차례로 위치한다.
도 1 및 도 6을 참조하여, 본 발명의 또 다른 실시예에 따른 메모리 장치가 설명된다. 전술한 실시예들에서 설명된 부분과 중복되는 부분의 설명은 생략될 수 있다.
저항 패턴(132)은 활성 영역(115) 상의 제 2 절연막(125)보다 높은 상부면을 가질 수 있다.
상술한 본 발명의 실시예들에 따르면, 인접한 활성 영역들(115) 사이에 저항 패턴(132, 134)이 배치되어 인접한 메모리 셀들 간에 서로 미칠 수 있는 영향을 최소로 할 수 있다.
도 7a를 참조하면, 활성 영역(115)은 오드(odd) 비트 라인에 전기적으로 연 결되는 제 1 활성 영역(115a)과 이븐(even) 비트 라인에 전기적으로 연결되는 제 2 활성 영역(115b)으로 구분될 수 있다.
먼저, 제 1 활성 영역(115a) 상의 전하 저장막(125)에 프로그램 동작을 수행하기 위해, 오드 비트 라인 및 제어 게이트 라인에 신호 전압이 제공된다. 상기 신호 전압에 의해 제 1 활성 영역(115a)의 채널 영역으로부터 전하 저장막(125)으로 전자가 이동하여 저장된다. 이에 의해 제 1 활성 영역(115a)의 채널 영역에 소정의 문턱 전압이 형성된다. 이때, 저항 패턴(132)에 의해 제 1 활성 영역(115a)의 가장자리(EA)에 집중되는 전계가 감소할 수 있고, 제어 게이트 라인(142)으로부터 제 1 활성 영역(115a)에 전계가 균일하게 미칠 수 있다. 이에 의해, 제 1 활성 영역(115a) 상의 전하 저장막(123)의 가장자리(ES)에 전자가 과잉 축적되는 것이 방지될 수 있다. 제 1 활성 영역(115a) 상의 전하 저장막 내에 전자가 균일하게 분포할 수 있다.
도 7b를 참조하면, 이어서 제 2 활성 영역(115b) 상의 전하 저장막(125)에 프로그램 동작을 수행하기 위해, 이븐 비트 라인 및 제어 게이트 라인에 신호 전압이 제공된다. 상기 신호 전압에 의해 제 2 활성 영역(115b)의 채널 영역으로부터 전하 저장막(125)으로 전자가 이동하여 저장된다. 이에 의해 제 2 활성 영역(115b)의 채널 영역에 소정의 문턱 전압이 형성된다. 이때, 제 1 활성 영역(115a) 상의 전하 저장막(125) 가장자리(ES)에 축적된 전자량은 상술한 바와 같이 종래에 비하여 감소하였기 때문에, 제 2 활성 영역(115b)이 제 1 활성 영역(115a) 상의 전하 저장막(125)의 가장자리(ES)에 축적된 전자로부터 받을 수 있는 영향이 감소할 수 있다. 또, 제 1 활성 영역(115a) 상의 전하 저장막(125)과 제 2 활성 영역(115b) 사이에 저항 패턴(132)이 개재하기 때문에, 상기 영향은 더욱 감소할 수 있다. 이에 의해, 제 2 활성 영역(115b)의 채널 영역에 형성된 문턱 전압은 앞서 프로그램된 제 1 활성 영역(115a) 상의 전하 저장막(125)에 축적된 전자에 의해 변하지 않고 안정적으로 유지될 수 있다.
도 1 및 도 8 내지 도 13을 참조하여, 도 2의 비휘발성 메모리 장치의 형성 방법이 설명된다.
도 1 및 도 8을 참조하면, 기판(110) 상에 제 1 방향(DA)으로 신장하는 마스크 패턴(111)이 형성된다. 기판(110)은 단결정 실리콘 기판, 소이(SOI) 기판 등 다양한 기판이 사용될 수 있다. 마스크 패턴(111)은 패드 산화막 패턴, 반사 방지막 패턴, 질화막 패턴을 포함할 수 있다. 마스크 패턴(111)을 식각 마스크로 사용하여 기판(110)을 식각하여 소자분리용 트렌치(113)가 형성된다. 소자분리용 트렌치(113)에 의해 마스크 패턴(111) 아래 제 1 방향(DA)으로 신장하는 활성 영역(115)이 정의된다.
도 1, 도 9 및 도 10을 참조하면, 소자분리용 트렌치(113) 내에 절연막(117)이 형성된다. 절연막(117)은 예를 들어 화학기상증착(CVD) 공정을 수행하는 것에 의해 산화물로 형성될 수 있다. 또, 상기 CVD 공정을 수행한 후에 마스크 패턴(111)의 상부면을 노출하는 평탄화 공정이 수행될 수 있다. 절연막(117)을 리세스하여 소자 분리막(118)이 형성된다. 소자 분리막(118)의 상부면은 활성 영역(115)의 상부면보다 낮을 수 있다.
도 1 및 도 11을 참조하면, 마스크 패턴(111)이 제거되고, 제 1 절연막(121), 전하 저장막(123), 제 2 절연막(125)이 차례로 형성된다. 제 1 절연막(121), 전하 저장막(123) 및 제 2 절연막(125)은 각각 터널링 절연막, 전하 트랩층, 블로킹 절연막일 수 있다. 제 1 절연막(121), 전하 저장막(122), 제 2 절연막(123)은 소자 분리막(118)과 소자 분리막(118) 위로 돌출된 활성 영역(115)의 프로파일을 따라 실질적으로 균일하게 형성될 수 있다.
제 1 절연막(121)은 예를 들어, 열산화 공정, CVD 공정 또는 원자층증착(ALD) 공정을 수행하는 것에 의해 실리콘 산화물로 형성될 수 있다. 전하 저장막(123)은 예를 들어, ALD 공정 또는 CVD 공정을 수행하는 것에 의해 질화물, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 알루미늄 산화물(HfAlO), 하프늄실리콘 산화물(HfSiO) 등과 같이 전하에 대한 트랩 밀도(trap density)가 높은 절연물로 형성되거나, 나노크리스탈 또는 퀀텀 닷을 포함하는 절연물로 형성될 수 있다. 제 2 절연막(125)은 예를 들어, ALD 공정 또는 CVD 공정을 수행하는 것에 의해 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 알루미늄 산화물(Hafnium aluminate:Hf1-xAlOy), 하프늄 실리콘 산화물(Hafnium silicate:HfxSi1 - xO2), 하프늄 실리콘 산화질화물(Hf-Si-oxynitride), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(Zr-Silicate:ZrxSi1 - xO2), 지르코늄 실리콘 산화질화물(Zr-Si-oxynitride)과 같은 고유전 물질로 형성될 수 있다. 또, 제 2 절연막(125)은 그 상부 및/또는 하부 에 누설 전류를 방지하기 위한 실리콘 산화막 등의 베리어막을 더 포함할 수 있다.
도 1 및 도 12를 참조하면, 소자 분리막(118) 상의 제 2 절연막(125) 상에 저항 패턴(132)이 형성된다. 저항 패턴(132)은 기판(110) 상에 도전물 또는 절연물로 저항막을 형성한 후 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 또, 저항 패턴(132)은 후속 공정에서 형성되는 도전 라인(도 14의 142 참조)보다 비저항이 큰 물질 또는 상기 도전 라인과의 접촉 저항이 큰 물질, 예를 들어, 폴리 실리콘으로 형성될 수 있다. 상기 평탄화 공정에 의해 활성 영역(115) 상의 제 2 절연막(125)의 상부면이 노출될 수 있다. 저항 패턴(132)의 상부면은 노출된 제 2 절연막(125)의 상부면과 같은 높이를 가질 수 있다. 또, 저항 패턴(132)의 하부면은 활성 영역(115)의 상부면보다 낮을 수 있다. 저항 패턴(132)은 제 1 방향(DA)으로 신장하는 라인 형(line type)일 수 있다.
도 1 및 도 13을 참조하면, 저항 패턴(132)이 형성된 기판(110) 상에 도전 라인(142)이 형성된다. 도전 라인(142)은 제어 게이트 라인일 수 있다. 도전 라인(142)은 예를 들어, CVD 공정 또는 물리기상증착(PVD) 공정을 수행하는 것에 의해 기판(110) 상에 도전막을 형성한 후 패터닝하는 것에 의해 형성될 수 있다. 도전 라인(142)은 예를 들어, 텅스텐과 같은 금속으로 형성될 수 있다. 도전 라인(142)은 제 2 방향(DW)으로 신장할 수 있다. 도전 라인(142)은 활성 영역(115) 상에서는 제 2 절연막(125)과 접하고, 소자 분리막(118) 상에서는 저항 패턴(132)과 접할 수 있다.
도전 라인(142)을 이온주입 마스크로 사용하는 이온주입 공정을 수행하여 활성 영역(115)에 불순물 영역(151)이 형성된다. 불순물 영역(151)은 소오스/드레인 영역일 수 있다.
도 1 및 도 14 내지 도 17을 참조하여, 도 3의 비휘발성 메모리 장치의 형성 방법이 설명된다. 전술한 실시예에서 설명된 부분과 중복되는 부분의 설명은 생략될 수 있다.
도 1 및 도 14를 참조하면, 도 9의 결과물에 대하여 평탄화 공정을 수행하여 마스크 패턴(111)이 제거되고, 소자 분리막(118)이 형성된다. 상기 평탄화 공정으로 화학적 기계적 연마(CMP) 공정이 사용될 수 있다. 상기 평탄화 공정에서 마스크 패턴(111)보다 절연막(117)의 식각율이 큰 식각 조건이 사용될 수 있다. 이에 의해, 소자 분리막(118)은 아래로 볼록한 상부면을 가질 수 있다.
도 1 및 도 15를 참조하면, 제 1 절연막(121), 전하 저장막(123), 제 2 절연막(125)이 차례로 형성된다. 제 1 절연막(121), 전하 저장막(123) 및 제 2 절연막(125)은 각각 터널링 절연막, 전하 트랩층, 블로킹 절연막일 수 있다. 제 1 절연막(121), 전하 저장막(122), 제 2 절연막(123)은 활성 영역(115)과 활성 영역 아래로 볼록한 상부면을 갖는 소자 분리막(117)의 프로파일을 따라 실질적으로 균일하게 형성될 수 있다.
도 1 및 도 16을 참조하면, 소자 분리막(117) 상의 제 2 절연막(125) 상에 저항 패턴(132)이 형성된다. 저항 패턴(132)은 기판(110) 상에 도전물 또는 절연물로 저항막을 형성한 후 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 또, 저항 패턴(132)은 후속 공정에서 형성되는 도전 라인(도 18의 142 참조)보다 비저항 이 큰 물질 또는 상기 도전 라인과의 접촉 저항이 큰 물질, 예를 들어, 폴리 실리콘으로 형성될 수 있다. 상기 평탄화 공정에 의해 활성 영역(115) 상의 제 2 절연막(125)의 상부면이 노출될 수 있다. 저항 패턴(132)의 상부면은 노출된 제 2 절연막(125)의 상부면과 같은 높이를 가질 수 있다. 또, 제 2 절연막(125)과 접하는 저항 패턴(132)의 접촉면은 소자 분리막(117)의 상부면의 프로파일을 따라 아래로 볼록한 곡면일 수 있다. 따라서 저항 패턴(132)의 단면은 반원형 또는 반타원형일 수 있다. 저항 패턴(132)은 제 1 방향(DA)으로 신장하는 라인 형(line type)일 수 있다.
도 1 및 도 17을 참조하면, 저항 패턴(132)이 형성된 기판(110) 상에 도전 라인(142)이 형성된다. 도전 라인(142)은 제어 게이트 라인일 수 있다. 도전 라인(142)은 예를 들어, CVD 공정 또는 PVD 공정을 수행하는 것에 의해 기판(110) 상에 도전막을 형성한 후 패터닝하는 것에 의해 형성될 수 있다. 도전 라인(142)은 예를 들어, 텅스텐과 같은 금속으로 형성될 수 있다. 도전 라인(142)은 제 2 방향(DW)으로 신장할 수 있다. 도전 라인(142)은 활성 영역(115) 상에서는 제 2 절연막(125)과 접하고, 소자 분리막(118) 상에서는 저항 패턴(132)과 접할 수 있다.
도전 라인(142)을 이온주입 마스크로 사용하는 이온주입 공정을 수행하여 활성 영역(115)에 불순물 영역(151)이 형성된다. 불순물 영역(151)은 소오스/드레인 영역일 수 있다.
도 1 및 도 18 내지 도 22를 참조하여, 도 4의 비휘발성 메모리 장치의 형성 방법의 일 예가 설명된다. 전술한 실시예들에서 설명된 부분과 중복되는 부분의 설명은 생략될 수 있다.
도 1 및 도 18을 참조하면, 도 11의 결과물 상에 저항막(131)이 형성된다. 저항막(131)은 예를 들어, CVD 공정 또는 PVD 공정을 수행하는 것에 의해 도전물 또는 절연물로 형성될 수 있다. 또, 저항막(131)은 후속 공정에서 형성되는 도전 라인(도 23의 142 참조)보다 비저항이 큰 물질 또는 상기 도전 라인과의 접촉 저항이 큰 물질, 예를 들어, 폴리 실리콘으로 형성될 수 있다.
도 1 및 도 19를 참조하면, 저항막(131)을 패터닝하여 저항막 패턴(133)이 형성된다. 저항막 패턴(133)은 제 2 방향(DW)으로 신장할 수 있다. 저항막 패턴(133)을 이온주입 마스크로 사용하는 이온주입 공정을 수행하여 활성 영역(115)에 불순물 영역(151)이 형성된다. 불순물 영역(151)은 소오스/드레인 영역일 수 있다.
도 1 및 도 20을 참조하면, 제 2 절연막(125) 상에 저항막 패턴(133) 양측의 공간을 채우는 주형막(138)이 형성된다. 주형막(138)은 예를 들어, CVD 공정을 수행하여 기판(110) 상에 절연막을 형성한 후 저항막 패턴(133)의 상부면을 노출하는 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 또, 주형막(138)은 저항막 패턴(133)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다.
도 1 및 도 21을 참조하면, 저항막 패턴(133)이 선택적으로 식각되어 활성 영역(115) 상의 제 2 절연막(125)이 노출되고, 저항 패턴(134)이 형성된다. 주형막(139) 및 저항 패턴(134)에 의해 정의되고, 제 2 방향으로 신장하는 홈(139)이 형성된다. 저항 패턴(134)은 홈(139)과 소자 분리막(118)이 교차하는 영역에 형성 되어 제 1 방향(DA) 및 제 2 방향(DW)을 따라 섬 형(island type)으로 배열된다. 저항막 패턴(133)이 식각될 때 제 2 절연막(125)은 식각 정지막으로 기능할 수 있다.
도 1 및 도 22를 참조하면, 홈(139)에 제 2 방향으로 신장하는 도전 라인(142)이 형성된다. 도전 라인(142)은 제어 게이트 라인일 수 있다. 도전 라인(142)은 예를 들어, CVD 공정 또는 PVD 공정을 수행하여 홈(139)을 채우는 도전막을 형성한 후 주형막(133)을 노출하는 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 즉, 본 실시예에서 도전 라인(142)은 다마신 공정으로 형성될 수 있다. 도전 라인(142)은 예를 들어, 텅스텐 또는 구리와 같은 금속으로 형성될 수 있다.
도 1 및 도 23 내지 도 27을 참조하여, 도 4의 비휘발성 메모리 장치의 형성 방법의 다른 예가 설명된다. 전술한 실시예들에서 설명된 부분과 중복되는 부분의 설명은 생략될 수 있다.
도 1 및 도 23을 참조하면, 도 12의 결과물 상에 제 2 방향(DW)으로 신장하는 마스크 패턴(136)이 형성된다. 마스크 패턴(136)은 저항 패턴(136)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다.
도 1 및 도 24를 참조하면, 마스크 패턴(136)을 식각 마스크로 사용하여 라인 형의 저항 패턴(132)이 식각되고, 섬 형의 저항 패턴(134)이 형성된다. 섬 형의 저항 패턴(134)은 소자 분리막(118) 및 마스크 패턴(136)이 교차하는 영역에 형성되어 제 1 방향(DA) 및 제 2 방향(DW)으로 배열된다.
마스크 패턴(136)을 이온주입 마스크로 사용하는 이온주입 공정을 수행하여 활성 영역(115)에 불순물 영역(151)이 형성된다. 불순물 영역(151)은 소오스/드레인 영역일 수 있다.
도 1 및 도 25를 참조하면, 제 2 절연막(125) 상에 마스크 패턴(136) 양측의 공간을 채우는 주형막(138)이 형성된다. 주형막(138)은 예를 들어, CVD 공정을 수행하여 기판(110) 상에 절연막을 형성한 후 마스크 패턴(136)의 상부면을 노출하는 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 또, 주형막(138)은 마스크 패턴(136)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다.
도 1 및 도 26을 참조하면, 마스크 패턴(136)이 선택적으로 식각되어 제 2 방향으로 신장하는 홈(139)이 형성된다. 홈(139)에 의해 활성 영역(115) 상의 제 2 절연막(125)과 소자 분리막(118) 상의 저항 패턴(134)이 노출된다. 마스크 패턴(136)이 식각될 때 제 2 절연막(125) 및 저항 패턴(134)은 식각 정지막으로 기능할 수 있다.
도 1 및 도 27을 참조하면, 홈(139)에 제 2 방향으로 신장하는 도전 라인(142)이 형성된다. 도전 라인(142)은 제어 게이트 라인일 수 있다. 본 실시예에서도 전술한 실시예와 같이 도전 라인(142)이 다마신 공정으로 형성될 수 있다. 도전 라인(142)은 예를 들어, 텅스텐 또는 구리와 같은 금속으로 형성될 수 있다.
도 1 및 도 28 내지 도 31를 참조하여, 도 5의 비휘발성 메모리 장치의 형성 방법이 설명된다. 전술한 실시예들에서 설명된 부분과 중복되는 부분의 설명은 생략될 수 있다.
도 1 및 도 28을 참조하면, 도 23의 결과물에서 마스크 패턴(136)을 식각 마스크로 사용하여 라인 형의 저항 패턴(132), 제 2 절연막(125), 전하 저장막(123) 및 제 1 절연막(121)이 식각되고, 섬 형의 저항 패턴(134), 제2 절연막 패턴(126), 전하 저장막 패턴(124) 및 제 1 절연막 패턴(122)이 형성된다. 섬 형의 저항 패턴(134)은 소자 분리막(118) 및 마스크 패턴(136)이 교차하는 영역에 형성되어 제 1 방향(DA) 및 제 2 방향(DW)으로 배열된다. 제 1 절연막 패턴(122), 전하 저장막 패턴(124) 및 제 2 절연막 패턴(126)은 제 2 방향(DW)을 따라 신장할 수 있다.
마스크 패턴(136)을 이온주입 마스크로 사용하는 이온주입 공정을 수행하여 활성 영역(115)에 불순물 영역(151)이 형성된다. 불순물 영역(151)은 소오스/드레인 영역일 수 있다.
도 1 및 도 29를 참조하면, 마스크 패턴(136)에 의해 노출되는 소자 분리막(118) 및 활성 영역(115) 상에 주형막(138)이 형성된다. 주형막(138)은 예를 들어, CVD 공정을 수행하여 기판(110) 상에 절연막을 형성한 후 마스크 패턴(136)의 상부면을 노출하는 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 또, 주형막(138)은 마스크 패턴(136)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다.
도 1 및 도 30을 참조하면, 마스크 패턴(136)이 식각되어 제 2 방향으로 신장하는 홈(139)이 형성된다. 홈(139)에 의해 활성 영역(115) 상의 제 2 절연막 패턴(126)과 소자 분리막(118) 상의 저항 패턴(134)이 노출된다. 마스크 패턴(136)이 식각될 때 제 2 절연막(125) 및 저항 패턴(134)은 식각 정지막으로 기능할 수 있다.
도 1 및 도 31을 참조하면, 홈(139)에 제 2 방향으로 신장하는 도전 라인(142)이 형성된다. 도전 라인(142)은 제어 게이트 라인일 수 있다. 본 실시예에서도 전술한 실시예와 같이 도전 라인(142)이 다마신 공정으로 형성될 수 있다. 도전 라인(142)은 예를 들어, 텅스텐 또는 구리와 같은 금속으로 형성될 수 있다.
도 1 및 도 32 내지 도 34를 참조하여, 도 6의 비휘발성 메모리 장치의 형성 방법이 설명된다. 전술한 실시예들에서 설명된 부분과 중복되는 부분의 설명은 생략될 수 있다.
도 1 및 도 32를 참조하면, 도 11의 결과물 상에 저항막(131)이 형성된다. 저항막(131)은 활성 영역(115) 상의 제 2 절연막(125)을 덮을 수 있고, 평탄화 공정을 수행하는 것에 의해 평탄한 상부면을 가질 수 있다. 저항막(131)은 예를 들어, CVD 공정 또는 PVD 공정을 수행하는 것에 의해 도전물 또는 절연물로 형성될 수 있다. 또, 저항막(131)은 후속 공정에서 형성되는 도전 라인(도 35의 142 참조)보다 비저항이 큰 물질 또는 상기 도전 라인과의 접촉 저항이 큰 물질, 예를 들어, 폴리 실리콘으로 형성될 수 있다.
도 1 및 도 33을 참조하면, 저항막(131)이 패터닝되어 소자 분리막(118) 상에 저항 패턴(132)이 형성된다. 저항 패턴(132)은 제 1 방향으로 신장하는 라인 형일 수 있다. 저항 패턴(132)에 의해 활성 영역(115) 상의 제 2 절연막(125)이 제 1 방향을 따라 노출된다. 저항 패턴(132)의 상부면은 제 2 절연막(125)의 상부면보다 높을 수 있다.
도 1 및 도 34를 참조하면, 저항 패턴(132)이 형성된 기판(110) 상에 도전 라인(142)이 형성된다. 도전 라인(142)은 제어 게이트 라인일 수 있다. 도전 라인(142)은 예를 들어, CVD 공정 또는 물리기상증착(PVD) 공정을 수행하는 것에 의해 기판(110) 상에 도전막을 형성한 후 패터닝하는 것에 의해 형성될 수 있다. 도전 라인(142)은 예를 들어, 텅스텐과 같은 금속으로 형성될 수 있다. 도전 라인(142)은 제 2 방향(DW)으로 신장할 수 있다. 도전 라인(142)은 활성 영역(115) 상에서는 제 2 절연막(125)과 접하고, 소자 분리막(118) 상에서는 저항 패턴(132)과 접할 수 있다.
도전 라인(142)을 이온주입 마스크로 사용하는 이온주입 공정을 수행하여 활성 영역(115)에 불순물 영역(151)이 형성된다. 불순물 영역(151)은 소오스/드레인 영역일 수 있다.
도 35는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다. 도 12를 참조하면, 반도체 메모리 장치(200)는 셀 어레이(210), 디코더(220), 페이지 버퍼(220), 비트 라인 선택 회로(240), 데이터 버퍼(250), 그리고 제어 유닛(260)을 포함할 수 있다. 반도체 메모리 장치(200)는 낸드형 플래시 메모리 장치일 수 있다.
셀 어레이(210)는 복수의 메모리 블록(미도시)을 포함할 수 있다. 각각의 메모리 블록은 복수의 페이지(예를 들면, 32 pages, 64 pages)로 구성될 수 있고, 각각의 페이지는 하나의 워드 라인(WL)을 공유하는 복수의 메모리 셀(예를 들면, 512B, 2KB)로 구성될 수 있다. 낸드형 플래시 메모리 장치의 경우에, 소거 동작은 메모리 블록 단위로 수행되며, 읽기 및 쓰기 동작은 페이지 단위로 수행된다.
각각의 페이지는 모드 신호(MOD)에 따라 싱글 비트 데이터를 저장할 수도 있고, 멀티 비트 데이터를 저장할 수도 있다
디코더(220)는 워드 라인(WL)을 통해 셀 어레이(210)와 연결되며, 제어 유닛(260)에 의해 제어된다. 디코더(220)는 메모리 컨트롤러(미도시)로부터 어드레스(ADDR)를 입력받고, 하나의 워드 라인을 선택하거나, 비트 라인(BL)을 선택하도록 선택 신호(Yi)를 발생한다. 페이지 버퍼(230)는 비트 라인(BL)을 통해 셀 어레이(210)와 연결된다.
페이지 버퍼(230)는 버퍼 메모리(미도시)로부터 로드(load)된 데이터를 저장한다. 페이지 버퍼(230)에는 한 페이지 분량의 데이터가 로드되며, 로드된 데이터는 프로그램 동작 시에 선택 페이지에 동시에 프로그램된다. 반대로, 페이지 버퍼(230)는 읽기 동작 시에 선택 페이지로부터 데이터를 읽고, 읽은 데이터를 임시로 저장한다. 페이지 버퍼(230)에 저장된 데이터는 읽기 인에이블 신호(미도시)에 응답하여 버퍼 메모리로 전송된다.
비트 라인 선택회로(240)는 선택 신호(Yi)에 응답하여 비트 라인(BL)을 선택하기 위한 회로이다. 데이터 버퍼(250)는 메모리 컨트롤러와 플래시 메모리 장치(200) 사이의 데이터 전송에 사용되는 입출력용 버퍼이다. 제어 유닛(260)은 메모리 컨트롤러로부터 제어 신호를 입력받고, 플래시 메모리 장치(200)의 내부 동작을 제어하기 위한 회로이다.
도 36을 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함하는 시스템(300)이 설명된다. 시스템(300)은 무선통신 장치 예를 들어, PDA, 랩 톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
시스템(300)은 버스(350)를 통해서 서로 결합한 제어기(310), 키패드, 키보드, 화면(display) 같은 입출력 장치(320), 메모리(330), 무선 인터페이스(340)를 포함할 수 있다. 제어기(310)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(330)는 예를 들어 제어기(310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 또 메모리(330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(330)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함한다. 메모리(330)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
시스템(300)은 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(340)를 사용할 수 있다. 예를 들어 무선 인터페이스(340)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시예에 따른 시스템(300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA300 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이제까지 본 발명에 대한 구체적인 실시예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인, Ⅱ-Ⅱ'라인 및 Ⅲ-Ⅲ'라인을 따라 취해진 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인, Ⅱ-Ⅱ'라인 및 Ⅲ-Ⅲ'라인을 따라 취해진 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인, Ⅱ-Ⅱ'라인 및 Ⅲ-Ⅲ'라인을 따라 취해진 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인, Ⅱ-Ⅱ'라인 및 Ⅲ-Ⅲ'라인을 따라 취해진 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인, Ⅱ-Ⅱ'라인 및 Ⅲ-Ⅲ'라인을 따라 취해진 단면도이다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 효과를 설명하기 위해 도 2의 A영역을 확대하여 도시한 것이다.
도 8 내지 도 13은 도 2의 비휘발성 메모리 장치의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인, Ⅱ-Ⅱ'라인 및 Ⅲ-Ⅲ'라인을 따라 취해진 단면도들이다.
도 14 내지 도 17은 도 3의 비휘발성 메모리 장치의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인, Ⅱ-Ⅱ'라인 및 Ⅲ-Ⅲ'라인을 따라 취해진 단면도들이다.
도 18 내지 도 22는 도 4의 비휘발성 메모리 장치의 형성 방법의 일 예를 설 명하기 위해 도 1의 Ⅰ-Ⅰ'라인, Ⅱ-Ⅱ'라인 및 Ⅲ-Ⅲ'라인을 따라 취해진 단면도들이다.
도 23 내지 도 27은 도 4의 비휘발성 메모리 장치의 형성 방법의 다른 예를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인, Ⅱ-Ⅱ'라인 및 Ⅲ-Ⅲ'라인을 따라 취해진 단면도들이다.
도 28 내지 도 31은 도 5의 비휘발성 메모리 장치의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인, Ⅱ-Ⅱ'라인 및 Ⅲ-Ⅲ'라인을 따라 취해진 단면도들이다.
도 32 내지 도 34는 도 6의 비휘발성 메모리 장치의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인, Ⅱ-Ⅱ'라인 및 Ⅲ-Ⅲ'라인을 따라 취해진 단면도들이다.
도 35는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 블록도이다.
도 36은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 시스템을 개략적으로 도시한다.
Claims (20)
- 기판에 활성 영역들을 정의하는 소자 분리막;상기 활성 영역들 상에 차례로 배치되는 제 1 절연막, 전하 저장막 및 제 2 절연막;상기 활성 영역들 사이의 상기 소자 분리막 상의 저항 패턴; 및상기 제 2 절연막 패턴 및 상기 저항 패턴 상에 상기 활성 영역들과 교차하는 도전 라인을 포함하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 소자 분리막의 상부면은 상기 활성 영역들의 상부면보다 낮은 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 저항 패턴은 상기 도전 라인보다 비저항이 큰 물질 또는 상기 도전 라인과의 접촉 저항이 큰 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 저항 패턴의 하부면은 상기 활성 영역들의 상부면보다 낮고, 상기 저항 패턴의 상부면은 상기 제 2 절연막의 상부면보다 높거나 같은 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 저항 패턴은 상기 소자 분리막과 상기 도전 라인 사이에 개재하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 5 항에 있어서,상기 저항 패턴은 라인 형(line type) 또는 섬 형(island type)인 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 전하 저장막 및 상기 제 2 절연막은 상기 도전 라인을 따라 신장하여 상기 소자 분리막과 상기 저항 패턴 사이에 개재하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 7 항에 있어서,상기 소자 분리막 상의 상기 전하 저장막은 "U"자형 단면을 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 소자 분리막의 상부면은 아래로 볼록한 곡면인 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 저항 패턴에 의해 상기 도전 라인으로부터 상기 활성 영역들의 가장자리에 미치는 전계가 감소되는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 9 항에 있어서,프로그램 동작 수행시 상기 저항 패턴에 의해 상기 전하 저장막의 가장자리에 축적되는 전하량이 감소하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 기판에 제 1 방향으로 신장하는 활성 영역들을 정의하는 소자 분리막을 형성하는 단계;상기 활성 영역들 상에 제 1 절연막, 전하 저장막, 제 2 절연막을 형성하는 단계;상기 활성 영역들 사이의 상기 소자 분리막 상에 저항 패턴을 형성하는 단계; 및상기 저항 패턴을 포함하여 상기 기판 상에 상기 제 1 방향과 교차하는 제 2 방향으로 신장하는 도전 라인을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
- 제 12 항에 있어서,상기 소자 분리막을 형성하는 단계는:상기 기판 상에 제 1 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 식각하여 소자분리용 트렌치를 형성하는 단계;상기 소자분리용 트렌치를 채우는 절연막을 형성하는 단계; 및상기 절연막을 리세스하는 단계를 포함하며,상기 소자 분리막의 상부면은 상기 활성 영역들의 상부면보다 낮은 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
- 제 13 항에 있어서,상기 절연막을 리세스하는 단계는 평탄화 공정을 수행하여 상기 활성 영역들의 상부면을 노출시키는 단계를 포함하며,상기 평탄화 공정에서 상기 마스크 패턴에 비하여 상기 절연막의 식각율이 큰 식각 조건이 사용되는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
- 제 13 항에 있어서,상기 저항 패턴을 형성하는 단계는:상기 기판 상에 저항막을 형성하는 단계; 및상기 저항막을 식각하여 상기 제 2 절연막의 상부면을 노출시키는 단계를 포함하고,상기 저항 패턴은 상기 제 2 방향으로 신장하는 라인 형으로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
- 제 13 항에 있어서,상기 저항 패턴을 형성하는 단계는:상기 기판 상에 저항막을 형성하는 단계;상기 제 2 절연막의 상부면이 노출되도록 상기 저항막을 식각하여 상기 제 1 방향으로 신장하는 저항막 패턴을 형성하는 단계;상기 제 2 절연막 및 상기 저항막 패턴 상에 상기 제 2 방향으로 신장하는 제 2 마스크 패턴을 형성하는 단계; 및상기 제 2 마스크 패턴을 식각 마스크로 사용하여 상기 저항막 패턴을 식각하는 단계를 포함하고,상기 저항 패턴은 섬 형으로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
- 제 16 항에 있어서,상기 도전 라인을 형성하는 단계는:상기 제 2 마스크 패턴 양측의 공간을 채우는 주형막을 형성하는 단계;상기 제 2 마스크 패턴을 제거하여 상기 제 2 절연막 및 상기 저항 패턴을 노출시키고, 상기 제 2 방향으로 신장하는 홈을 형성하는 단계; 및상기 홈을 도전 물질로 채우는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
- 제 16 항에 있어서,상기 제 2 마스크 패턴을 식각 마스크로 사용하여 제 2 절연막 및 전하 저장막을 식각하여 제 2 절연막 패턴 및 전하 저장막 패턴을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 형성 방법.
- 제 13 항에 있어서,상기 저항 패턴을 형성하는 단계는:상기 기판 상에 저항막을 형성하는 단계;상기 저항막을 패터닝하여 상기 제 2 방향으로 신장하는 저항막 패턴을 형성하는 단계;상기 저항막 패턴 양측의 공간을 채우는 주형막을 형성하는 단계; 및상기 저항막 패턴을 리세스하여 상기 활성 영역들 상의 상기 제 2 절연막을 노출시키고, 상기 제 2 방향으로 신장하는 홈을 형성하는 단계를 포함하고,상기 도전 라인은 상기 홈 내에 형성되는 것을 특징으로 하는 비휘발성 메모 리 장치의 형성 방법.
- 제 12 항에 있어서,상기 저항 패턴은 상기 도전 라인보다 비저항이 큰 물질 또는 상기 도전 라인과의 접촉 저항이 큰 물질로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |