WO2014175202A1 - 装置の製造方法 - Google Patents

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insulating film
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彰 河野
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ピーエスフォー ルクスコ エスエイアールエル
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators

Definitions

  • the present invention relates to a method for manufacturing a device, and more particularly to a method for manufacturing a charge trap NAND flash memory device.
  • NAND flash memories have been put into practical use as large-capacity semiconductor memory devices.
  • NAND flash memory There are two types of NAND flash memory, a floating gate type and a charge trap type.
  • a floating gate type flash memory is disclosed in, for example, Patent Document 1.
  • a charge trap flash memory is disclosed in, for example, Patent Document 2 or 3.
  • Patent Document 4 discloses a flash memory device in which a charge trap layer is also formed on a side surface of a protruding element isolation insulating film and a manufacturing method thereof.
  • the charge trap type is more suitable than the floating gate type.
  • the flash memory device disclosed in Patent Document 4 is formed on the active region by projecting the element isolation insulating film above the upper surface of the semiconductor substrate. The charge trap layer extends to the side surface of the protruding portion.
  • the charge trap layer is formed by forming an insulating film as a charge trap layer on the entire surface and then performing etch back so as to separate the charge trap layer for each cell.
  • the protruding portion of the element isolation insulating film is also etched from the upper surface side, and its height decreases.
  • the height of the charge trap layer formed on the side surface of the protruding portion of the element isolation region (the height of the wing portion) matches the height of the protruding portion of the element isolation region.
  • the height of the wing portion of the charge trap layer greatly affects the characteristics of the memory cell. Therefore, the etch back of the charge trap layer must be performed so that the height of the wing portion becomes a predetermined height.
  • etch back is performed by time control. For this reason, if the height of the protruding portion of the element isolation insulating film before etch-back varies due to variations, the height of the protruding portion after etching and the height of the wing portion of the charge trap layer also vary. As a result, there is a problem that a semiconductor device having desired characteristics cannot be manufactured stably.
  • a method of manufacturing a device wherein a plurality of element isolation regions having protrusions protruding upward from an upper surface of a semiconductor substrate are formed, and first recesses are formed between adjacent protrusions.
  • a charge trap layer and a protective insulating film are formed so as to cover a bottom surface of the first recess and a side surface and an upper surface of the protruding portion, and the first recess is formed of the protective insulating film.
  • a step of forming two recesses a step of forming a sacrificial film over the entire surface so as to bury the second recess, and a dry etching method until the surface of the protective insulating film which is the bottom surface of the second recess is exposed. And etching to remove the sacrificial film, the protective insulating film, the charge trap layer, and the protruding portion.
  • the second recess is formed by laminating the charge trap layer and the protective insulating film in the first recess formed between the protruding portions of the adjacent element isolation regions.
  • a sacrificial film for burying the second recess is formed. Then, the sacrificial film, the protective insulating film, the charge trap layer, and the protruding portion are removed by dry etching until the surface of the protective insulating film that is the bottom surface of the second recess is exposed. This makes it possible to control the height of the wing of the charge trap layer formed on the side surface of the protruding portion without depending on the height of the protruding portion before dry etching, and stabilizes the device having the desired characteristics. Can be manufactured.
  • FIG. 1 is a plan view of an apparatus according to a first embodiment of the present invention.
  • FIG. 6 is a sectional view taken along line A-A ′ of FIG. 5.
  • FIG. 8 is a cross-sectional view for explaining a step following the step in FIG. 7.
  • FIG. 9 is a cross-sectional view for explaining a step following the step in FIG. 8.
  • FIG. 10 is a cross-sectional view for explaining a step following the step in FIG. 9. It is sectional drawing for demonstrating the process following FIG.
  • FIG. 12 is a cross-sectional view for explaining a process following the process in FIG. 11.
  • CT type memory charge trap type NAND flash nonvolatile memory
  • the charge trap layer in such a configuration is formed by forming an insulating film to be a charge trap layer, for example, a SiRN (Silicon Rich Nitride) film, and a protective insulating film on the entire surface including the upper surface and side surfaces of the protruding portion of the element isolation insulating film. After the lamination is formed, etching back is performed to remove unnecessary portions.
  • a charge trap layer for example, a SiRN (Silicon Rich Nitride) film
  • a protective insulating film on the entire surface including the upper surface and side surfaces of the protruding portion of the element isolation insulating film.
  • FIG. 1 is a cross-sectional view showing a state during the manufacture of a semiconductor device according to a comparative example. Specifically, a state is shown in which the process up to the formation of the sacrificial film 9 used for etch back on the protective insulating film 8 is completed. As shown in the figure, the trench 1b formed in the semiconductor substrate 1 is buried with an element isolation insulating film 2a through a pad oxide film 4a. A part of the element isolation insulating film 2 a protrudes above the upper surface 1 a of the semiconductor substrate 1. A bottom silicon oxide film (bottom insulating film) 6 is formed on the upper surface of the semiconductor substrate 1.
  • a SiRN (Silicon Rich Nitride) film serving as a charge trap layer 7 and a protective insulating film 8 are laminated so as to cover the bottom silicon oxide film 6 and the upper surface 2c and side surface 2d of the protruding portion 2b of the element isolation insulating film 2a. ing.
  • a sacrificial film 9 that covers the protective insulating film 8 is formed by coating.
  • Etch back is performed using a dry etching method under conditions where the etching rates of the sacrificial film 9, the protective insulating film 8, the charge trap layer 7, and the element isolation insulating film 2a are all equal.
  • This etch-back is composed of first etching with the upper surface 2c of the protruding portion 2b of the element isolation insulating film 2a as an end point and second etching (over-etching) for a preset fixed time. Over-etching is performed for the purpose of adjusting the height of a portion (the wing portion 7a, see FIG. 2) formed on the side surface 2d of the protruding portion 2b of the element isolation insulating film 2a of the charge trap layer 7.
  • FIG. 1 shows a case where the height of the protruding portion 2b of the element isolation insulating film 2a is H1-1 [nm].
  • the height of the protruding portion 2b of the element isolation insulating film 2a is reduced to H2-1 ( ⁇ H1-1) [nm] as shown in FIG.
  • FIG. 2 shows a state in which all of the sacrificial film 9 is removed after the etch back process.
  • FIG. 3 shows a case where the height of the protruding portion 2b of the element isolation insulating film 2a is H1-2 ( ⁇ H1-1) [nm]. In this case, the height of the protruding portion 2b of the element isolation insulating film 2a is reduced to H2-2 ( ⁇ H2-1) [nm] as shown in FIG.
  • FIG. 4 shows a state in which all the sacrificial film 9 is removed after the etch back process.
  • the reason that H2-2 [nm] ⁇ H2-1 [nm] is satisfied because the overetching performed after the end point detection is controlled based on the elapsed time and is performed for a preset fixed time. . That is, in the normal semiconductor device manufacturing process, the overetch time is set on the assumption that the height of the protruding portion 2b of the element isolation insulating film 2a before the etch back matches the target value H1T. For this reason, when the height of the protruding portion 2b of the element isolation insulating film 2a before the etch back is higher or lower than the target value H1T due to manufacturing variations, the protruding portion 2b of the element isolation insulating film 2a after the etch back.
  • the height WH of the wing portion 7a of the charge trap layer 7 formed on the side surface 2d of the protruding portion 2b of the element isolation insulating film 2a also deviates from the target value WHT.
  • the height WH of the wing portion 7a of the charge trap layer 7 affects the characteristics of the semiconductor element. Specifically, as the height WH of the wing portion 7a of the charge trap layer 7 increases, the time required for erasing stored data increases. Further, when the height WH of the wing portion 7a of the charge trap layer 7 is lowered, the time required for writing data becomes longer.
  • the height WH of the wing portion 7a of the charge trap layer 7 is set so that the operation speed of the entire semiconductor device is as high as possible in consideration of the time required for data writing and the time required for erasure.
  • the height WH of the wing portion 7a of the charge trap layer 7 depends on the height of the protruding portion 2b of the element isolation insulating film 2a before the etch back.
  • FIG. 5 is a plan view showing a part of the device (semiconductor device) 100 according to the present embodiment, specifically, a part of the cell portion of the CT type memory, and FIG. FIG.
  • the semiconductor device 100 includes a plurality of element isolation regions 2 extending continuously in the X direction and a plurality of active regions 3 extending continuously in the X direction.
  • the plurality of element isolation regions 2 and the plurality of active regions 3 are alternately arranged at equal intervals and equal pitches in the Y direction.
  • a plurality of word lines (core gate electrodes) 21 extending continuously in the Y direction across the plurality of element isolation regions 2 and the plurality of active regions 3 are arranged at equal intervals and at equal pitches in the X direction.
  • the active region 3 is connected to a metal wiring (not shown) by a contact 16.
  • the semiconductor substrate 1 has a trench 1b for element isolation.
  • a pad oxide film 4a is formed on the surface of the semiconductor substrate 1 constituting the bottom and side surfaces of the trench 1b.
  • An element isolation insulating film 2a is buried in the trench 1b having the pad oxide film 4a formed on the bottom and side surfaces.
  • element isolation regions 2 in which the element isolation insulating films 2a are embedded in the plurality of trenches 1b are formed.
  • the active region 3 is defined in the semiconductor substrate 1 by the formation of the element isolation region 2.
  • the element isolation insulating film 2 a is formed so that the upper portion protrudes upward from the upper surface 1 a of the semiconductor substrate 1.
  • the height H2 [nm] of the protruding portion 2b of the element isolation insulating film 2a may differ from the target value H2T due to manufacturing variations.
  • the target value H2T is set to an appropriate value in consideration of the writing characteristics and erasing characteristics of the obtained semiconductor device 100.
  • a bottom silicon oxide film 6 is formed on the upper surface of the active region 3 of the semiconductor substrate 1.
  • a charge trap layer 7 serving as a charge storage layer is formed so as to cover the upper surface of the bottom silicon oxide film 6 and the upper surface 2c and side surface 2d of the protruding portion 2b.
  • a top silicon oxide film (chip insulating film) 10 is formed so as to cover the surface of the charge trap layer 7.
  • An ONO (oxide film-nitride film-oxide film) gate insulating film 20 is constituted by a laminated structure of the bottom silicon oxide film 6, the charge trap layer 7, and the top silicon oxide film 10.
  • a polysilicon layer 11 as a conductive layer is formed on the ONO gate insulating film 20 and the element isolation insulating film 2a.
  • a silicide layer 12 using nickel or the like is formed on the polysilicon layer 11.
  • the polysilicon layer 11 and the silicide layer 12 constitute a core gate electrode (word line) 21.
  • a silicon nitride film 13 is formed so as to cover the core gate electrode 21.
  • An interlayer insulating film 14 is formed so as to cover the silicon nitride film 13.
  • a metal wiring 15 is formed on the interlayer insulating film 14. The metal wiring 15 is formed so as to fill a contact hole (not shown) formed so as to penetrate the interlayer insulating film 14 and the silicon nitride film 13. That is, the metal wiring 15 and the contact 16 (FIG. 5) are formed in the same process.
  • the contact 16 is connected to a selection transistor (not shown) formed in the active region.
  • FIGS. 5 to 6 are views showing a state during the manufacturing of the semiconductor device 100, and are cross-sectional views at positions corresponding to the line A-A 'in FIG.
  • a pad oxide film 4 having a thickness of T1 [nm] is formed on the upper surface of the semiconductor substrate 1.
  • a silicon nitride film 5 is deposited on the formed pad oxide film 4, and the deposited silicon nitride film 5 is patterned into a predetermined pattern.
  • the predetermined pattern is a line and space pattern having a width and a pitch of W [nm].
  • an element isolation region 2 is formed by a well-known STI (Shallow Trench Isolation) method. That is, the trench 1b is formed in the semiconductor substrate 1, and the pad oxide film 4a is formed on the inner surface thereof. Then, the trench isolation 1b and the opening of the hard mask are buried with the element isolation insulating film 2a made of a silicon oxide film.
  • STI Shallow Trench Isolation
  • the active region 3 is defined in the semiconductor substrate 1 by forming the element isolation region 2.
  • the widths of the element isolation region 2 and the active region 3 are both W [nm].
  • the hard mask and the pad oxide film 4 made of the silicon nitride film 5 are sequentially removed.
  • the removal of the silicon nitride film 5 can be performed by immersing the semiconductor substrate 1 in a hot phosphoric acid solution.
  • the pad oxide film 4 can be removed by immersing the semiconductor substrate 1 in an aqueous hydrofluoric acid solution.
  • the exposed portion of the element isolation insulating film 2a made of the same silicon oxide film as the pad oxide film is also etched. That is, the protruding portion 2b of the element isolation insulating film 2a protruding above the upper surface 1a of the semiconductor substrate 1 is side-etched by an amount equal to the film thickness T1 [nm] of the pad oxide film 4 in the horizontal direction of FIG. Is done.
  • the height of the protruding portion 2b is H1 [nm].
  • a bottom silicon oxide film 6 is formed on the upper surface 1 a of the semiconductor substrate 1.
  • a charge trap layer 7 serving as a charge storage layer is formed so as to cover the bottom silicon oxide film 6 and the upper surface 2c and side surface 2d of the protruding portion 2b.
  • a protective insulating film 8 is formed so as to cover the charge trap layer 7.
  • T2 [nm] of the bottom silicon oxide film 6, the charge trap layer 7 and the protective insulating film 8 is completed. This is performed so as to coincide with the height target value WHT [nm] of the wing portion 7a of the charge trap layer at the time.
  • the height target value WHT [nm] of the wing portion 7 a of the charge trap layer 7 is determined in consideration of the write and erase characteristics of the semiconductor device 100.
  • the protective insulating film 8 is formed so as not to be completely embedded in the first recess 23. As a result, the second recess 24 constituted by the protective insulating film 8 is formed in the first recess 23. Further, as described above, the protective insulating film 8 is formed by the height (the total film thickness T2 [nm] of the surface 8a of the protective insulating film 8 to be the bottom surface 24a of the second recess 24 from the upper surface 1a of the semiconductor substrate 1. ]) Is made to coincide with the height target value WHT [nm] of the wing portion 7a of the charge trap layer when the semiconductor device 100 is completed. In order to control the film thickness of the protective insulating film 8 with high accuracy, a CVD method can be used for the film formation.
  • a sacrificial film 9 is applied so as to cover the protective insulating film 8 and fill the second recess 24.
  • the sacrificial film 9 is formed so that its surface is flat. If necessary, the surface of the sacrificial film 9 is planarized by CMP (Chemical-Mechanical-Polishing) or the like.
  • the etching back is performed under the condition that the etching rates of the sacrificial film 9, the protective insulating film 8, the charge trap layer 7, and the element isolation insulating film 2a are all equal.
  • a dry etching technique can be used for this etch back.
  • the etch-back is finished when the sacrificial film 9 has just disappeared and the surface 8a of the protective insulating film 8 which is the bottom surface 24a of the second recess 24 is exposed. By doing so, the height H2 of the protruding portion 2b of the element isolation insulating film 2a from the upper surface 1a of the semiconductor substrate 1 becomes equal to the total film thickness T2 [nm].
  • the height WH of the wing portion 7a of the charge trap layer 7 is equal to the height H2 of the protruding portion 2b of the element isolation insulating film 2a, the height WH of the wing portion 7a of the charge trap layer 7 is also the total. It becomes equal to the film thickness T2 [nm].
  • the protective insulating film 8 is removed using a wet etching technique.
  • a top silicon oxide film 10 is formed so as to cover the surface of the charge trap layer 7 by thermal oxidation or CVD.
  • an ONO gate insulating film 20 having a three-layer structure including the bottom silicon oxide film 6, the charge trap layer 7, and the top silicon oxide film 10 is formed.
  • a polysilicon layer 11 which becomes a part of the core gate electrode is deposited on the ONO gate insulating film 20 and the element isolation insulating film 2a.
  • a silicide layer 12 containing nickel or the like is provided on the polysilicon layer 11.
  • the polysilicon layer 11 and the silicide layer 12 constitute a core gate electrode 21.
  • a silicon nitride film 13 is formed so as to cover the core gate electrode 21.
  • an interlayer insulating film 14 is formed so as to cover the silicon nitride film 13.
  • a contact hole penetrating the interlayer insulating film 14 and the silicon nitride film 13 is formed, and a contact 16 (FIG. 1) for filling the contact hole and a metal wiring 15 are formed simultaneously.
  • the semiconductor device 100 is completed.
  • the total film thickness T2 including the bottom silicon oxide film 6, the charge trap layer 7 and the protective insulating film 8 is the target value WHT for the height of the wing portion 7a of the charge trap layer 7 after the etch back.
  • These films and layers are formed so as to correspond to Then, the etch back for separating the charge trap layer 7 in units of cells is finished when the surface 8a of the protective insulating film 8 which is the bottom surface 24a of the second recess 24 is exposed.
  • the height WH of the wing 7a of the charge trap layer 7 can be made to coincide with the total film thickness T2.
  • the variation in the total film thickness T2 depends on the film forming accuracy and is negligibly small as compared with the height accuracy of the protruding portion 2b of the element isolation insulating film 2a. Therefore, the height H2 of the protruding portion 2b after the etch back can be formed substantially uniformly regardless of variations in the height H1 of the protruding portion 2b of the element isolation insulating film 2a before the etch back. Thereby, a semiconductor device having desired characteristics can be stably manufactured.

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Abstract

　装置の製造方法は、半導体基板の上面よりも上方へ突き出す突き出し部を有する複数の素子分離領域を形成し、隣接する突き出し部の間に第１凹部を形成する工程と、第１凹部の底面と突き出し部の側面及び上面とを覆うようにチャージトラップ層および保護絶縁膜を積層形成し、第１凹部内に保護絶縁膜で構成される第２凹部を形成する工程と、第２凹部を埋設するように、犠牲膜を全面に形成する工程と、第２凹部の底面である保護絶縁膜の表面が露出するまで、ドライエッチング法を用いて犠牲膜、保護絶縁膜、チャージトラップ層及び突き出し部をエッチング除去する工程と、を含む。

Description

装置の製造方法
　本発明は、装置の製造方法に関し、特に、チャージトラップ型ＮＡＮＤフラッシュメモリ装置の製造方法に関する。
　近年、大容量半導体記憶装置としてＮＡＮＤ型フラッシュメモリが実用化されている。ＮＡＮＤ型フラッシュメモリには、フローティングゲート型とチャージトラップ型の２つのタイプがある。フローティングゲート型フラッシュメモリは例えば特許文献１に開示されている。また、チャージトラップ型フラッシュメモリは、例えば特許文献２又は３に開示されている。さらに、特許文献４には、チャージトラップ層を、突出形成された素子分離絶縁膜の側面上にも形成するフラッシュメモリ装置とその製造方法が開示されている。
特開２００７－１９３８６２号公報 特開２０１０－１０３２３号公報 特開２０１１－２３０９７号公報 米国特許出願公開２０１１／０１９５５７８号明細書
　フラッシュメモリ装置の微細化には、フローティングゲート型よりもチャージトラップ型の方が適している。チャージトラップ型フラッシュメモリ装置の更なる微細化を実現するため、特許文献４に開示されたフラッシュメモリ装置では、素子分離絶縁膜を半導体基板の上面よりも上方に突き出させ、活性領域上に形成されるチャージトラップ層を、その突き出し部の側面にまで延在させている。
　チャージトラップ層の形成は、チャージトラップ層となる絶縁膜を全面に形成した後、チャージトラップ層をセル毎に分離するようにエッチバックを行うことによりなされる。このとき、素子分離絶縁膜の突き出し部も上面側からエッチングされ、その高さが減少する。素子分離領域の突き出し部の側面に形成されたチャージトラップ層の高さ（ウイング部の高さ）は、素子分離領域の突き出し部の高さに一致する。
　ここで、チャージトラップ層のウイング部の高さは、メモリセルの特性に大きく影響する。したがって、チャージトラップ層のエッチバックは、ウイング部の高さが所定の高さとなるように行わなければならない。
　しかしながら、関連する半導体装置の製造方法では、エッチバックを時間制御により行っている。このため、エッチバック前の素子分離絶縁膜の突き出し部の高さがばらつき等により変動すると、エッチング後の突き出し部の高さもチャージトラップ層のウイング部の高さも変動する。その結果、所望の特性を持つ半導体装置を安定して製造することができないという問題点がある。
　本発明の一実施の形態に係る装置の製造方法は、半導体基板の上面よりも上方へ突き出す突き出し部を有する複数の素子分離領域を形成し、隣接する前記突き出し部の間に第１凹部を形成する工程と、前記第１凹部の底面と前記突き出し部の側面及び上面とを覆うようにチャージトラップ層および保護絶縁膜を積層形成し、前記第１凹部内に前記保護絶縁膜で構成される第２凹部を形成する工程と、前記第２凹部を埋設するように、犠牲膜を全面に形成する工程と、前記第２凹部の底面である前記保護絶縁膜の表面が露出するまで、ドライエッチング法を用いて前記犠牲膜、前記保護絶縁膜、前記チャージトラップ層及び前記突き出し部をエッチング除去する工程と、を含むことを特徴とする。
　本発明によれば、隣接する素子分離領域の突き出し部の間に形成された第１凹部内にチャージトラップ層及び保護絶縁膜を積層形成して第２凹部を形成する。また、第２凹部を埋設する犠牲膜を形成する。そして、第２凹部の底面である保護絶縁膜の表面が露出するまで、犠牲膜、保護絶縁膜、チャージトラップ層及び突き出し部をドライエッチングにより除去する。これにより、ドライエッチング前の突き出し部の高さに依存することなく、突き出し部の側面に形成されるチャージトラップ層のウイングの高さを制御することができ、所望の特性を持つ装置を安定して製造することができる。
比較例に係る半導体装置の製造途中の状態を示す断面図である。 図１に示す状態の後、エッチバック工程及び犠牲膜除去工程を行った状態を示す断面図である。 図１に示す半導体装置よりも突き出し部の高さが低い半導体装置の製造途中の状態を示す断面図である。 図３に示す状態の後、エッチバック工程及び犠牲膜除去工程を行った状態を示す断面図である。 本発明の第１の実施の形態に係る装置の平面図である。 図５のＡ－Ａ’線断面図である。 図５及び図６に示す装置の製造方法による工程を説明するための断面図である。 図７に続く工程を説明するための断面図である。 図８に続く工程を説明するための断面図である。 図９に続く工程を説明するための断面図である。 図１０に続く工程を説明するための断面図である。 図１１に続く工程を説明するための断面図である。
　本発明の実施の形態について説明する前に、発明者が検討した比較例について説明し、本発明が解決しようとする課題をより明確にする。なお、ここでは、半導体装置としてチャージトラップ型ＮＡＮＤフラッシュ不揮発性メモリ（以下、ＣＴ型メモリという）を想定している。
（比較例）
　ＣＴ型メモリの微細化を実現するため、一部が半導体基板の上面よりも上方へ突き出す素子分離絶縁膜を形成し、素子分離絶縁膜の突き出し部の側面を利用してメモリセルを構成することが行われている（特許文献４参照）。
　このような構成におけるチャージトラップ層の形成は、素子分離絶縁膜の突き出し部の上面及び側面を含む全面に、チャージトラップ層となる絶縁膜、例えばＳｉＲＮ（Silicon Rich Nitride）膜、と保護絶縁膜を積層形成した後、エッチバックを行って、不要部分を除去することにより行われる。
　図１は、比較例に係る半導体装置の製造途中の状態を示す断面図である。具体的には、エッチバックに利用される犠牲膜９を保護絶縁膜８上に形成する工程までを終えた状態を示している。図示のように、半導体基板１に形成されたトレンチ１ｂは、パッド酸化膜４ａを介して素子分離絶縁膜２ａで埋設されている。素子分離絶縁膜２ａの一部は、半導体基板１の上面１ａよりも上方に突き出している。また、半導体基板１の上面にはボトムシリコン酸化膜（ボトム絶縁膜）６が形成されている。さらに、ボトムシリコン酸化膜６と素子分離絶縁膜２ａの突き出し部２ｂの上面２ｃ及び側面２ｄとを覆うようにチャージトラップ層７となるＳｉＲＮ（Silicon Rich Nitride）膜と保護絶縁膜８が積層形成されている。加えて、保護絶縁膜８を覆う犠牲膜９が塗布形成されている。
　エッチバックは、ドライエッチング法を用い、犠牲膜９、保護絶縁膜８、チャージトラップ層７、及び素子分離絶縁膜２ａのエッチングレートが全て等しくなる条件で行う。このエッチバックは、素子分離絶縁膜２ａの突き出し部２ｂの上面２ｃをエンドポイントとする第１エッチングと、予め設定された固定時間の第２エッチング（オーバーエッチング）とで構成される。オーバーエッチングは、チャージトラップ層７の素子分離絶縁膜２ａの突き出し部２ｂの側面２ｄ上に形成された部分（ウイング部７ａ、図２参照）の高さを調節する目的で行われる。
　図１は、素子分離絶縁膜２ａの突き出し部２ｂの高さがＨ１－１［ｎｍ］の場合を示している。この場合、上述したエッチバックにより、素子分離絶縁膜２ａの突き出し部２ｂの高さは、図２に示すようにＨ２－１（＜Ｈ１－１）［ｎｍ］に減少する。なお、図２は、エッチバック工程の後、犠牲膜９を全て除去した状態を示している。
　一方、図３は、素子分離絶縁膜２ａの突き出し部２ｂの高さがＨ１－２（＜Ｈ１－１）［ｎｍ］の場合を示している。この場合、上述したエッチバックにより、素子分離絶縁膜２ａの突き出し部２ｂの高さは、図４に示すようにＨ２－２（＜Ｈ２－１）［ｎｍ］に減少する。なお、図４は、エッチバック工程の後、犠牲膜９を全て除去した状態を示している。
　ここで、Ｈ２－２［ｎｍ］＜Ｈ２－１［ｎｍ］となる理由は、エンドポイント検出後に行われるオーバーエッチングが経過時間に基づいて制御され、予め設定された固定時間だけ行われるからである。即ち、通常の半導体装置の製造工程では、エッチバック前の素子分離絶縁膜２ａの突き出し部２ｂの高さが目標値Ｈ１Ｔに一致しているものとして、オーバーエッチ時間が設定されるからである。このため、製造ばらつきによりエッチバック前の素子分離絶縁膜２ａの突き出し部２ｂの高さが目標値Ｈ１Ｔよりも高かったり低かったりした場合には、エッチバック後の素子分離絶縁膜２ａの突き出し部２ｂの高さも目標値Ｈ２Ｔからずれることになる。その結果、素子分離絶縁膜２ａの突き出し部２ｂの側面２ｄに形成されているチャージトラップ層７のウイング部７ａの高さＷＨも、目標値ＷＨＴからずれてしまう。
　チャージトラップ層７のウイング部７ａの高さＷＨは、半導体素子の特性に影響を与える。具体的には、チャージトラップ層７のウイング部７ａの高さＷＨが高くなると記憶データの消去に要する時間が長くなる。また、チャージトラップ層７のウイング部７ａの高さＷＨが低くなるとデータの書き込みに要する時間が長くなる。
　チャージトラップ層７のウイング部７ａの高さＷＨは、データの書き込みに要する時間と消去に要する時間とを勘案し、半導体装置全体としての動作速度ができるだけ高くなるように設定される。しかしながら、上述した半導体装置の製造方法では、チャージトラップ層７のウイング部７ａの高さＷＨは、エッチバック前の素子分離絶縁膜２ａの突き出し部２ｂの高さに依存する。加えて、エッチバック前の素子分離絶縁膜２ａの突き出し部２ｂの高さのばらつきを無くすことは難しい。そこで、エッチバック前の素子分離絶縁膜２ａの突き出し部２ｂの高さに依存することなく、チャージトラップ層７のウイング部７ａの高さＷＨを目標値ＷＨＴに一致させることができる半導体装置の製造方法が求められている。
（第１の実施の形態）
　次に、図５乃至図１２を参照して、本発明の第１の実施の形態に係る装置の製造方法について説明する。
　図５は、本実施の形態に係る装置（半導体装置）１００の一部、具体的には、ＣＴ型メモリのセル部（の一部）、を表す平面図、図６は、そのＡ－Ａ’線断面図である。
　図５を参照すると、半導体装置１００は、Ｘ方向に連続して延在する複数の素子分離領域２と同じくＸ方向に連続して延在する複数の活性領域３とを含んでいる。複数の素子分離領域２と複数の活性領域３は、Ｙ方向に交互に、等間隔かつ等ピッチで配置されている。
　複数の素子分離領域２および複数の活性領域３に跨って、Ｙ方向に連続して延在する複数のワード線（コアゲート電極）２１が、Ｘ方向に等間隔かつ等ピッチで配置されている。
　活性領域３は、コンタクト１６によって、図示していないメタル配線と接続されている。
　次に、図６を参照すると、半導体基板１には、素子分離用のトレンチ１ｂが形成されている。トレンチ１ｂの底面及び側面を構成する半導体基板１の表面にはパッド酸化膜４ａが形成されている。底面及び側面にパッド酸化膜４ａが形成されたトレンチ１ｂには、素子分離絶縁膜２ａが埋め込まれている。こうして、複数のトレンチ１ｂにそれぞれ素子分離絶縁膜２ａが埋め込まれた素子分離領域２が形成されている。また、素子分離領域２の形成により、半導体基板１に活性領域３が規定される。
　素子分離絶縁膜２ａは、その上部が半導体基板１の上面１ａよりも上方に突き出すように形成されている。素子分離絶縁膜２ａの突き出し部２ｂの高さＨ２［ｎｍ］は、製造ばらつきにより目標値Ｈ２Ｔと異なる場合がある。目標値Ｈ２Ｔは、得られる半導体装置１００の書き込み特性及び消去特性を考慮して適切な値に設定される。
　半導体基板１の活性領域３の上面には、ボトムシリコン酸化膜６が形成されている。また、ボトムシリコン酸化膜６の上面と突き出し部２ｂの上面２ｃ及び側面２ｄとを覆うように、電荷蓄積層となるチャージトラップ層７が形成されている。さらに、チャージトラップ層７の表面を覆うようにトップシリコン酸化膜（チップ絶縁膜）１０が形成されている。ボトムシリコン酸化膜６、チャージトラップ層７及びトップシリコン酸化膜１０の積層構造によりＯＮＯ（酸化膜‐窒化膜‐酸化膜）ゲート絶縁膜２０を構成している。
　ＯＮＯゲート絶縁膜２０及び素子分離絶縁膜２ａの上には、導電層であるポリシリコン層１１が形成されている。ポリシリコン層１１の上にはニッケル等を用いたシリサイド層１２が形成されている。ポリシリコン層１１とシリサイド層１２とでコアゲート電極（ワード線）２１が構成される。
　コアゲート電極２１を覆うように、シリコン窒化膜１３が形成されている。また、シリコン窒化膜１３を覆うように、層間絶縁膜１４が形成されている。層間絶縁膜１４の上部には、メタル配線１５が形成されている。メタル配線１５は、層間絶縁膜１４及びシリコン窒化膜１３を貫通するように形成されたコンタクトホール（図示せず）を埋めるように形成される。即ち、メタル配線１５とコンタクト１６（図５）は同一の工程で形成される。コンタクト１６は、活性領域に形成されている選択トランジスタ（図示せず）に接続される。
　以下、図７～図１２を参照して、図５～図６に示した半導体装置１００の製造方法について説明する。図７～図１２は、半導体装置１００の製造途中の状態を示す図であって、図１におけるＡ－Ａ’線に対応する位置での断面図である。
　まず、図７に示すように、半導体基板１の上面に、膜厚Ｔ１［ｎｍ］のパッド酸化膜４を形成する。それから、形成したパッド酸化膜４上にシリコン窒化膜５を堆積し、堆積したシリコン窒化膜５を所定のパターンにパターニングする。所定のパターンは、ここでは幅及びピッチが共にＷ［ｎｍ］のラインアンドスペースパターンとする。続いて、パターニングしたシリコン窒化膜５をハードマスクとして用い、周知のＳＴＩ（Shallow Trench Isolation）法により素子分離領域２を形成する。即ち、半導体基板１にトレンチ１ｂを形成し、その内表面にパッド酸化膜４ａを形成する。そして、酸化シリコン膜からなる素子分離絶縁膜２ａでトレンチ１ｂとハードマスクの開口部を埋設する。
　素子分離領域２の形成により、半導体基板１には、活性領域３が規定される。素子分離領域２及び活性領域３の幅はともにＷ［ｎｍ］となる。
　次に、図８に示すように、シリコン窒化膜５からなるハードマスク及びパッド酸化膜４を順次除去する。シリコン窒化膜５の除去は、半導体基板１を熱燐酸溶液に浸漬することにより行うことができる。また、パッド酸化膜４の除去は、半導体基板１をフッ化水素酸水溶液に浸漬することにより行うことができる。
　パッド酸化膜４を除去する際、パッド酸化膜と同じシリコン酸化膜からなる素子分離絶縁膜２ａの露出部分もエッチングされる。つまり、半導体基板１の上面１ａよりも上方に突き出ている素子分離絶縁膜２ａの突き出し部２ｂは、図８の左右方向に関して、パッド酸化膜４の膜厚Ｔ１［ｎｍ］に等しい分だけサイドエッチングされる。その結果、突き出し部２ｂの幅Ｗ１は、Ｗ１＝Ｗ－２・Ｔ１［ｎｍ］となる。また、突き出し部２ｂの高さはＨ１［ｎｍ］となる。そして、隣接する突き出し部２ｂ同士の間には、幅Ｗ２＝Ｗ＋２・Ｔ１［ｎｍ］の第１凹部２３が形成される。
　次に、図９に示すように、半導体基板１の上面１ａにボトムシリコン酸化膜６を形成する。それから、ボトムシリコン酸化膜６と突き出し部２ｂの上面２ｃ及び側面２ｄを覆うように、電荷蓄積層となるチャージトラップ層７を形成する。さらに、チャージトラップ層７を覆うように保護絶縁膜８を形成する。これらの膜及び層の形成は、ボトムシリコン酸化膜６とチャージトラップ層７と保護絶縁膜８の合計の膜厚（以下単に、合計の膜厚）Ｔ２［ｎｍ］が、半導体装置１００が完成した時のチャージトラップ層のウイング部７ａの高さ目標値ＷＨＴ［ｎｍ］に一致するように行う。ここで、チャージトラップ層７のウイング部７ａの高さ目標値ＷＨＴ［ｎｍ］は、半導体装置１００の書き込み及び消去特性を考慮して決定される。
　保護絶縁膜８の形成は、第１凹部２３内を完全に埋め込まないように行う。これにより、第１凹部２３内に、保護絶縁膜８によって構成される第２凹部２４を形成する。また、上述したように、保護絶縁膜８の形成は、第２凹部２４の底面２４ａとなる保護絶縁膜８の表面８ａの半導体基板１の上面１ａからの高さ（合計の膜厚Ｔ２［ｎｍ］）が、半導体装置１００が完成した時のチャージトラップ層のウイング部７ａの高さ目標値ＷＨＴ［ｎｍ］に一致するように行う。なお、保護絶縁膜８の膜厚を精度良く制御するため、その成膜にはＣＶＤ法を用いることができる。
　ここで、第１凹部２３内に第２凹部２４を形成することを可能にするため、パッド酸化膜４の膜厚Ｔ１［ｎｍ］は、Ｗ２（＝Ｗ＋２・Ｔ１）＞２・Ｔ２［ｎｍ］およびＷ＞２・Ｔ１［ｎｍ］を満足するように設定しておく必要がある。また、突き出し部２ｂの高さＨ２は、Ｈ１＞Ｈ２［ｎｍ］を満足する高さにしておく必要がある。
　次に、図１０に示すように、保護絶縁膜８を覆い、第２凹部２４を埋め込むように犠牲膜９を塗布する。犠牲膜９は、その表面が平坦となるように形成される。必要なら、ＣＭＰ（Chemical Mechanical Polishing）等により犠牲膜９の表面の平坦化を行う。
　次に、図１１に示すように、犠牲膜９、保護絶縁膜８、チャージトラップ層７及び素子分離絶縁膜２ａの全てのエッチングレートが等しくなる条件で、これらのエッチバックを行う。このエッチバックには、ドライエッチング技術を用いることができる。エッチバックは、犠牲膜９がちょうどなくなり、第２凹部２４の底面２４ａである保護絶縁膜８の表面８ａが露出した時点で終了させる。そうすることで、素子分離絶縁膜２ａの突き出し部２ｂの半導体基板１の上面１ａからの高さＨ２は、合計の膜厚Ｔ２［ｎｍ］に等しくなる。このとき、チャージトラップ層７のウイング部７ａの高さＷＨは、素子分離絶縁膜２ａの突き出し部２ｂの高さＨ２に等しいので、チャージトラップ層７のウイング部７ａの高さＷＨもまた合計の膜厚Ｔ２［ｎｍ］に等しくなる。
　次に、図１２に示すように、ウェットエッチング技術を用いて保護絶縁膜８を除去する。続いて、熱酸化やＣＶＤ法を用いて、チャージトラップ層７の表面を覆うようにトップシリコン酸化膜１０を形成する。これにより、ボトムシリコン酸化膜６、チャージトラップ層７及びトップシリコン酸化膜１０からなる３層構造のＯＮＯゲート絶縁膜２０が形成される。
　続いて、ＯＮＯゲート絶縁膜２０及び素子分離絶縁膜２ａ上にコアゲート電極の一部となるポリシリコン層１１を堆積する。また、ポリシリコン層１１の上にニッケル等を含むシリサイド層１２を設ける。ポリシリコン層１１とシリサイド層１２は、コアゲート電極２１を構成する。
　この後、図６に示すように、コアゲート電極２１を覆うように、シリコン窒化膜１３を形成する。それから、シリコン窒化膜１３を覆うように、層間絶縁膜１４を形成する。そして、図示してないが、層間絶縁膜１４及びシリコン窒化膜１３を貫通するコンタクトホールを形成し、コンタクトホールを埋めるコンタクト１６（図１）と、メタル配線１５とを同時に形成する。 
　以上のようにして、半導体装置１００が完成する。
　本実施の形態では、ボトムシリコン酸化膜６、チャージトラップ層７及び保護絶縁膜８を合わせた合計の膜厚Ｔ２が、エッチバック後のチャージトラップ層７のウイング部７ａの高さの目標値ＷＨＴに一致するように、これらの膜及び層を形成する。そして、チャージトラップ層７をセル単位に分離するエッチバックを、第２凹部２４の底面２４ａである保護絶縁膜８の表面８ａが露出した時点で終了する。こうすることで、チャージトラップ層７のウイング７ａの高さＷＨを、合計の膜厚Ｔ２に一致させることができる。合計の膜厚Ｔ２のばらつきは、成膜精度に依存し、素子分離絶縁膜２ａの突き出し部２ｂの高さ精度に比べれば無視できるほど小さい。それゆえ、エッチバック前の素子分離絶縁膜２ａの突き出し部２ｂの高さＨ１のばらつきに関係なく、エッチバック後の突き出し部２ｂの高さＨ２を実質上均一に形成することができる。これにより、所望の特性を有する半導体装置を安定して製造することができる。
　以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されること無く、その発明の範囲を逸脱することなしに種々の変形、変更が可能である。
　この出願は、２０１３年４月２３日に出願された日本出願特願２０１３－９０３５６号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　　１　　半導体基板
　　１ａ　　上面
　　１ｂ　　トレンチ
　　２　　素子分離領域
　　２ａ　　素子分離絶縁膜
　　２ｂ　　突き出し部
　　２ｃ　　上面
　　２ｄ　　側面
　　３　　活性領域
　　４，４ａ　　パッド酸化膜
　　５　　シリコン窒化膜
　　６　　ボトムシリコン酸化膜
　　７　　チャージトラップ層
　　７ａ　　ウイング部
　　８　　保護絶縁膜
　　８ａ　　表面
　　９　　犠牲膜
　　１０　　トップシリコン酸化膜
　　１１　　ポリシリコン層
　　１２　　シリサイド層
　　１３　　シリコン窒化膜
　　１４　　層間絶縁膜
　　１５　　メタル配線
　　１６　　コンタクト
　　２０　　ＯＮＯゲート絶縁膜
　　２１　　コアゲート電極（ワード線）
　　２３　　第１凹部
　　２４　　第２凹部
　　２４ａ　　底面
　　１００　　半導体装置

Claims (8)

  1. 　半導体基板の上面よりも上方へ突き出す突き出し部を有する複数の素子分離領域を形成し、隣接する前記突き出し部の間に第１凹部を形成する工程と、
    　前記第１凹部の底面と前記突き出し部の側面及び上面とを覆うようにチャージトラップ層および保護絶縁膜を積層形成し、前記第１凹部内に前記保護絶縁膜で構成される第２凹部を形成する工程と、
    　前記第２凹部を埋設するように、犠牲膜を全面に形成する工程と、
    　前記第２凹部の底面である前記保護絶縁膜の表面が露出するまで、ドライエッチング法を用いて前記犠牲膜、前記保護絶縁膜、前記チャージトラップ層及び前記突き出し部をエッチング除去する工程と、
    　を含むことを特徴とする装置の製造方法。
  2. 　前記第２凹部を形成する工程は、前記第２凹部の底面である前記保護絶縁膜の表面の位置を、前記エッチング除去する工程の後に残る前記突き出し部の高さの目標値に一致させるように行われる、ことを特徴とする請求項１に記載の装置の製造方法。
  3. 　前記保護絶縁膜の形成を、ＣＶＤ法を用いて行うことを特徴とする請求項２に記載の装置の製造方法。
  4. 　前記エッチング除去する工程の後、前記保護絶縁膜を全て除去する工程と、
    　前記チャージトラップ層の露出面を覆うようにトップ絶縁膜を形成する工程と、
    　をさらに含むことを特徴とする請求項１，２又は３に記載の装置の製造方法。
  5. 　前記複数の素子分離絶領域が延在する第１の方向と交差する第２の方向に沿って導電層を形成する工程をさらに含むことを特徴とする請求項４に記載の装置の製造方法。
  6. 　前記第２凹部を形成する工程の前に、前記第１凹部内に露出している前記半導体基板の露出面にボトム絶縁膜を形成する工程をさらに含むことを特徴とする請求項１、２又は３に記載の装置の製造方法。
  7. 　第１凹所を形成するように所定の間隔で一対の突き出し部を形成し、
    　前記第１凹所の内表面を覆うように第１膜及び第２膜からなる積層膜を形成して前記第１凹所内に第２凹所を形成し、
    　前記第２凹所を埋め込むように前記第２膜を覆う犠牲膜を形成し、
    　前記突き出し部、前記第１膜、前記第２膜及び前記犠牲膜のエッチングレートが同一になる条件で、前記第２凹部の底部である前記第２膜の上面が露出するまで、前記犠牲膜、前記第２膜、前記第１膜及び前記突き出し部をエッチングし、
    　前記第２膜を除去し、前記突き出し部の側面に前記積層膜の膜厚に等しい高さの前記第１膜を残存させる、
    ことを特徴とする膜形成方法。
  8. 　第１面から突き出す突き出し部の側面及び上面を覆うように、前記第１面上に第１膜及び第２膜から積層膜を所定の膜厚で形成し、
    　その上面が平らになるように前記積層膜上に犠牲膜を形成し、
    　前記突き出し部、前記第１膜、前記第２膜及び前記犠牲膜のエッチングレートが同一になる条件で、前記第１面上に位置する前記第２膜の上面が露出するまで、前記犠牲膜、前記第２膜、前記第１膜及び前記突き出し部をエッチングし、
    　前記第２膜を除去し、前記突き出し部の側面に前記所定の膜厚に等しい高さの前記第１膜を残存させる、
    ことを特徴とする膜形成方法。
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