KR20110021238A - 비휘발성 메모리 소자 및 그 형성방법 - Google Patents
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Abstract
비휘발성 메모리 소자 및 그 형성방법이 제공된다. 비휘발성 메모리 소자는 활성 영역을 정의하는 소자분리막을 포함하는 반도체 기판, 활성 영역의 반도체 기판 상의 터널 절연막, 터널 절연막 상의 전하트랩층, 전하트랩층과 소자분리막 상의 블로킹 절연막, 블로킹 절연막 상의 게이트 전극, 및 소자분리막과 블로킹 절연막 사이의 배리어 캡핑막을 포함한다.
전하 트랩, 배리어 캡핑막, 백 터널링, 리텐션
Description
본 발명은 반도체 메모리 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자 및 그 형성방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 소자(volatile memory device)와 전기의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 소자(nonvolatile memory device)로 구분된다. 플래시 메모리 소자는 비휘발성 메모리 소자로서, 프로그램 및 소거가 가능한 이피롬(EPROM:Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM:Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 장치이다.
플래시 메모리 소자는 데이터가 저장되는 플로팅 게이트와 이를 제어하는 컨트롤 게이트가 순차적으로 적층된 구조를 가질 수 있다. 이러한 구조는 플로팅 게이트의 수직방향의 높이 때문에, 메모리 소자의 스케일링 다운(scaling down)을 저해할 수 있다. 메모리 셀의 수직방향의 높이를 효과적으로 줄이는 동시에, 저장 된 데이터를 장시간 유지하는 리텐션(retention) 특성을 유지하기 위하여, 전하트랩층을 사용하는 플래시 메모리 소자가 개발되고 있다.
본 발명의 목적은 신뢰성 및 동작 특성이 향상된 비휘발성 메모리 소자 및 그 형성방법을 제공하는 것이다.
본 발명의 실시예에 따른 비휘발성 메모리 소자는 활성 영역을 정의하는 소자분리막을 포함하는 반도체 기판, 상기 활성 영역의 반도체 기판 상의 터널 절연막, 상기 터널 절연막 상의 전하트랩층, 상기 전하트랩층과 상기 소자분리막 상의 블로킹 절연, 상기 블로킹 절연막 상의 게이트 전극 및 상기 소자분리막과 상기 블로킹 절연막 사이의 배리어 캡핑막을 포함한다.
본 발명의 일 실시예에 따르면, 상기 배리어 캡핑막은 상기 소자분리막 및 상기 전하트랩층을 덮을 수 있다.
본 발명의 일 실시예에 따르면, 상기 배리어 캡핑막은 상기 전하트랩층과 동일한 물질을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 배리어 캡핑막은 상기 소자분리막을 덮으며, 상기 블로킹 절연막은 상기 전하트랩층에 접촉할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 배리어 캡핑막은 실리콘 산화질화막을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 배리어 캡핑막의 두께는 상기 전하트랩층의 두께보다 얇을 수 있다.
본 발명의 실시예에 따르면, 상기 블로킹 절연막은 상기 배리어 캡핑막 상의 장벽 절연막, 상기 장벽 절연막 상의 고유전막을 포함할 수 있으며, 상기 장벽 절연막은 상기 소자분리막과 동일한 물질을 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자의 형성방법은 반도체 기판 상에 터널 절연막을 형성하는 것, 상기 터널 절연막 상의 전하트랩층을 형성하는 것, 상기 터널 절연막, 상기 전하트랩층 및 상기 반도체 기판을 식각하여 트렌치를 형성하고, 상기 트렌치를 채우는 소자분리막을 형성하는 것, 상기 소자분리막 상에 배리어 캡핑막을 형성하는 것, 상기 배리어 캡핑막 상에 블로킹 절연막을 형성하는 것 그리고 상기 블로킹 절연막 상에 게이트 전극을 형성하는 것을 포함한다.
본 발명의 일 실시예에 따르면, 상기 배리어 캡핑막은 상기 소자분리막 및 상기 전하트랩층을 덮도록 형성되며, 상기 전하트랩층과 동일한 물질로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 배리어 캡핑막은 상기 소자분리막의 일부를 질화시켜 형성될 수 있다.
본 발명의 실시예에 따르면, 비휘발성 메모리 소자는 배리어 캡핑막을 포함한다. 상기 배리어 캡핑막은 상기 블로킹 절연막과 게이트 전극을 구성하는 물질이 소자분리막의 상부(upper portion)로 확산되는 것을 방지할 수 있다. 이에 따라, 상기 배리어 캡핑막은 상기 소자분리막의 상부에 전하 손실 패스(charge loss path)가 형성되는 것을 방지할 수 있다.
한편, 상기 배리어 캡핑막은 상기 활성 영역의 가장자리에 가해지는 전계를 완화시켜, 소자의 리텐션(retention) 특성을 향상시킬 수 있다. 또한, 상기 배리어 캡핑막은 백 터널링(back tunneling)을 감소시켜 소자의 신뢰성을 향상시킬 수 있다.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 제공되는 것이다.
본 발명의 실시예들에서 제 1, 제 2 등의 용어가 각각의 구성요소를 기술하기 위하여 설명되었지만, 각각의 구성요소는 이 같은 용어들에 의하여 한정되어서는 안 된다. 이러한 용어들은 단지 소정의 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다.
도면들에 있어서, 각각의 구성요소는 명확성을 기하기 위하여 과장되게 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
한편, 설명의 간략함을 위해 아래에서는 본 발명의 기술적 사상이 적용될 수 있는 몇가지 실시예들을 예시적으로 설명하고, 다양한 변형된 실시예들에 대한 설명은 생략한다. 하지만, 이 분야에 종사하는 통상의 지식을 가진 자는, 상술한 설명 및 예시될 실시예들에 기초하여, 본 발명의 기술적 사상을 다양한 경우들에 대하여 변형하여 적용할 수 있을 것이다.
이하에서, 본 발명의 실시예로서 낸드 플래시(NAND FLASH) 메모리 소자를 예로 들어 설명하지만, 다양한 형태(노어 플래시 등)의 메모리 소자에 본 발명의 기술적 사상을 적용할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 평면도를 나타낸 도면이다.
도 1을 참조하면, 반도체 기판에 활성 영역들(ACT)이 평행하게 일 방향으로 배열된다. 상기 활성 영역들(ACT)을 가로지르는 워드 라인들(WL)이 배열된다. 워드 라인들(WL)의 일측에 접지 선택 라인들(GSL)이 배열된다. 워드 라인들(WL)의 타측에 스트링 선택 라인들(SSL)이 배열된다. 상기 접지 선택 라인들(GSL) 사이에 공통 소오스 라인(CSL)이 제공되며, 상기 스트링 선택 라인들(SSL) 사이에 비트라인 콘택(DC)이 제공된다. 비휘발성 메모리 소자가 스케일링 다운(scaling down)됨에 따라, 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL) 사이의 간격이 좁아질 수 있다. 이에 따라, 상기 접지 선택 라인들(GSL) 사이에 자기 정렬(self align)된 상기 공통 소오스 라인(CSL)이 제공되며, 상기 스트링 선택 라인들(SSL) 사이에 자기 정렬(self align)된 상기 비트라인 콘택(DC)이 제공될 수 있다.
도 2 내지 4를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명한다. 도 2는 도 1의 Ⅰ-Ⅰ′라인을 따라 취해진 단면도이고, 도 3은 도 1의 Ⅱ-Ⅱ′라인을 따라 취해진 단면도이며, 도 4는 도 1의 Ⅲ-Ⅲ′라인을 따라 취해진 단면도이다.
반도체 기판(100)은 활성 영역(도 1의 ACT)을 정의하는 소자분리막(105)을 포함한다. 상기 활성 영역의 반도체 기판(100) 상에 터널 절연막(110)이 배치된다. 상기 터널 절연막(110)은 실리콘 산화막, 실리콘 산화질화막 중 적어도 어느 하나를 포함할 수 있다. 상기 터널 절연막(110)을 구성하는 실리콘 산화막은 직접 터널링이 일어나지 않는 두께를 가질 수 있다.
상기 터널 절연막(110) 상에 전하트랩층(120)이 배치된다. 상기 전하트랩층(120)은 실리콘 질화막, 하프늄 산화막, 지르코늄 산화막(ZrO), 탄탈륨 산화막(TaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 산화질화막(HfON), 지르코늄 산화질화막(ZrON), 하프늄 실리콘 산화질화막(HfSiON), 또는 하프늄 알루미늄 산화질화막(HfAlON) 중 어느 하나일 수 있다. 본 발명의 일 실시예에 따르면, 상기 전하트랩층(120)은 실리콘 질화막일 수 있다.
상기 전하트랩층(120) 상에 블로킹 절연막(140)이 배치된다. 상기 블로킹 절연막(140)은 상기 전하트랩층(120) 상의 장벽 절연막(142) 및 상기 장벽 절연막 상의 고유전막(high-k layer, 145)을 포함할 수 있다. 상기 고유전막(145)은 상기 터널 절연막(110)보다 큰 유전 상수를 가질 수 있다. 예를 들면, 상기 고유전막(145)은 절연성 금속 산화물을 포함할 수 있다. 구체적으로, 상기 고유전막(145) 은 알루미늄 산화막, 란타늄 하프늄 산화막(LaHfO), 란타늄 알루미늄 산화막(LaAlO), 또는 디스프로슘 스칸듐 산화막(DyScO) 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 고유전막(145)은 알루미늄 산화막일 수 있다.
상기 장벽 절연막(142)의 전자친화력(electron affinity)은 상기 고유전막(145)의 전자친화력보다 작을 수 있다. 여기서, 전자친화력이란, 진공준위에서 전도 대역(conduction band)의 하단 가장자리에 이르는 에너지를 의미한다. 상기 장벽 절연막(142)이 작은 전자친화력을 가짐으로써, 게이트 전극으로 전하가 방출되는 것을 감소시킬 수 있어 리텐션(retention) 특성이 향상될 수 있다. 상기 장벽 절연막(142)은 실리콘 산화막, 예를 들면 중온 산화막(Middle Temperature Oxide)일 수 있다.
상기 블로킹 절연막(140) 상에 게이트 전극(150)이 배치된다. 상기 게이트 전극(150)은 일함수(work function)가 적어도 4eV 이상인 도전 물질을 포함한다. 상기 게이트 전극(150)으로부터 상기 블로킹 절연막(140)을 통하여 전하트랩층(120)으로 이동하는 전하의 터널링 확률은 게이트 전극(150)의 일함수에 반비례한다. 상기 게이트 전극(150)은 일함수가 4.0eV보다 높은 도전막으로 형성할 수 있다. 이로써, 상기 블로킹 절연막(140)을 통한 전하의 터널링 확률을 낮출 수 있다. 상기 게이트 전극(150)은 4.0eV보다 높은 일함수를 가지는 도전체로서 금속 또는 도핑된 실리콘으로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 게이트 전극(150)은 상기 블로킹 절연막(140) 상의 텅스텐 나이트라이드 및 텅스텐 나이트 라이드 상의 텅스텐막일 수 있다.
도 1에 도시된 바와 같이, 상기 터널 절연막(110), 전하트랩층(120), 배리어 캡핑막(130), 블로킹 절연막(140) 및 게이트 전극(150)은 워드 라인(WL)을 구성한다. 도 3을 참조하면, 상기 워드 라인(WL) 사이의 활성 영역에 소오스/드레인 영역이 배치되지 않더라도, 상기 게이트 전극(150)의 가장자리 전계(fringing field)에 의하여 반전 영역이 발생할 수 있다. 이 경우, 가장자리 전계에 의하여 반전 영역이 발생할 수 있도록 상기 워드 라인(WL) 간의 간격이 충분히 가깝게 배치될 수 있다. 또는, 본 발명의 일 실시예와 다르게, 소오스/드레인 영역이 상기 워드 라인(WL) 사이의 활성 영역에 배치될 수 있다.
도 4를 참조하면, 상기 게이트 전극(150)이 가로지르는 소자분리막(105)의 상부면 높이는 상기 게이트 전극(150)이 가로지르지 않는 소자분리막(105)의 상부면 높이보다 높을 수 있다. 이러한 구조에 의하여, 상기 전하트랩층(120)은 이웃하는 전하트랩층(120)과 연결되지 않아, 상기 상기 전하트랩층(120)에 트랩된 전하는 어느 방향으로도 손실되거나 스프레딩(spreading)되는 것이 방지될 수 있다.
상기 소자분리막(105)과 상기 블로킹 절연막(140) 사이에 배리어 캡핑막(barrier capping layer, 130)이 배치된다. 상기 배리어 캡핑막(130)은 상기 소자분리막(105) 및 상기 전하트랩층(120)을 덮을 수 있다. 상기 배리어 캡핑막(130)은 상기 전하트랩층(120)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 배리어 캡핑막(130)은 실리콘 질화막일 수 있다. 상기 배리어 캡핑막(130)의 두께는 상기 전하트랩층(120)의 두께보다 얇을 수 있다.
상기 배리어 캡핑막(130)은 상기 블로킹 절연막(140)과 상기 게이트 전극(150)의 금속 물질이 상기 소자분리막(105)으로 확산하는 것을 방지할 수 있다. 상기 소자분리막(105)에 금속 물질이 확산되면, 상기 소자분리막(105)의 상부(upper portion)에 전하 손실 패스(charge loss path)가 발생할 수 있다. 이에 의하여, 상기 전하트랩층(120)에 트랩된 전하가 상기 소자분리막(105) 쪽으로 손실될 수 있다. 따라서, 상기 배리어 캡핑막(130)은 이러한 전하 손실 패스(charge loss path)를 최소화하는 역할을 수행할 수 있다.
도 5 내지 7을 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 설명한다. 도 5는 도 1의 Ⅰ-Ⅰ′라인을 따라 취해진 단면도이고, 도 6은 도 1의 Ⅱ-Ⅱ′라인을 따라 취해진 단면도이며, 도 7은 도 1의 Ⅲ-Ⅲ′라인을 따라 취해진 단면도이다.
반도체 기판(105)은 활성 영역(도 1의 ACT)을 정의하는 소자분리막(105)을 포함한다. 상기 활성 영역의 반도체 기판(100) 상에 터널 절연막(110)이 배치된다. 상기 터널 절연막(110)은 실리콘 산화막, 실리콘 산화질화막 중 적어도 어느 하나를 포함할 수 있다. 상기 터널 절연막(110)을 구성하는 실리콘 산화막은 직접 터널링이 일어나지 않는 두께를 가질 수 있다.
상기 터널 절연막(110) 상에 전하트랩층(120)이 배치된다. 상기 전하트랩층(120)은 실리콘 질화막, 하프늄 산화막, 지르코늄 산화막(ZrO), 탄탈륨 산화막(TaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 산화질화막(HfON), 지르코늄 산화질화막(ZrON), 하프늄 실리콘 산화질화막(HfSiON), 또는 하프늄 알루미늄 산화질화 막(HfAlON) 중 어느 하나일 수 있다. 본 발명의 일 실시예에 따르면, 상기 전하트랩층(120)은 실리콘 질화막일 수 있다.
상기 전하트랩층(120) 상에 블로킹 절연막(140)이 배치된다. 상기 블로킹 절연막(140)은 상기 전하트랩층(120) 상의 장벽 절연막(142) 및 상기 장벽 절연막 상의 고유전막(high-k layer, 145)을 포함할 수 있다. 상기 고유전막(145)은 상기 터널 절연막(110)보다 큰 유전 상수를 가질 수 있다. 예를 들면, 상기 고유전막(145)은 절연성 금속 산화물을 포함할 수 있다. 구체적으로, 상기 고유전막(145)은 알루미늄 산화막, 란타늄 하프늄 산화막(LaHfO), 란타늄 알루미늄 산화막(LaAlO), 또는 디스프로슘 스칸듐 산화막(DyScO) 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 고유전막(145)은 알루미늄 산화막일 수 있다.
상기 장벽 절연막(142)의 전자친화력(electron affinity)은 상기 고유전막(145)의 전자친화력보다 작을 수 있다. 여기서, 전자친화력이란, 진공준위에서 전도 대역(conduction band)의 하단 가장자리에 이르는 에너지를 의미한다. 상기 장벽 절연막(142)이 작은 전자친화력을 가짐으로써, 게이트 전극으로 전하가 방출되는 것을 감소시킬 수 있어 리텐션(retention) 특성이 향상될 수 있다. 상기 장벽 절연막(142)은 실리콘 산화막, 예를 들면 중온 산화막(Middle Temperature Oxide)일 수 있다.
상기 블로킹 절연막(140) 상에 게이트 전극(150)이 배치된다. 상기 게이트 전극(150)은 일함수(work function)가 적어도 4eV 이상인 도전 물질을 포함한다. 상기 게이트 전극(150)으로부터 상기 블로킹 절연막(140)을 통하여 전하트랩층(120)으로 이동하는 전하의 터널링 확률은 게이트 전극(150)의 일함수에 반비례한다. 상기 게이트 전극(150)은 일함수가 4.0eV보다 높은 도전막으로 형성할 수 있다. 이로써, 상기 블로킹 절연막(140)을 통한 전하의 터널링 확률을 낮출 수 있다. 상기 게이트 전극(150)은 4.0eV보다 높은 일함수를 가지는 도전체로서 금속 또는 도핑된 실리콘으로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 게이트 전극(150)은 상기 블로킹 절연막(140) 상의 텅스텐 나이트라이드 및 텅스텐 나이트라이드 상의 텅스텐막일 수 있다.
도 1에 도시된 바와 같이, 상기 터널 절연막(110), 전하트랩층(120), 배리어 캡핑막(130), 블로킹 절연막(140) 및 게이트 전극(150)은 워드 라인(WL)을 구성한다. 도 6을 참조하면, 상기 워드 라인(WL) 사이의 활성 영역에 소오스/드레인 영역이 배치되지 않더라도, 상기 게이트 전극(150)의 가장자리 전계(fringing field)에 의하여 반전 영역이 발생할 수 있다. 이 경우, 가장자리 전계에 의하여 반전 영역이 발생할 수 있도록 상기 워드 라인(WL) 간의 간격이 충분히 가깝게 배치될 수 있다. 또는, 본 발명의 일 실시예와 다르게, 소오스/드레인 영역이 상기 워드 라인(WL) 사이의 활성 영역에 배치될 수 있다.
도 7을 참조하면, 상기 게이트 전극(150)이 가로지르는 소자분리막(105)의 상부면 높이는 상기 게이트 전극(150)이 가로지르지 않는 소자분리막(105)의 상부면 높이보다 높을 수 있다. 이러한 구조에 의하여, 상기 전하트랩층(120)은 이웃하는 전하트랩층(120)과 연결되지 않아, 상기 전하트랩층(120)에 트랩된 전하는 어느 방향으로도 손실되거나 스프레딩(spreading)되는 것이 방지될 수 있다.
상기 소자분리막(105)과 상기 블로킹 절연막(140) 사이에 배리어 캡핑막(barrier capping layer, 132)이 배치된다. 상기 배리어 캡핑막(132)은 상기 소자분리막(105)을 덮으며, 상기 블로킹 절연막(140)은 상기 전하트랩층(120)과 접촉할 수 있다. 상기 배리어 캡핑막(132)은 상기 전하트랩층(120)을 덮지 않을 수 있다. 상기 배리어 캡핑막(132)의 두께는 상기 전하트랩층(120)의 두께보다 얇을 수 있다. 상기 배리어 캡핑막(132)은 전하 트랩 사이트를 가지는 물질을 포함할 수 있다. 예를 들면, 상기 배리어 캡핑막(132)은 실리콘 산화질화막일 수 있다.
상기 배리어 캡핑막(132)은 상기 블로킹 절연막(140)과 상기 게이트 전극(150)의 금속 물질이 상기 소자분리막(105)으로 확산하는 것을 방지할 수 있다. 상기 소자분리막(105)에 금속 물질이 확산되면, 상기 소자분리막(105)의 상부(upper portion)에 전하가 손실될 수 있는 경로가 발생될 수 있다. 이에 의하여, 상기 전하트랩층(120)에 트랩된 전하가 상기 소자분리막(105) 쪽으로 손실될 수 있다. 따라서, 상기 배리어 캡핑막(132)은 이러한 전하 손실 패스(charge loss path)를 최소화하는 역할을 수행할 수 있다.
도 8은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 에너지 밴드 다이어그램을 설명하기 위한 그래프이다. 도 8은 도 2의 A부분에 대한 에너지 밴드 다이어그램이다. 도 9는 본 발명의 실시예와 비교하기 위한 에너지 밴드 다이어그램이다.
도 2 및 8을 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 반도체 기판(100)에 제공된 소자분리막(105), 상기 소자분리막(105) 상의 배리어 캡핑막(130), 상기 배리어 캡핑막(130) 상의 장벽 절연막(142), 상기 장벽 절연막(142) 상의 고유전막(145) 그리고 상기 고유전막(145) 상의 게이트 전극(150)을 포함한다.
도 8에 도시된 에너지 밴드 다이어그램(energy band diagram)은 비휘발성 메모리 소자가 소거(erase) 상태일 때를 나타낸다. 게이트 전극(150)에 소거 전압을 인가하면, 게이트 전극(150)으로부터 반도체 기판(100)으로 전자가 터널링하는 이른바, 백 터널링(back tunneling, BT) 현상이 발생할 수 있다. 이러한 백 터널링 과정에서, 소자분리막(105) 상의 배리어 캡핑막(130)은 백 터널링하는 전하의 일부를 트랩할 수 있다. 상기 배리어 캡핑막(130)이 전하를 트랩하면, 전자 포텐셜이 증가하여 에너지 밴드가 상승하게 된다. 상기 배리어 캡핑막(130)이 전하를 트랩한 상태가 도 8에서 실선으로 표시되어 있고, 전하를 트랩하지 않은 상태가 점선으로 표시되어 있다.
상기 배리어 캡핑막(130)이 전하를 트랩한 경우, 백 터널링하는 전자의 이동하는 거리가 상대적으로 길어진다. 이는 상기 배리어 캡핑막(130)이 상기 장벽절연막(142) 및 상기 소자분리막(105)보다 전자 친화력이 크기 때문이다. 또한, 백 터링하는 전자가 상기 장벽 절연막(142) 및 상기 소자분리막(105)을 터널링해야 하는 두께가 두꺼워질 수 있다. 따라서, 소거 동작시 백 터널링이 감소할 수 있으며, 소거 동작 후 문턱 전압의 변화(ΔVth)가 용이하게 증가할 수 있다.
한편, 백 터널링에 의한 활성 영역 가장자리에 가해지는 전계(electric field)가 완화될 수 있다. 도 8에서 표시된 전계(E1)가 도 9에 표시된 전계(E2)에 비하여 작음을 확인할 수 있다. 이러한 전계의 완화는 프로그램 및 소거 동작 중의 전계 집중을 억제할 수 있다. 따라서, 활성 영역의 가장자리가 열화되지 않으며 트랩된 전하가 손실되지 않아, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 신뢰성이 향상될 수 있다.
도 9를 참조하면, 도 8과 다르게 배리어 캡핑막이 존재하지 않는다. 배리어 캡핑막이 없는 경우, 전자가 백 터널링(BT)하는 거리가 상대적으로 짧아질 수 있다. 또한, 전자가 백 터널링해야 하는 두께(장벽절연막(142)의 두께)가 얇아질 수 있다. 이에 의하여, 배리어 캡핑막이 없는 경우, 백 터널링이 증가하여, 소거 동작 후 문턱 전압의 변화가 감소할 수 있다.
한편, 활성 영역의 가장자리에 가해지는 전계(E2)가 본 발명의 실시예보다 상대적으로 크므로, 활성 영역의 가장자리가 열화되며 트랩된 전하가 손실될 수 있다.
도 10은 본 발명의 실시예와 비교예에 따른 소거 동작 특성을 설명하기 위한 그래프이다. 도 10에서, 횡축은 소거 전압(Vers)을 나타내며, 종축은 문턱 전압의 변화값(ΔVth)를 나타낸다. 본 발명의 실시예는 -●-로 표시하고, 비교예는 -■-로 표시한다.
도 10을 참조하면, 본 발명의 실시예는 도 8의 에너지 밴드 다이어그램에서 나타낸 바와 같이 배리어 캡핑막이 있는 경우이며, 비교예는 도 9의 에너지 밴드 다이어그램에서 나타낸 바와 같이 배리어 캡핑막이 없는 경우이다. 본 발명의 실시 예의 경우가 문턱 전압의 변화가 크다. 이는 소거 동작에서, 배리어 캡핑막에 의한 백 터널링의 감소에 기인한 것으로 볼 수 있다.
도 11 및 12는 본 발명의 실시예와 비교예에 따른 리텐션(retention) 특성을 설명하기 위한 그래프이다. 종축은 문턱전압의 변화값(ΔVth)을 나타내며, 실시예의 경우는 도 8에서 설명한 바와 같이 배리어 캡핑막이 있는 경우이며, 비교예는 도 9에서 설명한 바와 같이 배리어 캡핑막이 없는 경우이다. 도 11 및 12에 표시된 박스 플롯(box plot)에서 하한선은 데이터들 중에서 5%를, 상한선은 데이터들 중에서 95%에 해당하는 데이터를 표시하며, 점선 박스는 데이터들 중에서 25~75%에 해당하는 데이터를 표시하고, 점선 박스 안에 표시된 사각형은 평균값을 나타낸다.
도 11 및 12를 참조하면, 리텐션 특성은 HTS(High Temperature Stress)라고 불리는 파라미터를 사용하여 측정한다. 여기서, HTS란 약 200℃에서 소자를 베이킹한 후, 문턱전압의 변화(ΔVth)를 측정하는 리텐션 특성에 대한 파라미터이다. 도 11의 경우에 문턱전압의 변화는 프로그램/소거 동작을 10회 반복하고 소자를 베이킹한 후 측정한 것이고, 도 12의 경우에 문턱전압의 변화는 프로그램/소거 동작을 1000회 반복하고 소자를 베이킹한 후 측정한 것이다. 실시예의 경우가 문턱전압의 변화값이 작음을 알 수 있다. 이는 배리어 캡핑막에 의하여 소자분리막 상부(upper portion)에 전하 손실 패스가 발생되는 것이 방지되며, 활성 영역 가장자리에 가해지는 전계가 완화되기 때문이다. 따라서, 본 발명의 실시예의 경우가 전하의 손실이 줄어들어 문턱 전압의 변화값이 작게 되고, 리텐션 특성이 향상될 수 있다.
도 13은 본 발명의 실시예에 따른 소거 동작 특성을 설명하기 위한 그래프 이다. 도 13에서, 횡축은 소거 전압(Vers)을 나타내며, 종축은 문턱 전압의 변화값(ΔVth)를 나타낸다. 본 발명의 실시예에 따른 구조에서 블로킹 절연막을 형성하고 후속 공정을 진행한 경우를 -●-로 표시하고, 후속 공정을 진행하지 않은 경우를 -■-로 표시한다. 여기서, 후속 공정이란 습식 산화 공정, 건식 산화 공정, 질소, 암모니아 분위기에서 열처리한 경우 등을 말한다.
도 13을 참조하면, 후속 공정을 진행한 경우와 후속 공정을 진행하지 않은 경우에 실질적으로 동일한 문턱 전압의 변화를 가진다. 이는 후속 공정을 진행하는 경우에 본 발명의 실시예에 따른 배리어 캡핑막이 장벽 역할을 하기 때문이다. 즉, 배리어 캡핑막은 블로킹 절연막 또는 게이트 전극 물질이 소자분리막 상부로 확산되는 것을 방지할 수 있다. 또한, 배리어 캡핑막은 터널 절연막과 전하트랩층이 변성되는 것을 방지할 수 있다.
도 14a 내지 14d는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 14a를 참조하면, 반도체 기판(100) 상에 예비 터널 절연막(110a)이 형성된다. 상기 예비 터널 절연막(110a)은 열 산화 공정을 진행하여 형성될 수 있다. 상기 예비 터널 절연막(110a)은 실리콘 산화막 또는 실리콘 산화질화막 중 어느 하나로 형성될 수 있다. 예를 들면, 상기 예비 터널 절연막(110a)은 열산화 공정을 진행하여 실리콘 산화막으로 형성될 수 있다.
상기 예비 터널 절연막(110a) 상에 예비 전하트랩층(120a)이 형성된다. 상기 예비 전하트랩층(120a)은 실리콘 질화막, 하프늄 산화막, 지르코늄 산화 막(ZrO), 탄탈륨 산화막(TaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 산화질화막(HfON), 지르코늄 산화질화막(ZrON), 하프늄 실리콘 산화질화막(HfSiON), 또는 하프늄 알루미늄 산화질화막(HfAlON) 중 어느 하나로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 예비 전하트랩층(120a)은 실리콘 질화막으로 형성될 수 있다.
도 14b를 참조하면, 상기 예비 전하트랩층(120a), 예비 터널 절연막(110a) 및 반도체 기판(100)을 식각하여 트렌치(102)를 형성하고, 상기 트렌치(102)를 채우는 소자분리막(105)이 형성된다. 상기 소자분리막(105)은 샐로우 트렌치 아이솔레이션(shallow trench isolation) 방법으로 형성될 수 있다. 상기 소자분리막(105)은 실리콘 산화막으로 형성될 수 있다.
상기 소자분리막(105)이 형성되면서, 상기 예비 전하트랩층(120a) 및 예비 터널 절연막(110a)이 패터닝되어 전하트랩층(120) 및 터널 절연막(110)이 형성된다. 따라서, 상기 전하트랩층(120)은 상기 소자분리막(105)에 자기 정렬될 수 있으며, 상기 전하트랩층(120)은 자기 정렬된 트랩층(self-aligned trap layer)이라고 명명할 수 있다.
도 14c를 참조하면, 상기 전하트랩층(120) 및 상기 소자분리막(105)을 덮는 배리어 캡핑막(130)이 형성된다. 상기 배리어 캡핑막(130)은 상기 전하트랩층(120)과 동일한 물질로 형성될 수 있다. 예를 들면, 상기 배리어 캡핑막(130)은 실리콘 질화막으로 형성될 수 있다. 또는, 상기 배리어 캡핑막(130)은 실리콘 산화질화막으로 형성될 수 있다. 상기 배리어 캡핑막(130)은 원자층 증착 방법(Atomic Layer Deposition) 또는 저전압 화학적 기상 증착 방법(Low Pressure-Chemical Vapor Deposition)으로 형성될 수 있다.
상기 배리어 캡핑막(130)은 상기 전하트랩층(120)보다 얇은 두께를 가지도록 형성될 수 있다. 또한, 상기 배리어 캡핑막(130)은 상기 전하트랩층(120)과 트랩 밀도(trap density)가 실질적으로 동일할 수 있다. 또는 상기 배리어 캡핑막(130)은 상기 전하트랩층(120)과 전자친화력이 동일하거나 유사한 물질로 형성될 수 있다.
도 14d를 참조하면, 상기 배리어 캡핑막(130) 상에 블로킹 절연막(140)이 형성된다. 상기 블로킹 절연막(140)을 형성하는 것은, 상기 배리어 캡핑막(130) 상에 장벽 절연막(142)을 형성하고, 상기 장벽 절연막(142) 상에 고유전막(145)을 형성하는 것을 포함할 수 있다. 상기 고유전막(145)은 상기 터널 절연막(110)보다 큰 유전 상수를 가질 수 있다. 예를 들면, 상기 고유전막(145)은 절연성 금속 산화물으로 형성될 수 있다. 구체적으로, 상기 고유전막(145)은 알루미늄 산화막, 란타늄 하프늄 산화막(LaHfO), 란타늄 알루미늄 산화막(LaAlO), 또는 디스프로슘 스칸듐 산화막(DyScO) 중 적어도 하나로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 고유전막(145)은 알루미늄 산화막으로 형성될 수 있다.
상기 장벽 절연막(142)의 전자친화력(electron affinity)은 상기 고유전막(145)의 전자친화력보다 작을 수 있다. 상기 장벽 절연막(142)이 작은 전자친화력을 가짐으로써, 게이트 전극으로 전하가 방출되는 것을 감소시킬 수 있어 리텐션(retention) 특성이 향상될 수 있다. 상기 장벽 절연막(142)은 실리콘 산화막, 예를 들면 중온 산화막(Middle Temperature Oxide)으로 형성될 수 있다.
상기 블로킹 절연막(140) 상에 게이트 전극(150)이 형성된다. 상기 게이트 전극(150)은 일함수(work function)가 적어도 4eV 이상인 도전 물질로 형성될 수 있다. 상기 게이트 전극(150)으로부터 상기 블로킹 절연막(140)을 통하여 전하트랩층(120)으로 이동하는 전하의 터널링 확률은 게이트 전극(150)의 일함수에 반비례한다. 상기 게이트 전극(150)은 일함수가 4.0eV보다 높은 도전막으로 형성할 수 있다. 이로써, 상기 블로킹 절연막(140)을 통한 전하의 터널링 확률을 낮출 수 있다. 상기 게이트 전극(150)은 4.0eV보다 높은 일함수를 가지는 도전체로서 금속 또는 도핑된 실리콘으로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 게이트 전극(150)은 상기 블로킹 절연막(140) 상의 텅스텐 나이트라이드 및 텅스텐 나이트라이드 상의 텅스텐막으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 배리어 캡핑막(130)은 상기 블로킹 절연막(140)과 게이트 전극(150)을 구성하는 물질이 상기 소자분리막(105)의 상부(upper portion)로 확산되는 것을 방지할 수 있다. 이에 따라, 상기 배리어 캡핑막(130)은 상기 소자분리막(105)의 상부에 전하 손실 패스(charge loss path)가 형성되는 것을 방지할 수 있다. 본 발명의 일 실시예에 따른 상기 배리어 캡핑막(130)은 상기 전하트랩층(120)을 덮으므로, 상기 전하트랩층(120)을 형성한 후 후속 공정에 의하여 상기 전하트랩층(120) 및 터널 절연막(110)이 변성되는 것을 방지할 수 있다.
한편, 상기 배리어 캡핑막(130)은 상기 활성 영역의 가장자리에 가해지는 전계를 완화시켜, 소자의 리텐션(retention) 특성을 향상시킬 수 있다. 또한, 상기 배리어 캡핑막(130)은 백 터널링(back tunneling)을 감소시켜 소자의 신뢰성을 향상시킬 수 있다.
도 15a 내지 15d는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 15a를 참조하면, 반도체 기판(100) 상에 예비 터널 절연막(110a)이 형성된다. 상기 예비 터널 절연막(110a)은 열 산화 공정을 진행하여 형성될 수 있다. 상기 예비 터널 절연막(110a)은 실리콘 산화막 또는 실리콘 산화질화막 중 어느 하나로 형성될 수 있다. 예를 들면, 상기 예비 터널 절연막(110a)은 열산화 공정을 진행하여 실리콘 산화막으로 형성될 수 있다.
상기 예비 터널 절연막(110a) 상에 예비 전하트랩층(120a)이 형성된다. 상기 예비 전하트랩층(120a)은 실리콘 질화막, 하프늄 산화막, 지르코늄 산화막(ZrO), 탄탈륨 산화막(TaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 산화질화막(HfON), 지르코늄 산화질화막(ZrON), 하프늄 실리콘 산화질화막(HfSiON), 또는 하프늄 알루미늄 산화질화막(HfAlON) 중 어느 하나로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 예비 전하트랩층(120a)은 실리콘 질화막으로 형성될 수 있다.
도 15b를 참조하면, 상기 예비 전하트랩층(120a), 예비 터널 절연막(110a) 및 반도체 기판(100)을 식각하여 트렌치(102)를 형성하고, 상기 트렌치(102)를 채우는 예비 소자분리막(105a)이 형성된다. 상기 예비 소자분리막(105a)은 샐로우 트 렌치 아이솔레이션(shallow trench isolation) 방법으로 형성될 수 있다. 상기 예비 소자분리막(105a)은 실리콘 산화막으로 형성될 수 있다.
상기 예비 소자분리막(105a)이 형성되면서, 상기 예비 전하트랩층(120a) 및 예비 터널 절연막(110a)이 패터닝되어 전하트랩층(120) 및 터널 절연막(110)이 형성된다. 따라서, 상기 전하트랩층(120)은 상기 예비 소자분리막(105a)에 자기 정렬될 수 있으며, 상기 전하트랩층(120)은 자기 정렬된 트랩층(self-aligned trap layer)이라고 명명할 수 있다.
도 15c를 참조하면, 상기 예비 소자분리막(105a)의 상부(upper portion)가 배리어 캡핑막(132)으로 변환된다. 이에 의하여, 소자분리막(105)이 형성된다. 상기 배리어 캡핑막(132)은 상기 전하트랩층(120)보다 얇은 두께를 가지도록 형성될 수 있다. 또한, 상기 배리어 캡핑막(132)은 전하 트랩 사이트를 가지도록 형성될 수 있다.
구체적으로, 상기 배리어 캡핑막(132)은 상기 예비 소자분리막(105a)의 상부에 질화(nitridation) 공정을 진행하여 형성될 수 있다. 상기 질화 공정은 플라즈마 질화 공정 또는 급속 열처리 질화 공정일 수 있다. 상기 질화 공정은 암모니아 가스(NH3) 또는 질소 가스(N2)를 주입하여 진행될 수 있다. 상기 배리어 캡핑막(132)은 실리콘 산화질화막으로 형성될 수 있다.
도 15d를 참조하면, 상기 배리어 캡핑막(132) 및 전하트랩층(120) 상에 블로킹 절연막(140)이 형성된다. 상기 블로킹 절연막(140)을 형성하는 것은, 상기 배리어 캡핑막(132) 및 전하트랩층(120) 상에 장벽 절연막(142)을 형성하고, 상기 장 벽 절연막(142) 상에 고유전막(145)을 형성하는 것을 포함할 수 있다. 상기 고유전막(145)은 상기 터널 절연막(110)보다 큰 유전 상수를 가질 수 있다. 예를 들면, 상기 고유전막(145)은 절연성 금속 산화물으로 형성될 수 있다. 구체적으로, 상기 고유전막(145)은 알루미늄 산화막, 란타늄 하프늄 산화막(LaHfO), 란타늄 알루미늄 산화막(LaAlO), 또는 디스프로슘 스칸듐 산화막(DyScO) 중 적어도 하나로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 고유전막(145)은 알루미늄 산화막으로 형성될 수 있다.
상기 장벽 절연막(142)의 전자친화력(electron affinity)은 상기 고유전막(145)의 전자친화력보다 작을 수 있다. 상기 장벽 절연막(142)이 작은 전자친화력을 가짐으로써, 게이트 전극으로 전하가 방출되는 것을 감소시킬 수 있어 리텐션(retention) 특성이 향상될 수 있다. 상기 장벽 절연막(142)은 실리콘 산화막, 예를 들면 중온 산화막(Middle Temperature Oxide)으로 형성될 수 있다.
상기 블로킹 절연막(140) 상에 게이트 전극(150)이 형성된다. 상기 게이트 전극(150)은 일함수(work function)가 적어도 4eV 이상인 도전 물질로 형성될 수 있다. 상기 게이트 전극(150)으로부터 상기 블로킹 절연막(140)을 통하여 전하트랩층(120)으로 이동하는 전하의 터널링 확률은 게이트 전극(150)의 일함수에 반비례한다. 상기 게이트 전극(150)은 일함수가 4.0eV보다 높은 도전막으로 형성할 수 있다. 이로써, 상기 블로킹 절연막(140)을 통한 전하의 터널링 확률을 낮출 수 있다. 상기 게이트 전극(150)은 4.0eV보다 높은 일함수를 가지는 도전체로서 금속 또는 도핑된 실리콘으로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 게이트 전극(150)은 상기 블로킹 절연막(140) 상의 텅스텐 나이트라이드 및 텅스텐 나이트라이드 상의 텅스텐막으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 배리어 캡핑막(130)은 상기 블로킹 절연막(140)과 게이트 전극(150)을 구성하는 물질이 상기 소자분리막(105)의 상부(upper portion)로 확산되는 것을 방지할 수 있다. 이에 따라, 상기 배리어 캡핑막(130)은 상기 소자분리막(105)의 상부에 전하 손실 패스(charge loss path)가 형성되는 것을 방지할 수 있다.
한편, 상기 배리어 캡핑막(130)은 상기 활성 영역의 가장자리에 가해지는 전계를 완화시켜, 소자의 리텐션(retention) 특성을 향상시킬 수 있다. 또한, 상기 배리어 캡핑막(130)은 백 터널링(back tunneling)을 감소시켜 소자의 신뢰성을 향상시킬 수 있다.
상술된 실시예들에 따른 비휘발성 메모리 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시예에 따른 비휘발성 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 비휘발성 메모리 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 16은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 전자 시스템의 블록도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 전자 시스템(200)은 컨트롤러(210), 입출력 장치(240, I/O), 기억 장치(230, memory device), 인터페이스(220) 및 버스(250, bus)를 포함할 수 있다. 상기 컨트롤러(210), 입출력 장치(240), 기억 장치(230) 및/또는 인터페이스(220)는 상기 버스(250)를 통하여 서로 결합 될 수 있다. 상기 버스(250)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(210)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(240)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(230)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(230)는 상술된 실시예들에 개시된 비휘발성 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(230)는 다른 형태의 반도체 기억 소자(예를 들면, 상변화 기억 소자, 자기 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(220)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(220)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(220)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(200)은 상기 컨트롤러(210)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
상기 전자 시스템(200)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 17은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 포함하는 메모리 카드를 나타내는 블록도이다.
도 17을 참조하면, 본 발명의 실시예에 따른 메모리 카드(300)는 기억 장치(310)를 포함한다. 상기 기억 장치(310)는 상술된 실시예들에 개시된 비휘발성 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(310)는 다른 형태의 반도체 기억 소자(예를 들면, 상변화 기억 소자, 자기 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(300)는 호스트(Host)와 상기 기억 장치(310) 간의 데이터 교환을 제어하는 메모리 컨트롤러(320)를 포함할 수 있다.
상기 메모리 컨트롤러(320)는 메모리 카드의 전반적인 동작을 제어하는 플 로세싱 유닛(322)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(320)는 상기 프로세싱 유닛(322)의 동작 메모리로써 사용되는 에스램(321, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(320)는 호스트 인터페이스(323), 메모리 인터페이스(325)를 더 포함할 수 있다. 상기 호스트 인터페이스(323)는 메모리 카드(300)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(325)는 상기 메모리 컨트롤러(320)와 상기 기억 장치(310)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(320)는 에러 정정 블록(324, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(324)은 상기 기억 장치(310)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(300)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(300)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(300)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 1은 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 평면도를 나타낸 도면이다.
도 2 내지 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면들이다. 도 2는 도 1의 Ⅰ-Ⅰ′라인을 따라 취해진 단면도이고, 도 3은 도 1의 Ⅱ-Ⅱ′라인을 따라 취해진 단면도이며, 도 4는 도 1의 Ⅲ-Ⅲ′라인을 따라 취해진 단면도이다.
도 5 내지 7는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면들이다. 도 5는 도 1의 Ⅰ-Ⅰ′라인을 따라 취해진 단면도이고, 도 6은 도 1의 Ⅱ-Ⅱ′라인을 따라 취해진 단면도이며, 도 7은 도 1의 Ⅲ-Ⅲ′라인을 따라 취해진 단면도이다.
도 8은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 에너지 밴드 다이어그램을 설명하기 위한 그래프이다. 도 8은 도 2의 A부분에 대한 에너지 밴드 다이어그램이다. 도 9는 본 발명의 실시예와 비교하기 위한 에너지 밴드 다이어그램이다.
도 10은 본 발명의 실시예와 비교예에 따른 소거 동작 특성을 설명하기 위한 그래프이다.
도 11 및 12는 본 발명의 실시예와 비교예에 따른 리텐션(retention) 특성을 설명하기 위한 그래프이다.
도 13은 본 발명의 실시예에 따른 소거 동작 특성을 설명하기 위한 그래프 이다.
도 14a 내지 14d는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 15a 내지 15d는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 16은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 전자 시스템의 블록도이다.
도 17은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 포함하는 메모리 카드를 나타내는 블록도이다.
Claims (10)
- 활성 영역을 정의하는 소자분리막을 포함하는 반도체 기판;상기 활성 영역의 반도체 기판 상의 터널 절연막;상기 터널 절연막 상의 전하트랩층;상기 전하트랩층과 상기 소자분리막 상의 블로킹 절연막;상기 블로킹 절연막 상의 게이트 전극; 및상기 소자분리막과 상기 블로킹 절연막 사이의 배리어 캡핑막을 포함하는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 배리어 캡핑막은 상기 소자분리막 및 상기 전하트랩층을 덮는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 배리어 캡핑막은 상기 전하트랩층과 동일한 물질을 포함하는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 배리어 캡핑막은 상기 소자분리막을 덮으며, 상기 블로킹 절연막은 상 기 전하트랩층에 접촉하는 비휘발성 메모리 소자.
- 청구항 4에 있어서,상기 배리어 캡핑막은 실리콘 산화질화막을 포함하는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 배리어 캡핑막의 두께는 상기 전하트랩층의 두께보다 얇은 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 블로킹 절연막은 상기 배리어 캡핑막 상의 장벽 절연막, 상기 장벽 절연막 상의 고유전막을 포함하되,상기 장벽 절연막은 상기 소자분리막과 동일한 물질을 포함하는 비휘발성 메모리 소자.
- 반도체 기판 상에 터널 절연막을 형성하는 것;상기 터널 절연막 상의 전하트랩층을 형성하는 것;상기 터널 절연막, 상기 전하트랩층 및 상기 반도체 기판을 식각하여 트렌치를 형성하고, 상기 트렌치를 채우는 소자분리막을 형성하는 것;상기 소자분리막 상에 배리어 캡핑막을 형성하는 것;상기 배리어 캡핑막 상에 블로킹 절연막을 형성하는 것; 그리고상기 블로킹 절연막 상에 게이트 전극을 형성하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 8에 있어서,상기 배리어 캡핑막은 상기 소자분리막 및 상기 전하트랩층을 덮도록 형성되며, 상기 전하트랩층과 동일한 물질로 형성되는 비휘발성 메모리 소자의 형성방법.
- 청구항 8에 있어서,상기 배리어 캡핑막은 상기 소자분리막의 일부를 질화시켜 형성되는 비휘발성 메모리 소자의 형성방법.
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |