CN101814508B - 具有选择晶体管的集成电路存储器器件 - Google Patents

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Abstract

本发明提供一种具有选择晶体管的集成电路存储器器件。在该半导体存储器器件中,下选择栅控制第一沟道区和第二沟道区,所述第一沟道区限定在半导体衬底处,所述第二沟道区限定在半导体衬底上设置的有源图案的下部处。第一沟道区的第一阈值电压与第二沟道区的第二阈值电压不同。

Description

具有选择晶体管的集成电路存储器器件

[0001] 优先权申请的引用

[0002] 本专利申请要求2009年2月25日递交的韩国专利申请N0.10-2009-0015937的优先权,其内容通过引用结合于此。

技术领域

[0003] 本发明涉及半导体器件,并且更具体而言,涉及半导体存储器器件。

背景技术

[0004] 半导体器件中的半导体存储器器件可以存储数字数据。由于电子和半导体行业变得复杂,因此对半导体存储器器件的高度集成化需求逐渐增加。例如,随着诸如膝上型计算机、移动电话、数码相机和MP3播放器的便携式电子装置的发展,对能够存储更多数据的半导体存储器器件的需求日益增加。为了满足这些客户需求,需要高度集成的半导体存储器器件。

[0005] 通常,可以减小构成半导体存储器器件的精细图案的最小线宽,以得到半导体存储器器件更高的集成度。通过二维地减小精细图案的最小线宽,可以在有限面积中集成更多的存储器单元。

[0006] 然后,由于诸如光刻工艺参数的各种因素,最小线宽的减小量会受到限制。此外,随着精细图案的线宽减小,精细图案的特性会劣化,由此降低了半导体存储器器件的可靠性。因此,正进行更多的研究,以寻求新的方法来实现高度集成并且具有优良特性的半导体存储器器件。

发明内容

[0007] 根据本发明实施例的集成电路存储器器件包括晶体管,所述晶体管在内部具有半导体沟道区和与所述半导体沟道区相对地延伸的栅电极。所述晶体管被构造成沿着所述半导体沟道区的长度具有非均匀阈值电压特性。为了实现该非均匀阈值电压特性,半导体沟道区可以被非均匀地掺杂,并且可以被构造成具有L形的横截面。具体而言,半导体沟道区可以包括第一沟道区分段和第二沟道区分段,所述第一沟道区分段与栅电极的侧壁相对地延伸,所述第二沟道区分段与栅电极的底部相对地延伸。相对于第二沟道区分段,该第一沟道区分段可以被非均勻地掺杂。

[0008] 根据本发明的其他实施例,非易失性存储器器件包括:位于衬底上的非易失性存储器单元的垂直NAND型串。还提供下串选择晶体管。下串选择晶体管在非易失性存储器单元的垂直NAND型串与衬底之间延伸。下串选择晶体管在内部具有半导体沟道区和与半导体沟道区相对地延伸的栅电极。下串选择晶体管沿着半导体沟道区的长度具有非均匀阈值电压特性。该非易失性存储器器件还包括衬底中的第一传导类型的公共源区。公共源区与半导体沟道区形成P-N整流结,与栅电极的侧壁相对地延伸。在本发明的这些实施例中的某些实施例中,半导体沟道区被非均匀地掺杂,并且具有L形的横截面。具体而言,半导体沟道区可以包括第一沟道区分段和第二沟道区分段,所述第一沟道区分段与栅电极的侧壁相对地延伸,所述第二沟道区分段与栅电极的底部相对地延伸。相对于第二沟道区分段,该第一沟道区分段可以被非均匀地掺杂。

附图说明

[0009] 图1A是根据本发明构思的实施例的半导体存储器器件的俯视图;

[0010] 图1B是沿着图1A中的线1-Γ截取的横截面图;

[0011] 图1C是放大图1B中的A部分的图示;

[0012] 图2A至图2H是沿着图1A中的线Ι_Γ截取的横截面图,其用于描述根据本发明构思的实施例的制造半导体存储器器件的方法;

[0013] 图3Α至图3C是用于描述根据本发明构思的形成半导体存储器器件中的有源图案的方法的俯视图;

[0014] 图4Α是示出根据本发明构思的另一实施例的半导体存储器器件的俯视图;

[0015] 图4Β是沿着图4Α中的线ΙΙ-ΙΓ截取的横截面图;

[0016] 图5Α至图是沿着图4A中的线I1-1I'截取的横截面图,其用于描述根据本发明构思的制造半导体存储器器件的方法;

[0017] 图6是用于描述形成图5A中的公共源区的方法;

[0018] 图7A是示出根据本发明构思的另一实施例的半导体存储器器件的俯视图;

[0019] 图7B是沿着图7A中的线ΙΙΙ-ΙΙΓ截取的横截面图;

[0020] 图8A至图8D是沿着图7A中的线II1-1II'截取的横截面图,其用于描述根据本发明构思的另一实施例的制造半导体存储器器件的方法;

[0021] 图9是包括根据本发明构思的实施例的半导体存储器器件的电子系统的框图;以及

[0022] 图10是示出包括根据本发明构思的实施例的半导体存储器器件的存储器卡的框图。

具体实施方式

[0023] 现在,以下将参照附图更详细地描述本发明的示例性实施例。然而,本发明可以采用不同的形式实施,并且不应该被理解为限于本文所阐述的实施例。而是,提供这些实施例,使得本公开将是彻底和完全的,并将本发明的范围充分传达给本领域技术人员。由于以下提供了优选实施例,因此在说明书中给出的附图标记的次序不限于此。在附图中,为了清晰地图示,夸大了层和区域的尺寸。另外,应该理解的是,当层(或膜)被称作在另一层或衬底“上”时,它可以直接在另一层或衬底上,或者还可以存在中间层。在说明书中,术语“和/或”被用作其中术语包括至少一个之前和之后元件的含义。

[0024](第一实施例)

[0025] 图1A是示出根据本发明构思的实施例的半导体存储器器件的俯视图。图1B是沿着图1A中的线1-Γ截取的横截面图。图1C是放大图1B中的A部分的图示。

[0026] 参照图1A至图1C,在半导体衬底100上设置有源图案125a。有源图案125a朝向远离半导体衬底100的方向延伸。半导体衬底100可以由周期表4A族元素(或14族元素)形成。例如,半导体衬底100可以是硅衬底、锗衬底或硅-锗衬底。有源图案125a可以由周期表4A族元素(或14族元素)形成。作为示例,有源图案125a可以包括硅、锗和硅-锗中的至少一个。有源图案125a可以由与半导体衬底100的材料相同的材料形成。例如,半导体衬底100可以是硅衬底,并且有源图案125a可以由硅形成。有源图案125a可以接触半导体衬底100。半导体衬底100掺杂有第一传导掺杂剂。在半导体衬底100中形成掺杂有第一传导掺杂剂的阱区,并且由此半导体衬底100掺杂有第一传导掺杂剂。例如,图1B中的半导体衬底100可以是阱区。有源图案125a可以掺杂有与半导体衬底100的掺杂剂相同的掺杂剂。即,有源图案125a可以掺杂有第一传导掺杂剂。与之不同的是,有源图案125a可以不掺杂着掺杂剂。即,有源图案125a可以是本征态。

[0027] 在有源图案125a —侧的半导体衬底100上,交替地堆叠多个栅LSG、CG和USG和多个电介质图案115a和115Ua。多个栅LSG、CG和USG中最下面的栅LSG对应于下选择栅LSG,并且多个栅LSG、CG和USG中最上面的栅USG对应于上选择栅USG。下选择栅LSG与上选择栅USG之间的栅CG对应于单元栅CG。可以分别在下选择栅LSG和与下选择栅LSG相邻的单元栅CG之间、在彼此相邻的单元栅CG之间、在上选择栅USG和与上选择栅USG相邻的单元栅CG之间,设置栅间电介质图案115a。S卩,栅LSG、CG和USG可以通过栅间电介质图案115a彼此分离。下选择栅LSG具有与有源图案125a相邻的一个侧壁。交替堆叠在下选择栅LSG上的栅间电介质图案115a和单元栅CG具有与有源图案125a相邻的一个侧壁。设置在栅间电介质图案115a中最上面的栅间电介质图案上的上选择栅USG和帽电介质图案115Ua具有与有源图案125a相邻的一个侧壁。

[0028] 栅LSG、CG和USG可以由传导材料形成。例如,栅LSG、CG和USG可以包括掺杂的周期表4A族元素(例如,掺杂的硅、掺杂的锗和掺杂的硅-锗)、金属(例如,钨、钛、钽和铝)、传导的金属氮化物(例如,氮化钛和氮化钽)、金属4A族元素化合物(例如,硅化钨、娃化钴和娃化钛)中的至少一个。栅间电介质图案115a和帽电介质图案115Ua可以包括氧化物、氮化物、碳化物和氧氮化物中的至少一个。

[0029] 堆叠的下选择栅LSG、单元栅CG和上选择栅USG形成一个栅堆叠155。如图1A所示,栅堆叠155可以具有线形状,在该线形状中其在第一方向上延伸。S卩,栅堆叠155中的栅LSG、CG和USG可以具有线形状,在该线形状中它们沿着第一方向平行延伸。第一方向平行于半导体衬底100的上表面。第一方向可以是图1A中的y轴方向。如图1A所示,多个栅堆叠155可以在半导体衬底100上在第一方向上平行地延伸。栅堆叠155可以在与第一方向垂直的第二方向上彼此分离。第二方向对应于图1A中的X轴方向并且平行于半导体衬底100的上表面。

[0030] 在成对的相邻栅堆叠155之间限定开口 120。开口 120可以具有在第一方向上延伸的凹槽形状。成对的栅堆叠155可以具有对称结构,在该对称结构中,它们相对于开口120是对称的。限定开口 120的成对的栅堆叠155被限定为一个栅堆叠组。多个栅堆叠组设置在半导体衬底100上,并且在成对的相邻栅堆叠组之间设置隔离图案160。隔离图案160填充沟槽135,该沟槽135限定成对的相邻栅堆叠组。

[0031] 可以设置成对的有源图案125a,其在第二方向(即,x轴方向)上彼此分离并且在开口 120中彼此面对。彼此面对的成对的有源图案125a被限定为有源图案组。有源图案组中的有源图案125a分别与栅堆叠组中的栅堆叠的一个侧壁相邻。可以在有源图案组中的成对有源图案125a之间设置第一电荷电介质图案130a。第一电荷电介质图案130a可以包括氧化物、氮化物和氧氮化物中的至少一个。有源图案组中的有源图案125a的下端部可以分别接触有源底部126a的两个边缘。有源底部126a可以由与有源图案125a的材料相同的材料形成。有源底部126a可以接触有源图案125a,而没有边界表面。根据本发明构思的实施例,可以省略有源底部126a。根据本发明构思的实施例,可以省略第一电荷电介质图案130a。在这种情况下,有源图案组中的有源图案125a延伸并且彼此接触,从而形成柱的形状。

[0032] 在开口 120中可以设置多个有源图案组。开口 120中的有源图案组沿着第一方向(即,y轴方向)布置并且彼此分离。有源图案组之间的开口 120可以填充有第二电荷电介质图案(图3C中的168)。第二电荷电介质图案(图3C中的168)可以包括氧化物、氮化物和氧氮化物中的至少一个。

[0033] 参照图1B,可以在上选择栅USG与有源图案125a之间设置上选择栅电介质层145U。在每个单元栅CG与每个有源图案125a之间设置数据储存层145d。可以在半导体衬底100与下选择栅LSG之间设置第一下选择栅电介质层145a,并且可以在有源图案125a与下选择栅LSG之间设置第二下选择栅电介质层145b。

[0034] 在一个有源图案125a处形成下选择晶体管、多个存储器单元和上选择晶体管。一个存储器单元可以包括数据储存层145d,该数据储存层145d设置在单元栅CG和与单元栅CG相邻的有源图案125a中的部分处、以及在它们之间。数据储存层145d可以包括用于储存电荷的电荷捕获层。另外,数据储存层145d还可以包括在电荷捕获层与有源图案125a之间的隧道电介质层、和在电荷捕获层与单元栅CG之间的阻挡电介质层。电荷捕获层可以由具有用于储存电荷的陷阱的材料形成。例如,电荷捕获层可以包括氮化物、氧化物、包括纳米点的绝缘体以及金属氮化物中的至少一个。隧道电介质层可以包括氧化物(例如,热氧化物和化学气相沉积(CVD)氧化物)、氮化物和氧氮化物中的至少一个。阻挡电介质层可以包括氧化硅和高K电介质(例如,诸如氧化铪和氧化铝等的金属氧化物)中的至少一个,该高K电介质具有的介电常数高于隧道电介质层的介电常数。具有数据储存层145d的存储器单元可以是非易失性存储器单元,即使切断电源,该非易失性存储器单元也保持所储存的数据。

[0035] 邻接于单元栅CG的有源图案125a中的至少一部分对应于存储器单元的沟道区。上选择晶体管可以包括上选择栅USG、与上选择栅USG相邻的有源图案125a中的部分、以及在它们之间的上选择栅电介质层145U。邻接于上选择栅USG的有源图案125a中的至少一部分对应于上选择晶体管的沟道区。下选择晶体管可以包括下选择栅LSG、与下选择栅LSG相邻的有源图案125a中的部分、在下选择栅LSG下方的半导体衬底100中的部分、第一下选择栅电介质层145a和第二下选择栅电介质层145b。下选择晶体管包括第一沟道区和第二沟道区,所述第一沟道区限定在下选择栅LSG下方的半导体衬底100处,所述第二沟道区限定在邻接于下选择栅LSG的有源图案125a处。以下将详细描述下选择晶体管。下选择栅LSG和上选择栅USG的厚度可以比单元栅CG的厚度更厚,并因此下选择晶体管的第一沟道区的沟道长度和上选择晶体管的沟道区的沟道长度可以大于存储器单元的沟道区的沟道长度。

[0036] 在半导体存储器器件的操作过程中,可以在邻接于栅间电介质图案115a的有源图案125a处形成反型层。当向栅LSG、CG和USG施加操作电压时,邻接于栅间电介质图案115a的反型层可以由栅LSG、CG和USG的边缘场形成。邻接于栅间电介质图案115a的反型层可以对应于单元源/漏。可以调节栅间电介质图案115a的厚度,使得作为单元源/漏的反型层可以由边缘场形成。栅间电介质图案115a可以具有相同的厚度。

[0037] 在一个有源图案125a处形成的下选择晶体管、存储器单元和上选择晶体管构成一个单元串。单元串中的下选择晶体管、存储器单元和上选择晶体管串联连接。单元串中的下选择晶体管、存储器单元和上选择晶体管堆叠在半导体衬底100上。因此,在半导体衬底100处可以使单元串的平面面积最小化。

[0038] 以下将参照图1C来详细描述下选择晶体管。

[0039] 参照图1B和图1C,下选择晶体管包括第一沟道区CHl和第二沟道区CH2。第一沟道区CHl被限定在下选择栅LSG下方的半导体衬底100处,并且第二沟道区CH2被限定在邻接于下选择栅LSG的有源图案125a的下部处。下选择栅LSG控制第一沟道区CHl和第二沟道区CH2。第一沟道区CHl的阈值电压与第二沟道区CH2的第二阈值电压不同。为此,第一沟道区CHl的掺杂剂浓度可以与第二沟道区CH2的掺杂剂浓度不同。此时,第一沟道区CHl的掺杂剂浓度表示影响第一阈值电压的掺杂剂浓度,并且第二沟道区CH2的掺杂剂浓度表示影响第二阈值电压的掺杂剂浓度。第一阈值电压是用于在第一沟道区CHl中形成第一沟道的最小电压,并且第二阈值电压是用于在第二沟道区CH2中形成第二沟道的最小电压。第一沟道区CHl掺杂有第一传导掺杂剂。第一沟道区CHl可以包括表面掺杂层105,该表面掺杂层105形成在半导体衬底100的表面上。S卩,第一沟道区CHl的掺杂剂浓度可以由表面掺杂层105调节。表面掺杂层105的掺杂剂浓度可以与半导体衬底100的掺杂剂浓度(或阱区的掺杂剂浓度)不同。表面掺杂层105的掺杂剂浓度可以大于半导体衬底100的掺杂剂浓度(或阱区的掺杂剂浓度)。根据本发明构思的实施例,表面掺杂层105的掺杂剂浓度可以低于半导体衬底100的掺杂剂浓度(或阱区的掺杂剂浓度)。与之不同的是,当半导体衬底100的掺杂剂浓度(或阱区的掺杂剂浓度)满足第一沟道区CHl的掺杂剂浓度时,省略了表面掺杂层105,并且第一沟道区CHl的掺杂剂浓度可以被调节到下选择栅LSG下方的半导体衬底100的掺杂剂浓度处。

[0040] 第二沟道区CH2可以掺杂有掺杂剂(即,第一传导掺杂剂),该掺杂剂的类型与第一沟道区CHl的类型相同。与之不同的是,第二沟道区CH2可以是本征态。在这种状态下,第二沟道区CH2的掺杂剂浓度可以是“O”。可以通过调节有源图案125a的掺杂状态来调节第二沟道区CH2的掺杂状态。

[0041] 根据本发明构思的实施例,第一沟道区CHl的第一阈值电压的绝对值可以大于第二沟道区CH2的第二阈值电压的绝对值。在这种情况下,第一沟道区CHl的掺杂剂浓度可以大于第二沟道区CH2的掺杂剂浓度。此时,第二沟道区CH2的掺杂剂浓度可以是“0”,或者可以是小于第一沟道区CHl掺杂剂浓度的正实数。当第二沟道区CH2的掺杂剂浓度是正实数时,第二沟道区CH2掺杂有这样的掺杂剂,该掺杂剂具有的类型与第一沟道区CHl的类型相同。第一沟道区CHl和第二沟道区CH2被电连接。第一沟道区CHl和第二沟道区CH2可以被直接连接。

[0042] 在邻接于第一沟道区CHl的半导体衬底100处,形成公共源区CS。公共源区CS连接到第一沟道区CHl的一端。即,公共源区CS连接到第一沟道区CHl的一端,并且第二沟道区CH2连接到第一沟道区CHl的另一端。公共源区CS掺杂有第二传导掺杂剂,该第二传导掺杂剂具有的类型与第一沟道区CHl的类型和半导体衬底100的类型不同。例如,第一传导掺杂剂可以是P型掺杂剂,并且第二传导掺杂剂可以是η型掺杂剂。相反地,第一传导掺杂剂可以是η型掺杂剂,并且第二传导掺杂剂可以是P型掺杂剂。如图1A所示,公共源区CS可以具有线形状,在该线形状中其在第一方向(即,y轴方向)上延伸。公共源区CS可以设置在隔离图案160下方。多个公共源区CS可以在半导体衬底100内在第一方向(即,y轴方向)上平行延伸。

[0043] 如上所述,下选择栅LSG可以具有线形状,在该线形状中其在第一方向(即,y轴方向)上延伸。在这种情况,下选择栅LSG和与之相邻的另一下选择栅LSG分离。下选择栅LSG可被控制,独立于与其相邻的其它下选择栅LSG。换言之,可以独立地控制下选择栅LSG,并且可以施加不同的操作电压。

[0044] 漏区165可以设置在有源图案125a的上部内。漏区165可以掺杂有第二传导掺杂剂。漏区165的底表面可以比上选择栅USG的上表面高。帽电介质图案115Ua可以比栅间电介质图案115a厚。因此,可以得到漏区165的底表面与上选择栅USG之间的距离。

[0045] 下选择栅LSG与半导体衬底100之间的第一下选择栅电介质层145a可以包括与数据储存层145d的材料相同的材料。同样,下选择栅LSG与有源图案125a之间的第二下选择栅电介质层145b可以包括与数据储存层145d的材料相同的材料。上选择栅USG与有源图案125a之间的上选择栅电介质层145U可以包括与数据储存层145d的材料相同的材料。因此,选择栅电介质层145a、145b和145U可以由相同材料形成。

[0046] 被直接连接到漏区165的位线180可以设置在上选择栅USG的上部处。如图1A中所示,位线180与上选择栅USG交叉。S卩,位线180可以在第二方向(B卩,x轴方向)上延伸。多个位线180可以在第二方向(即,X轴方向)上平行延伸。层间电介质层170可以覆盖着帽电介质图案115Ua、有源图案125a、漏区165和隔离图案160。在这种情况下,位线180可以设置在层间电介质层170上,并且位线180可以经由穿过层间电介质层170的位线插塞175来接触漏区165。位线180由传导材料形成。例如,位线180可以包括钨、铝或铜。位线插塞175可以包括鹤、招或铜。

[0047] 根据本发明构思的实施例,层间电介质170可以填充在开口 120中彼此分离的有源图案组之间。在这种情况下,可以省略上述的第二电荷电介质图案(图3C中的168)。根据本发明构思的实施例,可以省略层间电介质层170和位线插塞175。在这种情况下,位线180可以设置在帽电介质图案115Ua上,以直接接触漏区165。当省略层间电介质层170时,第二电荷电介质图案(图3C中的168)可以填充有源图案组之间的开口 120。

[0048] 以下将描述上述半导体存储器器件的操作方法。首先,下面将对电荷注入到选定存储器单元的数据储存层145d的编程操作进行描述。可以向选定的上选择栅USG施加导通电压(turn-on voltage)(例如,电源电压),并且可以向选定的位线180施加地电压。因此,可以选择包括选定存储器单元的单元串。向未被选择的上选择栅施加截止电压(turn-offvoltage)(例如,地电压)。因此,能够使包括未被选择的上选择栅的上选择晶体管截止。可以向未被选择的位线施加与施加到选定上选择栅的电压相同的电压(例如,电源电压)。因此,能够使与选定的上选择栅相连接的未被选择单元串中的上选择晶体管截止。

[0049] 向选定单元串中的下选择栅LSG施加地电压,并且可以向公共源区CS施加地电压。因此,选定的单元串中的下选择晶体管截止,并且与选定上选择栅连接的未被选择单元串中的下选择晶体管也截止。

[0050] 向选定存储器单元的单元栅施加编程电压,并且向未被选择的单元栅施加通过电压(pass voltage)Vpass0因此,能够将电荷注入到选定单元串中的选定存储器单元。具体而言,向选定存储器单元的单元栅施加编程电压,并且向选定存储器单元的沟道区施加地电压。因此,可以向选定存储器单元的数据储存层注入电荷。

[0051] 与选定单元栅连接的未被选择存储器单元的沟道区被升压,并因此选定单元栅与未被选择存储器单元的沟道区之间的电压差降低。因此,与选定单元栅连接的未被选择存储器单元没有被编程。此时,如上所述,与选定单元栅连接的未被选择单元串中的下选择晶体管包括具有不同阈值电压的第一沟道区CHl和第二沟道区CH2。因此,与选定单元栅连接的未被选择单元串中的下选择晶体管的泄漏电流能够最小化。结果,能够防止与选定单元栅连接的未被选择存储器单元的编程错误。具体而言,第一沟道区CHl的第一阈值电压的绝对值能够大于第二沟道区CH2的第二阈值电压的绝对值。因此,虽然通过有源图案125a的第二沟道区CH2产生泄漏电流,但是由于第一沟道区CHl的高阈值电压,会导致与未被选择存储器单元连接的下选择晶体管的泄漏电流可以最小化。

[0052] 随后,以下将描述半导体存储器器件的读操作。向选定上选择栅施加导通电压(例如,电源电压)并且向选定位线施加预电压。因此,可以选择包括选定存储器单元的单元串。可以向未被选择位线施加地电压,并且可以向未被选择上选择栅施加截止电压(例如,地电压)。向选定存储器单元的单元栅施加读电压,并且向选定单元串的未被选择单元栅施加通过电压(pass voltage)。向选定单元串的下选择栅施加导通电压,并且可以向公共源区CS施加地电压。因此,能够读选定存储器单元的储存数据。例如,当电子被储存在选定存储器单元中时,选定存储器单元截止,并且选定位线的预电压没有传递到公共源区CS。与之不同的是,当电子没有被储存在选定存储器单元中时,通过读电压使选定存储器单元导通,并且位线的预电压可以传递到公共源区CS。

[0053] 如上所述,可以独立地控制下选择栅LSG。因此,在读操作中,可以向与选定位线连接的未被选择单元串的下选择栅施加截止电压。因此,与选定位线连接的未被选择单元串的下选择晶体管能够截止。因此,通过与选定位线连接的未被选择单元串产生的泄漏电流能够减小。具体而言,因为下选择晶体管包括具有不同阈值电压的第一沟道区CHl和第二沟道区CH2,所以通过与选定位线连接的未被选择单元串产生的泄漏电流能够最小化。结果,能够防止半导体存储器器件的读错误。

[0054] 随后,以下将描述半导体存储器单元的擦除操作。储存在存储器单元的数据储存层145d中的电荷对有源图案125a进行放电,并且能够执行擦除操作。与之不同的是,通过将数据储存层145d中储存的电荷和相反类型的电荷注入到数据存储层145d中,能够执行擦除操作。选择和擦除任何一个存储器单元,或者可以同时擦除块单位中的存储器单元。

[0055] 以下将描述根据本发明构思的实施例的制造半导体存储器器件的方法。

[0056] 图2A至图2H是沿着图1A中的线Ι_Γ截取的横截面图,其用于描述根据本发明构思的实施例的制造半导体存储器器件的方法。

[0057] 参照图2Α,制备掺杂有第一传导掺杂剂的半导体衬底100。通过在半导体衬底100处形成掺杂有第一传导掺杂剂的阱区,半导体衬底100可以掺杂有第一传导掺杂剂。通过将用于阈值电压控制的掺杂剂注入到半导体衬底100的表面中,可以形成表面掺杂层105。表面掺杂层105掺杂有第一传导掺杂剂。表面掺杂层105的掺杂剂浓度可以与半导体衬底100的掺杂剂浓度(或阱区的掺杂剂浓度)不同。表面掺杂层105的掺杂剂浓度可以高于半导体衬底100的掺杂剂浓度。在这种情况下,用于阈值电压控制的掺杂剂可以是第一传导掺杂剂。与之不同的是,表面掺杂层105的掺杂剂浓度可以比半导体衬底100的掺杂剂浓度低。在此,用于阈值电压控制的掺杂剂可以是第二传导掺杂剂。此时,注入的第二传导掺杂剂的浓度比半导体衬底100表面的第一传导掺杂剂的浓度低。注入到表面掺杂层105的第二传导掺杂剂的载流子与表面掺杂层105的第一传导掺杂剂的载流子结合,并由此被擦除。因此,影响表面掺杂层105中的阈值电压的第一传导掺杂剂的浓度可以比半导体衬底100的掺杂剂浓度低。根据本发明构思的实施例,可以省略形成表面掺杂层105的步骤。

[0058] 在半导体衬底100上交替地堆叠牺牲层110L、110和IlOU以及电介质层115和115U。电介质层115和115U可以包括氧化物层、氮化物层、碳化物层和氧氮化物层中的至少一个。牺牲层110L、110和IlOU由相对于电介质层115和115U具有蚀刻选择性的材料形成。例如,当电介质层115和115U形成为氧化物层时,牺牲层110L、110和IlOU可以包括氮化物层和氧氮化物层中的至少一个。与之不同的是,当电介质层115和115U形成为氮化物层和氧氮化物层时,牺牲层110L、110和IlOU可以形成为氧化物层。

[0059] 牺牲层110L、110和IlOU中最下面的牺牲层IlOL和最上面的牺牲层IlOU可以比它们之间的牺牲层110厚。最下面的牺牲层IlOL和最上面的牺牲层IlOU的厚度可以分别限定下选择栅LSG和上选择栅USG的厚度。电介质层115和115U中最上面的电介质层115U可以比其下方的电介质层115厚。

[0060] 参照图2B,通过对电介质层115和115U以及牺牲层110L、110和I1U进行连续构图,可以形成开口 120。如图1A所示,开口 120可以具有凹槽形状,其中,凹槽形状沿着与半导体衬底100的顶表面平行的一个方向平行地延伸。开口 120彼此分离。开口 120可以暴露半导体衬底100。

[0061] 参照图2C,形成覆盖开口 120的内侧壁和底表面的有源层125。第一电荷电介质层130可以设置在开口 120中并且填充由有源层125环绕的空间。有源层125可以由周期表4A族元素(或14族元素)形成。例如,有源层125可以形成为硅层、硅-锗层和锗层中的至少一个。可以采用化学气相沉积工艺或原子层沉积工艺来形成有源层125。具体而言,采用化学气相沉积工艺或原子层沉积工艺,有源层125可以形成在具有开口 120的半导体衬底100上方。可以在有源层125上形成填充开口 120的第一电荷电介质层130。随后,可以对第一电荷电介质层130和有源层125进行平坦化,直到暴露最上面的电介质层115U。因此,有源层125和第一电荷电介质层130可以严格形成在开口 120内。开口 120中的有源层125和第一电荷电介质层130平行于开口 120延伸。根据本发明构思的实施例,开口120可以由有源层125来填充。在这种情况下,可以省略第一电荷电介质层130。

[0062] 参考图2D,通过再次将构图的电介质层115U和115以及牺牲层110L、110和IlOU进行构图,形成沟槽135。如图1A所示,沟槽135可以平行于开口 120延伸。沟槽135可以形成在彼此相邻的成对的开口 120之间。沟槽135与开口 120分离。通过形成沟槽135,牺牲图案IlOLaUlOa和IlOUa以及电介质图案115a和115Ua(它们是交替堆叠的)可以形成在半导体衬底100上。

[0063] 图案110La、110a、110Ua、115a和115Ua平行于开口 120和沟槽135延伸。电介质图案115a和115Ua中最上面的电介质图案115Ua对应于图1B中的帽电介质图案115Ua,并且帽电介质图案115Ua下方的电介质图案115a对应于图1B中的栅间电介质图案115a。

[0064] 随后,通过将第二传导掺杂剂离子通过沟槽135注入到半导体衬底100,形成公共源区CS。公共源区CS与沟槽135自对准。因此,公共源区CS可以形成为线形状,在该线形状中其平行于沟槽135延伸。

[0065] 参照图2E,去除暴露于沟槽135内侧壁的牺牲图案IlOLaUlOa和llOUa。因此,形成用于暴露有源层125侧壁相应部分的空区140LU40和140U。此时,栅间电介质图案115a和帽电介质图案115Ua接触有源层125的侧壁并且因此被支撑。

[0066] 通过去除牺牲图案IlOLaUlOa和IlOUa中最下面的牺牲图案llOLa,形成空区140LU40和140U中最下面的空区140L,并且通过去除牺牲图案IlOLaUlOa和IlOUa中最上面的牺牲图案llOUa,形成空区140L、140和140U中最上面的空区140U。通过去除最下面的牺牲图案IlOLa与最上面的牺牲图案IlOUa之间的牺牲图案110a,形成最下面的空区140L与最上面的空区140U之间的空区140。在随后的工艺中,分别地,在最下面的空区140L内部形成下选择栅LSG,在最上面的空区140U内部形成上选择栅USG,并且在最下面的空区140L与最上面的空区140U之间的空区140内部形成单元栅CG。

[0067] 参照图2F,在具有空区140L、140和140U的半导体衬底上,形成栅电介质层145。在空区140LU40和140U的内表面和沟槽135的内表面处,保形地形成栅电介质层145。栅电介质层145可以包括隧道电介质层、电荷捕获层和阻挡电介质层。可以采用热氧化工艺形成隧道电介质层,并由此隧道电介质层严格形成在暴露于空区140LU40和140U的有源层125的侧壁处。可以采用化学气相沉积工艺或原子层沉积工艺形成电荷捕获层和阻挡电介质层。

[0068] 在具有栅电介质层145的半导体衬底100上,形成填充空区140L、140和140U的传导层150。对传导层150进行平坦化,直到暴露帽电介质图案115Ua上的栅电介质层145。

[0069] 参照图2G,在对传导层150进行平坦化之后,通过使用它上面的帽电介质图案115Ua和/或栅电介质层145作为蚀刻掩模,各向异性地蚀刻传导层150。传导层150被各向异性地蚀刻,直到暴露沟槽135底表面上的栅电介质层145。因此,去除了沟槽135中的传导层150。此时,留下在空区140L、140和140U中的传导层150中的部分,由此形成下选择栅LSG、单元栅CG和上选择栅USG。通过去除沟槽135中的传导层150,栅LSG、CG和USG彼此分离。随后,形成填充沟槽135的隔离图案160。隔离图案160可以由氧化物、氮化物和/或氧氮化物形成。

[0070] 使开口 120的有源层125和第一电荷电介质层130暴露。通过去除帽电介质图案115Ua上的栅电介质层145,可以暴露开口 120的有源层125和第一电荷电介质层130。

[0071] 参照图2H,在开口 120中形成有源图案125a和第一电荷电介质图案130a。以下,将参照图3A至图3C来详细描述用于形成有源图案125a和第一电荷电介质图案130a的方法。

[0072] 图3A至图3C是用于描述根据本发明构思的实施例的形成半导体存储器器件的有源图案的方法的俯视图。

[0073] 参照图3A至图3B,开口 120的有源层125和第一电荷电介质层130具有这样的形状,在该形状中它们在一个方向上延伸。

[0074] 如图3B中所示,通过对第一电荷电介质层130进行构图,可以在开口 120中形成第一电荷电介质图案130a。设置在任何一个开口 120中的第一电荷电介质图案130a在一个方向上彼此分离。

[0075] 参照图2H和图3C,通过使用第一电荷电介质图案130a作为掩模,各向同性地蚀刻有源层125,由此形成有源图案125a。可以在开口 120的侧壁与第一电荷电介质图案130a之间形成有源图案125a。此时,留在第一电荷电介质图案130a与半导体衬底100之间的有源层可以形成为有源底部126a。

[0076] 随后,可以形成填充第一电荷电介质图案130a之间的开口 120的第二电荷电介质图案168。通过形成填充第一电荷电介质图案130a之间开口 120的第二电荷电介质层以及对第二电荷电介质层进行平坦化直到暴露帽电介质图案115Ua,可以形成第二电荷电介质图案168。第二电荷电介质图案168可以由氧化物、氮化物和/或氧氮化物形成。

[0077] 在另一方法中,可以米用构图工艺形成有源图案125a和第一电荷电介质图案130a。具体而言,形成与图3A中的第一电荷电介质层130和有源层125交叉的掩模图案(未示出),并且通过使用掩模图案作为蚀刻掩模,各向异性地蚀刻第一电荷电介质层130和有源层125,由此形成有源图案125a和第一电荷电介质图案130a。

[0078] 在有源图案125a与单元栅CG之间的栅电介质层中的部分被包括在数据储存层145d中,并且在有源图案125a与上选择栅USG之间的栅电介质层中的部分被包括在上选择栅电介质层145U中。在半导体衬底100与下选择栅LSG之间的栅电介质层中的部分被包括在第一下选择栅电介质层145a中,并且在有源图案125a与下选择栅LSG之间的栅电介质层中的部分被包括在第二下选择栅电介质层145b中。

[0079] 通过将第二传导掺杂剂注入到有源图案120a的上部,可以形成漏区165。可以在形成第二电荷电介质图案168之后形成漏区165。与之不同的是,可以在形成第一电荷电介质图案130a之前,在开口 120的有源层125上部处形成漏区165。

[0080] 如图2H所公开的,可以形成覆盖有源图案125a和漏区165的层间电介质层170。在形成第二电荷电介质图案168之后形成漏区165的情况下,层间电介质层170可以覆盖第二电荷电介质图案168。与之不同的是,在形成第一电荷电介质图案130a之前形成漏区165的情况下,省略第二电荷电介质图案168,并且层间电介质层170可以填充第一电荷电介质图案130a之间的开口 120。

[0081] 随后,可以形成位线插塞175(参见图1B),所述位线插塞175通过第一层间电介质层170连接到漏区165。图1A和图1B中的位线180可以形成在第一层间电介质层170上。因此,能够制造出图1A至图1C所公开的半导体存储器器件。

[0082](第二实施例)

[0083] 以下将公开根据本发明构思的另一实施例的其他类型的栅。根据本发明构思的另一实施例的半导体存储器器件可以具有三维结构。

[0084] 图4A是示出根据本发明构思的另一实施例的半导体存储器器件的俯视图。图4B是沿着图4A中的线I1-1I'截取的横截面图。

[0085] 参照图4A和图4B,在半导体衬底200上设置下选择栅LSGP。半导体衬底200可以由周期表4A族元素(或14族元素)形成。例如,半导体衬底200可以是硅衬底、锗衬底或硅-锗衬底。半导体衬底200掺杂有第一传导掺杂剂。在半导体衬底200中形成掺杂有第一传导掺杂剂的讲区,并因此半导体衬底200可以掺杂有第一传导掺杂剂。例如,图4B中的半导体衬底200可以具有阱区。下选择栅LSGP可以具有平坦的形状。在下选择栅LSGP与半导体衬底200之间设置第一下选择栅电介质层210。第一下选择栅电介质层210可以包括氧化物、氮化物、氧氮化物和金属氧化物中的至少一种。

[0086] 单元栅CGP和栅间电介质图案215交替堆叠在下选择栅LSGP上。栅间电介质图案215中最下面的栅间电介质图案设置在下选择栅LSGP与单元栅CGP中最下面的单元栅之间。单元栅CGP可以具有平坦的形状。因此,栅间电介质图案215也可以具有平坦的形状。上选择栅USGL设置在栅间电介质图案215中最上面的栅间电介质图案上。如图4A所示,上选择栅USGL可以具有线形状,在该线形状中其在第一方向上延伸。在最上面的栅间电介质图案215上,多个上选择栅USGL可以在第一方向上平行地延伸。第一方向平行于半导体衬底200的上表面。第一方向可以对应于图4A中的y轴方向。栅LSGP、CGP和USGL可以包括下述至少一种:掺杂的周期表4A族元素(例如,掺杂的硅、掺杂的锗和掺杂的硅-锗等)、金属(例如,钨、钛、钽和铝等)、传导金属氮化物(例如,氮化钛和氮化钽等)和金属4A族元素化合物(例如,硅化钨、硅化钴和硅化钛等)。选择栅LSGP和USGL可以包括与单元栅CGP的传导材料相同的传导材料。与之不同的是,选择栅LSGP和USGL和单元栅CGP可以分别包括不同的传导材料。栅间电介质图案215可以包括氧化物、氮化物、碳化物和氧氮化物中的至少一个。第一层间电介质层217形成在栅LSGP、CGP和USGL上。第一层间电介质层217可以包括氧化物、氮化物、碳化物和氧氮化物。

[0087] 有源图案230设置在开口 220中,其连续穿过第一层间电介质层217、上选择栅USGL、单元栅CGP、栅间电介质图案215、下选择栅LSGP和第一下选择栅电介质层210。有源图案230设置在开口 220内部的半导体衬底200上,以朝向远离半导体衬底200的方向延伸。开口 220可以具有孔的形状。在俯视图中,如图4A所示,开口 220可以具有四边形形状,但是其不限于此。在俯视图中,开口 220可以具有各种形状,例如,圆形、椭圆形和多边形。多个开口 220平行地分离,以穿过栅USGL、CGP和LSGP,并且多个有源图案230分别设置在开口 220中。有源图案230可以二维地布置在半导体衬底200上。有源图案230中的任何一个包括在一个单元串中。

[0088] 如图所示,有源图案230可以具有柱形状。根据本发明构思的实施例,有源图案230可以具有空心盒的形状。可以用绝缘体填充具有盒形状的有源图案230的内部。如图所示,在该实施例中,以下将描述具有柱形状的有源图案230。有源图案230可以由周期表4A族元素(或14族元素)形成。例如,有源图案230可以由硅、锗和/或硅-锗形成。有源图案230可以由与半导体衬底200相同的周期表4A族元素(或14族元素)形成。作为示例,半导体衬底200是硅衬底,并且有源图案230可以由硅形成。有源图案230可以掺杂有掺杂剂(即,第一传导掺杂剂),该掺杂剂具有与半导体衬底200的掺杂剂类型相同的类型。与之不同的是,有源图案230可以处于没有掺杂有掺杂剂的状态,S卩,本征态。

[0089] 开口 220的内侧壁可以包括栅LSGP、CGP和USGL的一个侧壁、栅间电介质图案215的一个侧壁和第一层间电介质层217的一个侧壁。开口 220的内侧壁与有源图案230的侧壁相邻。数据储存层225d设置在有源图案230与每个单元栅CG之间。数据储存层225d可以由与图1B中的数据储存层145d的材料相同的材料形成。上选择栅电介质层225u设置在有源图案230与上选择栅USGL之间。上选择栅电介质层225u可以包括与数据储存层225d的材料相同的材料。第二下选择栅电介质层225a设置在下选择栅电介质层225a与有源图案230的下部之间。第二下选择栅电介质层225a可以包括与数据储存层225d的材料相同的材料。

[0090] 上选择栅USGL可以控制被限定在邻接于上选择栅电介质层225u的有源图案230处的上选择晶体管的沟道区。单元栅CG可以控制被限定在邻接于数据储存层225d的有源图案230处的单元沟道区。第一沟道区CHl限定在下选择栅LSGP下方的半导体衬底200处,并且第二沟道区CH2限定在邻接于下选择栅LSGP的有源图案230的下部处。下选择栅LSGP控制第一沟道区CHl和第二沟道区CH2。即,包括下选择栅LSGP的下选择晶体管包括第一沟道区CHl和第二沟道区CH2。第一沟道区CHl和第二沟道区CH2可以直接连接。第一沟道区CHl的第一阈值电压与第二沟道区CH2的第二阈值电压不同。因此,能够使通过下选择晶体管产生的泄漏电流最小化。第一沟道区CHl的掺杂剂浓度可以与第二沟道区CH2的掺杂剂浓度不同。此时,第二沟道区CH2的掺杂剂浓度可以是“O”或正实数。第一沟道区CHl的掺杂剂浓度可以与半导体衬底200的掺杂剂浓度不同。与之不同的是,第一沟道区CHl可以包括在半导体衬底200表面处形成的表面掺杂层205。因此,可以通过表面掺杂层205调节第一沟道区CHl的掺杂剂浓度。表面掺杂层205掺杂有第一传导掺杂剂。表面掺杂层205的掺杂剂浓度可以比半导体衬底200的掺杂剂浓度高或低。

[0091] 根据本发明构思的实施例,第一沟道区CHl的第一阈值电压的绝对值可以大于第二沟道区CH2的第二阈值电压的绝对值。在这种情况下,第一沟道区CHl的掺杂剂浓度可以大于第二沟道区CH2的掺杂剂浓度。第一沟道区CHl的掺杂剂浓度表不影响第一阈值电压的掺杂剂浓度,并且第二沟道区CH2的掺杂剂浓度表示影响第二阈值电压的掺杂剂浓度。

[0092] 根据本发明构思的实施例,第一下选择栅电介质层210和第二下选择栅电介质层225a可以由相同的材料形成。根据本发明构思的实施例,第一下选择栅电介质层210和第二下选择栅电介质层225a可以由不同材料形成。根据本发明构思的实施例,第一下选择栅电介质层210的等效氧化物厚度(EOT)可以比第二下选择栅电介质层225a的EOT厚。

[0093] 掺杂有第二传导掺杂剂的公共源区CSP设置在第一沟道区CHl的一侧的半导体衬底200处。公共源区CSP可以连接到第一沟道区CHl的一端,并且第二沟道区CH2可以连接到第一沟道区CHl的另一端。公共源区CSP可以形成在除了图4A中虚线270的内部之外的下选择栅LSGP下方的半导体衬底处。虚线270的内部区包括开口 220的底表面。此夕卜,虚线270的内部区包括开口 220的底表面外围的半导体衬底200。虚线270与开口 220的底表面之间的半导体衬底200的表面可以包括在第一沟道区CHl中。

[0094] 掺杂有第二传导掺杂剂的漏区230设置在有源图案230的下部。漏区235的下表面可以设置为比上选择栅USGL的上表面高。层间电介质层240可以设置在漏区235和第一层间电介质217上。接触漏区235的位线250可以设置在第二层间电介质层240上。如图4A所示,位线250与上选择栅USGL交叉。位线250可以经由穿过第二层间电介质层240的位线插塞245而电连接到漏区235。多个位线250可以设置在第二层间电介质层240上。位线250可以在与第一方向(即,y轴方向)垂直的第二方向上平行地延伸。位线250和位线插塞245可以分别由与图1B中的位线180和位线插塞175的材料相同的材料形成。

[0095] 在上述半导体存储器器件中,下选择栅LSGP控制第一沟道区CHl和第二沟道区CH2。此时,第一沟道区CHl的第一阈值电压与第二沟道区CH2的第二阈值电压不同。因此,包括下选择栅LSGP以及第一沟道区CHl和第二沟道区CH2的下选择晶体管的特性能够得以优化。例如,能够使下选择晶体管的泄漏电流最小化。结果,防止了编程错误,实现了高度可靠性的半导体存储器器件。

[0096] 图5A至图是沿着图4A中的线I1-1I'截取的横截面图,用于描述根据本发明构思的另一实施例的制造半导体存储器器件的方法。图6是用于描述形成图5中的公共源区的方法的俯视图。

[0097] 参照图5A和图6,制备掺杂有第一传导掺杂剂的半导体衬底200。通过在半导体衬底200处形成掺杂有第一传导掺杂剂的讲区,半导体衬底200可以掺杂有第一传导掺杂齐U。通过将用于阈值电压控制的掺杂剂注入到半导体衬底200的表面中,可以形成表面掺杂层205。表面掺杂层205掺杂有第一传导掺杂剂。表面掺杂层205的掺杂剂浓度可以比半导体衬底200的掺杂剂浓度高。在这种情况下,用于阈值电压控制的掺杂剂可以是第一传导掺杂剂。与之不同的是,表面掺杂层205的掺杂剂浓度可以比半导体衬底200的掺杂剂浓度低。在这种情况下,通过注入第二传导掺杂剂作为用于阈值电压控制的掺杂剂,表面掺杂层205中的第一传导掺杂剂的一部分浓度可以偏移。根据本发明构思的实施例,可以省略形成表面掺杂层205的步骤。

[0098] 随后,在半导体衬底200上形成掩模图案207。这些掩模图案207彼此分离。在图6中,虚线220是形成开口底表面的区域。掩模图案207可以覆盖虚线220。此外,掩模图案207可以覆盖虚线220外围的半导体衬底200。掩模图案207可以彼此分离并且沿着行和列而二维地布置。

[0099] 通过使用掩模图案207作为掩模将第二传导掺杂剂离子注入到半导体衬底200中,形成公共源区CSP。掩模图案207可以由光致抗蚀剂、氧化物、氮化物和/或氧氮化物形成。可以留下在掩模图案207下方的表面掺杂层205。

[0100] 参照图5B,在形成公共源区CSP之后,去除掩模图案207。随后,在半导体衬底200上形成第一下选择栅电介质层210。在第一下选择栅电介质层210上形成下选择栅LSGP。下选择栅LSGP覆盖公共源区CSP和表面掺杂层205。在下选择栅LSGP上交替形成栅间电介质图案215和单元栅CGP。在栅间电介质图案215中最上面的栅间电介质图案上,形成上选择栅USGL。随后,在半导体衬底200上方形成第一层间电介质层217。

[0101] 参照图5C,通过对层间电介质层217、上选择栅USGL、栅间电介质图案215、单元栅CGP、下选择栅LSGP和第一下选择栅电介质层210进行连续构图,形成用于暴露半导体衬底200的开口 220。开口 220暴露没有形成公共源区CSP的半导体衬底200。开口 220可以平行地与公共源区CSP分离。开口 220形成在图6中的虚线处。

[0102] 随后,在开口 220的半导体衬底200上形成栅电介质层225。栅电介质层225可以是包括隧道电介质层、电荷捕获层和阻挡电介质层的三层。栅电介质225的隧道电介质层、电荷捕获层和阻挡电介质层可以分别由与图1B中的数据储存层145d的隧道电介质层、电荷捕获层和阻挡电介质层的材料相同的材料形成。可以采用化学气相沉积工艺和/或原子层沉积工艺形成栅电介质层225。栅电介质层225可以保形地形成在第一层间电介质层217的上表面上以及开口 220的内侧壁和底表面上。

[0103] 参照图通过去除开口 220的底表面上的栅电介质层225,暴露半导体衬底200。此时,留下开口 220内侧壁上的栅电介质层225。可以连同开口 220底表面上的栅电介质层225 —起,去除第一层间电介质层217的上表面上的栅电介质层225。

[0104] 随后,在开口 220中形成有源图案230。有源图案230可以接触半导体衬底200。有源图案230由周期表4A族元素(或14族元素)形成。有源图案230可以掺杂有第一传导掺杂剂或者处于没有被掺杂的本征态中。有源图案230与下选择栅LSGP之间的栅电介质层包括在第二下选择栅电介质层225a中,并且有源图案230与单元栅CGP之间的栅电介质层包括在数据储存层225d中。有源图案230与上选择栅USGL之间的栅电介质层包括在上选择栅电介质层225u中。

[0105] 通过将第二传导掺杂剂注入到有源图案230的上部,形成漏区235。随后,可以在半导体衬底200的上方形成第二层间电介质层240。形成穿过第二层间电介质层240的位线插塞245 (参见图4B),并且图4A和图4B中的位线250形成在第二层间电介质层240上。因此,能够制造出图4A和图4B中的半导体存储器器件。

[0106](第三实施例)

[0107] 根据本实施例的半导体存储器器件可以包括线形状的下选择栅和平坦形状的单元栅。根据本实施例的半导体存储器器件与根据第二实施例的半导体存储器器件相类似。因此,与根据第二实施例的半导体存储器器件中的元件相同的元件使用类似的附图标记,并且以下将对该实施例的特征内容进行描述。

[0108] 图7A是示出根据本发明构思的另一实施例的半导体存储器器件。图7B是沿着图7A中的线ΙΙΙ-ΙΙΓ截取的横截面图。

[0109] 参照图7A和图7B,在掺杂有第一传导掺杂剂的半导体衬底200上,设置第一下选择栅电介质层210,并且多个下选择栅LSGL在第一下选择栅电介质层210上在第一方向上平行地延伸。第一方向可以对应于图7A中的y轴方向。下选择栅LSGL可以具有线形状。下选择栅LSGL彼此平行分离。在下选择栅LSGL之间可以设置下层间电介质层280。下层间电介质层280的上表面和下选择栅LSGL的上表面可以共面。下选择栅LSGL可以由与图4A和图4B中的下选择栅LSGP的材料相同的材料形成。下层间电介质层280可以由氧化物、氧氮化物、氮化物和/或碳化物形成。

[0110] 公共源区CSL设置在下选择栅LSGL之间的半导体衬底200处。公共源区CSL掺杂有第二传导掺杂剂。公共源区CSL可以具有线形状,在该线形状中其与下选择栅LSGL平行地在第一方向上延伸。

[0111] 栅间电介质图案215和单元栅CGP交替地堆叠在下选择栅LSGL和下层间电介质层280上。上选择栅USGL设置在栅间电介质图案215中最上面的栅间电介质图案上。上选择栅USGL在第一方向上平行地延伸。上选择栅USGL可以分别设置在下选择栅LSGL的上部处。堆叠的下选择栅LSGL和上选择栅USGL可以重叠。第一层间电介质层217设置在上选择栅USGL和单元栅CGP上。

[0112] 有源图案230设置在开口 220中,其连续地穿过上选择栅USGL、单元栅CGP、栅间电介质图案215、下选择栅LSGL和第一下选择栅电介质层210。有源图案230可以接触半导体衬底200。多个有源图案230在半导体衬底200上沿着行和列二维地布置。数据储存层225d设置在有源图案230与单元栅CGP之间,并且上选择栅电介质层225u设置在有源图案230与上选择栅USGL之间。第二下选择栅电介质层225a设置在有源图案230与下选择栅LSGL之间。

[0113] 下选择栅LSGL限定第二沟道区CH2和第一沟道区CHl,该第二沟道区CH2被限定在邻接于下选择栅LSGL的有源图案230的下部处,该第一沟道区CHl被限定在下选择栅LSGL下方的半导体衬底200处。第一沟道区CHl和第二沟道区CH2的特性与图4A和图4B中的第一沟道区CHl和第二沟道区CH2的特性相同。

[0114] 可以独立地控制下选择栅LSGL。即,可以分别向下选择栅LSGL施加不同的操作电压。

[0115] 掺杂有第二传导掺杂剂的漏区235可以设置在有源图案230的上部,并且第二层间电介质层240可以设置在漏区235和第一层间电介质层217上。位线250设置在第二层间电介质层240上,并且位线250可以经由穿过第二层间电介质层240的位线插塞245电连接到漏区235。位线250在与第一方向垂直的第二方向(例如,图7A中的X轴方向)上延伸。

[0116] 根据上述的半导体器件,单元栅CGP具有平坦的形状,并且下选择栅LSGL和上选择栅USGL具有线形状,在该线形状中它们平行延伸。下选择栅LSGL控制第一沟道区CHl和第二沟道区CH2。第一沟道区CHl和第二沟道区CH2具有不同的阈值电压。例如,第一沟道区CHl的第一阈值电压的绝对值可以大于第二沟道区CH2的第二阈值电压的绝对值。因此,包括下选择栅LSGL的下选择晶体管的特性能够被优化,并且由此能够实现高度可靠性的半导体存储器器件。

[0117] 此外,下选择栅LSGL形成为线形状并且彼此分离。因此,可以独立地控制下选择栅LSGL。结果,能够防止半导体存储器器件的读错误。

[0118] 图8A至图8D是沿着图7A中的线II1-1II'截取的横截面图,用于描述根据本发明构思的另一实施例的制造半导体存储器器件的方法。

[0119] 参照图8A,可以在掺杂有第一传导掺杂剂的半导体衬底200的表面上形成表面掺杂层205。用于形成表面掺杂层205的方法与以上参照图5A描述的方法相同。

[0120] 第一下选择栅电介质层210形成在半导体衬底200上,并且线形状的下选择栅LSGL平行形成在第一下选择栅电介质层210上。通过使用下选择栅LSGL作为掩模注入第二传导掺杂剂,形成公共源区CSL。公共源区CSL是自对准的并且形成在下选择栅LSGL处。因此,公共源区CSL可以形成为线形状,在该线形状中其平行于下选择栅LSGL延伸。

[0121] 参照图8B,在具有公共源区CSL的半导体衬底200上,形成下层间电介质层280。下层间电介质层280可以填充下选择栅LSGL之间的区域。可以对下层间电介质层280进行平坦化,直到暴露下选择栅LSGL。

[0122] 参照图SC,形成平坦化的下层间电介质层280,并且形成交替堆叠在下选择栅LSGL上的栅间电介质图案215和单元栅CGP。栅间电介质图案215和单元栅CGP可以形成为平坦形状。

[0123] 在栅间电介质图案215中最上面的栅间电介质图案上,形成上选择栅USGL。上选择栅USGL平行于下选择栅LSGL延伸。上选择栅USGL可以分别与下选择栅LSGL的上部重叠。随后,在半导体衬底200上形成第一层间电介质层217。

[0124] 参照图8D,通过对第一层间电介质层217、上选择栅USGL、单元栅CGP、栅间电介质图案215、下选择栅LSGL和第一下选择栅电介质层210连续地进行构图,形成开口 220。多个开口 220可以二维地布置在半导体衬底200上。

[0125] 随后,保形地形成栅电介质层,并且去除开口 220的底表面上的栅电介质层。此时,在开口 220的内侧壁上留下栅电介质层。栅电介质层可以由与图5C中的栅电介质层225的材料相同的材料形成。

[0126] 有源图案230形成在开口 220中。有源图案230可以接触半导体衬底200。通过将第二传导掺杂剂注入有源图案230的上部,形成漏区235。接着,可以在半导体衬底200上形成第二层间电介质层240。可以形成图7B中的位线插塞245和位线250。因此,可以实现图7A和图7B中的半导体存储器器件。

[0127] 可以在各种类型半导体封装中实现根据第一实施例至第三实施例的上述半导体存储器器件。例如,根据本发明构思的实施例的半导体存储器器件可以被封装成诸如以下所述的封装类型:层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(ΗΠΡ)、华夫盘中管芯封装(DIWP)、晶片式管芯封装(DIWF)、板上芯片(C0B)、陶瓷双列直插式封装(CERDIP)、塑料公制方形扁平封装(MQFP)、薄方形扁平封装(TQFP)、小外形封装(S0P)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)J^方形扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、华夫盘上管芯封装(DOWP)、晶片级堆叠封装(WLSP)、晶片内芯片(DIWF)和晶片级处理堆叠封装(WSP)。安装有根据本发明构思的实施例的半导体存储器器件的封装还可以包括至少一个逻辑器件和/或用于控制半导体存储器器件的控制器。

[0128] 图9是示出包括根据本发明构思的实施例的半导体存储器器件的电子系统的框图。

[0129] 参照图9,根据本发明构思的实施例的电子系统1100包括控制器1110、输入/输出装置1120、存储器器件1130、接口 1140和总线1150。控制器1110、输入/输出装置1120、存储器器件1130和/或接口 1140可以通过总线1150连接。总线1150对应于数据移动穿过的路径。

[0130] 控制器1110可以包括微处理器、数字信号处理器、微控制器以及用于执行与它们功能类似的功能的逻辑装置中的至少一个。输入/输出装置1120可以包括键区、键盘和显示装置。存储器器件1130可以存储数据和/或命令。存储器器件1130可以包括在第一实施例至第三实施例已公开的半导体存储器器件中的至少一个。此外,存储器器件1130还可以包括其他类型的半导体存储器器件(例如,相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM))。接口1140可以将数据发射到通信网络或者从通信网络接收数据。接口 1140可以具有有线类型或无线类型。例如,接口 1140可以包括天线或有线/无线收发器。虽然没有示出,但是电子系统1100是用于改进控制器1110操作的操作存储器,并且还可以包括高速DRAM和/或SRAM。

[0131] 可以将电子系统1100应用到个人数字助理(PDA)、便携式计算机、Web板、无线电话、移动电话、数字音乐播放器、存储器卡或所有在无线环境下可以发射和/或接收信息的电子装置。

[0132] 图10是示出包括根据本发明构思的实施例的半导体存储器器件的存储器卡的框图。

[0133] 参照图10,根据本发明构思的实施例的存储器卡1200包括存储器器件1210。存储器器件1210可以包括在第一实施例至第三实施例中公开的半导体存储器器件中的至少一个。此外,存储器器件1210还可以包括其他类型的存储器器件(例如,PRAM、MRAM、DRAM和/或SRAM)。存储器卡1200可以包括存储器控制器1220,该存储器控制器1220用于控制主机与存储器器件1210之间的数据交换。

[0134] 存储器控制器1220可以包括中央处理单元(CPU) 1222,CPU 1222控制存储器卡的整个操作。此外,存储器控制器1220可以包括SRAM1221,SRAM 1221用作CPU 1222的操作存储器。另外,存储器控制器1220还可以包括主机接口 1223和存储器接口 1225。主机接口 1223可以包括存储器卡1200与主机之间的数据交换协议。存储器接口 1225可以连接存储器控制器1220和存储器器件1210。另外,存储器控制器1220还可以包括纠错码(ECC)块1224。ECC块1224可以检测和校正从存储器器件1210读的数据错误。虽然没有示出,但是存储器卡1200还可以包括只读存储器(ROM),ROM存储用于与主机接驳的码数据。存储器卡1200可以用作便携式数据储存卡。与之不同的是,可以用可以替代计算机系统硬盘的固态盘(SSD)来实现存储器卡1200。

[0135] 根据本发明构思的实施例,下选择栅控制第一沟道区和第二沟道区,所述第一沟道区被限定在半导体衬底处并且第二沟道区被限定在有源图案的下部处。第一沟道区的第一阈值电压与第二沟道区的第二阈值电压不同。因此,包括下选择栅的下选择晶体管的特性能够得以优化。此外,第一沟道区的第一阈值电压的绝对值可以大于第二沟道区的第二阈值电压。因此,能够使下选择晶体管的泄漏电流最小化。结果,防止了半导体存储器器件的编程错误和/或读错误,由此制造出高度可靠性的半导体存储器器件。

[0136] 以上公开的主题将被认为是示例性的和非限制性的,并且所附权利要求旨在覆盖落入本发明构思的真实精神和范围内的所有这类更改、增强和其他实施例。因此,为了在法律上获得最大范围的保护,本发明构思的范围将通过以下权利要求书及其等价物的最广可允许理解来确定,而不应该受上述的详细描述限定或限制。

Claims (15)

1.一种非易失性存储器器件,包括: 位于衬底上的非易失性存储器单元的垂直NAND型串;以及 下串选择晶体管,所述下串选择晶体管在所述非易失性存储器单元的垂直NAND型串与所述衬底之间延伸,所述下串选择晶体管在内部具有半导体沟道区、与所述半导体沟道区相对地延伸的栅电极以及在所述半导体沟道区与所述栅电极之间的下选择栅电介质层,所述下串选择晶体管沿着所述半导体沟道区的长度具有非均匀阈值电压特性, 其中,所述下串选择晶体管的所述栅电极具有线形状并且同与之相邻的另一栅电极分离, 其中,所述下选择栅电介质层延伸至所述下串选择晶体管的栅电极的上表面和下表面。
2.根据权利要求1所述的存储器器件,还包括:所述衬底中的第一传导类型的公共源区,所述公共源区与所述半导体沟道区形成P-N整流结。
3.根据权利要求2所述的存储器器件,其中,所述半导体沟道区与所述栅电极的侧壁相对地延伸。
4.根据权利要求1所述的存储器器件,其中,所述半导体沟道区被非均匀地掺杂。
5.根据权利要求1所述的存储器器件,其中,所述半导体沟道区具有L形的横截面。
6.—种半导体存储器器件,包括: 有源图案,所述有源图案设置在半导体衬底上并且朝向远离所述半导体衬底的方向延伸; 下选择栅,所述下选择栅控制被限定在所述半导体衬底处的第一沟道区和被限定在所述有源图案的下部处的第二沟道区;以及 下选择栅电介质层,所述下选择栅电介质层在所述有源图案与所述下选择栅之间,并且所述述下选择栅电介质层延伸至所述下选择栅的上表面和下表面, 其中,所述第一沟道区的第一阈值电压与所述第二沟道区的第二阈值电压不同, 其中,所述下选择栅具有线形状并且同与之相邻的另一下选择栅分离。
7.根据权利要求6所述的半导体存储器器件,其中,所述第一阈值电压的绝对值比所述第二阈值电压的绝对值大。
8.根据权利要求7所述的半导体存储器器件,其中,所述第一沟道区的掺杂剂浓度比所述第二沟道区的掺杂剂浓度高。
9.根据权利要求6所述的半导体存储器器件,还包括:公共源区,所述公共源区形成在所述第一沟道区侧的半导体衬底中。
10.根据权利要求9所述的半导体存储器器件,其中,所述下选择栅沿着一个方向与所述公共源区平行地延伸。
11.根据权利要求6所述的半导体存储器器件,还包括: 栅间电介质图案和单元栅,所述栅间电介质图案和所述单元栅交替堆叠在所述下选择栅上,所述栅间电介质图案和所述单元栅具有与所述有源图案的侧壁相邻的相应侧壁;数据储存层,所述数据储存层设置在每个所述单元栅与所述有源图案之间; 上选择栅,所述上选择栅设置在所述栅间电介质图案中最上面的栅间电介质图案上,所述上选择栅具有与所述有源图案相邻的一个侧壁。
12.根据权利要求11所述的半导体存储器器件,其中,所述下选择栅电介质层包括: 在所述半导体衬底与所述下选择栅之间的第一下选择栅电介质层;以及 在所述有源图案与所述下选择栅之间的第二下选择栅电介质层,并且所述半导体存储器器件还包括在所述有源图案与所述上选择栅之间的上选择栅电介质层, 其中,至少所述第二下选择栅电介质层和所述上选择栅电介质层包括与所述数据储存层的材料相同的材料。
13.根据权利要求11所述的半导体存储器器件,还包括: 漏区,所述漏区形成在所述有源图案的上部中;以及 位线,所述位线电连接到所述漏区, 其中,所述上选择栅在与所述半导体衬底的上表面平行的一个方向上延伸,并且所述位线与所述上选择栅交叉。
14.根据权利要求11所述的半导体存储器器件,其中,所述下选择栅和所述单元栅具有平行于所述上选择栅延伸的线形状。
15.根据权利要求11所述的半导体存储器器件,其中: 所述单元栅和所述栅间电介质图案具有平坦的形状,以及 所述有源图案设置在穿过所述单元栅和所述栅间电介质图案的孔中。
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