KR20100096865A - 반도체 기억 소자 - Google Patents

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Abstract

반도체 기억 소자를 제공한다. 이 소자에 따르면, 하부 선택 게이트는 반도체 기판에 정의된 제1 채널 영역, 및 반도체 기판 상에 배치된 활성 패턴의 아랫부분에 정의된 제2 채널 영역을 제어한다. 제1 채널 영역의 문턱전압은 제2 채널 영역의 문턱전압과 다르다.

Description

반도체 기억 소자{SEMICONDUCTOR MEMORY DEVICES}
본 발명은 반도체 소자에 관한 것으로, 특히, 반도체 기억 소자에 관한 것이다.
반도체 소자들 중에서 반도체 기억 소자는 디지털 데이터들을 저장할 수 있다. 전자 산업 및 반도체 산업이 고도로 발전함에 따라, 반도체 기억 소자의 고집적화에 대한 요구가 점점 증가되고 있다. 예컨대, 랩탑(laptop) 컴퓨터, 휴대폰, 디지털 카메라 또는 MP3 플레이어등의 휴대용 전자 제품이 발전함으로써, 보다 많은 데이터를 저장할 수 있는 반도체 기억 소자에 대한 요구가 증가되고 있다. 이러한 소비자들의 요구들을 충족시키기 위하여, 보다 고집적화된 반도체 기억 소자가 요구되고 있다.
일반적으로, 반도체 기억 소자의 고집적화를 위하여 소자를 구성하는 미세 패턴들의 최소 선폭을 감소시킬 수 있다. 미세 패턴의 최소 선폭을 2차원적으로 감소시킴으로써, 제한된 면적 내에서 보다 많은 기억 셀들을 집적할 수 있다. 하지만, 포토리소그라피 공정의 한계등과 같은 여러 요인들로 인하여 최소 선폭을 감소시키는 것이 한계에 다다르고 있다. 또한, 미세 패턴들의 선폭이 감소됨에 따 라 미세 패턴들의 특성이 열악해져 반도체 기억 소자의 신뢰성등이 저하되고 있다. 따라서, 보다 고집적화되고 우수한 특성의 반도체 기억 소자를 구현하기 위한 새로운 방안들에 대한 연구가 활발히 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화되고 우수한 신뢰성을 갖는 반도체 기억 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화되고 우수한 신뢰성을 갖는 3차원 구조의 반도체 기억 소자를 제공하는데 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 기억 소자를 제공한다. 이 소자는 상기 반도체 기판 상에 배치되고, 상기 반도체 기판으로부터 멀어지는 방향으로 연장된 활성 패턴; 및 상기 반도체 기판에 정의된 제1 채널 영역 및 상기 활성 패턴의 아랫부분에 정의된 제2 채널 영역을 제어하는 하부 선택 게이트를 포함한다. 상기 제1 채널 영역의 제1 문턱전압은 상기 제2 채널 영역의 제2 문턱전압과 다르다.
일 실시예에 따르면, 상기 제1 문턱전압의 절대값은 상기 제2 문턱전압의 절대값 보다 클 수 있다. 이 경우에, 상기 제1 채널 영역의 도펀트 농도는 상기 제2 채널 영역의 도펀트 농도보다 클 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 채널 영역 일측의 상기 반도체 기판내에 형성된 공통 소오스 영역을 더 포함할 수 있다. 상기 하부 선택 게이트 및 공통 소오스 영역은 일방향을 따라 나란히 연장된 라인 형태들일 수 있다.
일 실시예에 따르면, 상기 소자는 상기 하부 선택 게이트 상에 교대로 적층되고, 상기 활성 패턴의 측벽과 인접한 일 측벽들을 갖는 게이트간 절연 패턴들 및 셀 게이트들; 상기 각 셀 게이트와 상기 활성 패턴 사이에 개재된 데이터 저장막; 및 최상부의 게이트간 절연 패턴 상에 배치되고, 상기 활성 패턴에 인접한 일측벽을 갖는 상부 선택 게이트를 더 포함할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 반도체 기판 및 상기 하부 선택 게이트 사이의 제1 하부 선택 게이트 유전막; 상기 활성 패턴 및 상기 하부 선택 게이트 사이의 제2 하부 선택 게이트 유전막; 및 상기 활성 패턴 및 상기 상부 선택 게이트 사이의 상부 선택 게이트 유전막을 더 포함할 수 있다. 적어도 상기 제2 하부 선택 게이트 유전막 및 상기 상부 선택 게이트 유전막은 상기 데이터 저장막과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 활성 패턴의 윗부분내에 형성된 드레인 영역; 및 상기 드레인 영역에 전기적으로 접속된 비트 라인을 더 포함할 수 있다. 이 경우에, 상부 선택 게이트는 상기 반도체 기판의 상부면과 평행한 일방향으로 연장될 수 있으며, 상기 비트 라인은 상기 상부 선택 게이트를 가로지를 수 있다.
일 실시예에 따르면, 상기 하부 선택 게이트 및 셀 게이트들은 상기 상부 선택 게이트와 평행하게 연장된 라인 형태들일 수 있다.
일 실시예에 따르면, 상기 셀 게이트들 및 게이트간 절연 패턴들은 평판 형태들일 수 있으며, 상기 활성 패턴은 상기 셀 게이트들 및 게이트간 절연 패턴들을 연속적으로 관통하는 홀 내에 배치될 수 있다.
본 발명에 따르면, 하부 선택 게이트는 반도체 기판에 정의된 제1 채널 영역 및 활성 패턴의 아랫부분에 정의된 제2 채널 영역을 제어한다. 상기 제1 채널 영역의 제1 문턱전압 및 상기 제2 채널 영역의 제2 문턱전압이 다르다. 이로써, 상기 하부 선택 게이트를 포함하는 하부 선택 트랜지스터의 특성을 최적화시킬 수 있다. 또한, 상기 제1 채널 영역의 제1 문턱 문턱의 절대값이 상기 제2 채널 영역의 제2 문턱 전압 보다 클 수 있다. 이에 따라, 상기 하부 선택 트랜지스터의 누설전류를 최소화시킬 수 있다. 그 결과, 반도체 기억 소자의 프로그램 오류 및/또는 읽기 오류가 방지되어 우수한 신뢰성의 반도체 기억 소자를 구현할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층( 또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1a는 본 발명의 일 실시예에 따른 반도체 기억 소자를 나타내는 평면도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ'을 따라 취해진 단면도이며, 도 1c는 도 1b의 A 부분을 확대한 도면이다.
도 1a, 도 1b 및 도 1c를 참조하면, 반도체 기판(100) 상에 활성 패턴(125a)이 배치된다. 상기 활성 패턴(125a)은 상기 반도체 기판(100)으로부터 멀어지는 방향으로 연장된다. 상기 반도체 기판(100)은 주기율표의 4A족 원소(또는 14족 원소)로 형성될 수 있다. 예컨대, 상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 활성 패턴(125a)은 주기율표의 4A족 원소(또는 14족 원소)로 형성될 수 있다. 예컨대, 상기 활성 패턴(125a)은 실리콘, 게르마늄 및 실리콘-게르마늄등에서 선택된 적어도 하나를 포함할 수 있다. 상기 활성 패턴(125a)은 상기 반도체 기판(100)과 동일한 물질로 형성될 수 있다. 예컨대, 상기 반도체 기판(100)은 실리콘 기판이고, 상기 활성 패턴(125a)은 실리콘으로 형성될 수 있다. 상기 활성 패턴(125a)은 상기 반도체 기판(100)과 접촉되는 것이 바람직하다. 상기 반도체 기판(100)은 제1 도전형의 도펀트들로 도핑된다. 상기 제1 도전형의 도펀트로 도핑된 웰 영역(well region)이 상기 반도체 기판(100)내에 형성되어 상기 반도체 기판(100)은 제1 도전형으로 도핑될 수 있다. 예컨대, 도 1b에 도시된 반도체 기판(100)은 웰 영역일 수 있다. 상기 활성 패턴(125a)은 상기 반도체 기판(100)과 동일한 도펀트로 도핑될 수 있다. 즉, 상기 활성 패턴(125a)은 상기 제1 도전형의 도펀트로 도핑될 수 있다. 이와는 다르게, 상기 활성 패턴(125a)은 도펀트로 도핑되지 않을 수 있다. 즉, 상기 활성 패턴(125a)은 진성 상태(intrinsic state)일 수 있다.
상기 활성 패턴(125a)의 일측의 반도체 기판(100) 상에 복수의 게이트들(LSG,CG,USG) 및 복수의 절연 패턴들(115a,115Ua)이 교대로 적층된다. 최하부의 게이트(LSG)는 하부 선택 게이트(LSG)이고, 최상부의 게이트(USG)는 상부 선택 게이트(USG)이다. 상기 하부 선택 게이트(LSG) 및 상부 선택 게이트(USG) 사이의 게이트들(CG)은 셀 게이트들(CG)이다. 게이트간 절연 패턴들(115a)은 인접한 하부 선택 게이트(LSG) 및 셀 게이트(CG) 사이, 인접한 셀 게이트들(CG) 사이, 및 인접한 셀 게이트(CG) 및 상부 선택 게이트(USG) 사이에 각각 배치된다. 즉, 상기 게이트간 절연 패턴들(115a)에 의하여 상기 게이트들(LSG,CG,USG)은 서로 이격될 수 있다. 상기 하부 선택 게이트(LSG)는 상기 활성 패턴(125a)과 인접한 일 측벽을 갖는다. 상기 하부 선택 게이트(LSG) 상에 교대로 적층된 게이트간 절연 패턴들(115a) 및 셀 게이트들(CG)도상기 활성 패턴(125a)에 인접한 일 측벽들을 갖는다. 최상부의 게이트간 절연 패턴(115a) 상에 배치된 상부 선택 게이트(USG) 및 캐핑 절연 패턴(115Ua)도 상기 활성 패턴(125a)에 인접한 일 측벽들을 갖는다.
상기 게이트들(LSG,CG,USG)은 도전물질로 형성된다. 예컨대, 상기 게이트들(LSG,CG,USG)은 도핑된 4A족(또는 14족) 원소(ex, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄등), 금속(ex, 텅스텐, 티타늄, 탄탈늄 또는 알루미늄등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등), 금속-4A족 원소 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트간 및 캐핑 절연 패턴(115a,115Ua)은 산화물, 질화물, 탄화물 및 산화질화물등에서 선택된 적어도 하나를 포함할 수 있다.
상기 적층된 하부 선택 게이트(LSG), 셀 게이트들(CG) 및 상부 선택 게이트(USG)은 하나의 게이트 스택(155)을 구성한다. 상기 게이트 스택(155)은, 도 1a에 도시된 바와 같이, 제1 방향으로 연장된 라인 형태일 수 있다. 즉, 상기 게이트 스택(155)내 게이트들(LSG,CG,USG)은 상기 제1 방향을 따라 평행하게 연장된 라인 형태들일 수 있다. 상기 제1 방향은 상기 반도체 기판(100)의 상부면과 평행하다. 상기 제1 방향은 도 1a의 y축 방향일 수 있다. 도 1a에 도시된 바와 같이, 상기 반도체 기판(100) 상에 복수의 게이트 스택들(155)이 상기 제1 방향으로 나란히 연장될 수 있다. 상기 게이트 스택들(155)은 상기 제1 방향에 수직한 제2 방향으로 서로 이격될 수 있다. 상기 제2 방향은 도 1a의 x축 방향에 해당되며, 상기 반도체 기판(100)의 상부면과 평행하다.
인접한 한쌍의 게이트 스택들(155) 사이에 개구부(120)가 정의된다. 상기 개구부(120)는 상기 제1 방향으로 연장된 그루브(groove) 형태일 수 있다. 상기 한쌍의 게이트 스택들(155)은 상기 개구부(120)에 대하여 서로 대칭적인 구조를 가질 수 있다. 상기 개구부(120)를 정의하는 상기 한쌍의 게이트 스택들(155)을 하나의 게이트 스택 그룹이라 정의한다. 상기 반도체 기판(100) 상에는 복수의 상기 게이트 스택 그룹들이 배치되고, 인접한 한쌍의 게이트 스택 그룹들 사이에 소자 분리 패턴(160)이 배치된다. 상기 소자 분리 패턴(160)은 상기 인접한 한쌍의 게이트 스택 그룹들에 의해 정의된 트렌치(135, trench)를 채운다.
상기 개구부(120) 내에 상기 제2 방향(x축 방향)으로 서로 이격되고 서로 마주보는 한쌍의 상기 활성 패턴들(125a)이 배치될 수 있다. 서로 마주보는 상기 한상의 활성 패턴들(125a)을 하나의 활성 패턴 그룹이라 정의한다. 상기 활성 패턴 그룹내 활성 패턴들(125a)은 상기 게이트 스택 그룹내 게이트 스택들(155)의 일측벽들에 각각 인접한다. 상기 활성 패턴 그룹의 상기 한쌍의 활성 패턴들(125a) 사이에 제1 충진 유전 패턴(130a)이 배치될 수 있다. 상기 제1 충진 유전 패턴(130a)은 산화물, 질화물, 산화질화물등에서 선택된 적어도 하나를 포함할 수 있다. 상기 활성 패턴 그룹의 활성 패턴들(125a)의 하단부는 활성 바닥부(126a)의 양 가장자리에 각각 접촉될 수 있다. 상기 활성 바닥부(126a)은 상기 활성 패턴들(125a)과 동일한 물질로 형성될 수 있다. 상기 활성 바닥부(126a)은 상기 활성 패턴들(125a)과 경계면 없이 접촉될 수 있다. 본 발명의 일 실시예에 따르면, 상기 활성 바닥부(126a)는 생략될 수도 있다. 본 발명의 일 실시예에 따르면, 상기 제1 충전 절연 패턴(130a)이 생략될 수 있다. 이 경우에, 상기 활성 패턴 그룹내 활성 패턴들(125a)은 연장되어 서로 접촉되어 하나의 기둥 형태를 이룰 수 있다.
상기 개구부(120) 내에 복수의 상기 활성 패턴 그룹들이 배치될 수 있다. 상 기 개구부(120) 내의 활성 패턴 그룹들은 상기 제1 방향(y축 방향)을 따라 배열되고 서로 이격된다. 상기 활성 패턴 그룹들 사이의 상기 개구부(120)는 제2 충전 유전 패턴(도 3c의 168)으로 채워질 수 있다. 상기 제2 충전 유전 패턴(도 3c의 168)은 산화물, 질화물 및 산화질화물 중에서 적어도 하나를 포함할 수 있다.
계속해서, 도 1b를 참조하면, 상부 선택 게이트 유전막(145U)이 상기 상부 선택 게이트(USG) 및 상기 활성 패턴(125a) 사이에 개재될 수 있다. 데이터 저장막(145d)이 각 셀 게이트(CG) 및 활성 패턴(125a) 사이에 개재된다. 제1 하부 선택 게이트 유전막(145a)이 상기 반도체 기판(100) 및 하부 선택 게이트(LSG) 사이에 개재될 수 있으며, 제2 하부 선택 게이트 유전막(145b)이 상기 활성 패턴(125a) 및 하부 선택 게이트(LSG) 사이에 개재될 수 있다.
하나의 상기 활성 패턴(125a)에 하부 선택 트랜지스터, 복수의 기억 셀들 및 상부 선택 트랜지스터가 형성된다. 하나의 상기 기억 셀은 상기 셀 게이트(CG), 상기 셀 게이트(CG)에 인접한 활성 패턴(125a)의 일부분, 및 이들 사이에 배치된 데이터 저장막(145a)을 포함할 수 있다. 상기 데이터 저장막(145a)은 전하를 저장하는 전하저장막을 포함할 수 있다. 이에 더하여, 상기 데이터 저장막(145a)은 상기 전하저장막 및 상기 활성 패턴(125a) 사이의 터널 유전막, 및 상기 전하저장막 및 상기 셀 게이트(CG) 사이의 블로킹 유전막을 더 포함할 수 있다. 상기 전하저장막은 전하를 저장하는 트랩들을 갖는 물질로 형성될 수 있다. 예컨대, 상기 전하저장막은 질화물, 산화물, 나노 도트들을 포함하는 유전물, 및 금속질화물등에서 선택된 적어도 하나를 포함할 수 있다. 상기 터널 유전막은 산화물(ex, 열산화물, CVD 산화물등), 질화물 또는 산화질화물등에서 선택된 적어도 하나를 포함할 수 있다. 상기 블로킹 유전막은 산화물, 및 상기 터널 유전막 보다 높은 유전상수를 갖는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물등과 같은 금속질화물등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 데이터 저장막(145d)을 갖는 기억 셀은 전원 공급이 중단될지라도 저장된 데이터를 유지하는 비휘발성 기억 셀일 수 있다.
상기 셀 게이트(CG) 옆의 상기 활성 패턴(125a)의 적어도 일부는 상기 기억 셀의 채널 영역에 해당한다. 상기 상부 선택 트랜지스터는 상기 상부 선택 게이트(USG), 상기 상부 선택 게이트(USG)에 인접한 상기 활성 패턴(125a)의 일부분, 및 이들 사이의 상부 선택 게이트 유전막(145U)을 포함할 수 있다. 상기 상부 선택 게이트(USG) 옆의 상기 활성 패턴(125a)의 적어도 일부분은 상기 상부 선택 트랜지스터의 채널 영역에 해당한다. 상기 하부 선택 트랜지스터는 상기 하부 선택 게이트(LSG), 상기 하부 선택 게이트(LSG)에 인접한 상기 활성 패턴(125a)의 일부분, 상기 하부 선택 게이트(LSG) 아래의 반도체 기판(100)의 일부분, 및 상기 제1 및 제2 하부 선택 게이트 유전막들(145a,145b)을 포함할 수 있다. 상기 하부 선택 트랜지스터는 상기 하부 선택 게이트(LSG) 아래의 상기 반도체 기판(100)에 정의된 제1 채널 영역 및 상기 하부 선택 게이트(LSG) 옆의 상기 활성 패턴(125a)에 정의된 제2 채널 영역을 포함한다. 상기 하부 선택 트랜지스터에 대한 구체적인 설명은 하술한다. 상기 하부 및 상부 선택 게이트들(LSG,USG)의 두께들은 상기 셀 게이트(CG)의 두께 보다 두꺼울 수 이로써, 상기 하부 선택 트랜지스터의 제1 채널 영역의 채널 길이 및 상기 상부 선택 트랜지스터의 채널 영역의 채널 길이는 상기 기억 셀의 채널 영역의 채널 길이 보다 클 수 있다.
반도체 기억 소자의 동작시에, 상기 게이트간 절연 패턴들(115a) 옆의 활성 패턴(125a)에 반전층들이 생성될 수 있다. 상기 게이트들(LSG,CG,USG)에 동작 전압이 인가 될때, 상기 게이트간 절연 패턴들(115a) 옆의 반전층들은 상기 게이트들(LSG,CG,USG)의 가장자리 전계(fringe field)에 의하여 생성될 수 있다. 상기 게이트간 절연 패턴들(115a) 옆의 반전층들은 셀 소오스/드레인에 해당할 수 있다. 상기 게이트간 절연 패턴(115a)의 두께는 상기 가장자리 전계에 의하여 상기 셀 소오스/드레인인 반전층이 생성되도록 조절될 수 있다. 상기 게이트간 절연 패턴들(115a)은 서로 동일한 두께를 가질 수 있다.
하나의 상기 활성 패턴(125a)에 형성된 하부 선택 트랜지스터, 기억 셀들 및 상부 선택 트랜지스터는 하나의 셀 스트링을 구성한다. 상기 셀 스트링내 하부 선택 트랜지스터, 기억 셀들 및 상부 선택 트랜지스터는 직렬로 연결된다. 상기 셀 스트링내 하부 선택 트랜지스터, 기억 셀들 및 상부 선택 트랜지스터는 상기 반도체 기판(100) 상에 적층된다. 따라서, 상기 반도체 기판(100)에서 상기 셀 스트링의 평면적이 최소화될 수 있다.
상기 하부 선택 트랜지스터에 대해서 도 1c의 도면을 참조하여 좀더 구체적으로 설명한다.
도 1b 및 도 1c를 참조하면, 하부 선택 트랜지스터는 제1 채널 영역(CH1) 및 제2 채널 영역(CH2)을 포함한다. 상기 제1 채널 영역(CH1)은 상기 하부 선택 게이트(LSG) 아래의 반도체 기판(100)에 정의되고, 상기 제2 채널 영역(CH2)은 상기 하 부 선택 게이트(LSG) 옆에 위치한 상기 활성 패턴(125a)의 아랫부분에 정의된다. 상기 하부 선택 게이트(LSG)는 상기 제1 및 제2 채널 영역들(CH1,CH2)을 제어 한다. 상기 제1 채널 영역(CH1)의 제1 문턱전압은 상기 제2 채널 영역(CH2)의 제2 문턱전압과 다르다. 이를 위해서, 상기 제1 채널 영역(CH1)의 도펀트 농도 및 상기 제2 채널 영역(CH2)의 도펀트 농도와 다를 수 있다. 이때, 상기 제1 채널 영역(CH1)의 도펀트 농도는 상기 제1 문턱전압에 영향을 주는 도펀트 농도를 의미하고, 상기 제2 채널 영역(CH2)의 도펀트 농도는 상기 제2 문턱전압에 영향을 주는 도펀트 농도를 의미한다. 상기 제1 문턱전압은 상기 제1 채널 영역(CH1)내에 제1 채널을 생성시키기 위한 최소 전압이고, 상기 제2 문턱전압은 상기 제2 채널 영역(CH2)내에 제2 채널을 생성시키기 위한 최소 전압이다. 상기 제1 채널 영역(CH1)은 제1 도전형의 도펀트로 도핑된다. 상기 제1 채널 영역(CH1)은 반도체 기판(100)의 표면에 형성된 표면 도핑층(105)을 포함할 수 있다. 즉, 상기 제1 채널 영역(CH1)의 도펀트 농도는 상기 표면 도핑층(105)에 의하여 조절될 수 있다. 상기 표면 도핑층(105)의 도펀트 농도는 상기 반도체 기판(100)의 도펀트 농도(또는 웰 영역의 도펀트 농도)와 다르다. 상기 표면 도핑층(105)의 도펀트 농도는 상기 반도체 기판(100)의 도펀트 농도(또는 웰 영역의 도펀트 농도) 보다 높을 수 있다. 본 발명의 일 실시예에 따르면, 상기 표면 도핑층(105)의 도펀트 농도는 상기 반도체 기판(100)의 도펀트 농도(또는 웰 영역의 도펀트 농도) 보다 낮을 수도 있다. 이와는 다르게, 상기 반도체 기판(100)의 도펀트 농도(또는 웰 영역의 도펀트 농도)가 상기 제1 채널 영역(CH1)의 도펀트 농도를 충족시키는 경우에, 상기 표면 도핑층(105)은 생략되고, 상기 제1 채널 영역(CH1)의 도펀트 농도는 상기 하부 선택 게이트(LSG) 아래의 상기 반도체 기판(100)의 도펀트 농도로 조절될 수 있다.
상기 제2 채널 영역(CH2)는 상기 제1 채널 영역(CH1)과 동일한 타입의 도펀트(즉, 상기 제1 도전형의 도펀트)로 도핑될 수 있다. 이와는 달리, 상기 제2 채널 영역(CH2)은 진성 상태일 수 있다. 이 경우에, 상기 제2 채널 영역(CH2)의 도펀트 농도는 0 일 수 있다. 상기 제2 채널 영역(CH2)의 도핑 상태는 상기 활성 패턴(125a)의 도핑 상태에 의하여 조절될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 채널 영역(CH1)의 제1 문턱전압의 절대값이 상기 제2 채널 영역(CH2)의 제2 문턱전압의 절대값 보다 큰 것이 바람직하다. 이 경우에, 상기 제1 채널 영역(CH1)의 도펀트 농도는 상기 제2 채널 영역(CH2)의 도펀트 농도 보다 큰 것이 바람직하다. 이때, 상기 제2 채널 영역(CH2)의 도펀트 농도는 0 또는 상기 제1 채널 영역(CH1)의 도펀트 농도 보다 작은 양의 실수(real positive number)일 수 있다. 상기 제2 채널 영역(CH2)의 도펀트 농도가 양의 실수인 경우에, 상기 제2 채널 영역(CH2)은 제1 채널 영역(CH1)과 동일한 타입의 도펀트로 도핑된다. 상기 제1 채널 영역(CH1) 및 제2 채널 영역(CH2)은 전기적으로 접속된다. 상기 제1 채널 영역(CH1) 및 제2 채널 영역(CH2)은 서로 직접 접촉될 수 있다.
상기 제1 채널 영역(CH1) 옆의 반도체 기판(100)에 공통 소오스 영역(CS)이 형성된다. 상기 공통 소오스 영역(CS)은 상기 제1 채널 영역(CH1)의 일단에 연결된다. 즉, 상기 제1 채널 영역(CH1)의 일단에 상기 공통 소오스 영역(CS)이 연결되고, 상기 제1 채널 영역(CH1)의 타단에 상기 제2 채널 영역(CH2)이 연결된다. 상기 공통 소오스 영역(CS)은 상기 제1 채널 영역(CH1) 및 반도체 기판(100)과 다른 타입의 도펀트인 제2 도전형의 도펀트로 도핑된다. 예컨대, 상기 제1 도전형의 도펀트는 p형 도펀트이고, 상기 제2 도전형의 도펀트는 n형 도펀트일 수 있다. 이와는 반대로, 상기 제1 도전형의 도펀트가 n형 도펀트이고, 상기 제2 도전형의 도펀트가 p형 도펀트일 수 있다. 도 1a에 도시된 바와 같이, 상기 공통 소오스 영역(CS)은 상기 제1 방향(y축 방향)으로 연장된 라인 형태일 수 있다. 상기 공통 소오스 영역(CS)은 상기 소자 분리 패턴(160) 아래에 배치될 수 있다. 상기 반도체 기판(100) 내에 복수의 공통 소오스 영역들(CS)이 상기 제1 방향(y축 방향)으로 나란히 연장될 수 있다.
상술된 바와 같이, 상기 하부 선택 게이트(LSG)는 상기 제1 방향(y축 방향)으로 연장된 라인 형태를 가질 수 있다. 이 경우에, 상기 하부 선택 게이트(LSG)는 이웃한 다른 하부 선택 게이트(LSG)와 이격된다. 상기 하부 선택 게이트(LSG)는 이웃한 다른 하부 선택 게이트(LSG)로부터 독립적으로 제어될 수 있다. 다시 말해서, 상기 하부 선택 게이트들(LSG)은 서로 독립적으로 제어되고, 서로 다른 동작 전압들이 인가될 수 있다.
상기 활성 패턴(125a)의 윗부분내에 드레인 영역(165)이 배치될 수 있다. 상기 드레인 영역(165)은 상기 제2 도전형의 도펀트로 도핑될 수 있다. 상기 드레인 영역(165)의 바닥면은 상기 상부 선택 게이트(USG)의 상부면보다 높을 수 있다. 상기 캐핑 절연 패턴(115Ua)은 상기 게이트간 절연 패턴(115a)에 비하여 두꺼울 수 있다. 이로써, 상기 드레인 영역(165)의 바닥면 및 상기 상부 선택 게이트(USG)간의 이격 거리를 확보할 수 있다.
상기 하부 선택 게이트(LSG)와 반도체 기판(100) 사이의 제1 하부 선택 게이트 유전막(145a)은 상기 데이터 저장막(145d)과 동일한 물질을 포함할 수 있다. 이와 마찬가지로, 상기 하부 선택 게이트(LSG) 및 활성 패턴(125a) 사이의 제2 하부 선택 게이트 유전막(145b)도 상기 데이터 저장막(145d)과 동일한 물질을 포함할 수 있다. 상기 상부 선택 게이트(USG) 및 활성 패턴(125a) 사이의 상부 선택 게이트 유전막(145U)도 상기 데이터 저장막(145d)과 동일한 물질을 포함할 수 있다. 따라서, 상기 선택 게이트 유전막들(145a,145b,145U)은 서로 동일한 물질로 형성될 수 있다.
상기 상부 선택 게이트(USG) 상부에 상기 드레인 영역(165)와 전기적으로 접속된 비트 라인(180)이 배치될 수 있다. 상기 비트 라인(180)은 도 1a에 도시된 바와 같이, 상기 상부 선택 게이트(USG)를 가로지른다. 즉, 상기 비트 라인(180)은 상기 제2 방향(x축 방향)으로 연장될 수 있다. 복수의 상기 비트 라인들(180)이 상기 제2 방향(x축 방향)으로 나란히 연장될 수 있다. 층간 절연막(170)이 상기 캐핑 절연 패턴(115Ua), 활성 패턴(125a), 드레인 영역(165) 및 소자 분리 패턴(160)을 덮을 수 있다. 이 경우에, 상기 비트 라인(180)은 상기 층간 절연막(170) 상에 배치되고, 상기 비트 라인(180)은 상기 층간 절연막(170)을 관통하는 비트 라인 플러그(175)를 경유하여 상기 드레인 영역(165)과 접속될 수 있다. 상기 비트 라인(180)은 도전 물질로 형성된다. 예컨대, 상기 비트 라인(180)은 텅스텐, 알루 미늄 또는 구리등의 금속을 포함할 수 있다. 상기 비트라인 플러그(175)는 텅스텐, 알루미늄 또는 구리등과 같은 금속을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 층간 절연막(170)은 상기 개구부(120)내에 서로 이격된 활성 패턴 그룹들 사이를 채울 수도 있다. 이 경우에, 상술된 제2 충전 절연 패턴(도 3c의 168)은 생략될 수도 있다. 본 발명의 일 실시예에 따르면, 상기 층간 절연막(170) 및 비트라인 플러그(175)가 생략될 수 있다. 이 경우에, 상기 비트 라인(180)은 상기 캐핑 절연 패턴(115Ua) 상에 배치되어 상기 드레인 영역(165)과 직접 접속될 수도 있다. 상기 층간 절연막(170)이 생략되는 경우에, 상기 제2 충전 절연 패턴(도 3c의 168)은 상기 활성 패턴 그룹들 사이의 개구부(120)를 채울 수 있다.
상술된 반도체 기억 소자의 동작 방법을 설명한다. 먼저, 선택된 기억 셀의 데이터 저장막(145d)에 전하를 주입하는 프로그램 동작에 대해 설명한다. 선택된 상부 선택 게이트(USG)에 턴온 전압(ex, 전원 전압)을 인가하고, 선택된 비트 라인(180)에 접지 전압을 인가할 수 있다. 이로써, 상기 선택된 기억 셀을 포함하는 셀 스트링을 선택할 수 있다. 비선택된 상부 선택 게이트들에는 턴오프 전압(ex, 접지 전압)을 인가한다. 이로써, 비선택된 상부 선택 게이트들을 포함하는 상부 선택 트랜지스터들이 오프될 수 있다. 비선택된 비트 라인들에는 상기 선택된 상부 선택 게이트에 인가되는 전압과 동일한 전압(ex, 전원 전압)이 인가될 수 있다. 이로써, 상기 선택된 상부 선택 게이트에 연결된 비선택된 셀 스트링들의 상부 선택 트랜지스터들이 턴오프될 수 있다.
상기 선택된 셀 스트링내 하부 선택 게이트(LSG)에 접지 전압이 인가되고, 상기 공통 소오스 영역(CS)에도 접지 전압을 인가할 수 있다. 이로써, 상기 선택된 셀 스트링의 하부 선택 트랜지스터이 턴오프되고, 또한, 상기 선택된 상부 선택 게이트에 연결된 비선택된 셀 스트링들의 하부 선택 트랜지스터들이 턴오프된다.
상기 선택된 기억 셀의 셀 게이트에 프로그램 전압을 인가하고, 비선택된 셀 게이트들에 패스(Vass) 전압을 인가한다. 이에 따라, 상기 선택된 셀 스트링내 선택된 기억 셀에 전하를 주입할 수 있다. 구체적으로, 상기 선택된 기억 셀의 셀 게이트에 상기 프로그램 전압이 인가되고, 상기 선택된 기억 셀의 채널 영역에 접지 전압이 인가된다. 이로써, 상기 선택된 기억 셀의 데이터 저장막 내에 전하가 주입될 수 있다.
상기 선택된 셀 게이트에 연결된 비선택된 기억 셀들의 채널 영역들은 부스팅(boosting)되어, 상기 선택된 셀 게이트와 비선택된 기억 셀들의 채널 영역들간의 전압차가 감소된다. 이에 따라, 상기 선택된 셀 게이트에 연결된 비선택된 기억 셀들은 프로그램되지 않는다. 이때, 상기 선택된 셀 게이트에 연결된 비선택된 셀 스트링의 하부 선택 트랜지스터들은, 상술된 바와 같이, 서로 다른 문턱전압들의 상기 제1 채널 영역(CH1) 및 제2 채널 영역(CH3)을 포함한다. 이에 따라, 상기 선택된 셀 게이트에 연결된 비선택된 셀 스트링들의 하부 선택 트랜지스터들의 누설전류를 최소화할 수 있다. 그 결과, 상기 선택된 셀 게이트에 연결된 비선택된 기억 셀들의 프로그램 오류를 방지할 수 있다. 특히, 상기 제1 채널 영역(CH1)의 제1 문턱전압의 절대값이 상기 제2 채널 영역(CH2)의 제2 문턱전압의 절대값 보다 클 수 있다. 이에 따라, 상기 활성 패턴(125a)의 상기 제2 채널 영역(CH2)을 통하여 누설전류가 발생될지라도, 상기 제1 채널 영역(CH1)의 높은 문턱전압으로 인하여 상기 비선택된 기억 셀들에 연결된 하부 선택 트랜지스터들의 누설전류를 최소화할 수 있다.
다음으로, 반도체 기억 소자의 읽기 동작을 설명한다. 선택된 상부 선택 게이트에 턴온 전압(ex, 전원 전압)을 인가하고, 선택된 비트 라인에 프리 전압(pre voltage)를 인가한다. 이로써, 선택된 기억 셀을 포함하는 셀 스트링을 선택할 수 있다. 비선택된 비트 라인들에 접지 전압이 인가될 수 있으며, 비선택된 상부 선택 게이트들은 턴오프 전압(ex, 접지 전압)이 인가될 수 있다. 상기 선택된 기억 셀의 셀 게이트에 판독 전압을 인가하고, 상기 선택된 셀 스트링내 비선택된 셀 게이트들에 패스 전압을 인가한다. 상기 선택된 셀 스트링의 하부 선택 게이트에 턴온 전압이 인가되고, 공통 소오스 영역(CS)에 접지 전압이 인가될 수 있다. 이로써, 상기 선택된 기억 셀의 저장된 데이터를 판독할 수 있다. 예컨대, 상기 선택된 기억 셀에 전자들이 저장된 경우에, 상기 선택된 기억 셀은 턴오프되고, 상기 선택된 비트 라인의 프리 전압이 공통 소오스 영역으로 전달되지 않는다. 이와는 다르게, 상기 선택된 기억셀에 전자들이 저장되지 않은 경우에, 상기 선택된 기억 셀은 상기 판독전압에 의하여 턴온되고, 상기 비트 라인의 프리 전압은 공통 소오스 영역으로 전달될 수 있다.
상술된 바와 같이, 상기 하부 선택 게이트들(LSG)은 서로 독립적으로 제어될 수 있다. 이에 따라, 상기 읽기 동작시에, 상기 선택된 비트 라인에 연결된 비선택 된 셀 스트링들의 하부 선택 게이트들에 턴오프 전압을 인가할 수 있다. 이에 따라, 상기 선택된 비트 라인에 연결된 비선택된 셀 스트링들의 하부 선택 트랜지스터들이 턴오프될 수 있다. 그 결과, 상기 선택된 비트 라인에 연결된 비선택된 셀 스트링들을 통한 누설전류를 감소될 수 있다. 특히, 상기 하부 선택 트랜지스터들은 서로 다른 문턱전압들을 갖는 상기 제1 채널 영역(CH1) 및 제2 채널 영역(CH2)을 포함하기 때문에, 상기 선택된 비트 라인에 연결된 비선택된 셀 스트링들을 통한 누설전류는 최소화될 수 있다. 그 결과, 반도체 기억 소자의 읽기 오류를 방지할 수 있다.
다음으로, 반도체 기억 소자의 소거 동작에 대하여 설명한다. 상기 기억 셀의 데이터 저장막(145d)에 저장된 전하를 활성 패턴(125a)으로 방출하여 소거할 수 있다. 이와는 달리, 데이터 저장막(145d)에 저장된 전하과 반대 타입의 전하를 데이터 저장막(145d)에 주입하여 소거할 수도 있다. 기억 셀들 중에서 하나를 선택하여 소거하거나, 블록 단위의 기억 셀드를 동시에 소거할 수도 있다.
다음으로, 본 발명의 일 실시예에 따른 반도체 기억 소자의 형성 방법을 설명한다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 1a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 2a를 참조하면, 제1 도전형의 도펀트로 도핑된 반도체 기판(100)을 준비한다. 상기 반도체 기판(100)에 제1 도전형의 도펀트로 도핑된 웰 영역을 형성하여, 상기 반도체 기판(100)은 제1 도전형의 도펀트로 도핑될 수 있다. 상기 반도체 기판(100)의 표면에 문턱전압 조절용 도펀트들을 주입하여 표면 도핑층(105)을 형성할 수 있다. 상기 표면 도핑층(105)은 제1 도전형의 도펀트로 도핑된다. 상기 표면 도핑층(105)의 도펀트 농도는 상기 반도체 기판(100)의 도펀트 농도(또는 웰 영역의 도펀트 농도)와 다를 수 있다. 상기 표면 도핑층(105)의 도펀트 농도는 상기 반도체 기판(100)의 도펀트 농도 보다 높을 수 있다. 이 경우에, 상기 문턱전압 조절용 도펀트들은 제1 도전형의 도펀트일 수 있다. 이와는 다르게, 상기 표면 도핑층(105)의 도펀트 농도는 상기 반도체 기판(100)의 도펀트 농도 보다 작을 수도 있다. 이 경우에, 상기 문턱전압 조절용 도펀트들은 제2 도전형의 도펀트일 수 있다. 이때, 주입된 제2 도전형의 도펀트 농도는 상기 반도체 기판(100)의 표면의 제1 도전형의 도펀트 농도 보다 작다. 상기 표면 도핑층(105)에 주입된 제2 도전형의 도펀트들의 캐리어들은 상기 표면 도핑층(105) 내의 제1 도전형의 도펀트들의 캐리어들과 결합되어 소멸된다. 이에 따라, 상기 표면 도핑층(105)내에서 문턱전압에 영향을 주는 제1 도전형의 도펀트 농도는 상기 반도체 기판(100)의 도펀트 농도 보다 작아질 수 있다. 본 발명의 일 실시예에 따르면, 상기 표면 도핑층(105)의 형성은 생략될 수도 있다.
이어서, 상기 반도체 기판(100) 상에 희생막들(110L,110,110U) 및 절연막들(115,115U)을 교대로 적층시킨다. 상기 절연막들(115,115U)은 산화막, 질화막, 탄화막 및 산화질화막등에서 선택된 적어도 하나를 포함할 수 있다. 상기 희생막들(110L,110,110U)은 상기 절연막들(115,115U)에 대하여 식각선택비를 갖는 물질로 형성된다. 예컨대, 절연막들(115,115U)이 산화막으로 형성되는 경우에, 상기 희생막들(110L,110,110U)은 질화막 및 산화질화막등에서 적어도 하나를 포함할 수 있다. 이와는 달리, 상기 절연막들(115,115U)이 질화막 및 산화질화막등으로 형성되는 경우에, 상기 희생막들(110L,110,110U)은 산화막으로 형성될 수 있다.
최하부의 희생막(110L) 및 최상부의 희생막(110U)은 이들 사이의 희생막들(110)에 비하여 두꺼울 수 있다. 상기 최하부 및 최상부의 희생막들(110L,110U)의 두께들은 상술된 하부 및 상부 선택 게이트들(LSG,USG)의 두께들을 각각 정의할 수 있다. 최상부의 절연막(115U)은 그 아래의 절연막들(115) 보다 두꺼울 수 있다.
도 2b를 참조하면, 상기 절연막들(115U,115) 및 희생막들(110L,110,110U)을 연속적으로 패터닝하여 개구부들(120)을 형성한다. 상기 개구부들(120)은 도 1a에 도시된 바와 같이, 반도체 기판(100)과 평행한 일방향을 따라 나란히 연장된 그루브 형태(groove shape)일 수 있다. 상기 개구부들(120)은 옆으로 서로 이격된다. 상기 개구부(120)는 상기 반도체 기판(100)을 노출시킬 수 있다.
도 2c를 참조하면, 상기 개구부(120)의 내측벽들 및 바닥면을 덮는 활성막(125)을 형성한다. 제1 충전 절연막(130)이 상기 개구부(120) 내에 배치되고 상기 활성막(125)에 의해 둘러싸인 공간을 채울 수 있다. 상기 활성막(125)은 4A족(또는 14족) 원소로 형성될 수 있다. 예컨대, 상기 활성막(125)은 실리콘막, 실리콘-게르마늄막 및 게르마늄막 중에서 적어도 하나로 형성될 수 있다. 상기 활성막(125)은 화학기상증착법 또는 원자층적층법으로 형성될 수 있다. 구체적으로, 상기 활성막(125)은 화학기상증착법 또는 원자층적층법으로 상기 개구부(120)를 갖는 반도체 기판(100) 전면 상에 형성될 수 있다. 상기 활성막(125) 상에 상기 개구부(120)를 채우는 제1 충전 절연막(130)이 형성될 수 있다. 이어서, 상기 제1 충전 절연막(130) 및 활성막(125)을 상기 최상부의 절연막(115U)이 노출될때까지 평탄화시킬 수 있다. 이로써, 상기 활성막(125) 및 제1 충전 절연막(130)을 상기 개구부(120) 내에 한정적으로 형성할 수 있다. 상기 개구부(120)내 활성막(125) 및 제1 충전 절연막(130)은 상기 개구부(120)와 평행하게 연장된다. 본 발명의 일 실시예에 따르면, 상기 개구부(120)는 상기 활성막(125)에 의하여 채워질 수도 있다. 이 경우에, 상기 제1 충전 절연막(130)은 생략될 수 있다.
도 2d를 참조하면, 이어서, 상기 패터닝된 절연막들(115U,115) 및 희생막들(110L,110,110U)을 다시 패터닝하여 트렌치(135)를 형성한다. 상기 트렌치(135)는 도 1a에 도시된 바와 같이, 상기 개구부(120)과 평행하게 연장될 수 있다. 상기 트렌치(135)는 인접한 한쌍의 개구부(120) 사이에 형성될 수 있다. 상기 트렌치(135)는 상기 개구부(120)로 부터 이격된다. 상기 트렌치(120)의 형성에 하여, 상기 반도체 기판(100) 상에 교대로 적층된 희생 패턴들(110La,110a,110Ua) 및 절연 패턴들(115a,115Ua)이 형성된다.
상기 패턴들(110La,110a,110Ua,115a,115Ua)은 상기 개구부(120) 및 트렌치(135)와 평행하게 연장된다. 최상부의 절연 패턴(115Ua)은 도 1b의 캐핑 절연 패턴(115Ua)에 해당하고, 캐핑 절연 패턴(115Ua) 아래의 절연 패턴들(115a)은 도 1b의 게이트간 절연 패턴들(115a)에 해당한다.
이어서, 상기 트렌치(130)를 통하여 제2 도전형의 도펀트 이온들을 반도체 기판(100)에 주입하여 공통 소오스 영역(CS)을 형성한다. 상기 공통 소오스 영역(CS)은 상기 트렌치(130)에 자기정렬된다. 이로써, 상기 공통 소오스 영역(CS)도 상기 트렌치(130)와 평행하게 연장된 라인 형태로 형성될 수 있다.
도 2e를 참조하면, 상기 트렌치(135)의 내측벽들에 노출된 상기 희생 패턴들(110La,110a,110Ua)을 제거한다. 이에 따라, 상기 활성막(125)의 측벽의 일부분들을 노출시키는 빈 영역들(140L,140,140U)이 형성된다. 이때, 상기 게이트간 절연 패턴들(115a) 및 캐핑 절연 패턴(115Ua)은 상기 활성막(125)의 측벽에 접촉되어 지지된다.
최하부의 빈 영역(140L)은 최하부의 희생 패턴(110La)이 제거되어 형성되고, 최상부의 빈 영역(140U)은 최상부의 희생 패턴(110Ua)이 제거되어 형성된다. 상기 최하부 및 최상부의 빈 영역들(140L,140U) 사이의 빈 영역들(140)은 상기 최하부 및 최상부의 희생 패턴들(110La,110Ua) 사이의 희생 패턴들(110a)이 제거되어 형성된다. 상기 최하부의 빈 영역(140L) 내에는 후속에 하부 선택 게이트(LSG)가 형성되고, 상기 최상부의 빈 영역(140U) 내에는 후속에 상부 선택 게이트(USG)가 형성된다. 이들(140L,140U) 사이의 빈 영역들(140) 내에는 후속의 셀 게이트들(CG)이 각각 형성된다.
도 2f를 참조하면, 상기 빈 영역들(140L,140,140U)을 갖는 반도체 기판(100) 상에 게이트 유전막(145)을 형성한다. 상기 게이트 유전막(145)은 상기 빈 영역들(140L,140,140U)의 내부면 및 상기 트렌치(135)의 내부면 상에 콘포말하게 형성된다. 상기 게이트 유전막(145)은 터널 유전막, 전하저장막 및 블로킹 유전막 을 포함할 수 있다. 상기 터널 유전막은 열산화 공정으로 형성되어 상기 빈 영역(140L,140,140U)에 노출된 활성막(125)의 측벽에 한정적으로 형성될 수 있다. 상기 전하저장막 및 블로킹 유전막은 화학기상증착법 또는 원자층 적층법으로 형성될 수 있다.
상기 게이트 유전막(145)을 갖는 반도체 기판(100) 상에 상기 빈 영역들(140L,140,140U) 및 트렌치(135)를 채우는 도전막(150)을 형성한다. 상기 도전막(150)을 상기 캐핑 절연 패턴들(115Ua) 상의 상기 게이트 유전막(145)이 노출될때까지 평탄화시킨다.
도 2g를 참조하면, 상기 도전막(150)을 평탄화한 후에, 상기 캐핑 절연 패턴(115Ua) 및/또는 그 상에 위치한 게이트 유전막(145)을 식각 마스크로 사용하여 상기 도전막(150)을 이방성 식각한다. 상기 트렌치(135)의 바닥면 상에 위치한 게이트 유전막(145)이 노출될때까지 상기 도전막(150)을 이방성 식각한다. 이에 따라, 상기 트렌치(135)내의 상기 도전막(150)이 제거된다. 이때, 상기 빈 영역들(140L,140,140U) 내에 위치한 상기 도전막(150)의 일부분들은 잔존되어 하부 선택 게이트(LSG), 셀 게이트들(CG) 및 상부 선택 게이트(USG)가 형성된다. 상기 트렌치(135) 내의 도전막(150)이 제거됨으로써, 상기 게이트들(LSG,CG,USG)은 서로 분리된다. 이어서, 상기 트렌치(135)를 채우는 소자 분리 패턴(160)을 형성한다. 상기 소자 분리 패턴(160)은 산화물, 질화물 및/또는 산화질화물등으로 형성될 수 있다.
상기 개구부(120) 내의 활성막(125) 및 제1 충전 절연막(130)을 노출시킨다. 상기 캐핑 절연 패턴(115Ua) 상의 게이트 유전막(145)을 제거하여 상기 개구부(120)내의 활성막(125) 및 제1 충전 절연막(130)을 노출시킬 수 있다.
도 2h를 참조하면, 상기 개구부(120)내에 활성 패턴들(125a) 및 제1 충전 절연 패턴들(130a)을 형성한다. 상기 활성 패턴들(125a) 및 제1 충전 절연 패턴들(130a)의 일 형성 방법을 도 3a 내지 도 3c를 참조하여 구체적으로 설명한다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 기억 소자의 활성 패턴들을 형성하는 방법을 설명하기 위한 평면도들이다.
도 3a 및 도 3b를 참조하면, 상기 개구부(120) 내의 활성막(125) 및 제1 충전 절연막(130)은 일방향으로 연장된 형태를 갖는다.
도 3b에 도시된 바와 같이, 상기 제1 충전 절연막(130)을 패터닝하여 상기 개구부(120)내에 제1 충전 절연 패턴들(130a)을 형성할 수 있다. 하나의 상기 개구부(120) 내에 배치된 제1 충전 절연 패턴들(130a)은 상기 일방향으로 서로 이격된다.
도 2h 및 도 3c를 참조하면, 상기 제1 충전 절연 패턴들(130a)을 마스크로 사용하여 상기 활성막(125)을 등방성 식각하여 활성 패턴들(125a)을 형성할수 있다. 상기 활성 패턴(120a)은 상기 개구부(120)의 측벽 및 상기 제1 충전 절연 패턴(130a) 사이에 형성될 수 있다. 이때, 상기 제1 충전 절연 패턴(130a) 및 반도체 기판(100) 사이에 잔존하는 활성막은 활성 바닥부(126a)로 형성될 수 있다.
이어서, 상기 제1 충전 절연 패턴들(130a) 사이의 개구부(120)을 채우는 제2 충전 절연 패턴(168)을 형성할 수 있다. 상기 제2 충전 절연 패턴(168)은 상기 제1 충전 절연 패턴들(130a) 사이의 개구부(120)를 채우는 제2 충전 절연막을 형성하는 것, 및 제2 충전 절연막을 캐핑 절연 패턴(115Ua)이 노출될때까지 평탄화시키는 것에 의하여 형성될 수 있다. 상기 제2 충전 절연 패턴(168)은 산화물, 질화물 및/또는 산화질화물등으로 형성될 수 있다.
다른 방법으로, 상기 활성 패턴(125a) 및 제1 충전 절연 패턴(130a)은 모두 패터닝 공정에 의하여 형성될 수 있다. 구체적으로, 도 3a의 활성막(125) 및 제1 충전 절연막(130)을 가로지르는 마스크 패턴(미도시함)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제1 충전 절연막(130) 및 활성막(125)을 이방성 식각하여 상기 활성 패턴(125a) 및 제1 충전 절연 패턴(130a)을 형성할 수도 있다.
상기 활성 패턴(125a) 및 셀 게이트(CG) 사이의 게이트 유전막의 일부분은 데이터 저장막(145d)에 포함되고, 상기 활성 패턴(125a) 및 상부 선택 게이트(USG) 사이의 게이트 유전막의 일부분은 상부 선택 게이트 유전막(145U)에 포함된다. 상기 반도체 기판(100) 및 하부 선택 게이트(LSG) 사이의 게이트 유전막의 일부분은 제1 하부 선택 게이트 유전막(145a)에 포함되고, 상기 활성 패턴(125a) 및 하부 선택 게이트(LSG) 사이의 게이트 유전막의 일부분은 제2 하부 선택 게이트 유전막(145b)에 포함된다.
상기 활성 패턴(120a)의 윗부분에 제2 도전형의 도펀트를 주입하여 드레인 영역(165)을 형성할 수 있다. 상기 드레인 영역(165)은 상기 제2 충전 절연 패턴(168)을 형성한 후에, 형성될 수 있다. 이와는 다르게, 상기 드레인 영역(165)은 상기 제1 충전 절연 패턴(135a)을 형성하기 전에, 상기 개구부(120)내 활성막(120)의 윗부분에 형성될 수도 있다.
도 2h에 개시된 바와 같이, 상기 활성 패턴(125a) 및 드레인 영역(165)을 덮는 층간 절연막(170)을 형성할 수 있다. 상기 드레인 영역(165)이 상기 제2 충전 절연 패턴(168)의 형성 후에 형성되는 경우에, 상기 층간 절연막(170)은 상기 제2 충전 절연 패턴(168)을 덮을 수 있다. 이와는 다르게, 상기 드레인 영역(165)이 상기 제1 충전 절연 패턴(130a)의 형성 전에 형성되는 경우에, 상기 제2 충전 절연 패턴(168)이 생략되고, 상기 층간 절연막(170)이 상기 제1 충전 절연 패턴들(130a) 사이의 개구부(120)를 채울 수도 있다.
이어서, 상기 제1 층간 절연막(170)을 관통하여 상기 드레인 영역(165)에 접속된 도 1b의 비트라인 플러그(175)를 형성할 수 있다. 이어서, 상기 제1 층간 절연막(170) 상에 도 1a 및 도 1b의 비트 라인(180)을 형성할 수 있다. 이로써, 도 1a, 도 1b 및 도 1c에 개시된 반도체 기억 소자를 구현할 수 있다.
(제2 실시예)
본 실시예는 다른 형태의 게이트들을 개시한다. 본 실시예에 따른 반도체 기억 소자는 3차원 구조를 가질 수 있다.
도 4a는 본 발명의 다른 실시예에 따른 반도체 기억 소자를 나타내는 평면도이고, 도 4b는 도 4a의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 4a 및 도 4b를 참조하면, 반도체 기판(200) 상에 하부 선택 게이트(LSGP)이 배치된다. 상기 반도체 기판(200)은 주기율표의 4A족 원소(또는 14족 원소)로 형성될 수 있다. 예컨대, 상기 반도체 기판(200)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 반도체 기판(200)은 제1 도전형의 도펀트로 도핑된다. 상기 제1 도전형의 도펀트로 도핑된 웰 영역(well region)이 상기 반도체 기판(200)내에 형성되어 상기 반도체 기판(200)은 제1 도전형으로 도핑될 수 있다. 예컨대, 도 4b에 도시된 반도체 기판(200)은 웰 영역일 수 있다. 상기 하부 선택 게이트(LSGP)는 평판 형태일 수 있다. 상기 하부 선택 게이트(LSGP) 및 반도체 기판(200) 사이에 제1 하부 선택 게이트 유전막(210)이 개재된다. 상기 제1 하부 선택 게이트 유전막(210)은 산화물, 질화물, 산화질화물 및 금속산화물등에서 선택된 적어도 하나를 포함할 수 있다.
상기 하부 선택 게이트(LSGP) 상에 셀 게이트들(CGP) 및 게이트간 절연 패턴들(215)이 교대로 적층된다. 최하부의 게이트간 절연 패턴(215)은 상기 하부 선택 게이트(LSGP) 및 최하부의 셀 게이트 사이에 개재된다. 상기 셀 게이트들(CGP)은 평판 형태일 수 있다. 따라서, 상기 게이트간 절연 패턴들(215)도 평판 형태일 수 있다. 최상부의 게이트간 절연 패턴(215) 상에 상부 선택 게이트(USGL)가 배치된다. 상기 상부 선택 게이트(USGL)는 도 4a에 도시된 바와 같이, 제1 방향으로 연장된 라인 형태일 수 있다. 상기 최상부의 게이트간 절연 패턴(215) 상에 복수의 상부 선택 게이트들(USGL)이 상기 제1 방향으로 나란히 연장될 수 있다. 상기 제1 방향은 반도체 기판(100)의 상부면과 평행하다. 상기 제1 방향은 도 4a의 y축 방향에 해당할 수 있다. 상기 게이트들(LSGP,CGP,USGL)은 도핑된 4A족(또는 14족) 원소(ex, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄등), 금속(ex, 텅스텐, 티타늄, 탄탈늄 또는 알루미늄등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등), 금속-4A족 원소 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 선택 게이트들(LSGP,USGL)은 상기 셀 게이트들(CGP)과 동일한 도전물질을 포함할 수 있다. 이와는 달리, 상기 선택 게이트들(LSGP,USGL) 및 상기 셀 게이트들(CGP)는 서로 다른 도전물질을 각각 포함할 수 있다. 상기 게이트간 절연 패턴들(215)은 산화물, 질화물, 탄화물 및 산화질화물등에서 선택된 적어도 하나를 포함할 수 있다. 제1 층간 절연막(217)이 상기 게이트들(LSGP,CGP,USGL) 상에 형성된다. 상기 제1 층간 절연막(217)은 산화물, 질화물, 탄화물 및 산화질화물등에서 선택된 적어도 하나를 포함할 수 있다.
활성 패턴(230)이 상기 제1 층간 절연막(217), 상부 선택 게이트(USGL), 셀 게이트들(CGP), 게이트간 절연 패턴들(215), 하부 선택 게이트(LSGP) 및 제1 하부 선택 게이트 유전막(210)을 연속적으로 관통하는 개구부(220) 내에 배치된다. 상기 활성 패턴(230)은 상기 개구부(220)내의 반도체 기판(200) 상에 배치되어 상기 반도체 기판(200)과 멀어지는 방향으로 연장된다. 상기 개구부(220)는 홀 형태일 수 있다. 도 4a에 도시된 것과 같이, 평면적 관점(in plane view)에서, 상기 개구부(220)는 사각형 형태일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 평면적 관점에서, 상기 개구부(220)는 원, 타원 또는 다각형등의 다양한 형태를 가질 수 있다. 복수의 개구부들(220)이 옆으로 이격되어 상기 게이트들(USGL,CGP,LSGP)을 관통하고, 복수의 활성 패턴들(230)이 상기 개구부들(220) 내에 각각 배치된다. 상기 활성 패턴들(230)은 상기 반도체 기판(200) 상에 2차원적으로 배열될 수 있다. 하나의 상기 활성 패턴(230)은 하나의 셀 스트링에 포함된다.
상기 활성 패턴(230)은 도시된 바와 같이 기둥 형태일 수 있다. 본 발명의 일 실시예에 따르면, 상기 활성 패턴(230)은 속이 빈 관 형태일 수 있다. 관 형태의 활성 패턴(230)의 내부는 절연물질에 의해 채워질 수 있다. 본 실시예에서는, 상기 활성 패턴(230)이 도시된 바와 같이, 기둥형태인 경우에 대해서 설명한다. 상기 활성 패턴(230)은 4A족(또는 14족) 원소로 형성될 수 있다. 예컨대, 상기 활성 패턴(230)은 실리콘, 게르마늄 및/또는 실리콘-게르마늄등으로 형성될 수 있다. 상기 활성 패턴(230)은 상기 반도체 기판(200)과 동일한 4A족(또는 14족) 원소로 형성될 수 있다. 예컨대, 상기 반도체 기판(200)은 실리콘 기판이고, 상기 활성 패턴(230)은 실리콘으로 형성될 수 있다. 상기 활성 패턴(230)은 상기 반도체 기판(200)과 접촉되는 것이 바람직하다. 상기 활성 패턴(230)은 상기 반도체 기판(200)과 동일한 타입의 도펀트, 즉, 상기 제1 도전형의 도펀트로 도핑될 수 있다. 이와는 달리, 상기 활성 패턴(230)은 도펀트에 의해 도핑되지 않은 상태, 즉, 진성 상태일 수도 있다.
상기 개구부(220)의 내측벽은 상기 게이트들(LSGP,CGP,USGL)의 일측벽들, 상기 게이트간 절연 패턴들(215)의 일측벽들, 및 상기 제1 층간 절연막(217)의 일측 벽을 포함할 수 있다. 상기 개구부(220)의 내측벽은 상기 활성 패턴(230)의 측벽과 인접하다. 상기 활성 패턴(230) 및 각 셀 게이트(CG) 사이에 데이터 저장막(225u)이 개재된다. 상기 데이터 저장막(225d)은 도 1b의 데이터 저장막(145d)과 동일한 물질로 형성될 수 있다. 상기 활성 패턴(230) 및 상부 선택 게이트(USGL) 사이에 상부 선택 게이트 유전막(225u)이 개재된다. 상기 상부 선택 게이트 유전막(225u)은 상기 데이터 저장막(225d)과 동일한 물질을 포함할 수 있다. 상기 하부 선택 게이트(LSGP) 및 활성 패턴(230)의 아랫부분 사이에 제2 하부 선택 게이트 유전막(225a)이 개재된다. 상기 제2 하부 선택 게이트 유전막(225a)은 상기 데이터 저장막(225d)과 동일한 물질을 포함할 수 있다.
상기 상부 선택 게이트(USGL)은 상기 상부 선택 게이트 유전막(225u) 옆의 활성 패턴(230)에 정의된 상부 선택 트랜지스터의 채널 영역을 제어할 수 있다. 상기 셀 게이트(CG)는 상기 데이터 저장막(225d) 옆의 활성 패턴(230)에 정의된 셀 채널 영역을 제어할 수 있다. 상기 하부 선택 게이트(LSGP) 아래의 반도체 기판(200)에 제1 채널 영역(CH1)이 정의되고, 상기 하부 선택 게이트(LSGP) 옆의 활성 패턴(230)의 아랫부분에 제2 채널 영역(CH2)이 정의된다. 상기 하부 선택 게이트(LSGP)는 상기 제1 및 제2 채널 영역들(CH1,CH2)을 제어한다. 즉, 상기 하부 선택 게이트(LSGP)를 포함하는 하부 선택 트랜지스터는 상기 제1 및 제2 채널 영역들(CH1,CH2)을 포함한다. 상기 제1 채널 영역(CH1) 및 상기 제2 채널 영역(CH2)은 직접 연결될 수 있다. 상기 제1 채널 영역(CH1)의 제1 문턱전압은 상기 제2 채널 영역(CH2)의 제2 문턱전압과 다르다. 이로써, 상기 하부 선택 트랜지스터를 통한 누설전류를 최소화할 수 있다. 상기 제1 채널 영역(CH1)의 도펀트 농도가 상기 제2 채널 영역(CH2)의 도펀트 농도와 다를 수 있다. 이때, 상기 제2 채널 영역(CH2)의 도펀트 농도는 0 또는 양의 실수(positive real number)일 수 있다. 상기 제1 채널 영역(CH1)의 도펀트 농도는 반도체 기판(200)의 도펀트 농도와 동일할 수 있다. 이와는 다르게, 상기 제1 채널 영역(CH1)는 상기 반도체 기판(200)의 표면에 형성된 표면 도핑층(205)을 포함할 수 있다. 이에 따라, 상기 제1 채널 영역(CH1)의 도펀트 농도는 상기 표면 도핑층(205)에 의하여 조절될 수 있다. 상기 표면 도핑층(205)은 제1 도전형의 도펀트로 도핑된다. 상기 표면 도핑층(205)의 도펀트 농도는 상기 반도체 기판(200)의 도펀트 농도 보다 크거나 작을 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 채널 영역(CH1)의 제1 문턱전압의 절대값은 상기 제2 채널 영역(CH2)의 제2 문턱전압의 절대값 보다 큰 것이 바람직하다. 이 경우에, 상기 제1 채널 영역(CH1)의 도펀트 농도는 상기 제2 채널 영역(CH2)의 도펀트 농도 보다 큰 것이 바람직하다. 상기 제1 채널 영역(CH1)의 도펀트 농도는 상기 제1 문턱전압에 영향을 주는 도펀트 농도를 의미하고, 상기 제2 채널 영역(CH2)의 도펀트 농도는 상기 제2 문턱전압에 영향을 주는 도펀트 농도를 의미한다.
본 발명의 일 실시예에 따르면, 상기 제1 하부 선택 게이트 유전막(210) 및 상기 제2 하부 선택 게이트 유전막(225a)은 서로 동일한 물질로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 하부 선택 게이트 유전막(210) 및 제2 하부 선택 게이트 유전막(225a)은 서로 다른 절연물질로 형성될 수도 있다. 본 발명 의 일 실시예에 따르면, 상기 제1 하부 선택 게이트 유전막(210)의 등가산화막 두께(EOT; Equivalent Oxide Thickness)가 상기 제2 하부 선택 게이트 유전막(225a)의 등가산화막 두께 보다 두꺼울 수 있다.
상기 제1 채널 영역(CH1) 일측의 반도체 기판(200)에 제2 도전형의 도펀트로 도핑된 공통 소오스 영역(CSP)이 배치된다. 상기 제1 채널 영역(CH1)의 일단에 공통 소오스 영역(CSP)이 연결되고, 상기 제1 채널 영역(CH1)의 타단에 상기 제2 채널 영역(CH2)이 연결될 수 있다. 상기 공통 소오스 영역(CSP)은 도 4a에 도시된 점선(270)의 내부를 제외한 상기 하부 선택 게이트(LSGP) 아래의 반도체 기판(200)에 형성될 수 있다. 상기 점선(270)의 내부 영역은 상기 개구부(220)의 바닥면을 포함한다. 또한, 상기 점선(270)의 내부 영역은 상기 개구부(220)의 바닥면 주변의 반도체 기판(200)을 포함한다. 상기 점선(270) 및 개구부(220)의 바닥면 사이의 반도체 기판(200)의 표면은 상기 제1 채널 영역(CH1)에 포함될 수 있다.
상기 활성 패턴(230)의 윗부분내에 제2 도전형의 도펀트로 도핑된 드레인 영역(235)이 배치된다. 상기 드레인 영역(235)의 하부면은 상기 상부 선택 게이트(USGL)의 상부면 보다 높게 위치할 수 있다. 상기 드레인 영역(235) 및 제1 층간 절연막(217) 상에 제2 층간 절연막(240)이 배치될 수 있다. 상기 제2 층간 절연막(240) 상에 상기 드레인 영역(235)과 접속되는 비트 라인(250)이 배치될 수 있다. 도 4a에 도시된 바와 같이, 상기 비트 라인(250)은 상기 상부 선택 게이트(USGL)을 가로지른다. 상기 비트 라인(250)은 상기 제2 층간 절연막(245)을 관통하는 비트라인 플러그(245)를 경유하여 상기 드레인 영역(235)에 전기적으로 접속될 수 있다. 상기 제2 층간 절연막(240) 상에 복수의 비트 라인들(250)이 배치될 수 있다. 상기 비트 라인들(250)은 상기 제1 방향(y축 방향)에 수직한 제2 방향으로 나란히 연장될 수 있다. 상기 비트 라인(250) 및 비트라인 플러그(245)는 도 1b의 비트 라인(180) 및 비트라인 플러그(175)와 각각 동일한 물질로 형성될 수 있다.
상술한 반도체 기억 소자에서, 상기 하부 선택 게이트(LSGP)는 상기 제1 채널 영역(CH1) 및 상기 제2 채널 영역(CH2)을 제어한다. 이때, 상기 제1 채널 영역(CH1)의 제1 문턱전압 및 상기 제2 채널 영역(CH2)의 제2 문턱전압은 서로 다르다. 이에 따라, 상기 하부 선택 게이트(LSGP)와 제1 및 제2 채널 영역들(CH1,CH2)을 포함하는 하부 선택 트랜지스터의 특성을 최적화시킬 수 있다. 예컨대, 상기 하부 선택 트랜지스터의 누설전류를 최소화할 수 있다. 그 결과, 프로그램 오류등을 방지하여 우수한 신뢰성의 반도체 기억 소자를 구현할 수 있다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 4a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이고, 도 6은 도 5a의 공통 소오스 영역을 형성하는 방법을 설명하기 위한 평면도이다.
도 5a 및 도 6을 참조하면, 제1 도전형의 도펀트로 도핑된 반도체 기판(200)을 준비한다. 상기 반도체 기판(200)에 상기 제1 도전형의 도펀트로 도핑된 웰 영역을 형성하여, 상기 반도체 기판(200)이 상기 제1 도전형의 도펀트로 도핑될 수 있다. 상기 반도체 기판(200)의 표면에 문턱전압 조절용 도펀트들을 주입하여 표면 도핑층(205)을 형성할 수 있다. 상기 표면 도핑층(205)은 상기 제1 도전형의 도펀 트로 도핑된다. 상기 표면 도핑층(205)의 도펀트 농도는 상기 반도체 기판(200)의 도펀트 농도 보다 클 수 있다. 이 경우에, 상기 문턱전압 조절용 도펀트는 상기 제1 도전형의 도펀트일 수 있다. 이와는 달리, 상기 표면 도핑층(205)은 상기 반도체 기판(200)의 도펀트 농도 보다 낮을 수 있다. 이 경우에, 상기 문턱전압 조절용 도펀트로서 제2 도전형의 도펀트를 주입하여, 상기 표면 도핑층(205)내 제1 도전형의 도펀트 농도의 일부를 상쇄시킬 수 있다. 본 발명의 일 실시예에 따르면, 상기 표면 도핑층(205)의 형성은 생략될 수도 있다.
이어서, 상기 반도체 기판(200) 상에 마스크 패턴들(207)을 형성한다. 상기 마스크 패턴들(207)은 서로 이격된다. 도 6에서, 점선(220)은 개구부의 바닥면이 형성되는 영역이다. 상기 마스크 패턴(207)은 점선(220)을 덮는 것이 바람직하다. 또한, 상기 마스크 패턴(207)은 상기 점선(220) 주변의 반도체 기판(200)을 덮을 수 있다. 상기 마스크 패턴들(207)은 서로 이격되고 행들 및 열들을 따라 2차원적으로 배열될 수 있다.
이어서, 상기 마스크 패턴들(207)을 마스크로 사용하여 제2 도전형의 도펀트 이온들을 반도체 기판(200)에 주입하여 공통 소오스 영역(CSP)을 형성한다. 상기 마스크 패턴들(207)은 감광막, 산화물, 질화물 및/또는 산화질화물등으로 형성될 수 있다. 상기 마스크 패턴들(207) 아래의 표면 도핑층(205)은 잔존될 수 있다.
도 5b를 참조하면, 상기 공통 소오스 영역(CSP)을 형성한 후에, 상기 마스크 패턴들(207)을 제거한다. 이어서, 상기 반도체 기판(200) 상에 제1 하부 선택 게이트 유전막(210)을 형성한다. 상기 제1 하부 선택 게이트 유전막(210) 상에 하부 선 택 게이트(LSGP)를 형성한다. 상기 하부 선택 게이트(LSGP)는 상기 공통 소오스 영역(CSP) 및 표면 도핑층(205)을 덮는다. 상기 하부 선택 게이트(LSGP) 상에 게이트간 절연 패턴들(215) 및 셀 게이트들(CGP)를 교대로 형성한다. 최상부의 게이트간 절연 패턴 상에 상부 선택 게이트들(USGL)을 형성한다. 이어서, 상기 반도체 기판(200) 전면 상에 제1 층간 절연막(217)을 형성한다.
도 5c를 참조하면, 상기 층간 절연막(217), 상부 선택 게이트(USGL), 게이트간 절연 패턴들(215), 셀 게이트들(CGP), 하부 선택 게이트(LSGP) 및 제1 하부 선택 게이트 유전막(210)을 연속적으로 패터닝하여 상기 반도체 기판(200)을 노출시키는 개구부(220)를 형성한다. 상기 개구부(220)는 상기 공통 소오스 영역(CSP)이 형성되지 않은 반도체 기판(200)을 노출시킨다. 상기 개구부(220)는 상기 공통 소오스 영역(CSP)과 옆으로 이격되는 것이 바람직하다. 상기 개구부(220)는 도 6의 점선(220)에 형성된다.
이어서, 상기 개구부(220)를 반도체 기판(200) 상에 게이트 유전막(225)을 형성한다. 상기 게이트 유전막(225)은 터널 유전막, 전하저장막 및 블로킹 절연막의 삼중막으로 형성될 수 있다. 상기 게이트 유전막(225)의 터널 유전막, 전하저장막 및 블로킹 유전막은 도 1b의 데이터 저장막(125d)의 터널 유전막, 전하저장막 및 블로킹 유전막과 각각 동일한 물질로 형성될 수 있다. 상기 게이트 유전막(225)은 화학기상증착법 및/또는 원자층적층법으로 형성될 수 잇다. 상기 게이트 유전막(225)은 상기 제1 층간 절연막(217)의 상부면 및 개구부(220)의 내측벽 및 바닥면 상에 콘포말하게 형성될 수 있다.
도 5d를 참조하면, 상기 개구부(220)의 바닥면 상의 게이트 유전막(225)을 제거하여 반도체 기판(200)을 노출시킨다. 이때, 상기 개구부(220)의 내측벽 상의 게이트 유전막(225)은 잔존된다. 상기 제1 층간 절연막(217)의 상부면 상의 게이트 유전막(225)은 개구부(220)의 바닥면 상의 게이트 유전막(225)과 함께 제거될 수 있다.
이어서, 상기 개구부(220) 내에 활성 패턴(230)을 형성한다. 상기 활성 패턴(230)은 상기 반도체 기판(200)과 접촉되는 것이 바람직하다. 상기 활성 패턴(230)은 4A족(또는 14족) 원소로 형성된다. 상기 활성 패턴(230)은 상기 제1 도전형의 도펀트로 도핑되거나, 도핑되지 않은 진성 상태일 수 있다. 상기 활성 패턴(230) 및 하부 선택 게이트(LSGP) 사이의 게이트 유전막은 제2 하부 선택 게이트 유전막(225a)에 포함되고, 상기 활성 패턴(230) 및 셀 게이트(CGP) 사이의 게이트 유전막은 데이터 저장막(225d)에 포함된다. 상기 활성 패턴(230) 및 상부 선택 게이트(USGL) 사이의 게이트 유전막은 상부 선택 게이트 유전막(225u)에 포함된다.
상기 활성 패턴(230)의 윗부분에 제2 도전형의 도펀트를 주입하여 드레인 영역(235)을 형성한다. 이어서, 상기 반도체 기판(200) 전면 상에 제2 층간 절연막(240)을 형성할 수 있다. 상기 제2 층간 절연막(240)을 관통하는 도 4b의 비트라인 플러그(245)를 형성하고, 상기 제2 층간 절연막(240) 상에 도 4a 및 도 4b의 비트 라인(250)을 형성한다. 이로써, 도 4a 및 도 4b에 도시된 반도체 기억 소자를 구현할 수 있다.
(제3 실시예)
본 실시예에 따른 반도체 기억 소자는 라인 형태의 하부 선택 게이트 및 평판 형태의 셀 게이트들을 포함할 수 있다. 본 실시예에 따른 반도체 기억 소자는 상술된 제2 실시예의 반도체 기억 소자와 유사하다. 따라서, 상술된 제2 실시예와 동일한 구성요소들은 동일한 참조부호를 사용하고, 본 실시예의 특징적인 부분을 중심으로 설명한다.
도 7a는 본 발명의 또 다른 실시예에 따른 반도체 기억 소자를 나타내는 평면도이고, 도 7b는 도 7a의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 7a 및 도 7b를 참조하면, 제1 도전형의 도펀트로 도핑된 반도체 기판(200) 상에 제1 하부 선택 게이트 유전막(210)이 배치되고, 상기 제1 하부 선택 게이트 유전막(210) 상에 복수의 하부 선택 게이트들(LSGL)이 제1 방향으로 나란히 연장된다. 상기 제1 방향은 도 7a의 y축 방향에 해당할 수 있다. 상기 하부 선택 게이트들(LSGL)은 라인 형태를 가질 수 있다. 상기 하부 선택 게이트들(LSGL)은 서로 옆으로 이격된다. 상기 하부 선택 게이트들(LSGL) 사이에 하부 층간 절연막(280)이 배치될 수 있다. 상기 하부 층간 절연막(280)의 상부면 및 하부 선택 게이트(LSGL)의 상부면은 공면을 이룰 수 있다. 상기 하부 선택 게이트들(LSGL)은 도 4a 및 도 4b의 하부 선택 게이트(LSGP)와 동일한 물질로 형성될 수 있다. 상기 하부 층간 절연막(280)은 산화물, 산화질화물, 질화물 및/또는 탄화물등으로 형성될 수 있다.
상기 하부 선택 게이트들(LSGL) 사이의 반도체 기판(200)에 공통 소오스 영 역(CSL)이 배치된다. 상기 공통 소오스 영역(CSL)은 제2 도전형의 도펀트로 도핑된다. 상기 공통 소오스 영역(CSL)은 상기 하부 선택 게이트(LSGL)와 평행하게 상기 제1 방향으로 연장된 라인 형태일 수 있다.
상기 하부 선택 게이트들(LSGL) 및 하부 층간 절연막(280) 상에 게이트간 절연 패턴들(215) 및 셀 게이트들(CGP)이 교대로 적층된다. 최상부의 게이트간 절연 패턴(215) 상에 상부 선택 게이트들(USGL)이 배치된다. 상기 상부 선택 게이트들(USGL)은 상기 제1 방향으로 나란히 연장된다. 상기 상부 선택 게이트들(USGL)은 상기 하부 선택 게이트들(LSGL) 상부에 각각 배치될 수 있다. 적층된 상기 하부 및 상부 선택 게이트들(LSGL,USGL)은 서로 중첩될 수 있다. 제1 층간 절연막(217)이 상기 상부 선택 게이트들(USGL) 및 셀 게이트들(CGP) 상에 배치된다.
활성 패턴(230)이 상기 상부 선택 게이트(USGL), 셀 게이트들(CGP), 게이트간 절연 패턴들(215), 하부 선택 게이트(LSGL) 및 제1 하부 선택 게이트 유전막(210)을 연속적으로 관통하는 개구부(220) 내에 배치된다. 상기 활성 패턴(230)은 상기 반도체 기판(200)과 접촉되는 것이 바람직하다. 복수의 상기 활성 패턴들(230)이 상기 반도체 기판(200) 상에 행들 및 열들을 따라 2차원적으로 배열된다. 상기 활성 패턴(230) 및 셀 게이트(CGP) 사이에 데이터 저장막(225d)이 개재되고, 활성 패턴(230) 및 상부 선택 게이트(USGL) 사이에 상부 선택 게이트 유전막(225u)이 개재되며, 활성 패턴(230) 및 하부 선택 게이트(LSGL) 사이에 제2 하부 선택 게이트 유전막(225a)이 개재된다.
상기 하부 선택 게이트(LSGL)는 상기 하부 선택 게이트(LSGL) 아래의 반도체 기판(200)에 정의된 제1 채널 영역(CH1) 및 상기 하부 선택 게이트(LSGL) 옆의 활성 패턴(230)의 아랫부분에 정의된 제2 채널 영역(CH2)을 정의한다. 상기 제1 채널 영역(CH1) 및 제2 채널 영역(CH2)의 특성들은 도 4a 및 도 4b의 제1 채널 영역(CH1) 및 제2 채널 영역(CH2)과 동일한 특성들을 갖는다.
상기 하부 선택 게이트들(LSGL)은 서로 독립적으로 제어될 수 있다. 즉, 상기 하부 선택 게이트들(LSGL)에는 다른 동작전압들이 각각 공급될 수 있다.
상기 활성 패턴(230)의 윗부분에 제2 도전형의 도펀트로 도핑된 드레인 영역(235)이 배치되고, 상기 드레인 영역(235) 및 제1 층간 절연막(217) 상에 제2 층간 절연막(240)이 배치될 수 있다. 상기 제2 층간 절연막(240) 상에 비트 라인들(250)이 배치되고, 상기 비트 라인(250)은 상기 제2 층간 절연막(240)을 관통하는 비트라인 플러그(245)를 경유하여 상기 드레인 영역(235)에 전기적으로 접속될 수 있다. 비트 라인(250)은 상기 제1 방향에 수직한 제2 방향(ex, 도 7a의 x축 방향)으로 연장된다.
상술된 반도체 소자에 따르면, 상기 셀 게이트들(CGP)은 평판 형태들을 가지고, 상기 하부 및 상부 선택 게이트들(LSGL,USGL)은 나란히 연장되는 라인 형태를 갖는다. 상기 하부 선택 게이트(LSGL)는 상기 제1 및 제2 채널 영역들(CH1,CH2)을 제어한다. 상기 제1 및 제2 채널 영역들(CH1,CH2)은 서로 다른 문턱전압을 갖는다. 예컨대, 상기 제1 채널 영역(CH1)의 제1 문턱전압의 절대값이 상기 제2 채널 영역(CH2)의 제2 문턱전압의 절대값 보다 클수 있다. 이로 인하여, 상기 하부 선택 게이트(LSGL)를 포함하는 하부 선택 트랜지스터의 특성을 최적화시켜 우수한 신뢰성의 반도체 기억 소자를 구현할 수 있다.
또한, 상기 하부 선택 게이트들(LSGL)은 라인 형태로 형성되며 서로 이격된다. 이에 따라, 상기 하부 선택 게이트들(LSGL)을 서로 독립적으로 제어할 수 있다. 그 결과, 반도체 기억 소자의 읽기 오류를 방지할 수 있다.
도 8a 내지 도 8d는 본 발명의 또 다른 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 7a의 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 8a를 참조하면, 제1 도전형의 도펀트로 도핑된 반도체 기판(200)의 표면에 표면 도핑층(205)을 형성할 수 있다. 상기 표면 도핑층(205)의 형성 방법은 도 5a를 참조하여 설명한 것과 동일할 수 있다.
상기 반도체 기판(200) 상에 제1 하부 선택 게이트 유전막(210)을 형성하고, 상기 제1 하부 선택 게이트 유전막(210) 상에 라인 형태의 하부 선택 게이트들(LSGL) 나란히 형성한다. 상기 하부 선택 게이트들(LSGL)을 마스크로 사용하여 제2 도전형의 도펀트를 주입하여 공통 소오스 영역(CSL)을 형성한다. 상기 공통 소오스 영역(CSL)은 상기 하부 선택 게이트들(LSGL)에 자기정렬되어 형성된다. 따라서, 상기 공통 소오스 영역(CSL)은 상기 하부 선택 게이트들(LSGL)과 평행하게 연장된 라인 형태로 형성될 수 있다.
도 8b를 참조하면, 상기 공통 소오스 영역(CSL)을 갖는 반도체 기판(200) 상에 하부 층간 절연막(280)을 형성한다. 상기 하부 층간 절연막(280)은 상기 하부 선택 게이트들(LSGL) 사이의 영역들을 채울 수 있다. 상기 하부 층간 절연막(280) 을 하부 선택 게이트들(LSGL)이 노출될때까지 평탄화시킬 수 있다.
도 8c를 참조하면, 상기 평탄화된 하부 층간 절연막(280), 및 하부 선택 게이트들(LSGL) 상에 교대로 적층된 게이트간 절연 패턴들(215) 및 셀 게이트들(CGP)를 형성한다. 상기 게이트간 절연 패턴들(215) 및 셀 게이트들(CGP)은 평판 형태로 형성될 수 있다.
상기 최상부의 게이트간 절연 패턴(215) 상에 상부 선택 게이트들(USGL)을 형성한다. 상기 상부 선택 게이트들(USGL)은 상기 하부 선택 게이트들(LSGL)과 나란히 연장된다. 상기 상부 선택 게이트들(USGL)은 상기 하부 선택 게이트들(LSGL) 상부에 각각 중첩될 수 있다. 이어서, 반도체 기판(200) 상에 제1 층간 절연막(217)을 형성한다.
도 8d를 참조하면, 상기 제1 층간 절연막(217), 상부 선택 게이트(USGL), 셀 게이트들(CGP), 게이트간 절연 패턴들(215), 하부 선택 게이트(LSGL) 및 제1 하부 선택 게이트 유전막(210)을 연속적으로 패터닝하여 개구부(220)를 형성한다. 상기 반도체 기판(200) 상에 복수의 상기 개구부들(220)이 2차원적으로 배열될 수 있다.
이어서, 게이트 유전막을 콘포말하게 형성하고, 상기 개구부(220)의 바닥면 상의 게이트 유전막을 제거한다. 이때, 개구부(220)의 내측벽 상의 게이트 유전막은 잔존된다. 상기 게이트 유전막은 상술된 도 5c의 게이트 유전막(225)과 동일한 물질로 형성될 수 있다.
이어서, 상기 개구부(220)내에 활성 패턴(230)을 형성한다. 상기 활성 패턴(230)은 상기 반도체 기판(200)과 접촉되는 것이 바람직하다. 상기 활성 패턴(230)의 윗부분에 제2 도전형의 도펀트를 주입하여 드레인 영역(235)을 형성하고, 이어서, 반도체 기판(200) 상에 제2 층간 절연막(240)을 형성할 수 있다. 이어서, 도 7b의 비트라인 플러그(245) 및 비트 라인(250)을 형성할 수 있다. 이로써, 도 7a 및 도 7b의 반도체 기억 소자를 구현할 수 있다.
상술된 제1 내지 제3 실시예들에 따른 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시예에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 9는 본 발명의 실시예들에 따른 반도체 기억 소자를 포함하는 전자 시스템의 블록도.
도 9를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터 페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제1 내지 제3 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 상변화 기억 소자, 자기 기억 소자, 디램 소자 및/또는 에스램 소자등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화 기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 기억 소자를 포함하는 메모리 카드를 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 제1 내지 제3 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 상변화 기억 소자, 자기 기억 소자, 디램 소자 및/또는 에스램 소자등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블 록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 기억 소자를 나타내는 평면도.
도 1b는 도 1a의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 1c는 도 1b의 A 부분을 확대한 도면.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 1a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 기억 소자의 활성 패턴들을 형성하는 방법을 설명하기 위한 평면도들.
도 4a는 본 발명의 다른 실시예에 따른 반도체 기억 소자를 나타내는 평면도.
도 4b는 도 4a의 Ⅱ-Ⅱ'을 따라 취해진 단면도.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 4a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들.
도 6은 도 5a의 공통 소오스 영역을 형성하는 방법을 설명하기 위한 평면도.
도 7a는 본 발명의 또 다른 실시예에 따른 반도체 기억 소자를 나타내는 평면도.
도 7b는 도 7a의 Ⅲ-Ⅲ'을 따라 취해진 단면도.
도 8a 내지 도 8d는 본 발명의 또 다른 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 7a의 Ⅲ-Ⅲ'을 따라 취해진 단면도들.
도 9는 본 발명의 실시예들에 따른 반도체 기억 소자를 포함하는 전자 시스 템의 블록도.
도 10은 본 발명의 일 실시예에 따른 반도체 기억 소자를 포함하는 메모리 카드를 나타내는 블록도.

Claims (10)

  1. 상기 반도체 기판 상에 배치되고, 상기 반도체 기판으로부터 멀어지는 방향으로 연장된 활성 패턴; 및
    상기 반도체 기판에 정의된 제1 채널 영역 및 상기 활성 패턴의 아랫부분에 정의된 제2 채널 영역을 제어하는 하부 선택 게이트를 포함하되, 상기 제1 채널 영역의 제1 문턱전압은 상기 제2 채널 영역의 제2 문턱전압과 다른 반도체 기억 소자.
  2. 청구항 1항에 있어서,
    상기 제1 문턱전압의 절대값은 상기 제2 문턱전압의 절대값 보다 큰 반도체 기억 소자.
  3. 청구항 2항에 있어서,
    상기 제1 채널 영역의 도펀트 농도는 상기 제2 채널 영역의 도펀트 농도보다 큰 반도체 기억 소자.
  4. 청구항 1항에 있어서,
    상기 제1 채널 영역 일측의 상기 반도체 기판내에 형성된 공통 소오스 영역을 더 포함하는 반도체 기억 소자.
  5. 청구항 4항에 있어서,
    상기 하부 선택 게이트 및 공통 소오스 영역은 일방향을 따라 나란히 연장된 라인 형태들인 반도체 기억 소자.
  6. 청구항 1항에 있어서,
    상기 하부 선택 게이트 상에 교대로 적층되고, 상기 활성 패턴의 측벽과 인접한 일 측벽들을 갖는 게이트간 절연 패턴들 및 셀 게이트들;
    상기 각 셀 게이트와 상기 활성 패턴 사이에 개재된 데이터 저장막; 및
    최상부의 게이트간 절연 패턴 상에 배치되고, 상기 활성 패턴에 인접한 일측벽을 갖는 상부 선택 게이트를 더 포함하는 반도체 기억 소자.
  7. 청구항 6항에 있어서,
    상기 반도체 기판 및 상기 하부 선택 게이트 사이의 제1 하부 선택 게이트 유전막;
    상기 활성 패턴 및 상기 하부 선택 게이트 사이의 제2 하부 선택 게이트 유전막; 및
    상기 활성 패턴 및 상기 상부 선택 게이트 사이의 상부 선택 게이트 유전막을 더 포함하되, 적어도 상기 제2 하부 선택 게이트 유전막 및 상기 상부 선택 게이트 유전막은 상기 데이터 저장막과 동일한 물질을 포함하는 반도체 기억 소자.
  8. 청구항 6항에 있어서,
    상기 활성 패턴의 윗부분내에 형성된 드레인 영역; 및
    상기 드레인 영역에 전기적으로 접속된 비트 라인을 더 포함하되, 상기 상부 선택 게이트는 상기 반도체 기판의 상부면과 평행한 일방향으로 연장되고, 상기 비트 라인은 상기 상부 선택 게이트를 가로지르는 반도체 기억 소자.
  9. 청구항 6항에 있어서,
    상기 하부 선택 게이트 및 셀 게이트들은 상기 상부 선택 게이트와 평행하게 연장된 라인 형태들인 반도체 기억 소자.
  10. 청구항 6항에 있어서,
    상기 셀 게이트들 및 게이트간 절연 패턴들은 평판 형태들이고, 상기 활성 패턴은 상기 셀 게이트들 및 게이트간 절연 패턴들을 연속적으로 관통하는 홀 내에 배치된 반도체 기억 소자.
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