CN111540744B - 一种半导体存储器及其制作方法、电子设备 - Google Patents

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Abstract

本发明提供了一种半导体存储器及其制作方法、电子设备，包括：衬底；位于衬底一侧表面且交替隔离排列的多个控制栅堆叠结构和多个阵列共源隔断层；位于阵列共源隔断层背离衬底一侧的阵列共源连接层；覆盖阵列共源连接层背离衬底一侧、且填充至相邻阵列共源连接层之间凹槽处的绝缘填充层，绝缘填充层包括对应阵列共源连接层的通孔；位于绝缘填充层背离衬底一侧、且通过通孔连接相邻两个阵列共源连接层的桥连线。在将相邻的两个阵列共源连接层电连接时，仅仅在绝缘填充层对应阵列共源连接层处形成通孔即可。本发明无需对绝缘填充层相应控制栅堆叠结构处进行大面积挖孔等处理，避免制作半导体存储器时对控制栅堆叠结构损坏的情况。

Description

一种半导体存储器及其制作方法、电子设备
技术领域
本发明涉及半导体存储器技术领域，更为具体地说，涉及一种半导体存储器及其制作方法、电子设备。
背景技术
NAND闪存是一种功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的3D NAND存储器。现有制作3D NAND存储器时，经常出现制作过程中损坏栅堆叠结构的情况。
发明内容
有鉴于此，本发明提供了一种半导体存储器及其制作方法、电子设备，有效解决现有技术存在的技术问题，避免制作半导体存储器时对控制栅堆叠结构损坏的情况。
为实现上述目的，本发明提供的技术方案如下：
一种半导体存储器，包括：
衬底；
位于所述衬底一侧表面且交替隔离排列的多个控制栅堆叠结构和多个阵列共源隔断层；
位于所述阵列共源隔断层背离所述衬底一侧的阵列共源连接层；
覆盖所述阵列共源连接层背离所述衬底一侧、且填充至相邻所述阵列共源连接层之间凹槽处的绝缘填充层，所述绝缘填充层包括对应所述阵列共源连接层的通孔；
以及，位于所述绝缘填充层背离所述衬底一侧、且通过所述通孔连接相邻两个所述阵列共源连接层的桥连线。
可选的，所述绝缘填充层对应所述桥连线处包括沟槽，所述桥连线位于相应的沟槽内。
可选的，所述桥连线与所述阵列共源连接层的材质相同。
可选的，所述桥连线与所述阵列共源连接层的材质为钨。
可选的，所述半导体存储器为3D NAND存储器。
相应的，本发明还提供了一种半导体存储器的制作方法，包括：
提供一基底，所述基底包括衬底；位于所述衬底一侧表面且交替隔离排列的多个控制栅堆叠结构和多个阵列共源隔断层；位于所述阵列共源隔断层背离所述衬底一侧的阵列共源连接层；覆盖所述阵列共源连接层背离所述衬底一侧、且填充至相邻所述阵列共源连接层之间凹槽处的绝缘填充层；
在所述绝缘填充层上形成对应所述阵列共源连接层的通孔；
在所述绝缘填充层背离所述衬底一侧形成桥连线，所述桥连线通过所述通孔连接相邻两个所述阵列共源连接层的桥连线。
可选的，在形成所述通孔后且形成所述桥连线前，还包括：
在相邻两个所述阵列共源连接层各自对应通孔之间形成沟槽，其中，所述桥连线位于所述沟槽内。
可选的，所述桥连线与所述阵列共源连接层的材质相同。
可选的，所述桥连线与所述阵列共源连接层的材质为钨。
相应的，本发明还提供了一种电子设备，所述电子设备包括上述的半导体存储器。
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供了一种半导体存储器及其制作方法、电子设备，包括：衬底；位于所述衬底一侧表面且交替隔离排列的多个控制栅堆叠结构和多个阵列共源隔断层；位于所述阵列共源隔断层背离所述衬底一侧的阵列共源连接层；覆盖所述阵列共源连接层背离所述衬底一侧、且填充至相邻所述阵列共源连接层之间凹槽处的绝缘填充层，所述绝缘填充层包括对应所述阵列共源连接层的通孔；以及，位于所述绝缘填充层背离所述衬底一侧、且通过所述通孔连接相邻两个所述阵列共源连接层的桥连线。
由上述内容可知，本发明提供的技术方案，在将相邻的两个阵列共源连接层电连接时，仅仅在绝缘填充层对应阵列共源连接层处形成通孔即可，进而在绝缘填充层上形成桥连线，并通过相邻两个阵列共源连接层对应的通孔实现电连接。本发明无需对绝缘填充层相应控制栅堆叠结构处进行大面积挖孔等处理，避免制作半导体存储器时对控制栅堆叠结构损坏的情况。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例提供的一种半导体存储器的结构示意图；
图2为本发明实施例提供的一种半导体存储器的俯视图；
图3为本发明实施例提供的另一种半导体存储器的结构示意图；
图4为本发明实施例提供的一种半导体存储器的制作方法的流程图；
图5为本发明实施例提供的另一种半导体存储器的制作方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，NAND闪存是一种功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的3D NAND存储器。现有制作3D NAND存储器时，经常出现制作过程中损坏栅堆叠结构的情况。
基于此，本发明实施例提供了一种半导体存储器及其制作方法、电子设备，有效解决现有技术存在的技术问题，避免制作半导体存储器时对控制栅堆叠结构损坏的情况。
为实现上述目的，本发明实施例提供的技术方案如下，具体结合图1至图5对本发明实施例提供的技术方案进行详细的描述。
结合图1和图2所示，图1为本发明实施例提供的一种半导体存储器的结构示意图，图2为本发明实施例提供的一种半导体存储器的俯视图。其中，半导体存储器包括：
衬底100。
位于所述衬底100一侧表面且交替隔离排列的多个控制栅堆叠结构210和多个阵列共源隔断层220。
位于所述阵列共源隔断层220背离所述衬底100一侧的阵列共源连接层300。
覆盖所述阵列共源连接层300背离所述衬底100一侧、且填充至相邻所述阵列共源连接层300之间凹槽处的绝缘填充层400，所述绝缘填充层400包括对应所述阵列共源连接层300的通孔410。
以及，位于所述绝缘填充层400背离所述衬底100一侧、且通过所述通孔410连接相邻两个所述阵列共源连接层300的桥连线500。
需要说明的是，本发明实施例提供的半导体存储器位于桥连线背离衬底一侧，还包括有更多半导体存储器的组成结构，对此与现有技术相同，故不做多余赘述。
可以理解的，本发明实施例提供的技术方案，在将相邻的两个阵列共源连接层电连接时，仅仅在绝缘填充层对应阵列共源连接层处形成通孔即可，进而在绝缘填充层上形成桥连线，并通过相邻两个阵列共源连接层对应的通孔实现电连接。本发明实施例无需对绝缘填充层相应控制栅堆叠结构处进行大面积挖孔等处理，避免制作半导体存储器时对控制栅堆叠结构损坏的情况。
在本发明一实施例中，为了在制备桥连线完毕后，便于在桥连线及绝缘填充层背离衬底一侧而表面制备其他组成结构，本发明还可以进行优化处理。参考图3所示，为本发明实施例提供的另一种半导体存储器的结构示意图，其中，本发明提供的半导体存储器包括：
衬底100。
位于所述衬底100一侧表面且交替隔离排列的多个控制栅堆叠结构210和多个阵列共源隔断层220。
位于所述阵列共源隔断层220背离所述衬底100一侧的阵列共源连接层300。
覆盖所述阵列共源连接层300背离所述衬底100一侧、且填充至相邻所述阵列共源连接层300之间凹槽处的绝缘填充层400，所述绝缘填充层400包括对应所述阵列共源连接层300的通孔410。
以及，位于所述绝缘填充层400背离所述衬底100一侧、且通过所述通孔410连接相邻两个所述阵列共源连接层300的桥连线500。
其中，本发明实施例提供的所述绝缘填充层400对应所述桥连线500处包括连通相应两个通孔410的沟槽420，所述桥连线500位于相应的沟槽420内。
可以理解的，本发明实施例提供的绝缘填充层背离衬底一侧形成连通桥连线所连接两个通孔之间的沟槽，进而将该桥连线形成在该沟槽中，以降低桥连线和绝缘填充层背离衬底一侧表面的高度差，便于后续组件制备。进一步的，本发明实施例提供的桥连线背离衬底一侧表面与绝缘填充层背离衬底一侧表面齐平，使得该侧表面为平坦化表面而进一步便于在其上制备后续组件。
在本发明一实施例中，本发明提供的所述桥连线与所述阵列共源连接层的材质相同。具体的，本发明提供的桥连线和阵列共源连接层的材质可以为金属材质；可选的，所述桥连线与所述阵列共源连接层的材质为钨。
以及，本发明实施例提供的绝缘填充层的材质可以为氧化物材质，阵列共源隔断层的材质可以为掺杂多晶硅，对此本发明不做具体限制。
此外，本发明实施例提供的通孔的形状可以为圆柱形通孔、长方体形通孔等，本发明对其形状及尺寸不做具体限制。
在本发明一实施例中，本发明实施例提供的所述半导体存储器为3D NAND存储器。
相应的，本发明实施例还提供了一种半导体存储器的制作方法，参考图4所示，为本发明实施例提供的一种半导体存储器的制作方法的流程图，其中制作方法包括：
S1、提供一基底，所述基底包括衬底；位于所述衬底一侧表面且交替隔离排列的多个控制栅堆叠结构和多个阵列共源隔断层；位于所述阵列共源隔断层背离所述衬底一侧的阵列共源连接层；覆盖所述阵列共源连接层背离所述衬底一侧、且填充至相邻所述阵列共源连接层之间凹槽处的绝缘填充层。
S2、在所述绝缘填充层上形成对应所述阵列共源连接层的通孔。
S3、在所述绝缘填充层背离所述衬底一侧形成桥连线，所述桥连线通过所述通孔连接相邻两个所述阵列共源连接层的桥连线。
需要说明的是，本发明实施例提供的制作方法，在制作桥连线完毕后，还需要在半导体存储器位于桥连线背离衬底一侧制备半导体存储器的其余组成结构，对此与现有技术相同，故不做多余赘述。
可以理解的，本发明实施例提供的技术方案，在将相邻的两个阵列共源连接层电连接时，仅仅在绝缘填充层对应阵列共源连接层处形成通孔即可，进而在绝缘填充层上形成桥连线，并通过相邻两个阵列共源连接层对应的通孔实现电连接。本发明实施例无需对绝缘填充层相应控制栅堆叠结构处进行大面积挖孔等处理，避免制作半导体存储器时对控制栅堆叠结构损坏的情况。
在本发明一实施例中，为了在制备桥连线完毕后，便于在桥连线及绝缘填充层背离衬底一侧而表面制备其他组成结构，本发明还可以进行优化处理。具体的在形成所述通孔后且形成所述桥连线前，还包括：在相邻两个所述阵列共源连接层各自对应通孔之间形成沟槽，其中，所述桥连线位于所述沟槽内。
参考图5所示，为本发明实施例提供的另一种半导体存储器的制作方法的流程图，其中，制作方法包括：
S1、提供一基底，所述基底包括衬底；位于所述衬底一侧表面且交替隔离排列的多个控制栅堆叠结构和多个阵列共源隔断层；位于所述阵列共源隔断层背离所述衬底一侧的阵列共源连接层；覆盖所述阵列共源连接层背离所述衬底一侧、且填充至相邻所述阵列共源连接层之间凹槽处的绝缘填充层。
S2、在所述绝缘填充层上形成对应所述阵列共源连接层的通孔。
S21、在相邻两个所述阵列共源连接层各自对应通孔之间形成沟槽。
S3、在所述绝缘填充层背离所述衬底一侧形成桥连线，所述桥连线通过所述通孔连接相邻两个所述阵列共源连接层的桥连线，其中，所述桥连线位于所述沟槽内。
可以理解的，本发明实施例提供的绝缘填充层背离衬底一侧形成连通桥连线所连接两个通孔之间的沟槽，进而将该桥连线形成在该沟槽中，以降低桥连线和绝缘填充层背离衬底一侧表面的高度差，便于后续组件制备。进一步的，本发明实施例提供的桥连线背离衬底一侧表面与绝缘填充层背离衬底一侧表面齐平，使得该侧表面为平坦化表面而进一步便于在其上制备后续组件。
在本发明一实施例中，本发明提供的所述桥连线与所述阵列共源连接层的材质相同。具体的，本发明提供的桥连线和阵列共源连接层的材质可以为金属材质；可选的，所述桥连线与所述阵列共源连接层的材质为钨。
以及，本发明实施例提供的绝缘填充层的材质可以为氧化物材质，阵列共源隔断层的材质可以为掺杂多晶硅，对此本发明不做具体限制。
此外，本发明实施例提供的通孔的形状可以为圆柱形通孔、长方体形通孔等，本发明对其形状及尺寸不做具体限制。
在本发明一实施例中，本发明实施例提供的所述半导体存储器为3D NAND存储器。
相应的，本发明实施例还提供了一种电子设备，所述电子设备包括上述任意一实施例提供的半导体存储器。
本发明实施例提供了一种半导体存储器及其制作方法、电子设备，包括：衬底；位于所述衬底一侧表面且交替隔离排列的多个控制栅堆叠结构和多个阵列共源隔断层；位于所述阵列共源隔断层背离所述衬底一侧的阵列共源连接层；覆盖所述阵列共源连接层背离所述衬底一侧、且填充至相邻所述阵列共源连接层之间凹槽处的绝缘填充层，所述绝缘填充层包括对应所述阵列共源连接层的通孔；以及，位于所述绝缘填充层背离所述衬底一侧、且通过所述通孔连接相邻两个所述阵列共源连接层的桥连线。
由上述内容可知，本发明实施例提供的技术方案，在将相邻的两个阵列共源连接层电连接时，仅仅在绝缘填充层对应阵列共源连接层处形成通孔即可，进而在绝缘填充层上形成桥连线，并通过相邻两个阵列共源连接层对应的通孔实现电连接。本发明实施例无需对绝缘填充层相应控制栅堆叠结构处进行大面积挖孔等处理，避免制作半导体存储器时对控制栅堆叠结构损坏的情况。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (11)

1.一种半导体存储器，其特征在于，包括：
衬底；
位于所述衬底一侧表面且交替隔离排列的多个控制栅堆叠结构和多个阵列共源隔断层；
位于所述阵列共源隔断层背离所述衬底一侧的阵列共源连接层；
覆盖所述阵列共源连接层背离所述衬底一侧、且填充至相邻所述阵列共源连接层之间凹槽处的绝缘填充层，所述绝缘填充层包括对应所述阵列共源连接层的通孔；
以及，位于所述绝缘填充层背离所述衬底一侧、且通过所述通孔连接相邻两个所述阵列共源连接层的桥连线；所述绝缘填充层在所述衬底上的正投影与所述控制栅堆叠结构在所述衬底上的正投影至少部分重叠，及所述控制栅堆叠结构在所述衬底上的正投影与所述桥连线在所述衬底上的正投影至少部分重叠。
2.根据权利要求1所述的半导体存储器，其特征在于，所述绝缘填充层对应所述桥连线处包括沟槽，所述桥连线位于相应的沟槽内。
3.根据权利要求1所述的半导体存储器，其特征在于，所述桥连线与所述阵列共源连接层的材质相同。
4.根据权利要求3所述的半导体存储器，其特征在于，所述桥连线与所述阵列共源连接层的材质为钨。
5.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器为3DNAND存储器，所述阵列共源隔断层的材质为掺杂多晶硅。
6.根据权利要求1至5中任一项所述的半导体存储器，其特征在于，所述桥连线自相邻两个所述阵列共源连接层中一个所述阵列共源连接层的一端延伸至另一个所述阵列共源连接层的一端；且在沿所述桥连线延伸的方向上，所述阵列共源连接层的部分结构与所述桥连线错开设置。
7.一种半导体存储器的制作方法，其特征在于，包括：
提供一基底，所述基底包括衬底；位于所述衬底一侧表面且交替隔离排列的多个控制栅堆叠结构和多个阵列共源隔断层；位于所述阵列共源隔断层背离所述衬底一侧的阵列共源连接层；覆盖所述阵列共源连接层背离所述衬底一侧、且填充至相邻所述阵列共源连接层之间凹槽处的绝缘填充层；
在所述绝缘填充层上形成对应所述阵列共源连接层的通孔；
在所述绝缘填充层背离所述衬底一侧形成桥连线，所述桥连线通过所述通孔连接相邻两个所述阵列共源连接层的桥连线；所述绝缘填充层在所述衬底上的正投影与所述控制栅堆叠结构在所述衬底上的正投影至少部分重叠，及所述控制栅堆叠结构在所述衬底上的正投影与所述桥连线在所述衬底上的正投影至少部分重叠。
8.根据权利要求7所述的半导体存储器的制作方法，其特征在于，在形成所述通孔后且形成所述桥连线前，还包括：
在相邻两个所述阵列共源连接层各自对应通孔之间形成沟槽，其中，所述桥连线位于所述沟槽内。
9.根据权利要求7所述的半导体存储器的制作方法，其特征在于，所述桥连线与所述阵列共源连接层的材质相同，所述阵列共源隔断层的材质为掺杂多晶硅。
10.根据权利要求9所述的半导体存储器的制作方法，其特征在于，所述桥连线与所述阵列共源连接层的材质为钨。
11.一种电子设备，其特征在于，所述电子设备包括权利要求1-6任意一项所述的半导体存储器。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695338A (zh) * 2017-04-05 2018-10-23 三星电子株式会社 竖直堆叠存储器件
CN109087918A (zh) * 2017-06-13 2018-12-25 三星电子株式会社 垂直存储器件
CN110637368A (zh) * 2019-08-23 2019-12-31 长江存储科技有限责任公司 非易失性存储器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101532366B1 (ko) * 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
CN109742081B (zh) * 2019-01-02 2021-09-21 长江存储科技有限责任公司 存储器及其形成方法
CN109860197B (zh) * 2019-02-27 2020-04-21 长江存储科技有限责任公司 三维存储器及形成三维存储器的方法
CN110246846A (zh) * 2019-06-18 2019-09-17 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695338A (zh) * 2017-04-05 2018-10-23 三星电子株式会社 竖直堆叠存储器件
CN109087918A (zh) * 2017-06-13 2018-12-25 三星电子株式会社 垂直存储器件
CN110637368A (zh) * 2019-08-23 2019-12-31 长江存储科技有限责任公司 非易失性存储器件及其制造方法

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