CN103730470A - 三维叠层半导体结构及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000000463 material Substances 0.000 claims abstract description 51
- 229910052751 metal Inorganic materials 0.000 claims abstract description 49
- 239000002184 metal Substances 0.000 claims abstract description 49
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 49
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims description 22
- 230000004888 barrier function Effects 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 238000009413 insulation Methods 0.000 claims description 12
- 239000011810 insulating material Substances 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 2
- 239000004020 conductor Substances 0.000 abstract description 18
- 230000000875 corresponding effect Effects 0.000 description 26
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 229910000765 intermetallic Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 230000000007 visual effect Effects 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- JPNWDVUTVSTKMV-UHFFFAOYSA-N cobalt tungsten Chemical compound [Co].[W] JPNWDVUTVSTKMV-UHFFFAOYSA-N 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052914 metal silicate Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开了一种三维叠层半导体结构及其制造方法，该三维叠层半导体结构包括：交错叠层的多层氧化层和多层导电层；至少一接触孔垂直于该多层氧化层和该多层导电层设置，且接触孔延伸至导电层其中之一；形成于接触孔两侧的一绝缘层；和填充于接触孔内并与对应的该导电层连接的一导电物材料；其中，接触孔所对应的该导电层包括一金属硅化物；金属硅化物可以形成于对应的导电层的边缘或全部。对应的导电层除了金属硅化物外可以部分地或全面地形成有一导电材料，以与导电物材料连接。其中，接触孔所对应的该导电层的导电性高于其他导电层。三维叠层半导体结构可应用于例如三维快闪存储器的一扇出区域。
Description
技术领域
本发明的实施例是有关于三维叠层半导体结构及其制造方法，且特别是有关于一种三维快闪存储器的一扇出区域的三维叠层半导体结构及其制造方法。
背景技术
非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些三维叠层与非门(NAND)型闪存结构被提出。
随着元件尺寸的缩小，这些三维叠层闪存结构的阵列区域(array)中的栅极间距也随之缩短，以三维与非门(NAND)型结构为例，无需经过离子注入(ion implants)，施加电压后也能于栅极之间自动形成结，即为三维叠层无结(junction-free)NAND。图1为一三维与非门(NAND)型闪存的局部示意图。NAND型闪存包括阵列区域11和扇出区域13。扇出区域(Fan-outregion)13中的三维叠层结构包括交错叠层的氧化层131和栅极材料-多晶硅层133，并有垂直于叠层结构的接触孔135与孔内填充的导电材以使各层的栅极外接。然而，在扇出区域13的三维叠层结构的多晶硅层133仍需经过离子注入工艺，以降低其阻值。如不降低多晶硅层133的阻值，会对该三维叠层闪存的读取速度造成严重的影响，而产生延迟甚至无法顺利操作的现象。目前既有方式是对扇出区域13里一层一层的多晶硅层133进行注入，十分耗费时间与制造成本。
发明内容
本发明是有关于一种三维叠层半导体结构及相关的制造方法，利用简单工艺即可降低结构阻值，加快应用元件如三维快闪存储器的读取速度，不但降低制造成本和缩短工艺时间，更使应用元件的整体具有稳定和更快速的操作性能。
根据本发明的一实施例，提出一种三维叠层半导体结构，可应用于一三维快闪存储器的一扇出区域，该结构包括：交错叠层的多层氧化层和多层导电层；至少一接触孔垂直于该多层氧化层和该多层导电层设置，且接触孔延伸至导电层其中之一；形成于接触孔两侧的一绝缘层；和填充于接触孔内并与对应的该导电层连接的一导电物材料；其中，接触孔所对应的该导电层包括一金属硅化物。金属硅化物可以形成于对应的导电层的边缘或全部。一实施例中，对应的导电层除了金属硅化物外更部分地或全面地形成有一导电材料，且导电材料是与导电物材料连接。其中，接触孔所对应的该导电层的导电性高于其他导电层。
根据本发明的一实施例，提出一种三维叠层半导体结构的制造方法，包括：形成交错叠层的多层氧化层和多层导电层；形成至少一接触孔垂直于该多层氧化层和该多层导电层，且该接触孔延伸至该多层导电层其中之一；形成一绝缘层于该接触孔的两侧；和形成一导电物材料于该接触孔内并与对应的该导电层连接；形成一金属硅化物于该接触孔所对应的该导电层的至少一部份，其中，接触孔所对应的该导电层的导电性高于其他导电层。实施例中，金属硅化物可以在形成接触孔及其两侧的绝缘层之前先形成，也可以在形成接触孔及其两侧的绝缘层之后才形成。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：
附图说明
图1为一三维与非门(NAND)型闪存的局部示意图。
图2为依照本发明实施例的一种三维叠层半导体结构的剖面示意图。
图3A至图3G绘示的是如图2所示的三维叠层半导体结构的制造方法示意图。
图4为依照本发明实施例的另一种三维叠层半导体结构的剖面示意图。
图5为依照本发明实施例的再一种三维叠层半导体结构的剖面示意图。
图6为依照本发明实施例的又一种三维叠层半导体结构的剖面示意图。
【主要元件符号说明】
2：三维叠层半导体结构
11：阵列区域
13：扇出区域
131、231：氧化层
133：多晶硅层
135、235：接触孔
2352：凹形空间
233：导电层
233c：空腔
2331：底部
2333：上部
2335：中央部份
236：绝缘层
2361：主体部
2363：环状绝缘部
238：导电物材料
239、239’、239”：导电材
240、240’：金属硅化物
W1：宽度
D1：间距
具体实施方式
在此揭露内容的实施例中，是提出三维叠层半导体结构及相关的制造方法。实施例提出的三维叠层半导体结构，无需经过耗时和昂贵的多道离子注入工艺，即可降低结构阻值，特别是可降低操作电流通过的位线的阻值，大幅加快应用的三维快闪存储器的读取速度。因此，实施例透过快速的工艺步骤，不但具有低制造成本，更使应用存储器的整体具有稳定和更快速的操作性能。
以下提出相关实施例，以详细说明本发明所提出的三维叠层半导体结构及其相关的制造方法。然而实施例中的叙述，如细部结构、工艺步骤和材料应用等等，仅为举例说明的用，并非对本发明欲保护的范围做限缩。再者，实施例可应用于一三维快闪存储器，如三维与非门(NAND)型快闪存储器的一扇出区域，但本发明并不以此应用为限。本发明的应用十分广泛，例如可应用于浮置栅极式(Floating gate memory)存储器、电荷捕捉式存储器(Charge trapping memory)，亦可延伸至非易失性存储器和嵌入式存储器(Embedded Memory)的应用。
图2为依照本发明实施例的一种三维叠层半导体结构的剖面示意图。请参考图1；图2例如是与图1中剖面线AA’相同剖面的一种实施例结构的剖面示意图。三维叠层半导体结构2包括交错叠层的多层氧化层(oxidelayer)231和多层导电层(gate layer)233、至少一接触孔235垂直于该多层氧化层231和该多层导电层233、形成于接触孔235两侧的一绝缘层236、接触孔235内的导电材料、和至少形成于接触孔235所对应的该导电层的边缘的金属硅化物240。其中，接触孔235是依其应用结构的设计而延伸至该多层导电层233其中之一；如图2所示，接触孔235延伸至第二层导电层233而与之对应。接触孔235内填充一导电物材料238并与对应的导电层连接。实施例中，接触孔235所对应的导电层233的导电性高于其他导电层。导电层233材料例如是未掺杂的多晶硅(undoped polysilicon)。
在此实施例中，各导电层233(包括接触孔235所对应的第二层的导电层233)的边缘皆具有金属硅化物240(silicide)、或是自对准金属硅化物(salicide)。虽然图2所绘示的金属硅化物240看来是在导电层233的左右两端，但实际上在导电层233的整个边缘皆会形成(可通过参考图1而了解)。金属硅化物240例如是硅化钴(cobalt silicide)、钨化钴(tungstensilicide)、或其它低阻值的金属硅化物。于一实施例中，第二层导电层233以外的导电层233，其金属硅化物240以外例如是未掺杂的多晶硅(undopedpolysilicon)；而第二层的导电层233在金属硅化物240以外的部份则更部份或是完全地包括了低阻值的导电材239，以与接触孔235内的导电物材料238连接而形成一低阻值的电流路径，提高电子讯号的传输速度。如图2所示，接触孔235所对应的第二层的导电层233，是在金属硅化物240以外的部份完全地形成低阻值的一导电材(gate conductor)239。而其他导电层(如第一，三和四层导电层)233则可仍为未掺杂的多晶硅。
在本发明内容中，导电材239与接触孔235内的导电物材料238的材料并不特别限制，两者可以相同也可以不同，视工艺或实际应用所需而可做适当变化。在一实施例中，导电材239与导电物材料238例如都是低阻值的导电材料。一实施例中，导电物材料238(和/或导电材239)例如是阻值不超过500ohm/per square的导电材料。一实施例中，导电物材料238例如是重掺杂多晶硅(heavily doped polysilicon)、以化学气相沉积(CVD)或电镀沉积的高导电性的金属如铜、或钨、或氮化钨(WN)、或铝(如CVD Al)、或氮化钛/氮化钽(TiN/TaN)等易填入洞等金属或低阻值的金属化合物等，皆可选用。导电物材料238是低阻值材料，如低阻值金属、低阻值金属化合物、低阻值半导体(如高掺杂硅或锗)...等，应用时可视实际应用条件所需而作材料上的适当选择。
另外，形成于接触孔235两侧的绝缘层236包括一主体部2361和一环状绝缘部2363，主体部2361垂直位于接触孔235的两侧，以使导电物材料238与部份的氧化层231和导电层233绝缘。即接触孔235延伸至对应的第二层的导电层233之前的氧化层231和导电层233，都可通过主体部2361与导电物材料238绝缘。环状绝缘部2363则位于主体部2361外侧并与主体部2361连接，并位于该对应导电层之前的该多层导电层上，即位于第一层的导电层233处，以加强非接触孔235对应的导电层233的绝缘状态。同理，在其它实施例中，若接触孔延伸至第四层导电层，则接触孔235两侧的绝缘层其主体部2361延伸经过第一至三层的氧化层231与导电层233，而其环状绝缘部2363则位于第一至三层的导电层233处以加强其绝缘状态。
图3A至图3G绘示的是如图2所示的三维叠层半导体结构的制造方法示意图。如图3A所示，形成交错叠层的多层氧化层231和多层导电层233的一叠层体。导电层233的材料例如是未掺杂的多晶硅。之后，清洗该叠层体，并形成金属硅化物240至少于该多层导电层233的边缘，如图3B所示。金属硅化物240在导电层233上延着x方向的宽度W1，可视实际应用而可做适当调整与变化。此时，导电层233的金属硅化物240以外的部份例如是未掺杂的多晶硅。
接着，形成至少一接触孔235垂直于该多层氧化层231和该多层导电层233，且接触孔235延伸至对应的导电层233如图3C中的第二层导电层233所示。然后，对于接触孔235所对应的导电层233之前的该多层导电层(如第一层导电层)进行回拉(pull back)，使该多层导电层(如第一层导电层)相对于氧化层231具有多个凹形空间(recesses)2352，如图3D所示。
之后，沉积一绝缘材料于氧化层231和导电层233形成的叠层体上，并于接触孔235处形成一绝缘层236，包括在接触孔235的两侧壁内衬式地形成主体部2361和绝缘材料填入凹形空间2352所形成的环状绝缘部2363。并移除叠层体的上表面处的绝缘材料，移除后的结构如图3E所示。一实施例中，沉积的绝缘材料例如是氮化物(如SiN)或氧化物，或其他适合工艺的绝缘材。
接着，移除接触孔235对应的该导电层233的至少一部份，以形成一空腔(cavity)233c。
在此实施例中，完全移除对应的导电层的金属硅化物240以外的部份(例如是对应导电层233的所有未掺杂多晶硅的部份)，如图3F所示。移除方式有很多种，例如是透过接触孔235，以一湿法刻蚀或一化学溶液对于接触孔235对应的该导电层233来进行移除步骤。所使用的化学溶液例如是对于绝缘层236的绝缘材料、氧化层231和金属硅化物240具有高选择比的组成。
之后，形成导电材料以填充空腔233c与接触孔235，以于空腔233c内形成一导电材239和于接触孔235内形成导电物材料238，如图3G所示。导电材料包括重掺杂多晶硅(heavily doped polysilicon)或高导电性的金属如铜或钨等，可用如化学气相沉积(CVD)或电镀沉积方式形成。再者，此实施例中，栅极导电体239与导电物材料238可以是一次沉积相同的导电材料填充而成。如图3G所示，接触孔235和对应的该导电层233是通过导电物材料238和导电材239之间的连接而形成一条低阻值的电流路径(current path)。
虽然上述如图2所示的实施例所提出的结构，接触孔235所对应的第二层的导电层233，是在接触孔235所对应的该导电层233的位置，除了金属硅化物240以外的部份完全地形成低阻值的栅极导电体239，但本发明并不以此为限，金属硅化物240以外的导电层233的材料若是部份地形成低阻值的导电体，仍可有效降低整体阻值，提升应用元件的性能表现。以下实施例中，与图2中相同或相似的元件是沿用相同或相似标号，且同样内容不再赘述。
图4为依照本发明实施例的另一种三维叠层半导体结构的剖面示意图。如图4所示的实施例，接触孔235所对应的该导电层233(即第二导电层)，其边缘形成有金属硅化物240，金属硅化物240之间则包括一底部(bottom portion)2331和一上部(upper portion)2333，上部2333形成有导电材239’，且导电材239’连接边缘的金属硅化物240。底部2331则仍为原导电层233的材料(如未掺杂的多晶硅)。其制造方法类似图3A至图3G，在如图3F的步骤中，是移除靠近接触孔235的上部2333以形成一横向通道(lateral channel)，而裸露出该导电层233边缘的金属硅化物240的至少一部份。之后再填充导电材料于横向通道里而形成导电材239’，使导电材239’与金属硅化物240接触。
图5为依照本发明实施例的再一种三维叠层半导体结构的剖面示意图。如图5所示的实施例，接触孔235所对应的该导电层233(即第二导电层)，其边缘同样形成有金属硅化物240，且边缘之间的一中央部份(centralpart)2335形成有导电材239”，且导电材239”与边缘的金属硅化物240相隔开来(如间距D1所示，例如以未掺杂的多晶硅间隔开来)。其制造方法类似图3A至图3G，在如图3F的步骤中，是移除对应的该导电层233靠近接触孔235的中央部份2335，且中央部份2335裸露出导电层233上下两侧的两氧化层231的表面；之后再填充导电材料于中央部份2335里而形成栅极导电体239”。即使栅极导电体239”未与金属硅化物240直接接触，亦可降低整体阻值，提升应用元件的性能表现。另外，在一实施例中，接触孔235具有一长方形开口，可使导电物材料238与金属硅化物240在x方向上的距离缩小。
上述实施例是先形成金属硅化物，再形成接触孔235里的导电物材料238与对应的导电层233里的导电材(239、239’、239”)，然而本发明并不以此为限。也可以先形成接触孔和填充导电物材料238，再进行金属硅化物的步骤。图6为依照本发明实施例的又一种三维叠层半导体结构的剖面示意图。其制造方法如形成氧化层231和导电层233的叠层体、形成接触孔235、形成绝缘层236等步骤，可参照图3A、图3C、图3D、图3E及相关说明。在形成绝缘层236后，可填入一导电材料以于接触孔235内形成导电物材料238。之后再形成金属硅化物240’于导电层233处。如图6所示，金属硅化物240’是全面地形成而取代原导电层233；但实际应用时并不限制于此，可以局部地形成金属硅化物240’，亦可降低整体阻值。而所形成的金属硅化物240’与原导电层233的材料的比例则可依实际应用情况而作适当选择。由于此实施例中金属硅化物240’是之后才形成，因此作为绝缘层236的绝缘材料除了可使用沉积的氧化物(deposition oxide)或沉积氮化物，亦包括热氧化物(thermal oxide)。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
Claims (10)
1.一种三维叠层半导体结构，包括：
交错叠层的多层氧化层和多层导电层；
至少一接触孔垂直于该多层氧化层和该多层导电层设置，且该接触孔延伸至该多层导电层其中之一；
一导电物材料，填充于该接触孔内并与对应的该导电层连接；和
一绝缘层，形成于该接触孔的两侧；
其中，该接触孔所对应的该导电层的导电性高于其他导电层。
2.根据权利要求1所述的三维叠层半导体结构，其中该多层导电层的边缘是金属硅化物(silicide)。
3.根据权利要求2所述的三维叠层半导体结构，其中该导电层的一中央部份(central part)与边缘的该金属硅化物之间以一未掺杂的多晶硅间隔开来。
4.根据权利要求1所述的三维叠层半导体结构，其中该绝缘层包括：
一主体部，垂直位于该接触孔的两侧，以使该导电物材料与部份的该多层氧化层和该多层导电层绝缘；和
一环状绝缘部，位于该主体部外侧并与该主体部连接，并位于该对应导电层之前的该多层导电层上。
5.根据权利要求1所述的三维叠层半导体结构，其中该绝缘层包括氮化物、沉积氧化物(deposition oxide)或热氧化物(thermal oxide)。
6.一种三维叠层半导体结构的制造方法，包括：
形成交错叠层的多层氧化层(oxide)和多层导电层(gate)；
形成至少一接触孔垂直于该多层氧化层和该多层导电层，且该接触孔延伸至该多层导电层其中之一；
形成一绝缘层于该接触孔的两侧；和
形成一导电物材料于该接触孔内并与对应的该导电层连接；
形成一金属硅化物于该接触孔所对应的该导电层的至少一部份，
其中，该接触孔所对应的该导电层的导电性高于其他导电层。
7.根据权利要求6所述的制造方法，其中形成交错叠层的该多层氧化层和该多层导电层之后，包括：
形成该金属硅化物于该多层导电层的边缘；
形成该接触孔于该多层氧化层和该多层导电层，该接触孔延伸至对应的该导电层；
对于该接触孔对应的该导电层之前的该多层导电层进行回拉(pullback)，使该多层导电层相对于该多层氧化层具有多个凹形空间(recesses)；
沉积一绝缘材料于该多层氧化层和该多层导电层形成的一叠层体上，并于该接触孔的两侧形成该绝缘层，且该绝缘材料亦填入该多个凹形空间以形成一环状绝缘部；和
移除该叠层体的一表面上的该绝缘材料。
8.根据权利要求7所述的制造方法，于形成该绝缘层后，更包括：
移除该接触孔对应的该导电层的至少一部份，以形成一空腔(cavity)。
9.根据权利要求8所述的制造方法，其中完全移除该导电层的该金属硅化物以外的部份。
10.根据权利要求6所述的制造方法，其中形成交错叠层的该多层氧化层和该多层导电层之后，包括：
形成该接触孔于该多层氧化层和该多层导电层，该接触孔延伸至对应的该导电层；
对于该接触孔对应的该导电层之前的该多层导电层进行回拉(pullback)，使该多层导电层相对于该多层氧化层具有多个凹形空间(recesses)；
形成一绝缘材料于该多层氧化层和该多层导电层形成的一叠层体上，并于该接触孔的两侧形成该绝缘层，且该绝缘层亦填入该多个凹形空间以形成一环状绝缘部；
移除该叠层体的一表面上的该绝缘材料；和
全面地形成该金属硅化物于对应的该导电层处。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201210391335.1A CN103730470B (zh) | 2012-10-16 | 2012-10-16 | 三维叠层半导体结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210391335.1A CN103730470B (zh) | 2012-10-16 | 2012-10-16 | 三维叠层半导体结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103730470A true CN103730470A (zh) | 2014-04-16 |
| CN103730470B CN103730470B (zh) | 2016-02-10 |
Family
ID=50454484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210391335.1A Active CN103730470B (zh) | 2012-10-16 | 2012-10-16 | 三维叠层半导体结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103730470B (zh) |
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