CN108630693A - 三维半导体元件及其制造方法 - Google Patents

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Abstract

本发明公开了一种三维半导体元件，包括：一基板，包括一阵列区域和邻近阵列区域的一阶梯区域，其中阶梯区域包括N个梯级，N为大于或等于1的整数；一叠层，具有多层结构叠置于该基板上，且多层结构包括有源层与绝缘层交错设置于基板上方，该叠层包括多个次叠层形成于基板上，这些次叠层与阶梯区域的N个梯级对应设置以分别形成接触区域，其中于接触区域中各次叠层的一最上层有源层包括一金属硅化物层；和多层结构连接器，分别位于对应的接触区域，且多层结构连接器系向下延伸以电性连接各个次叠层的金属硅化物层。

Description

三维半导体元件及其制造方法
技术领域
本发明是有关于一种三维半导体元件及其制造方法，且特别是有关于一种具金属硅化物(silicide)的三维半导体元件及其制造方法。
背景技术
非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行含存储单元的存储器平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些多层薄膜晶体管叠层的与非门(NAND)型闪存结构被提出。相关业者已经提出各种不同结构的三维存储器元件，例如具单栅极(Single-Gate)的存储单元、双栅极(double gate)的存储单元，和环绕式栅极(surrounding gate)的存储单元等三维半导体元件。
相关设计者无不期望可以构建出一三维半导体结构，不仅具有许多层叠层平面(存储器层)而达到更高的储存容量，更具有优异的电子特性(例如具有良好的数据保存可靠性和操作速度)，使存储器可以被稳定和快速的如进行擦除和编程等操作。一般而言，传统三维半导体元件会在阶梯区域(staircase area)沉积一刻蚀停止层(例如氮化硅层)覆盖接触区域的次叠层的多层结构(multi-layers)，使对应各接触区域的所有接触孔都能一致地停在刻蚀停止层上。之后，所有的接触孔同步穿过刻蚀停止层而到达其对应的有源层(例如多晶硅层)上。然而，由于刻蚀停止层的形成会影响接触降落窗口(contact landingwindows)。若在发展一三维半导体元件时需要形成更多对的氧化层-多晶硅层(即常称之OP层)叠层，则需要形成更厚的刻蚀停止层，则此更厚的刻蚀停止层的形成会对接触降落窗口造成更大的不良影响。再者，在缩小三维半导体元件尺寸时，刻蚀停止层的存在会留下更少的空间给接触降落窗口，这对于工艺和结构都会造成问题。
发明内容
本发明系有关于一种三维半导体元件及其制造方法。根据实施例的三维半导体元件，通过形成金属硅化物(silicide)可大幅增加接触降落窗口(contact landingwindows)。
根据实施例，系提出一种三维半导体元件，包括：一基板，包括一阵列区域(arrayarea)和邻近阵列区域的一阶梯区域(staircase area)，其中阶梯区域包括N个梯级(Nsteps)，N为大于或等于1的整数；一叠层，具有多层结构(multi-layers)叠置于该基板上，且多层结构包括有源层与绝缘层交错设置于基板上方，该叠层包括多个次叠层(sub-stacks)形成于基板上，这些次叠层与阶梯区域的N个梯级对应设置以分别形成接触区域(contact regions)，其中于接触区域中各次叠层的一最上层有源层(an uppermostactive layer)包括一金属硅化物层(silicide layer)；和多层结构连接器(multilayeredconnectors)，分别位于对应的接触区域，且多层结构连接器系向下延伸以电性连接各个次叠层的金属硅化物层。
根据实施例，系提出一种三维半导体元件的制造方法，包括：提供具有一阵列区域和邻近阵列区域的一阶梯区域的一基板，其中阶梯区域包括N个梯级，N为大于或等于1的整数；形成具有多层结构的一叠层于该基板上，且多层结构包括有源层与绝缘层交错设置于该基板上方，该叠层包括多个次叠层形成于基板上，这些次叠层与阶梯区域的N个梯级对应设置以分别形成接触区域，其中于接触区域中各次叠层的一最上层有源层包括一金属硅化物层；和形成多层结构连接器分别位于对应的接触区域，且多层结构连接器系向下延伸以电性连接各次叠层的金属硅化物层。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：
附图说明
图1系简绘一三维半导体元件的立体图。
图2为本发明一实施例的一三维半导体元件的阶梯区域的剖面示意图。
图3A至图3L绘示根据一实施例于阶梯区域中形成金属硅化物的三维半导体元件的一种制造方法。
图4为本发明另一实施例的一三维半导体元件的阶梯区域的剖面示意图。
【符号说明】
10：基板
RA：阵列区域
RS：阶梯区域
RC、P1、P2、P3、P4、P5、P6、P7、P8：接触区域
12U：上方选择线
12L：下方选择线
17：串行接触
18：导线
112、212-1、212-2、212-3、212-4、212-5、212-6、212-7、212-8：有源层
113、213-1、213-2、213-3、213-4、213-5、213-6、213-7、213-8：绝缘层
CT1、CT2、CT3、CT4、CT5、CT6、CT7、CT8：多层结构连接器
24-1、24-2、24-3、24-4、24-5、24-6、24-7、24-8、24-1’、24-2’、24-3’、24-4’、24-5’、24-6’、24-7’、24-8’：金属硅化物层
240-3、240-4、240-5、240-6、240-7、240-8、240-3’、240-4’、240-5’、240-6’、240-7’、240-8’：金属硅化物部份
25：金属层
26：介电层
PR1：第一图案化光刻胶层
PR2：第二图案化光刻胶层
PR3：第三图案化光刻胶层
d1：第一宽度
d2：第二宽度
具体实施方式
本发明的实施例系提出一种三维半导体元件及其制造方法。根据实施例，通过在三维半导体元件中形成金属硅化物(silicide)的方式以大幅增加接触降落窗口(contactlanding windows)，无论三维半导体元件的OP层叠层的层数有多少或是三维半导体元件尺寸是否缩小，都适合应用实施例。因此，根据实施例提出的具金属硅化物之设计，可以提供应用的三维半导体元件有足够宽的接触降落窗口，进而增进应用元件的电子特性和性能表现。
本发明可应用于许多具不同存储单元阵列型态的三维半导体元件，例如垂直通道式(vertical-channel，VC)三维半导体元件和垂直栅极式(vertical-gate，VG)三维半导体元件，本发明对于实施例的应用型态并没有特别限制。图1系简绘一三维半导体元件的立体图。图中系绘示一垂直通道式三维半导体元件为例作说明。一三维半导体元件包括一叠层(stack)具有多层结构(multi-layers)叠置于一基板10上，基板10包括一阵列区域(arrayarea)RA和邻近阵列区域RA的一阶梯区域(staircase area)RS，其中阶梯区域RS包括N个梯级(N steps)，N为大于或等于1的整数。多层结构包括多层有源层112(i.e.存储器层，例如是VC元件中包括了控制栅极)与绝缘层113交错设置于基板10上方。三维半导体元件更包括多条上方选择线(upper selection lines)12U(上方选择线可为共同源极线(CommonSource Line))相互平行地位于有源层112(i.e.存储器层)上方，多条串行(strings)垂直于有源层112和上方选择线12U，其中这些串行系电性连接至对应的上方选择线12U。再者，三维半导体元件更包括多条导线18(例如位线BLs)位于上方选择线12U上方，且这些导线18系相互平行并垂直于上方选择线12U。多个存储单元系分别由串行、上方选择线12U和导线18定义，且存储单元可排列为多列(rows)及多行(columns)以形成存储器阵列。再者，多个串行接触(string contacts)17系垂直于有源层112和上方选择线12U，且每串行接触17的设置系对应于存储单元的每串行，其中串行接触17系电性连接至对应的上方选择线12U和对应的导线18。三维半导体元件还包括其它元件，存储器层下方更有下方选择线(lowerselect lines)12L形成(下方选择线可为反转栅极(inversion gate,IG))。
再者，实施例的叠层包括多个次叠层(sub-stacks)形成于基板10上，且这些次叠层与阶梯区域RS的N个梯级对应设置以分别形成接触区域(contact regions)RC。实施例的三维半导体元件更包括多个多层结构连接器(multilayered connectors)(未绘示于图1。但可参照图2的多层结构连接器CT1-CT8)，分别位于对应的接触区域RC。根据实施例，接触区域RC中各个次叠层的一最上层有源层(an uppermost active layer)包括一金属硅化物层(silicide layer)以覆盖降落区域(ex:一接触垫，例如字线接触(word line pad))，且多层结构连接器系向下延伸以电性连接(例如直接接触)各次叠层的金属硅化物层。于一实施例中，阶梯区域RS中对应接触区域RC的次叠层的有源层系来自于阵列区域RA有源层(例如是做为字线的多晶硅层)的延伸。以下系以在阶梯区域RS中形成金属硅化物的三维半导体元件的其中之一种态样为例作实施例的三维半导体元件的说明，但本发明并不仅限于此。
以下系参照所附图式叙述本发明提出的其中多个实施态样，以描述相关构型与制造方法。相关的结构细节例如相关层别和空间配置等内容如下面实施例内容所述。然而，但本发明并非仅限于所述态样，本发明并非显示出所有可能的实施例。实施例中相同或类似的标号系用以标示相同或类似的部分。再者，未于本发明提出的其他实施态样也可能可以应用。相关领域者可在不脱离本发明的精神和范围内对实施例的结构加以变化与修饰，以符合实际应用所需。而图式系已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例的用，而非作为限缩本发明保护范围之用。
再者，说明书与权利要求项中所使用的序数例如”第一”、”第二”、”第三”等的用词，以修饰权利要求项的元件，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，这些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
图2为本发明一实施例的一三维半导体元件的阶梯区域的剖面示意图。图3A至图3L绘示根据一实施例于阶梯区域中形成金属硅化物的三维半导体元件的一种制造方法。在图2和图3A至图3L中，系以8对有源层和绝缘层以及8个接触区域(P1-P8；N＝8)为例做一实施例的说明。当然，接触区域的数目以及有源层与绝缘层成对的数目可以依照实际应用的条件所需而改变。再者，为了达到能清楚呈现与说明实施例构型的目的，于图2和图3A至图3L中系省略了位于8对有源层和绝缘层下方一些已知层(例如：氧化层、选择线层和基板)的绘制。
如图2所示，实施例的叠层包括形成于基板上方的数个次叠层，且这些次叠层设置于阶梯区域(如图1所示的RS)中对应之接触区域P1、P2、P3、P4、P5、P6、P7和P8(i.e.8个梯级；N＝8)。其有源层(例如212-1、212-2、212-3、212-4、212-5、212-6、212-7)与绝缘层(如213-1、213-2、213-3、213-4、213-5、213-6、213-7)交错设置于实施例三维半导体元件的阶梯区域中。阶梯区域中，实施例的三维半导体元件还包括多层结构连接器例如CT1、CT2、CT3、CT4、CT5、CT6、CT7和CT8分别位于对应的接触区域P1-P8。再者，根据实施例，接触区域中各次叠层的一最上层有源层(an uppermost active layer)包括一金属硅化物层(silicide layer)；例如图2所示，金属硅化物层24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8分别形成于接触区域P1、P2、P3、P4、P5、P6、P7和P8。一实施例中，对于接触区域的各个次叠层，位于金属硅化物层下方的有源层可皆为多晶硅层。多层结构连接器例如CT1、CT2、CT3、CT4、CT5、CT6、CT7和CT8系向下延伸以分别电性连接(例如直接接触)各次叠层的金属硅化物层如24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8。
值得注意的是，图2仅绘示其中一种实施态样，亦即各个次叠层的最上层有源层为24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8，其皆为金属硅化物层，其中可利用在工艺中将各个次叠层的一最上层多晶硅层完全转换而得到金属硅化物层。然而，本发明并不以此为限。于一些实施例中，各个次叠层的最上层有源层亦可包括一多晶硅层和一金属硅化物层形成于多晶硅层上方(例如通过将各个次叠层的一最上层多晶硅层部分转换而得，其结构细节系于图4和相关段落中叙述)。
再者，三维半导体元件更包括一介电层26(如层间介电层(ILD))形成于这些接触区域(ex:P1-P8)的次叠层上。多层结构连接器(ex:CT1、CT2、CT3、CT4、CT5、CT6、CT7和CT8)系在介电层26中向下延伸，其中介电层26直接接触各个次叠层的金属硅化物层24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8。如图2所示，于接触区域(P1-P8)的各个次叠层的金属硅化物层24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8系做为各个次叠层的降落区域，且所有降落区域(i.e.金属硅化物层的上表面)除了被多层结构连接器CT1-CT8接触的部分以外都被介电层26直接覆盖。
再者，根据一实施例的三维半导体元件，于接触区域(ex:P1-P8)中这些次叠层的有源层212的侧端(lateral ends of the active layers)包括金属硅化物部份(silicideportions)。例如图2所示的分别对应接触区域P3-P8中的金属硅化物部份240-3、240-4、240-5、240-6、240-7和240-8。且介电层26直接接触有源层的金属硅化物部份240-3、240-4、240-5、240-6、240-7和240-8。根据实施例，金属硅化物层24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8与金属硅化物部份240-3、240-4、240-5、240-6、240-7和240-8包括相同材料。
图3A至图3L绘示一种如图2所示于阶梯区域中形成金属硅化物的三维半导体元件的制造方法。图3A至图3F系例示如何形成N个梯级的其中一种应用程序(图中N＝8)。值得注意的是，于图3A至图3F所显示的步骤仅是提供做示例的用，其他的刻蚀方法亦可应用以制得阶梯区域的N个梯级的相应次叠层。
如图3A所示，一多层结构包括有源层(例如212-1、212-2、212-3、212-4、212-5、212-6、212-7和212-8)与绝缘层(如213-1、213-2、213-3、213-4、213-5、213-6、213-7和213-8)交错设置于基板(未显示)上方(例如是包括8对的多晶硅层和氧化层；及常称之OP对)，且设置一第一图案化光刻胶层(first patterned photo-resist layer)PR1于多层结构上并对应接触区域P8、P6、P4和P2。接着，以第一图案化光刻胶层PR1对有源层212-8和绝缘层213-8进行图案化，以移除对应接触区域P1、P3、P5和P7的有源层212-8和绝缘层213-8，如图3B所示。之后，移除第一图案化光刻胶层PR1。
如图3C所示，设置一第二图案化光刻胶层PR2于多层结构上并对应接触区域P8、P4、P3和P7。接着，以第二图案化光刻胶层PR2对图3C的多层结构进行图案化，以移除对应接触区域P6、P2、P1和P5的两对有源层和绝缘层，如图3D所示。之后，移除第二图案化光刻胶层PR2。
如图3E所示，设置一第三图案化光刻胶层PR3于多层结构上并对应接触区域P8、P6、P5和P7。接着，以第三图案化光刻胶层PR3对图3E的多层结构进行图案化，以移除对应接触区域P4、P2、P1和P3的四对有源层和绝缘层，如图3F所示。之后，移除第三图案化光刻胶层PR3。至此，已制得阶梯区域中N个梯级(N＝8)之次叠层于相应之接触区域中P1-P8。
如图3G所示，完全移除接触区域中P1-P8各个次叠层的最上层绝缘层(例如氧化层)，例如是通过刻蚀氧化物。亦即，分别位于接触区域P8、P6、P4、P2、P1、P3、P5和P7(图3F)中的最上层绝缘层213-8、213-6、213-4、213-2、213-1、213-3、213-5、213-7皆被完全移除，以暴露出最上层有源层。
如图3H所示，沉积一金属层25于接触区域P1-P8中各次叠层的一最上层有源层上(例如多晶硅层)，且金属层25亦沉积于次叠层的裸露侧壁(exposed sidewalls)上。因此，金属层25是地毯式地覆盖在图3H的接触区域P1-P8的次叠层上。一实施例中，金属层25可包括钴(Co)、镍(Ni)、钛(Ti)或其他适合的金属材料。
之后，如图3I所示，对结构进行热退火处理(thermally annealing)以于接触区域P1-P8的各次叠层形成金属硅化物层24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8；一应用例中，例如是(但不限制是)在高温600℃-1000℃范围之间进行热退火处理。由于金属层25也是沉积于次叠层的裸露侧壁上，在进行热退火处理后系于次叠层对应这些裸露侧壁的有源层(例如212-2、212-3、212-4、212-5、212-6和212-7)的各个侧端形成金属硅化物部份(例如240-3、240-4、240-5、240-6、240-7和240-8)。
于一实施例中，金属硅化物层包括含钴的硅化物、含镍的硅化物、含钛的硅化物、含钼的硅化物和含钨的硅化物至少其中之一。例如，金属硅化物层可能包括硅化钴(CoSi)、二硅化钴(CoSi2)、或包括两者的混合物。于其他实施例，金属硅化物层可能包括硅化钛(TiSi)、二硅化钛(TiSi2)、或包括两者的混合物。于其他实施例，金属硅化物层可能包括硅化镍(NiSi)、镍硅化物(NiSiX，x≠1)、或包括两者的混合物。例如，其他可应用的金属硅化物层的材料还可包括二硅化钼(Molybdenum disilicide，MoSi2)、硅化钨(tungstensilicide，WSi2)。金属硅化物层的材料系视实际应用时热退火处理条件而改变，本发明对此并不多做限制。实施例形成的金属硅化物对于氧化物而言有高的刻蚀选择比。
如图3J所示，移除未反应的金属层25(例如非硅化钴的部分)以露出次叠层的金属硅化物层例如24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8，以及金属硅化物部份例如240-3、240-4、240-5、240-6、240-7和240-8。
接着，沉积一绝缘层例如一层间介电层(ILD)于次叠层上，并进行化学机械抛光(CMP)以形成介电层26，如图3K所示。介电层26直接接触各次叠层的金属硅化物层24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8以及直接接触金属硅化物部份240-3、240-4、240-5、240-6、240-7和240-8。
如图3L所示，形成多个多层结构连接器CT1、CT2、CT3、CT4、CT5、CT6、CT7和CT8在介电层26中向下延伸，以与各接触区域P1-P8的金属硅化物层24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8直接接触。如图3L/图2所示，于一实施例中，各个次叠层的一降落区域(landing area)在沿一第一方向(ex：X方向),上具有一第一宽度(first width)d1，于接触区域P1-P8中各次叠层的金属硅化物层24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8在沿第一方向上具有一第二宽度(second width)d2，其中第一宽度d1基本上等于第二宽度d2。根据实施例提出的三维半导体元件，由于在各接触区域中的次叠层的金属硅化物层即做为降落区域之用，相较于传统三维半导体元件，实施例的三维半导体元件会具有更大的接触降落窗口(contact landing windows)，特别是对于在最底端只有一层有源层的接触区域P1其接触降落窗口增加的更多。
图4为本发明另一实施例的一三维半导体元件的阶梯区域的剖面示意图。前述图2和图3A-图3L是绘示其中一种实施态样，亦即各个次叠层的最上层有源层(例如212-1、212-2、212-3、212-4、212-5、212-6、212-7和212-8)系皆为金属硅化物层，其中可利用在热退火处理步骤(如图3I所示之步骤)中将各个次叠层的最上层多晶硅层完全转换而得到。但本发明并不以此为限。图4即显示各个次叠层的最上层有源层包括了一多晶硅层(例如212-8/212-7/212-6/212-5/212-4/212-3/212-2/212-1)和一金属硅化物层(例如24-1’/24-2’/24-3’/24-4’/24-5’/24-6’/24-7’/24-8’)形成于多晶硅层上方。如图4所示，金属硅化物层24-1’、24-2’、24-3’、24-4’、24-5’、24-6’、24-7’和24-8’可通过部分转换各个次叠层的最上层多晶硅层而得，而未被反应的多晶硅则位于金属硅化物层下方。再者，各个次叠层也形成有金属硅化物部份240-3’、240-4’、240-5’、240-6’、240-7’和240-8’(请参照上述实施例的内容与图2和图3A-图3L)。于一示例中(但非限制揭露范围)，在热退火处理步骤进行之前，最上层多晶硅层系具有一厚度约进行热退火处理之后，系产生厚度约的金属硅化物层24-1’、24-2’、24-3’、24-4’、24-5’、24-6’、24-7’和24-8’，以及厚度约的多晶硅层于金属硅化物层下方。根据本发明，可透过调整热退火处理的参数而控制各个次叠层的最上层多晶硅层是否被全部转换、或是部分转换为金属硅化物，视实际应用时的需求而定。
根据上述实施例所揭露的内容，通过在三维半导体元件中形成金属硅化物(silicide)的方式可大幅增加接触降落窗口。根据实施例，各接触区域P1-P8的最上层有源层包括金属硅化物。例如在工艺中，可对暴露出的有源层如多晶硅层进行热退火处理以形成金属硅化物层。根据实施例，于各接触区域的各个次叠层的金属硅化物层系做为各个次叠层的降落区域，且这些降落区域具有相同宽度(d1)以使多层结构连接器降落，相较于传统三维半导体元件(i.e.采用氮化硅层做为一刻蚀停止层，以使对应各接触区域的所有接触孔能一致地停在刻蚀停止层上)，实施例的三维半导体元件具有更大的接触降落窗口。再者，若传统三维半导体元件需要的OP层叠层层数越多，则所需的刻蚀停止层(ex:SiN)的厚度越厚，这会使接触区域的接触降落窗口变得更小，特别是对于在最底端只有一层有源层的接触区域P1其接触降落窗口会缩小的更多。但根据实施例提出的三维半导体元件，不需要形成刻蚀停止层来使所有接触孔一致地停在上面，因此无论发展的三维半导体元件需要的OP层叠层层数有多少、或是三维半导体元件尺寸是否缩小，各接触区域的降落区域都具有足够的宽度(例如图2/图3L/图4所示的宽度d1或d2)来使多层结构连接器降落。
其他实施例，例如元件的已知构件有不同的设置与排列等，亦可能可以应用，系视应用时的实际需求与条件而可作适当的调整或变化。因此，说明书与图式中所示的结构仅作说明的用，并非用以限制本发明欲保护的范围。另外，相关技艺者当知，实施例中构成部件的形状和位置亦并不限于图标所绘之态样，亦是根据实际应用时的需求和/或制造步骤在不悖离本发明的精神的情况下而可作相应调整。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种三维半导体元件，包括：
一基板，包括一阵列区域(array area)和邻近该阵列区域的一阶梯区域(staircasearea)，其中该阶梯区域包括N个梯级(N steps)，N为大于或等于1的整数；
一叠层，具有多层结构(multi-layers)叠置于该基板上，且该多层结构包括有源层与绝缘层交错设置于该基板上方，该叠层包括多个次叠层(sub-stacks)形成于该基板上，这些次叠层与该阶梯区域的该N个梯级对应设置以分别形成接触区域(contact regions)，其中于这些接触区域中各这些次叠层的一最上层有源层(an uppermost active layer)包括一金属硅化物层(silicide layer)；和
多层结构连接器(multilayered connectors)，分别位于对应的这些接触区域，且这些多层结构连接器系向下延伸以电性连接各个这些次叠层的该金属硅化物层。
2.根据权利要求1所述的三维半导体元件，更包括一介电层(adielectric layer)形成于这些接触区域的这些次叠层上，且这些多层结构连接器系在该介电层中向下延伸，其中该介电层直接接触各个这些次叠层的该金属硅化物层。
3.根据权利要求2所述的三维半导体元件，其中于这些接触区域中这些次叠层的这些金属硅化物层系做为这些次叠层的降落区域(landingareas)，且所有的这些降落区域除了被这些多层结构连接器接触的部分以外都被该介电层直接覆盖。
4.根据权利要求1所述的三维半导体元件，其中于这些接触区域中这些次叠层的这些有源层之侧端(lateral ends of the active layers)包括金属硅化物部份(silicideportions)。
5.一种三维半导体元件的制造方法，包括：
提供具有一阵列区域和邻近该阵列区域的一阶梯区域的一基板，其中该阶梯区域包括N个梯级(N steps)，N为大于或等于1的整数；
形成具有多层结构(multi-layers)的一叠层于该基板上，且该多层结构包括有源层与绝缘层交错设置于该基板上方，该叠层包括多个次叠层(sub-stacks)形成于该基板上，这些次叠层与该阶梯区域的该N个梯级对应设置以分别形成接触区域(contact regions)，其中于这些接触区域中各这些次叠层的一最上层有源层(an uppermost active layer)包括一金属硅化物层(silicide layer)；和
形成多层结构连接器(multilayered connectors)分别位于对应的这些接触区域，且这些多层结构连接器系向下延伸以电性连接各个这些次叠层的该金属硅化物层。
6.根据权利要求5所述的方法，更包括一介电层(a dielectric layer)形成于这些接触区域的这些次叠层上，且这些多层结构连接器系在该介电层中向下延伸，其中该介电层直接接触各个这些次叠层的该金属硅化物层。
7.根据权利要求5所述的方法，其中于这些接触区域中这些次叠层的这些有源层的侧端(lateral ends of the active layers)包括金属硅化物部份(silicide portions)。
8.根据权利要求7所述的方法，其中这些有源层的这些金属硅化物部份系与一介电层直接接触，该介电层形成于这些接触区域的这些次叠层上，且这些多层结构连接器系在该介电层中向下延伸。
9.根据权利要求8所述的方法，其中形成各这些次叠层的该金属硅化物层包括：
形成这些次叠层于这些接触区域中，这些次叠层包括多晶硅层以做为这些有源层且与这些绝缘层交错设置于该基板上方；
移除这些接触区域中各这些次叠层的一最上层绝缘层；
沉积一金属层于这些接触区域中各这些次叠层的一最上层多晶硅层上；以及
对这些次叠层和该金属层进行热退火处理(thermally annealing)以于这些接触区域的各这些次叠层形成该金属硅化物层。
10.根据权利要求9所述的方法，其中该金属层亦沉积于这些次叠层的裸露侧壁(exposed sidewalls)上，在进行前述热退火处理后系于这些次叠层对应这些裸露侧壁的这些有源层的各个侧端(each of lateral ends of the active layers)形成一金属硅化物部份(silicide portion)。
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