CN103943572A - 集成电路装置及其制造方法 - Google Patents

Abstract

本发明公开了一种集成电路装置及其制造方法，该集成电路装置包括一衬底，衬底包括一第一区与一第二区。一凹处形成于第一区中。一具有交替排列的多个有源层与多个绝缘层的叠层沉积在凹处中。叠层包括一特定绝缘层，特定绝缘层具有一第一厚度，其中第一厚度、有源层的厚度以及叠层中的其他绝缘层的厚度的总和实质上等于凹处的深度。第一厚度与叠层中除了该特定绝缘层外的其他绝缘层的厚度的差值是在凹处的深度、有源层的厚度以及绝缘层的厚度的工艺差异的范围内。装置包括一平坦化表面，平坦化表面位在第一区与第二区之上，其中最上层的有源层的上表面低于平坦化表面。

Description

集成电路装置及其制造方法

技术领域

本发明是有关于一种叠层的晶体管结构，例如是可用在高密度三维(3D)的存储器装置，及其他可利用叠层的晶体管结构的存储器装置。

背景技术

高密度三维(3D)的存储器装置包括存储单元(memory cells)的叠层多层平面及外围电路(peripheral circuits)。外围电路例如可包括控制编辑、擦除、及读取操作存储单元的电路。金属层、导电(conductive)层或半导体层可电性连接外围电路至存储单元。通常，外围电路是以互补式金属氧化物半导体(CMOS，complementary metal-oxide-semiconductor)技术制造，而存储单元的叠层多层平面由不同的技术制造，例如是电荷捕获存储器技术(charge trapping memory technologies)，而电荷捕获存储器技术需要的流程步骤与形成外围电路的流程步骤不同。

理想的三维存储器装置，是提供利于将三维的存储器装置的外围电路与存储单元的叠层多层平面整合的技术。

发明内容

本发明提供一种整合三维存储器装置中的外围电路和存储单元的叠层多层平面的技术。依据此技术，集成电路装置包括一衬底，衬底包括第一区与第二区。在第一区中形成凹处(pit)。在凹处中沉积有源层与绝缘层交替排列而成的叠层。

叠层包括一特定绝缘层，特定绝缘层具有一第一厚度，其中第一厚度、有源层的多个厚度以及叠层中的其他绝缘层的厚度的总和实质上等于凹处的深度。第一厚度与叠层中除了该特定绝缘层外的其他绝缘层的厚度具有一差值，此差值是在凹处的深度、有源层的厚度以及绝缘层的厚度的工艺差异的一范围内。装置包括一平坦化表面位于第一区与第二区之上，其中有源层的最上层具有一上表面低于(below)平坦化表面。

依据此技术的方法包括刻蚀衬底以形成一凹处，其中凹处具有低于衬底的一上表面的一目标深度(target depth)，以及测量刻蚀而成的凹处的深度。此方法包括沉积一叠层至少在衬底上的刻蚀的凹处中，叠层包括交替排列的多个有源层与多个绝缘层，其中叠层中的至少一绝缘层具有一厚度，此绝缘层的厚度依据目标深度与刻蚀的凹处(etched pit)的测量深度的差值。方法包括进行一平坦化工艺，以提供一平坦化表面(planarized surface)。

为了对本发明的上述特征、优点及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示一三维与非门闪存装置的透视图。

图2绘示另一三维与非门闪存装置的透视图。

图3绘示一实施例的三维存储器装置的简化剖面图。

图4至图7绘示依照本发明第一实施例的集成电路上的装置的制造方法阶段图。

图8、图9绘示依照本发明第二实施例的集成电路上的装置的制造方法阶段图。

图10、图11绘示依照本发明第三实施例的集成电路上的装置的制造方法阶段图。

图12A、图12B绘示依照本发明第四实施例的集成电路上的装置的制造方法阶段图。

图13至图18绘示一种具有外围电路的集成电路装置中的凹处中的叠层的整合方法。

【主要元件符号说明】

102、103、104、105、112、113、114、115：半导体线

102B、103B、104B、105B、112A、113A、114A、115A：位线结构

109、119：串选择线栅极结构

125-1、125-N：字线

126、127：接地选择线

128：源极线。

201：集成电路衬底

210、1810：叠层

220：半导体本体元件

230、250、261、262、263：连接元件

240：叠层间半导体元件

260：参考导体

270：参考选择开关

271、272、273：层间连接器

280：交叉点(cross-points)

290：串选择开关

300：存储器装置

312：存储单元区

314：垂直接触区。

316、1510、1516：隔离区

318、1518：外围区

320、520：凹处

330、430：衬底

340、350、360、1615：水平面

370、710、730、910、930、1020、1040、1220、1240、1260、1320、1340：有源层

410、1410：刻蚀掩模

415：牺牲层

420、735、935、1045、1265、1345：上表面

510：底部

540：测量深度

610、1310：底绝缘层

720、920、1250、1330：中间绝缘层

740、940、1110、1350：上绝缘层

810：第二绝缘层

615、815：目标厚度

1010、1030、1050、1210、1230、1270：绝缘层

1090、1290：测量厚度

1610：阻止层

1620：绝缘填充物

1810：平坦化表面

GSL：底部平面

ML1、ML2、ML3：金属层

SSL：上部平面

WL、WL0、WLN-1：中间平面

具体实施方式

以下特举实施例并配合所附图式图1至图18对本发明作详细描述。

图1绘示三维与非门(NAND)闪存装置的透视图。如图1所示的装置包括由多个有源线与多个绝缘线交替排列的多个叠层。图示中的绝缘材料被移除以曝露出(expose)额外的结构。例如，移除在叠层中的半导体线之间的绝缘线，以及移除在半导体线的叠层之间的绝缘线。本说明书中是以三维存储器阵列为例描述此结构的某些细节，三维存储器阵列可制造在半导体衬底上的凹陷区(recessed area)或凹处(pit)中，并与在衬底上凹处外侧的外围电路组合。以描述于此的技术亦可形成其他多层电路结构。

如图1所示，在绝缘层上形成多层阵列，多层阵列包括多条字线(wordlines)125-1、...、125-N，此些字线共形于(conformal)多个叠层。多个叠层包括多层平面(multiple planes)中的半导体线112、113、114与115。在相同平面中的半导体线由位线结构(如102B)电性耦接在一起。

半导体线，例如半导体线112、113、114与115，终止(terminate)于位线结构(Bit line structures)112A、113A、114A与115A。如图式所示，这些位线结构112A、113A、114A与115A电性连接至不同的位线，以连接到译码电路(decoding circuitry)进而在阵列内选择平面(select planes)。这些位线结构112A、113A、114A与115A可在定义(defined)多个叠层时同时图案化。

半导体线，例如半导体线102、103、104与105，终止于位线结构102B、103B、104B与105B。如图式所示，这些位线结构102B、103B、104B与105B电性连接至不同的位线，以连接到译码电路进而在阵列内选择平面。这些位线结构102B、103B、104B与105B可在定义多个叠层时同时图案化。

任一给定(given)的半导体线的叠层耦接至位线结构112A、113A、114A与115A以及位线结构102B、103B、104B与105B的两者其中之一，但并非同时耦接至两者。一个半导体位线的叠层具有从位线端点到源极线端点的方向性(orientation)和源极线端点到位线端点的方向性的两个相反方向的其中之一。举例来说，半导体线112、113、114与115的叠层具有从位线端点到源极线端点的方向性，而半导体线102、103、104与105的叠层具有从源极线端点到位线端点的方向性。

半导体线112、113、114与115的叠层经由位线结构112A、113A、114A与115A终止于一端点，而半导体线叠层112、113、114与115通过串选择线(SSL)栅极结构119、接地选择线(ground select line，GSL)126、字线(WL)125-1至字线125-N以及接地选择线127，终止于在另一端点的源极线128。半导体线112、113、114与115的叠层并未接至(reach)位线结构102B、103B、104B与105B。

半导体线102、103、104与105的叠层经由位线结构102B、103B、104B与105B终止于一端点，而半导体线叠层102、103、104与105通过串选择线栅极结构109、接地选择线127、字线125-N至字线125-1以及接地选择线126，终止于在另一端点的源极线(被图中的其他部分所遮蔽)。半导体线102、103、104与105的叠层并未接至位线结构112A、1103A、114A与115A。

存储器材料层设置在半导体线112-115与102-105表面以及多条字线125-1至125-N之间的交叉点(cross-points)的界面区域中。类似于字线，接地选择线126与127共形于多个叠层。

各个半导体线的叠层经由位线结构终止于一端，且经由源极线止于另一端。例如，半导体线112、113、114与115的叠层终止于位线结构112A、113A、114A与115A端，而另一端则终止于源极线128端。在图1的近端处，每间隔一个的半导体线的叠层(例如是偶数个或奇数个的半导体线的叠层)终止于位线结构102B、103B、104B与105B端，每间隔一个的另一组半导体线的叠层终止于分隔开来的源极线。在图1的远程处，每间隔一个的半导体线的叠层终止于位线结构112A、113A、114A与115A端，及每间隔一个的另一组半导体线的叠层终止于分隔开来的源极线。

位线与串选择线形成在金属层ML1、ML2与ML3上。位线耦接至平面译码装置(plane decoder)(未绘示)。串选择线耦接至串选择线译码装置(未绘示)。

在定义字线125-1至125-N的步骤中，接地选择线126与127可同时图案化。接地选择装置(Ground select devices)形成在多个叠层的表面与接地选择线126与127之间的交叉点上。在定义字线125-1至125-N的步骤中，串选择线栅极结构119与109可同时图案化。串选择装置(string selectdevices)形成在多个叠层的表面与串选择线栅极结构119与109之间的交叉点上。此些装置耦接至译码电路以选择在阵列中的特定叠层内的串。

图2绘示另一三维与非门(NAND)闪存装置的透视图。存储器装置包括存储单元的NAND串的阵列(array of NAND strings of memory cells)，并且，存储器装置可以是双栅极垂直通道存储器阵列(double-gate verticalchannel memory array，DGVC)。存储器装置包括集成电路衬底201以及多个具有交替排列的导电条与绝缘材料的叠层(stacks of conductive strips)。此些叠层至少包括多个导电条的一底部平面(bottom plane)GSL、多个导电条的中间平面(intermediate planes)WL以及多个导电条的上部平面(top plane)SSL。举例而言，叠层210包括导电条的底部平面GSL、多个导电条的中间平面WL0至WLN-1以及导电条的上部平面SSLs，其中N可为8、16、32、64等。图式中移除绝缘材料以露出(expose)额外的结构。例如，移除在叠层中的导电条(conductive strips)之间的绝缘材料，以及移除在导电条的叠层之间的绝缘材料。

如图2所示，多条位线结构正交地配置在多个叠层之上且具有共形于多个叠层的表面。多个位线结构包括在叠层之间(inter-stack)的半导体本体元件(semiconductor body elements)220以及在叠层之上的连接元件(linkingelements)230，连接元件230连接半导体本体元件220。

存储器装置包括在交叉点(cross-points)280的界面区域中的存储器元件，交叉点280位在叠层中的多个中间平面WLs中的导电条侧边表面(sidesurfaces)和多个位线结构的叠层间半导体本体元件220之间。

参考导体(reference conductor)260设置在导电条的底部平面GSL与集成电路衬底201之间。至少一参考线(reference line)结构正交地配置在多个叠层之上，参考线结构包括在叠层之间的叠层间半导体元件240以及在叠层210之上的连接元件(linking element)250，而叠层间半导体元件240电性通信(electrical communication)于参考导体260，连接元件250连接叠层间半导体本体元件240。叠层间半导体元件240具有比半导体本体元件220较高的导电性(conductivity)。

存储器装置包括串选择开关(string select switches)290与参考选择开关(reference select switches)270，串选择开关290位于导电条的上部平面的界面区域，参考选择开关270位于导电条的底部平面GSL的界面区域。

如图2所示，存储器装置可更包括译码电路，译码电路耦接至多个叠层中的导电条。译码电路可包括字线译码电路及串选择线(string selectionline)译码电路，串选择线译码电路耦接至多个叠层中的导电条的上部平面SSLs。导电条的上部平面中的串选择线独立地(independently)耦接至串选择线译码电路，且由串选择线译码电路控制。

位于中间平面WLs中的导电条与位于底部平面GSL中的导电条连接在一起，以减少译码装置面积(areas)，并进而减少存储器装置的整体尺寸(overall size)。位于上部平面SSLs中的导电条为单独进行译码以达到正确的位线译码(bit line decoding)。

存储器装置可包括连接元件，例如是连接元件261与262，以及层间连接器(interlayer connectors)，例如是层间连接器271与272。连接元件连接中间平面WL中的字线组，层间连接器耦接至连接元件261与262中的着陆区(landing areas)及字线译码电路(未绘示)。着陆区在层间连接器下表面与层间连接器上表面之间的界面区。

如图2所示，用于多个中间平面中的多层(multiple layers)上的字线组的层间连接器(如271与272)配置在阶梯状结构(staircase structure)中，且层间连接器(如271与272)连接至多个中间平面中的两个不同层的着陆区。针对存储单元阵列和一个周边区域(如在图3中的318)及周围电路元件(components of peripheral circuits)，阶梯状结构可形成在靠近存储单元区的边界(如在图3中的312)的垂直接触区(vertical contact region)(如在图3中的314)中。垂直接触区可包括连接元件261与262及层间连接器271与272。

存储器装置可包括接地选择线译码电路(ground selection line decodingcircuits)，接地选择线译码电路耦接至多个叠层中的至少一导电条的底部平面GSL。存储器装置可包括连接元件，例如是连接元件263，以及层间连接器，例如是层间连接器273。连接元件连接导电条的底部平面GSL中的接地选择线组(sets of ground selection lines)，层间连接器耦接至连接元件中的着陆区及接地选择线译码电路(未绘示)。着陆区在层间连接器下表面与连接元件上表面之间的界面区，层间连接器例如是层间连接器273，连接元件例如是连接元件263。垂直接触区(如在图3中的314)亦可包括连接元件263及层间连接器273。

如图2所示，存储器装置包括第一重叠导电层(first overlyingconductive layer)(未绘示)连接至多条位线结构，位线结构且包括耦接至感应电路(sensing circuits)的多条全局位线(global bit lines)。存储器装置亦包括第二重叠导电层(second overlying conductive layer)(未绘示)连接至至少一参考导体结构(reference conductor structure)，参考导体结构耦接至参考电压源(reference voltage source)。

三维存储器(3D)装置，例如是如图1与图2所示的结构以及其他包括有源层与绝缘层交替排列的叠层的三维(3D)存储器装置的结构，包括如本文所述的外围电路元件以及有源线与绝缘线交替排列的的叠层(stacks ofactive layers alternating with insulating lines)。外围电路元件可制造在集成电路装置的衬底的平面表面上以控制装置的功能。叠层可制造在衬底中的平面表面下方的凹处中。凹处的深度是决定于叠层的凹处中任何的有源线与绝缘线沉积前。但由于在刻蚀凹处时的工艺差异(process variation)，凹处的实际深度是直到凹处刻蚀完成后才能得知。另外，由于在沉积有源线和绝缘线时的工艺差异，叠层的实际厚度是直到沉积后才能得知。在整合外围电路元件及叠层时，在沉积工艺后，可进行一平坦化工艺(planarizationprocess)于叠层上及具外围电路元件的衬底中的外围区上。在工艺差异存在下，在平坦化工艺中确实保护叠层中的有源线是一项挑战。

如图1与图2所示的结构包括叠层中的有源层组，有源层组的尺寸对叠层中存储单元的均匀性(uniformity)是关键。在如图1所示的结构中，有源层包括半导体线112、113、114与115且对沿着线(along the lines)在水平与非门串(horizontal NAND strings)中的存储单元提供半导体本体区(semiconductor body regions)。并且，此些线的厚度(thicknesses)对存储单元的通道宽度(channel width)是关键。在如图2所示的结构中，有源层包括字线(WLN-1与WL0)，且对沿着叠层间半导体本体元件220在垂直与非门串(vertical NAND strings)中的存储单元提供字线。并且，此些字线的厚度对存储单元的通道长度(channel length)是关键。因此，在工艺中，包括关键的厚度特征的多个有源层，可设置以具有完全相同(identical)或接近完全相同的厚度以改善跨越阵列(across the array)的存储单元的关键特征(criticalcharacteristics)的均匀性。在另一方面，图2中的接地选择线(GSL)的厚度对在与非门串(NAND string)中的接地选择晶体管的通道长度可以是关键。另外，叠层中的有源层之间的绝缘层隔离有源层，因此可具有最小可接受厚度，以作为可靠的绝缘体(insulators)，且此些最小可接受厚度，可在每层的制造过程中指定(specified)。然而，某些绝缘层具有的厚度可以大于指定厚度，而对存储单元的性能(performance)并不会有实质性的影响(substantial impact)。当叠层中的有源层和绝缘层的数目增加，叠层的高度可能成为制造上的问题，但仍尽会可能保持实务上所能达到的最小的整体高度(overall height)。

图3绘示一实施例的三维(3D)存储器装置300的简化剖面图。三维(3D)存储器装置300包括存储单元区312、垂直接触区314、隔离区(isolationregion)316以及外围区318。存储单元区312包括有源层与绝缘层交替排列而成的叠层，其中有源层可包括图案化半导体或导电材料，导电材料作为在存储器(memory)中的位线或字线，而绝缘层可包括介电材料(dielectricmaterials)。有源层与绝缘层设置在衬底上的凹陷区(recessed area)或凹处。垂直接触区314包括连接元件，连接元件连接位线或字线，位线或字线是由存储单元区312中的有源层往重叠金属层(overlying metal layer)刻蚀。隔离区316令外围区318电性绝缘于存储单元区312和垂直接触区314。外围区318包括外围电路元件，外围电路元件包括译码电路，译码电路经由重叠金属层连接至存储单元区312与垂直接触区314中的电路元件(circuitelements)。

描述于此的存储单元区312与垂直接触区314中，交替排列的有源层与绝缘层的叠层的工艺差异可用以帮助(facilitate)整合存储单元区及外围区318中具有集成电路装置的外围电路元件。本发明的集成电路装置是以装置300作为一种类型的例子，然而不限于此，其他适合的装置类型亦适用。如图3所示，可形成平坦化表面(planarized surface)于存储单元区312、垂直接触区314、隔离区316及外围区318上的不同水平面(various levels)上。一实施例中，平坦化表面可形成在衬底330的上表面的一水平面(level)340上。另一实施例中，平坦化表面可形成在外围区318中外围栅极(peripheral gates)的上表面的一水平面350上。又一实施例中，平坦化表面可形成在重叠金属层最下层的底表面的一水平面360上(未绘示)。平坦化表面亦可形成在水平面340与水平面350之间的一水平面，或水平面350与水平面360之间的一水平面。如本文所述，当叠层中的有源层和绝缘层的数目增加，叠层的高度可能成为工艺上的问题。例如，因为工艺差异，凹处在衬底中刻蚀的深度可能小于指定深度，或者制造完成的叠层具有的厚度大于叠层中的有源层和绝缘层的指定厚度的总和。如此一来，若进行平坦化工艺于衬底330的上表面的水平面340上，有源层的最上层(如370)可能在平坦化工艺中损坏。当叠层中有源层和绝缘层的数量增加时，本技术提供了一种方法和装置，可以避免损坏叠层的关键元件，例如最上层的有源层。

如图3所示，存储单元区312、垂直接触区314及隔离区316位于衬底330的凹处320中。如图1所示，存储单元区312可包括半导体线112-115与102-105、串选择线栅极结构119与109、接地选择线126与127、字线125-1到125-N及源极线128。

如图1所示，垂直接触区314可包括位线结构102B、103B、104B与105B及位线结构112A、113A、114A与115A，而位线结构102B、103B、104B、105B、112A、113A、114A与115A连接至金属层ML1、ML2与ML3的位线。如图2所示的存储器装置中，垂直接触区314可包括连接元件261与262及层间连接器271与272，连接元件261与262连接中间平面WL中的字线组，层间连接器271与272耦接至连接元件261与262中的着陆区及字线译码电路(未绘示)。如图2所示的存储器装置中，垂直接触区314亦可包括连接元件263及层间连接器273，连接元件263连接导电条的底部平面GSL中的接地选择线组，层间连接器273耦接至连接元件263中的着陆区及接地选择线译码电路(未绘示)。隔离区316将存储单元区312及垂直接触区314与外围区318隔开。

外围区318中的外围电路元件可包括译码电路，如前述关于图1与图2所示的存储器装置的描述。例如，如图2所示用于存储器装置的译码电路可包括字线译码电路、串选择线译码电路及接地选择线译码电路。外围电路元件亦可包括控制器、电压产生器、地址产生器(address generators)、指令译码装置(command decoders)、栅极、图案化金属层及贯孔(vias)，贯孔连接图案化金属层至其他元件(components)。外围电路元件可应用互补式金属氧化物半导体(CMOS)技术制造。

平坦化表面(planarized surface)形成在存储单元区312、垂直接触区314、隔离区316及外围区318之上。图案化金属层(patterned metal layers)形成在平坦化表面上。请参考如图1所示的存储器装置，图案化金属层可包括金属层ML1、ML2与ML3。请参考如图2所示的存储器装置，图案化金属层可包括第一重叠导电层(first overlying conductive layer)(未绘示)及第二重叠导电层(second overlying conductive layer)(未绘示)，第一重叠导电层连接至多条位线结构(bit line structures)，第二重叠导电层连接至参考导体结构(reference conductor structure)。图案化金属层可耦接外围区318中的外围电路元件至存储单元区312中的存储单元。图案化金属层可耦接外围区318中的外围电路元件至垂直接触区314中的位线结构102B、103B、104B、105B、112A、113A、114A与115A(图1)。图案化金属层可耦接外围区318中的外围电路元件至垂直接触区314中的层间连接器271、272与273(图2)。

图4至图7绘示依照本发明第一实施例的集成电路上的装置的制造方法阶段图。图4绘示一集成电路装置中的衬底430具有一上表面(topsurface)420。牺牲层(sacrificial layer)415形成在衬底430上，刻蚀掩模(etchmask)410形成在衬底430上，以在衬底430中选择一区域(area)用以刻蚀而形成具目标深度(target depth)的凹处。在制造之前，先将指定目标深度的信息储存在制造控制系统。计算出来的目标深度可大于、小于、或等于后续沉积在凹处的有源层和绝缘层的叠层的目标厚度的总和。有源层和绝缘层的叠层的目标厚度亦可在制造之前先行指定并将其信息储存在制造控制系统。

如图5所示，使用刻蚀掩模410在衬底430上刻蚀出凹处520。刻蚀完成后，测量凹处520的实际深度(actual depth)以产生测量深度(measureddepth)540。凹处的实际深度(actual depth)可使用表面轮廓仪(alpha stepper)测量，表面轮廓仪为在集成电路制造过程中用于确定(determining)与分析薄梯形高度(step heights)的精密测量仪器。表面轮廓仪可具有亚埃(sub-angstrom)分辨率，1埃等于0.1纳米(nanometer)。由于工艺差异，凹处520的测量深度540与目标深度间可能存在差值(difference)。工艺差异可能存在于同一晶圆上的多个芯片之间，或存在于不同的多个晶圆的芯片之间。测量深度540可在目标深度的一个范围内。在一些工艺范例中，测量深度540可在目标深度+/-5％的范围内。换言之，在一些工艺范例中，如果目标深度为600纳米，测量深度540可在570纳米和630纳米之间。

如图6所示，至少一绝缘层中包括一底(bottom)绝缘层610沉积在衬底430上及凹处520中的底部510上，其中在沉积底绝缘层前，先移除牺牲层415(图5)。根据目标深度和凹处520的测量深度540之间的差值，底绝缘层610具有目标厚度615。

如本文所述，计算出来的目标深度可大于或等于后续沉积在凹处的有源层和绝缘层的叠层的目标厚度的总和，使得叠层沉积后，叠层中有源层的最上层的上表面低于衬底430的上表面420。然而，凹处520的测量深度540可小于凹处520的目标深度。为了补偿目标深度和测量深度540之间的差值，底绝缘层610的目标厚度可由差值调整，使得叠层沉积后，有源层的最上层的上表面低于衬底430的上表面420。

图7绘示叠层中的有源层710和730与底绝缘层610、中间绝缘层720和上绝缘层(top insulating layer)740交替排列，并且沉积在衬底430上及凹处520中。虽然只有两个有源层绘示在叠层中，叠层可包括更多有源层，例如8、16、或32个有源层，且与多个绝缘层交替排列。最上层的有源层730的上表面735低于衬底430的上表面420，使得当进行平坦化工艺于衬底430的上表面420的水平面(level)上时，最上层的有源层730是被保护，且叠层可齐平于衬底430的上表面420。

叠层中的绝缘层可与其他层相同或不同。可使用的代表性绝缘材料包括氧化物、氮化物(nitride)、氧氮化物(oxynitride)或硅酸盐(silicate)等。可使用具有的绝缘常数(insulating constant)小于二氧化硅的绝缘常数的低绝缘常数材料，例如硅碳氢氧(SiCHOx)。亦可使用具有的绝缘常数高于二氧化硅的绝缘常数的高绝缘常数(high-k)材料，例如氧化铪(HfOx)、氮氧化铪(HfON)、氧化铝(AlOx)、氧化钌(RuOx)、氧化钛(TiOx)等。

叠层中的导体层与半导体层可与其他层相同或不同。可使用的代表性材料包括导电半导体(electrically conductive semiconductors)，导电半导体包括重掺杂的多晶硅(heavily doped polysilicon)(使用的掺杂物例如是As(砷)、P(磷)、B(硼))、硅化物、氧化物半导体、以及半导体和硅化物的组合，其中硅化物包括硅化钛(TiSi)、硅化钴(CoSi)，氧化物半导体包括铟锌氧化物(InZnO)、铟镓锌氧化物(InGaZnO)。叠层中的导电层可为金属、导电化合物(conductive compound)、或以下材料的组合：铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钴(Co)、镍(Ni)、氮化钛(TiN)、氮化钽(TaN)、氮化钽铝(TaAlN)等。

图8与图9绘示依照本发明第二实施例的集成电路上的装置的制造方法阶段图。图8接续如图6所示的第一实施例的工艺，其中在衬底430上刻蚀出凹处520，然后在衬底430上及凹处520中的底部510上沉积底绝缘层610。如图8，测量底绝缘层610的实际厚度以产生测量厚度(measuredthickness)815。底绝缘层610的实际厚度可使用测量系统(metrology system)测量，测量系统可在集成电路制造过程中测量沉积材料层的膜厚(filmthickness)。此测量系统例如是n与k(“n and k”)分析仪，其中n为折射率(refractive index)，k为消光系数(extinction coefficient)，此两者用以决定膜厚。具代表性的“n and k”分析仪包括由美国加州圣荷西(California，San Jose)的n与k科技有限公司(n&k Technology，Inc)出售的例如具有n&k OlympianMetrology System型号的仪器。

由于工艺差异，目标厚度(target thickness)615与底绝缘层610的测量厚度815间可能存在差值。工艺差异可能在同一晶圆上的多个芯片之间，或在不同的晶圆的多个芯片之间。测量厚度815可在目标厚度615的一个范围内。在一些工艺范例中，测量厚度815可在目标厚度615的+/-5％范围内。换言之，在一些工艺范例中，如果目标厚度615为200纳米，测量厚度815可在190纳米和210纳米之间。实施例中，目标厚度615与测量厚度815间的差值可以经由微调后续工艺的沉积厚度，以达到使最后预期的总厚度等同于实际沉积的总厚度。

如图8所示，第二绝缘层810沉积在底绝缘层610上且接触底绝缘层610。根据沉积的底绝缘层610的测量厚度815和凹处520的测量深度540，第二绝缘层810具有第二厚度。第二绝缘层810的第二厚度可经过计算，使得叠层沉积后，有源层的最上层的上表面低于衬底430的上表面420。

如图9所示，最上层的有源层930和另一有源层910与第二绝缘层810、中间绝缘层920和上绝缘层940交替排列，并且沉积于衬底430上及凹处520内。虽然只有两个有源层绘示在叠层中，叠层可包括更多有源层，例如是8、16、或32层，且与多个绝缘层交替排列。最上层的有源层930的上表面935低于衬底430的上表面420，使得当进行平坦化工艺于衬底430的上表面420的层上时，保护了最上层的有源层930，且叠层可齐平于衬底430的上表面420。

图10与图11绘示依照本发明第三实施例的集成电路上的装置的制造方法阶段图。图10接续如图5所示的第一实施例的工艺，其中在衬底430上刻蚀出凹处520。在第三实施例中，叠层的目标深度大于具有交替排列的有源层与绝缘层的叠层的厚度，使得最上层的有源层1040的上表面1045低于衬底430的上表面420。如图10所示，在叠层中，有源层1020和1040与绝缘层1010、1030和1050是交替排列而成叠层，并沉积在衬底430上和凹处520中，其中在叠层沉积前，先移除牺牲层415(图5)。虽然只有两个有源层绘示在叠层中，叠层可包括更多有源层，例如是8、16、或32层，且与多个绝缘层交替排列设置。测量沉积而成的叠层(depositedstack)的厚度以产生测量厚度1090。沉积而成的叠层的厚度可使用精密测量仪器测量，精密测量仪器在集成电路制造过程中是用于确定(determining)与和分析薄梯形高度。此种仪器例如是表面轮廓仪，而表面轮廓仪可具有亚埃(sub-angstrom)分辨率，1埃等于0.1纳米。代表性的表面轮廓仪包括由在位在美国加州米尔皮塔司(California，Milpitas)的KLA-TencorCorporation出售的仪器，例如型号为Alpha-Step IQ Surface Profiler的仪器。

如本文所述，由于工艺差异，目标厚度615与底绝缘层610的测量厚度815间可能存在差值(图6至图8)。同样地，目标厚度与有源层(如1020)的测量厚度间可能存在差值。在一些工艺范例中，有源层的测量厚度可在有源层的目标厚度+/-5％范围内。换言之，在一些工艺范例中，如果有源层的目标厚度为30纳米，测量厚度可在28.5纳米和31.5纳米之间。同样地，目标厚度与绝缘层(如1030)的测量厚度间可能存在差值，而绝缘层(如1030)位在两有源层之间(如1020与1040)。实施例中，目标厚度与测量厚度间的差值可以经由微调后续工艺的沉积厚度，以达到使最后预期的总厚度等同于实际沉积的总厚度。

如图11所示，因为叠层的目标深度大于交替排列的有源层与绝缘层的叠层的厚度，上绝缘层1110沉积在叠层上，使叠层的水平面齐平于衬底430的上表面(top surface)420。根据沉积的叠层的测量厚度1090和凹处520的测量深度540，上绝缘层1110具有一厚度。例如，由凹处520的测量深度540与叠层的测量厚度1090的差值，可计算上绝缘层1110的厚度，而叠层的测量厚度1090包括已经沉积在凹处520的有源层与绝缘层的实际厚度。当进行平坦化工艺在衬底430的上表面420的水平面(level)上时，保护了最上层的有源层1040，且叠层可齐平于衬底430的上表面420。

图12A及图12B绘示依照本发明第四实施例的集成电路上的装置的制造方法阶段图。图12A接续如图5所示的第一实施例的工艺，其中在衬底430上刻蚀出凹处520。

如图12A所示，叠层包括下部次叠层(lower sub-stack)，次叠层包括叠层中的一些交替排列的有源层与绝缘层。图12A绘示下部次叠层包括沉积在衬底430凹处520中交替排列的有源层1220和1240与绝缘层1210和1230，并且沉积于凹处520内以及衬底430上。沉积下部次叠层前，先移除牺牲层415(图5)。虽然只有两个有源层绘示在下部次叠层中，下部次叠层可包括更多有源层，例如是8、16、或32层，且与多个绝缘层交替排列设置。沉积下部次叠层后，下部次叠层具有交替排列的有源层1220和1240与绝缘层1210与和1230，测量下部次叠层厚度1290。

如图12B所示，中间绝缘层(intermediate insulating layer)1250沉积在下部次叠层上，叠层包括上部次叠层(upper sub-stack)，上部次叠层包括在叠层中的其他交替排列的有源层与绝缘层。根据凹处520的测量深度540与下部次叠层的测量厚度1290，中间绝缘层1250具有一厚度，使得在叠层中最上层的有源层1260的上表面1265低于衬底430的上表面420。上部次叠层沉积于中间绝缘层1250上，上部次叠层包括最上层的有源层1260与绝缘层1270。因此，中间绝缘层沉积在下部次叠层与上部次叠层之间。当进行平坦化工艺于衬底430的上表面420的水平面(level)上时，保护了最上层的有源层1260，且叠层可齐平于衬底430的上表面420。

虽然图12A与图12B仅绘示一层中间绝缘层1250，第四实施例可包括多于一层中间绝缘层以沉积出整体厚度比目标厚度较厚或较薄的多层绝缘层，而此些中间绝缘层位在底绝缘层(如1210)与最上层的有源层(如1260)之间，且可在制造之前，先将指定目标厚度的信息储存在制造控制系统。

图13至图18绘示一种具有外围电路的集成电路装置中的凹处中的叠层的整合方法。如图13所示，在衬底430上及凹处520中沉积叠层。可使用前述的四个实施例中任意之一的方法制造叠层。叠层包括交替排列的有源层1320和1340以及底绝缘层1310、中间绝缘层1330和上绝缘层1350。虽然只有两个有源层绘示在叠层中，叠层可包括更多有源层，如8、16、或32层，且与多个绝缘层交替排列。最上层的有源层1340的上表面1345低于衬底430的上表面420，使得当进行平坦化工艺于衬底430的上表面420的水平面上时，保护了最上层有源层1340，且叠层可齐平于衬底430的上表面420。

经由凹处520的测量深度540与沉积于凹处520中的有源层(如1320与1340)与绝缘层(如1310与1330)的测量厚度的总合的差值，可计算得出绝缘层1350的厚度。上绝缘层1350的材料可包括其他绝缘层(如1310与1330)相同的材料，例如是氧化物、氮化物、氧氮化物、硅酸盐(silicate)等。

如图14所示，在叠层的一部分(portion)上形成刻蚀掩模1410以定义(define)存储单元区。

如图15所示，接着刻蚀叠层以形成隔离区1516，隔离区1516将存储单元区与外围区1518隔开。在刻蚀掩模1410下的叠层的部分被保留以用于存储器阵列的形成，存储器阵列包括如图3所示的存储单元区312与垂直接触区314。刻蚀工艺在叠层中留下的残余(residual)材料使得在存储器阵列相反侧的隔离区(如1510)的壁(wall)朝向外围区倾斜而远离存储器阵列倾斜。

图16至图18绘示用于提供平坦化表面的平坦化工艺，其中最上层的有源层的上表面低于平坦化表面。图16绘示在在平坦化工艺中移除刻蚀掩模1410(图14)后的一阶段。在此阶段中，在叠层、隔离区1516以及外围区1518上形成阻止层(stopping layer)1610。阻止层1610具有不同于在阻止层1610下方的材料的刻蚀速率(etching rate)，因此阻止层1610可减缓刻蚀以保护阻止层1610下方的材料。然后，在阻止层1610上沉积绝缘填充物(insulation fill)1620以填充隔离区1516。

图17绘示在平坦化工艺中沉积绝缘填充物后的阶段。在此阶段中，研磨绝缘填充物1620至在阻止层1610上或阻止层1610内的水平面1615。

图18绘示在平坦化工艺中研磨绝缘填充物1620后的另一阶段。在此阶段中，经由一工艺，例如是化学机械平坦化工艺(CMP)，移除在衬底上表面的水平面(level)上部分的阻止层1610(portions of the stopping layer)以提供平坦化表面1810。然后，在外围区1518上可形成外围电路元件。外围区1518为刻蚀衬底430以形成凹处520后衬底430仍存在的的一部分，且外围区1518经由隔离区1516与交替排列的有源层(如1320与1340)与绝缘层(如1310、1330与1350)的叠层隔开。

外围电路元件可形成在外围区1518上，外围区1518包括译码电路，例如图1与图2所示的实施例中所描述的用于存储器装置的译码电路。举例而言，如图2所示用于存储器装置的译码电路可包括字线译码电路、串选择线译码电路及接地选择线译码电路。外围电路元件亦可包括控制器、电压产生器、地址产生器(address generators)、指令译码装置(commanddecoders)、栅极、栅极绝缘体(gate insulatings)、图案化金属层及贯孔(vias)，而贯孔连接图案化金属层至其他元件(components)。外围电路元件可形成在隔离区1516与叠层上，外围电路元件亦包括图案化金属层及贯孔。图案化金属层可耦接外围区1518中的外围电路元件至存储单元区312中的交替排列的有源层(如1320与1340)与绝缘层(如1310、1330与1350)的叠层。

本发明提供的集成电路装置，集成电路装置包括衬底，衬底包括第一区与第二区。在第一区中形成凹陷区(recessed area)或凹处，其中凹处具有一深度。集成电路装置包括沉积在凹处中的交替排列的有源层与绝缘层的叠层。有源层可包括半导体或导电材料。绝缘层可包括介电材料。

叠层包括在绝缘层中的一特定绝缘层(particular insulating layer)。特定绝缘层具有第一厚度，特定绝缘层的第一厚度、多个有源层的厚度以及在叠层中的其他绝缘层厚度的总和实质上等于凹处的深度。第一厚度与叠层中除了该特定绝缘层外的其他绝缘层的厚度相差的量是在凹处的深度、有源层的厚度以及整个叠层中除了该特定绝缘层外的其他绝缘层的厚度的工艺差异的范围内。集成电路装置包括位于第一区与第二区上的平坦化表面，其中最上层的有源层的上表面低于平坦化表面。

如图7所示，第一实施例中，特定绝缘层包括底绝缘层610，底绝缘层610形成在凹处520的底部510上。特定绝缘层的第一厚度、多个有源层的厚度以及其他绝缘层厚度的总和实质上等于凹处的目标深度。

如图9所示，第二实施例中，特定绝缘层，例如是第二绝缘层810，形成在凹处520的底绝缘层610上。特定绝缘层的第一厚度、底绝缘层的第二厚度、多个有源层的厚度以及其他绝缘层厚度的总和实质上等于凹处的目标深度。

如图11所示，第三实施例中，多个绝缘层的最上层(如1050)形成在最上层的有源层(如1040)上，而特定绝缘层(如1110)形成在最上层的绝缘层(如1050)上。

如图12B所示，第四实施例中，特定绝缘层包括中间绝缘层(如1250)，中间绝缘层形成在两相邻的有源层(如1240与1260)之间。

如图12B所示，集成电路装置更包括在凹处中的隔离区(如1516)，隔离区使叠层与第二区隔开，第二区包括外围区(如1518)以及阻止层(如1610)，阻止层位于在叠层与隔离区之间以及隔离区与外围区之间。叠层包括有源层(如1320与1340)与绝缘层(如1310、1330与1350)。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (17)

1.一种集成电路装置(integrated circuit device)的制造方法，包括：

刻蚀一衬底以形成一凹处(pit)，该凹处具有低于该衬底的一上表面的一目标深度(target depth)；

测量该凹处以取得一测量深度；

沉积一叠层于该衬底上的至少该凹处中，该叠层包括交替排列的多个有源层与多个绝缘层，其中根据该凹处的该目标深度与该测量深度的一差值，该多个绝缘层的至少之一具有一厚度；以及

进行一平坦化工艺以提供一平坦化表面，其中该多个有源层的最上层具有一上表面低于该平坦化表面。

2.根据权利要求1所述的制造方法，更包括根据一图案刻蚀该叠层以在该凹处定义一隔离区，该隔离区使该叠层与一外围区(peripheral region)隔开。

3.根据权利要求2所述的制造方法，其中进行该平坦化工艺的步骤包括：

形成一阻止层(stopping layer)在该叠层、该隔离区及该外围区上；

沉积一绝缘填充物(insulation fill)在该隔离区中的该阻止层上；

研磨该绝缘填充物至一位于该阻止层上或该阻止层内的水平面(level)；以及

移除位于该衬底的该上表面的一水平面之上的部分该阻止层。

4.根据权利要求1所述的制造方法，其中该多个绝缘层的至少之一包括一底绝缘层位于该叠层中，该底绝缘层根据该差值具有一目标厚度。

5.根据权利要求1所述的制造方法，其中该多个绝缘层的至少之一包括一底绝缘层，该底绝缘层根据该差值具有一目标厚度，该制造方法更包括：

测量该底绝缘层以取得一测量厚度；以及

沉积一第二绝缘层在该底绝缘层上并接触该底绝缘层，其中该第二绝缘层根据该底绝缘层的该测量厚度具有一第二厚度。

6.根据权利要求1所述的制造方法，其中该凹处的该目标深度大于该叠层的一厚度，该制造方法更包括：

测量该叠层的该厚度；以及

沉积一上绝缘层在该叠层上，其中该上绝缘层根据该叠层的该测量厚度与该凹处的该测量深度具有一厚度。

7.根据权利要求1所述的制造方法，其中该叠层包括一下部次叠层(lower sub-stack)及一上部次叠层(upper sub-stack)，该下部次叠层包括部分该叠层中的交替排列的该多个有源层与该多个绝缘层，该上部次叠层包括该叠层中的交替排列的其他该多个有源层与该多个绝缘层，其中该多个绝缘层的至少之一包括一中间绝缘层，该中间绝缘层沉积在该下部次叠层与该上部次叠层之间，该制造方法更包括：

测量该下部次叠层的一厚度，该厚度涵盖该下部次叠层中的交替排列的该多个有源层与该多个绝缘层，该测量是在沉积该下部次叠层之后及沉积该上部次叠层之前；以及

沉积该中间绝缘层在该下部次叠层上，其中该中间绝缘层是根据该凹处的该测量深度与该下部次叠层的该厚度具有一厚度。

8.根据权利要求1所述的制造方法，更包括：

形成多个层间连接器，分别连接于该叠层中的该多个有源层，该多个层间连接器从在该凹处的该叠层中的该多个有源层延伸至一连接器表面，该连接器表面高于该平坦化表面；以及

形成多个图案化导体线于该连接器表面上，且该多个图案化导体线分别连接至该多个层间连接器。

9.根据权利要求1所述的制造方法，更包括：

刻蚀该叠层以定义多个有源条，该多个有源条包括至少多个有源条平面；

形成一存储器层在该多个有源条的多个侧表面上并接触该多个有源条平面的该多个有源条的该多个侧表面；

形成一第二导电材料层在该存储器层上，且该第二导电材料层具有一表面共形于该存储器层；

刻蚀该第二导电材料层以定义多个结构，该多个结构正交地配置在该多个有源条平面的该多个有源条中上，且该多个结构具有多个表面共形于在该多个有源条平面中的该多个有源条；

刻蚀该存储器层以定义多个存储器元件于多个接口区中的多个交叉点上，该多个交叉点是在该多个有源条平面中的该多个有源条的该多个侧表面与该多个结构之间。

10.一种集成电路装置，包括：

一衬底，该衬底包括一第一区与一第二区；

一凹处，形成于该第一区中，该凹处具有一深度；

一具有交替排列的多个有源层与多个绝缘层的叠层沉积在该凹处中，其中该叠层包括：一特定绝缘层具有一第一厚度，其中该第一厚度、该多个有源层的多个厚度及该多个绝缘层中的其他者的多个厚度的总和是等同于该凹处的该深度，该第一厚度与该叠层中该多个绝缘层的其他者的各个厚度具有一差值，该差值是在该凹处的该深度、该多个有源层的该多个厚度以及该多个绝缘层的该多个厚度的工艺差异的一范围内；以及

一平坦化表面，位于该第一区与该第二区上，其中该多个有源层的最上层具有一上表面低于该平坦化表面。

11.根据权利要求10所述的集成电路装置，更包括：

一隔离区，位于该凹处中，该隔离区将该叠层与该第二区间隔开，该第二区包括一外围区；以及

一阻止层，位于该叠层与该隔离区之间以及该隔离区与该外围区之间。

12.根据权利要求10所述的集成电路装置，其中该特定绝缘层包括一底绝缘层，该底绝缘层是形成在该凹处的一底部中。

13.根据权利要求10所述的集成电路装置，其中该特定绝缘层形成在一底绝缘层上，该底绝缘层是形成在该凹处的一底部中，其中该特定绝缘层的该第一厚度、该底绝缘层的一第二厚度、该多个有源层的该多个厚度及该叠层中该多个绝缘层的其他者的该多个厚度的总和等于一目标深度。

14.根据权利要求10所述的集成电路装置，其中该多个绝缘层的一最上层是形成在该多个有源层的一最上层上，具有该第一厚度的该特定绝缘层是形成在该多个绝缘层的该最上层上。

15.根据权利要求10所述的集成电路装置，其中该特定绝缘层包括一中间绝缘层，该中间绝缘层是形成在两相邻的该多个有源层之间。

16.根据权利要求10所述的集成电路装置，更包括：

多个层间连接器，该多个层间连接器分别连接于该叠层中的该多个有源层，该多个层间连接器从该凹处中的该叠层中的该多个有源层延伸至一连接器表面，该连接器表面高于该平坦化表面；以及

多个图案化导体线位于该多个连接器该表面上，且该多个图案化导体线分别连接至该多个层间连接器。

17.根据权利要求10所述的集成电路装置，更包括：

多条有源条，该多个有源条包括至少多个有源条平面；

多个结构，该多个结构正交地配置在该多个有源条平面中的该多个有源条上，且该多个结构具有多个表面共形于该多个有源条平面中的该多个有源条；以及

多个存储器元件，该多个存储器元件是在多个接口区中的多个交叉点上，该多个交叉点是在该多个有源条平面中的该多个有源条的多个侧表面与该多个结构之间。