CN104821319A - 半导体器件及其操作方法 - Google Patents

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Abstract

一种半导体器件，包括：沟道层；栅绝缘层，其形成在所述沟道层的表面上；单元栅图案，其沿着所述栅绝缘层形成；以及电迁移(EM)图案，其形成在所述单元栅图案中，并且能够通过在所述单元栅图案和所述沟道层之间形成的电场来移动。

Description

半导体器件及其操作方法
相关申请的交叉引用
本申请要求2014年2月4日提交的申请号为10-2014-0012684的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种示例性实施例总体而言涉及半导体器件及其操作方法，并且更具体地涉及包括非易失性存储器件的存储器件及其操作方法。
背景技术
即使在没有电源的情况下，非易失性存储器件也保持储存的数据。快闪存储器类型的非易失性存储器件被广泛地用在数码照相机、计算机、移动通信终端、存储卡等中。与非型(NAND)快闪存储器件包括串联连接在位线和源极线之间的多个存储器单元以配置一个存储串。NAND快闪存储器件的存储串结构有利于集成。
通常，NAND快闪存储器件通过控制储存在浮栅中的电荷量来改变存储器单元的阈值电压，从而实现擦除状态或编程状态。随着半导体存储器件的尺寸减小，在包括上述存储串结构的NAND快闪存储器件中存在不断增加的特性劣化。因此，需要开发新的非易失性存储器件来应对源于各种原因的特性劣化。
发明内容
本发明的各种示例性实施例针对利用电迁移(EM)的半导体器件及其操作方法。
本发明的一个实施例可以提供一种半导体器件，包括：沟道层、形成在沟道层的表面上的栅绝缘层、沿着栅绝缘层形成的单元栅图案、以及形成在单元栅图案中且能够根据形成在单元栅图案和沟道层之间的电场来移动的电迁移(EM)图案。
本发明的另一个实施例可以提供一种操作半导体器件的方法，包括：对存储器单元执行编程操作，所述存储器单元包括沟道层、形成在沟道层的表面上的栅绝缘层、沿着栅绝缘层形成的栅图案、以及形成在栅图案中的电子迁移图案，通过将第一电压施加至沟道层且将第二电压施加至栅图案来对存储器单元执行编程操作，使得在EM图案和栅绝缘层之间形成气隙。
本发明的另一个实施例可以提供一种操作半导体器件的方法，包括：对存储器单元执行擦除操作，所述存储器单元包括沟道层、形成在沟道层的表面上的栅绝缘层、沿着栅绝缘层形成的栅图案、以及形成在栅图案中的EM图案，通过将第三电压施加至沟道层且将第四电压施加至栅图案来对存储器单元执行擦除操作，使得在EM图案和栅图案之间形成气隙，且EM图案与栅绝缘层相接触。
以上的概述仅是说明性的，而非意在以任何方式来限制。除了以上描述的说明性的方面、实施例和特征以外，通过结合附图和以下的详细描述，另外的方面、实施例和特征将变得明显。
附图说明
将通过参照附图来详细描述本发明的实施例，对于本领域的普通技术人员来说，本发明的以上和其他的特征和优点将变得更加明显，其中：
图1A和图1B是说明根据本发明的示例性实施例的半导体器件的存储器单元的截面图；
图2和图3是说明根据本发明的示例性实施例的操作半导体器件的方法的截面图；
图4是说明根据本发明的示例性实施例的半导体器件的立体图；
图5A和图5B是说明图4中所示的存储器单元和选择晶体管的截面图；
图6A至图6I是说明根据本发明的示例性实施例的制造半导体器件的方法的截面图；
图7是说明根据本发明的示例性实施例的半导体器件的截面图；
图8是说明根据本发明的示例性实施例的半导体器件的立体图；
图9是说明根据本发明的示例性实施例的半导体器件的截面图；
图10是说明根据本发明的示例性实施例的半导体器件的截面图；
图11是说明根据本发明的示例性实施例的存储系统的框图；
图12是说明根据本发明的示例性实施例的计算系统的框图。
具体实施方式
在下文中，将描述本发明的最优选的实施例。在附图中，为了图示的方便，可能夸大元件的厚度和长度。在描述本发明时，可能省略了本领域技术人员所公知的配置、结构和方法以避免混淆本发明。在附图中，相同的附图标记表示相同的元件。
图1A和图1B是说明根据本发明的示例性实施例的半导体器件的存储器单元的截面图。根据本发明的示例性实施例的半导体器件可以是非易失性存储器件。
如在图1A和图1B中所示，根据本发明的示例性实施例的半导体器件可以包括沟道层10、形成在沟道层10的表面上的栅绝缘层20、沿着栅绝缘层20形成的栅图案50、以及形成在栅图案50中的电迁移(EM)图案30。
EM图案30可以包括多个表面，且在所述多个表面之中的一个表面被栅图案50开放。EM图案30的开放表面可以与栅绝缘层20接触。EM图案30可以借助于由栅图案50和沟道层10之间形成的电场所产生的EM现象而移动。
根据EM现象，配置电线的原子在电流流经电线时被电子推动和移动。EM图案30可以由易遭受EM现象的金属形成。例如，EM图案30可以包括铝、铜、或铝和铜二者。EM图案30可以通过根据在沟道层10和栅图案50之间施加的电场的方向而朝沟道层10或栅绝缘层20移动来储存编程状态或擦除状态。栅绝缘层20可以由氧化硅层或高电介质层来形成。高电介质层可以具有比氧化硅层的介电常数更高的介电常数。例如，高电介质层可以包括氧化铝层、氧化锆层，或氧化铪层。
沟道层10可以是形成为直的柱体结构的半导体层。沟道层10可以由包括两个或更多个直的柱体部分和连接所述柱体部分的管道部分的U形结构形成。另外，沟道层10可以是形成为各种形状的半导体层。沟道层10可以是半导体衬底的一部分。沟道层10可以是层间绝缘层插入在其中的两个或更多个层叠的半导体层。
栅图案50可以是连接至存储器单元的字线。栅图案50可以被形成为将EM图案30的表面中的与栅绝缘层20相邻的一个表面开放，以根据EM图案30的数据储存状态来容许存储器单元的导通-关断操作。栅图案50可以由各种材料以各种形式形成。例如，栅图案50可以形成为集成的导电图案。在这种情况下，栅图案50可以由不响应于EM现象的导电材料形成。例如，栅图案50可以包括钨。栅图案50可以包括第一导电图案40和第二导电图案45。更具体地，第一导电图案40可以将EM图案30的表面中的与栅绝缘层20相邻的一个表面开放，且形成在EM图案30的表面上。第二导电图案45可以被形成为面向沟道层10和栅绝缘层20，EM图案30和第一导电图案40插入在第二导电图案45与沟道层10和栅绝缘层20之间。
第一导电图案40可以由与第二导电图案45相同的导电材料或不同的导电材料形成。第二导电图案45可以由不响应于EM现象的导电材料形成。例如，第二导电图案45可以包括钨。第一导电图案40可以包括钨、阻挡导电层，或以上两者。例如，阻挡导电层可以包括Ti、TiN、Ta和TaN中的一种或更多种。第一导电图案40可以以各种形式存在。例如，如在图1A中所示，第一导电图案40可以被形成为包围EM图案30的除了EM图案30与栅绝缘层20和第二导电图案45接触的表面以外的表面。另外，如在图1B中所示，第一导电图案40可以被形成为包围除了EM图案30与栅绝缘层20接触的表面以外的EM图案30。
在下文中，将参照图2和图3来描述根据本发明的示例性实施例的操作半导体器件的方法。根据本发明的示例性实施例的半导体器件可以通过引起EM图案30的EM现象来实现存储器单元的编程状态或擦除状态。
图2是说明根据本发明的示例性实施例的存储器单元的编程状态的截面图。如在图2中所示，可以通过引起EM现象来实现编程状态，使得气隙60形成在EM图案30和栅绝缘层20之间。
可以通过将第一电压和第二电压分别施加至沟道层10和栅图案50而经由编程操作来引起实现编程状态的EM现象。第二电压可以具有比第一电压更高的电平，且因而电场从栅图案50流向沟道层10。例如，第一电压可以是接地电压，第二电压可以是正电压。第二电压可以比存储器单元的阈值电压和以下要描述的通过电压(pass voltage)二者都高。
图3是说明根据本发明的示例性实施例的存储器单元的擦除状态的截面图。如在图3中所示，可以通过引起EM现象来实现擦除状态，使得EM图案30与栅绝缘层20相接触。当EM图案30与栅绝缘层20相接触时，气隙60可以形成在栅图案50的面向栅绝缘层20的表面和EM图案30之间。例如，气隙60可以形成在第二导电图案45和EM图案30之间。在这种情况下，EM图案30的一个或更多个表面可以与栅图案50的一部分相接触，以接收施加至栅图案50的电压。例如，EM图案30可以与第一导电图案40相接触。
可以通过将第三电压和第四电压分别施加至沟道层10和栅图案50而经由擦除操作来引起实现擦除状态的EM现象。第三电压可以具有比第四电压更高的电平，且因而电场从沟道层10流向栅图案50。例如，第四电压可以是接地电压，第三电压可以是正电压。
当对可能处于编程状态或擦除状态的存储器单元执行读取操作时，读取电压可以被施加至存储器单元的栅图案50。读取电压可以比以下要描述的通过电压的电平更低。根据储存在存储器单元中的数据，电流路径可以形成或不形成在施加读取电压的存储器单元的沟道层10中。具体地，当存储器单元处于如图2中所示的编程状态时，EM图案30可以与栅绝缘层20间隔开，气隙60插入在EM图案30与栅绝缘层20之间，使得沟道或电流路径可以不形成在沟道层10中。当存储器单元处于图3中所示的擦除状态时，由于EM图案30与栅绝缘层20相接触，所以施加至栅图案50的读取电压可以传输至EM图案30，且沟道或电流路径可以形成在沟道层10中。因此，可以通过确定电流路径是否形成在沟道层10中来读取存储器单元的编程状态或擦除状态。读取电压的电平可以设置为避免在编程状态下在沟道层10中形成边缘电场，以及设置为在擦除状态下在沟道层10内形成沟道。
在存储器单元需要被导通的情况下，可以将电平比读取电压更高的通过电压施加至存储器单元的栅图案50。即使存储器单元处于如图2中所示的编程状态，施加至栅图案50的通过电压也可以引起沟道层10上的边缘电场，从而在编程状态导通存储器单元。即使存储器单元处于如图3中所示的擦除状态，施加至栅图案50的通过电压也可以传输至EM图案30，从而在擦除状态导通存储器单元。
如上所述，根据本发明的示例性实施例的存储器单元可以通过利用EM现象来实现编程状态和擦除状态。因此，与通过根据电荷量而控制阈值电压来实现编程状态和擦除状态的半导体器件相比，根据本发明的示例性实施例的半导体器件可以改善数据保持特性。
图4是说明根据本发明的示例性实施例的半导体器件的立体图。具体地，图4说明形成为直的柱体结构的沟道层CH。为了更清楚地描述，在图4中未示出绝缘层和EM图案。
参见图4，根据本发明的示例性实施例的半导体器件或非易失性存储器件可以包括包含源极区(未示出)的衬底SUB、位线BL、连接在衬底SUB和位线BL之间的沟道层CH、以及沿着沟道层CH形成的存储串ST。
源极区可以是设置在衬底SUB上的导电薄膜，或形成在衬底SUB中的杂质注入区。位线BL可以是与衬底SUB的源极区间隔开且被设置在源极区上的导线。
存储串ST可以包括沟道层CH、沿着沟道层CH串联连接的存储器单元、以及形成在沟道层CH的两端处的第一和第二选择晶体管，存储器单元插入在第一选择晶体管和第二选择晶体管之间。沟道层CH与以上参照图1A至图3描述的沟道层10相对应。沟道层CH可以形成为连接在衬底SUB的源极区和位线BL之间的直的柱体结构。存储器单元和选择晶体管可以分别连接至导线CP1至CP6。
导线CP1至CP6可以沿着沟道层CH层叠，同时在衬底SUB和位线BL之间彼此间隔开。导线CP1至CP6之中的从最下层起的一个或更多个导线(例如，CP1)可以用作连接至第一选择晶体管的栅极的第一选择线SSL，从最上层起的一个或更多个导线(例如，CP6)可以用作连接至第二选择晶体管的栅极的第二选择线DSL。第一选择线SSL和第二选择线DSL之间的导线(例如，CP2至CP5)可以用作连接至存储器单元的栅极的字线WL。字线WL与以上参照图1A至图3描述的栅图案50相对应。可以沿着与位线BL相交叉的方向来以线图案形成导线CP1至CP6。
第一选择晶体管可以被限定在沟道层CH和第一选择线SSL之间的交叉部分处，第二选择晶体管可以被限定在沟道层CH和第二选择线SSL之间的交叉部分处，存储器单元可以被限定在沟道层CH和字线WL之间的交叉部分处。因此，配置存储串ST的第一选择晶体管、存储器单元和第二选择晶体管可以经由沟道层CH而串联连接。
存储器单元可以包括以上参照图1A和图1B描述的结构，且可以如以上参照图2和图3描述的来操作。第一选择晶体管和第二选择晶体管可以形成为与存储器单元相同的结构或不同的结构。在下文中，将参照图5A和图5B来更详细地描述根据本发明的示例性实施例的存储器单元的结构以及第一选择晶体管和第二选择晶体管的结构。
图5A是说明图4中所示的存储器单元的截面图。
参见图5A，存储器单元可以包括：形成为直的柱体结构的沟道层CH、形成在沟道层CH的表面上的栅绝缘层GI_C、沿着栅绝缘层GI_C形成的字线WL、以及形成在字线WL内的EM图案EM。栅绝缘层GI_C、字线WL以及EM图案EM可以包围沟道层CH。栅绝缘层GI_C、EM图案EM以及字线WL可以分别与以上参照图1A至图3描述的栅绝缘层20、EM图案40以及栅图案50相对应。
字线WL可以包括第一导电图案P1和第二导电图案P2。第一导电图案P1可以将EM图案EM的与栅绝缘层GI_C相邻的一个表面开放，且可以形成在EM图案EM的表面上。第二导电图案P2可以被形成为包围沟道层CH，EM图案EM和第一导电图案P1插入在第二导电图案P2和沟道层CH之间。第一导电图案P1和第二导电图案P2可以由与以上参照图1A至图1B描述的相同的材料形成。可以采用各种形式形成第一导电图案P1。例如，第一导电图案P1可以被形成为包围EM图案EM的除了EM图案EM与沟道层CH相邻的表面之外的表面。尽管未在附图中示出，但是第一导电图案P1可以被形成为包围EM图案EM的除了EM图案EM与栅绝缘层GI_C接触的第一表面和EM图案EM面向第一表面的第二表面之外的表面。
图5B是说明图4中示出的第一选择晶体管和第二选择晶体管的截面图。
参见图5B，第一选择晶体管可以包括包围形成为直的柱体结构的沟道层CH的栅绝缘层GI_S和第一选择线SSL，第二选择晶体管可以包括包围形成为直的柱体结构的沟道层CH的栅绝缘层GI_S和第二选择线DSL。第一选择晶体管和第二选择晶体管的栅绝缘层GI_S可以由氧化硅层形成。第一选择线SSL和第二选择线DSL可以由与字线WL相同的导电材料或不同的导电材料形成。例如，第一选择线SSL和第二选择线DSL可以由与第二导电图案P2相同的导电材料或硅形成。与图5A中示出的存储器单元不同，第一选择晶体管和第二选择晶体管可以不包括EM图案EM，且第一选择线SSL和第二选择线DSL可以被形成为与栅绝缘层GI_S接触。
图5A中示出的存储器单元的结构和图5B中示出的第一选择晶体管和第二选择晶体管的结构可以应用至图4中所示的存储串ST。
作为本发明的另一个示例性实施例，第一选择晶体管和第二选择晶体管可以被相同地形成为图5A中所示的存储器单元的结构。根据这个实施例，施加至第一选择晶体管和第二选择晶体管的第一选择线和第二选择线的操作电压可以不同于施加至存储器单元的字线WL的操作电压。可以控制施加至第一选择线和第二选择线的操作电压，使得在第一选择晶体管和第二选择晶体管内可不引起EM现象。
在下文中，将参照图4至图5B来更详细地描述非易失性存储器件的操作。如在图4中所示，多个存储串ST可以被连接在多个位线BL和衬底SUB之间。在下文中，包括选中的存储器单元的存储串被称作为选中的存储串，且连接至选中的存储串的位线被称作为选中的位线。选中的存储串的第二选择晶体管被称作为选中的第二选择晶体管。连接至选中的第二选择晶体管的第二选择线被称作为选中的第二选择线。连接至选中的存储器单元的字线被称作为选中的字线，且剩余的字线可以被称作为未选中的字线。连接至选中的位线但被未选中的存储串被称作为禁止的存储串。连接至未选中的位线和选中的第二选择线的存储串被称作为第一未选中的存储串，且连接至未选中的位线和未选中的第二选择线的存储串被称作为第二未选中的存储串。
在编程操作期间，第一电压(例如，接地电压)可以被施加至选中的位线，且具有比第二选择晶体管的阈值电压更高的电平的电压(例如，Vcc)可以被施加至选中的第二选择线。在这种情况下，第二选择晶体管被导通，且选中的位线的第一电压可以被传输至选中的存储串的沟道层。
此外，在编程操作期间，第二电压可以被施加至选中的存储串的选中的字线，且通过电压可以被施加至未选中的字线。由于第二电压(其可以是编程电压)的缘故，可以朝着字线WL的第二导电图案P2引起EM图案EM的EM现象。通过电压可以具有比第二电压更低的电平且比存储器单元的阈值电压更高的电平。
关断电压(例如，接地电压)可以被施加至第一选择线SSL。因此，第一选择晶体管可以被关断，且可以阻挡沟道层CH和衬底SUB的源极区之间的电连接。
在编程操作期间，关断电压(例如，接地电压)可以被施加至未选中的第二选择线。因此，禁止的存储串和第二未选中的存储串的第二选择晶体管可以被关断。结果，禁止的存储串和第二未选中的存储串的沟道层可以与位线电断开或浮置。
在编程操作期间，预定的电压(例如，Vcc)可以被施加至未选中的位线。因此，可以将相同的电压施加至第一未选中的存储串的第二选择晶体管的漏极和栅极，并且第一未选中的存储串的沟道层具有与电压Vcc和阈值电压Vth之差(Vcc–Vth)相对应的电位。在这种状态下，当将编程电压和通过电压施加至字线时，第一未选中的存储串的沟道层具有比上述差(Vcc-Vth)更高的电位，且可以关断第一未选中的存储串的第二选择晶体管。因此，可以升高第一未选中的存储串的沟道层的电位，且第一未选中的存储串的沟道层和选中的字线之间的电位水平可以不引起EM现象。
可以根据上述的编程操作如图2所示地对选中的存储器单元进行编程。
在擦除操作期间，可以导通第二选择晶体管且可以将第四电压施加至字线WL，使得可以将施加至位线BL的第三电压传输至沟道层。在这种情况下，衬底SUB和第一选择线可以浮置。EM图案EM的EM现象可以通过第三电压而朝着栅绝缘层GI_C引起。可以如图3所示地根据上述的擦除操作来擦除存储器单元。
在读取操作期间，可以用预定的电压电平对选中的位线预充电，以及可以将参考电压(例如，0V)施加至衬底SUB的源极区。此外，可以导通选中的存储串的第一选择晶体管和第二选择晶体管，且可以将读取电压施加至选中的字线，且可以将比读取电压高的通过电压施加至未选中的字线。读取电压可以被设定成具有如下的电平，借助于所述电平，在擦除状态下可以在沟道层中形成沟道或电流路径，而在编程状态下可以不形成沟道或电流路径。因此，选中的存储串的电流路径的形成可以取决于根据储存在选中的存储器单元中的数据的、在选中的存储器单元的沟道层内的电流路径的形成，以上参照图2和图3对其进行了描述。选中的位线的电位可以取决于选中的存储串的电流路径的形成。可以通过感测位线的电位变化来将储存在选中的存储器单元中的数据读出。
与施加了通过电压的未选中的字线连接的存储器单元可以处于擦除状态或编程状态。由于因为通过电压而在沟道层中形成的边缘电场，施加了通过电压的处于编程状态的存储器单元可以被导通。施加了通过电压的处于擦除状态的存储器单元可以被通过电压导通。
图6A至图6I是说明根据本发明的示例性实施例的制造半导体器件的方法的截面图。具体地，图6A至图6I说明图4至图5B中示出的制造非易失性存储器件的方法的实例。
参见图6A，第一材料层111A和111B以及一个或更多个第二材料层113A可以被交替地层叠在衬底101上。衬底101可以是半导体材料。衬底101可以包括源极区(未示出)。第二材料层113A可以形成在要形成第一选择线的区域上。
第一材料层111A和111B以及第二材料层113A可以由各种材料形成。例如，第一材料层111A和111B可以由用于层间绝缘层的绝缘材料形成，第二材料层113A可以由针对第一材料层111A和111B具有刻蚀选择性的牺牲材料形成。在这种情况下，第一材料层111A和111B可以由氧化硅层形成，第二材料层113A可以由氮化物层形成。针对另一个实例，第一材料层111A和111B可以由用于层间绝缘层的绝缘材料形成，第二材料层113A可以由导电材料形成。
接下来，可以通过刻蚀第一材料层111A和111B以及第二材料层113A来形成穿通第一材料层111A和111B以及第二材料层113A的第一穿通区域115。第一穿通区域115的截面可以以各种形状存在，诸如圆形、椭圆形和多边形。第一穿通区域115可以将衬底101的源极区开放。
随后，可以沿着第一穿通区域115的侧壁形成第一栅绝缘层117。然后，可以在第一穿通区域115中形成连接至衬底101的第一沟道部119。第一沟道部119可以由填充至第一穿通区域115的中心区域的半导体层形成，或可以由将第一穿通区域115的中心区域开放的管状的半导体层形成。可以用绝缘层(未示出)来填充具有管状的半导体层的中心区域。
然后，第三材料层121A至121E以及第四材料层123A至123D可以被交替地层叠在第一沟道部119穿通的第一材料层111A和111B以及第二材料层113A上。第三材料层121A至121E可以由与第一材料层111A和111B相同的材料形成，第四材料层123A至123D可以由针对第三材料层121A至121E具有刻蚀选择性的牺牲材料或不响应于EM现象的导电材料诸如钨来形成。氮化物层可以用于牺牲材料。第四材料层123A至123D可以形成在要形成字线的区域中。
参见图6B，可以通过刻蚀第三材料层121A至121E以及第四材料层123A至123D来形成穿通第三材料层121A至121E以及第四材料层123A至123D的第二穿通区域125。第二穿通区域125可以连接至第一穿通区域115，且可以将第一沟道部119开放。
参见图6C，可以通过选择性地刻蚀经由第二穿通区域125的侧壁开放的第三材料层121A至121E来形成第一凹陷区域131。
参见图6D，可以沿着第一凹陷区域131和第二穿通区域125的表面来形成第一导电层133。接下来，可以通过刻蚀工艺来去除第一导电层133的形成在第一沟道部119的上表面上的部分区域。
然后，可以将金属层135填充在被第一导电层133覆盖的第一凹陷区域131和第二穿通区域125中。金属层135可以包括易遭受EM现象的材料，诸如铝和铜。
参见图6E，可以通过刻蚀第一导电层133和金属层135来去除第二穿通区域125中的第一导电层133和金属层135。因此，第一导电层133可以被留下作为在第一凹陷区域131中彼此分开的第一导电图案135P，且金属层135可以被留下作为在第一凹陷区域131中彼此分开的EM图案135P。
参见图6F，可以沿着第二穿通区域125的侧壁形成第二栅绝缘层137。然后，可以在第二穿通区域125中形成连接至第一沟道部119的第二沟道部139。第二沟道部139可以由填充至第二穿通区域125的中心区域的半导体层形成，或可以由将第二穿通区域125的中心区域开放的管状的半导体层形成。可以用绝缘层(未示出)来填充具有管状的半导体层的中心区域。
然后，第五材料层141A和141B以及一个或更多个第六材料层143A可以被交替地层叠在第二沟道部139穿通的第三材料层121A至121E以及第四材料层123A至123D上。第六材料层143A可以形成在要形成第二选择线的区域上。
第五材料层141A和141B可以由与第一材料层111A和111B相同的材料形成，第六材料层143A可以由与第二材料层113A相同的材料形成。接下来，可以通过刻蚀第五材料层141A和141B以及第六材料层143A来形成穿通第五材料层141A和141B以及第六材料层143A的第三穿通区域145。第三穿通区域145可以以各种截面形状存在，诸如圆形、椭圆形和多边形。第三穿通区域145可以将第二沟道部139开放。
然后，可以沿着第三穿通区域145的侧壁来形成第三栅绝缘层147。随后，可以在第三穿通区域145中形成连接至第二沟道部139的第三沟道部149。第三沟道部149可以由填充至第三穿通区域145的中心区域的半导体层形成，或可以由将第三穿通区域145的中心区域开放的管状的半导体层形成。可以用绝缘层(未示出)来填充具有管状的半导体层的中心区域。
后续工艺可以根据第二材料层113A、第四材料层123A至123D以及第六材料层143A的性质而改变。首先，在第二材料层113A、第四材料层123A至123D以及第六材料层143A由导电材料形成的情况下，可以形成缝隙(未示出)。缝隙可以穿通第一至第六材料层111A、111B、113A、121A至121E、123A至123D、141A、141B和143A，以通过存储块单元或针对每个线图案来将第一至第六材料层111A、111B、113A、121A至121E、123A至123D、141A、141B和143A分开。在这种情况下，第二材料层113A、第四材料层123A至123D以及第六材料层143A可以通过缝隙而被划分成与图4中所示的导电图案CP1至CP6相对应的图案。然后，可以执行用于形成位线(未示出)的后续工艺。
与上述描述不同，在第二材料层113A、第四材料层123A至123D以及第六材料层143A可以由牺牲材料形成的情况下，后续工艺遵循图6G至图6I。
参见图6G，可以刻蚀在第三穿通区域145之间的第五和第六材料层141A、141B和143A，在第二穿通区域125之间的第三和第四材料层121A至121E以及123A至123D，以及在第一穿通区域115之间的第一和第二材料层111A、111B和113A。因此，可以形成穿通第一至第六材料层111A、111B、113A、121A至121E、123A至123D、141A、141B和143A且将第二材料层113A、第四材料层123A至123D和第六材料层143A开放的缝隙151。
在形成缝隙151之后，可以通过选择性地去除第二材料层113A、第四材料层123A至123D以及第六材料层143A来形成第二凹陷区域153。尽管未在附图中示出，但是为了形成以上参照图1A描述的存储器单元的结构，可以通过部分地去除经由第二凹陷区域153暴露出的第一导电图案133P来暴露出EM图案135P。
参照图6H，可以将第二导电层155填充在第二凹陷区域153中。第二导电层155可以由不响应于EM现象的金属诸如钨来形成。
参见图6I，可以通过刻蚀第二导电层155来去除第二导电层155的位于缝隙151内的部分。因此，第二导电层可以留下作为在第二凹陷区域153中彼此分开的第二导电图案。因此，可以形成以上参照图4至图5B描述的包括第一选择线SSL、字线WL和第二选择线DSL的导线SSL、WL和DSL。第一选择线SSL、字线WL以及第二选择线DSL可以包围形成为直的柱体结构的沟道层CH。直的柱体结构包括由第一选择线SSL、字线WL和第二选择线DSL分别包围的第一沟道部119、第二沟道部139和第三沟道部149。然后，可以执行用于形成位线(未示出)的后续工艺。
图7是说明根据本发明的示例性实施例的半导体器件的截面图。具体地，图7说明存储器单元结构相同的、在图4中所示的具有选择晶体管的半导体器件。
参见图7，包括第一选择线SSL和第二选择线DSL以及字线WL的导电图案可以在包围由栅绝缘层GI所包围的沟道层CH的同时层叠。可以在相邻的导电图案DSL、SSL和WL之间形成层间绝缘层。第一选择线SSL和第二选择线DSL可以被设置在沟道层CH的两端，字线WL被插入在其之间。
EM图案EM可以形成在每个字线WL中，每个字线WL可以包括第一导电图案P1和第二导电图案P2。第一导电图案P1可以将EM图案EM的与栅绝缘层GI相邻的一个表面开放，且可以形成在EM图案EM的表面上。第二导电图案P2可以被形成为包围沟道层CH，EM图案EM和第一导电图案P1插入在第二导电图案P2和沟道层CH之间。
第一选择线SSL和第二选择线DSL可以由与字线WL相同的结构以及与EM图案EM相同的结构形成。
可以通过以上参照图6A至图6I描述的工艺来形成EM图案EM、字线WL、第一选择线SSL和第二选择线DSL。经由与字线WL相同的工艺，可以与字线WL同时形成第一选择线SSL和第二选择线DSL。
图8是说明根据本发明的示例性实施例的半导体器件的立体图。具体地，图8说明包括直的柱体部分CH1和CH2对和连接所述直的柱体部分CH1和CH2的管道部分CH3的U形沟道层CH。为了更清楚地描述，在图8中未示出绝缘层和EM图案。
参见图8，根据本发明的示例性实施例的半导体器件或非易失性存储器件可以包括位线BL、公共源极线CSL以及沿着连接在位线BL和公共源极线CSL之间的U形沟道层CH形成的存储串ST。
位线BL和公共源极线CSL可以是在彼此间隔开的同时形成的导电图案。位线BL和公共源极线CSL可以被设置在沟道层CH上。位线BL可以连接至沟道层CH的一个端部上，且公共源极线CSL可以连接至沟道层CH的另外一个端部上。
存储串ST可以包括沟道层CH、沿着沟道层CH串联连接的存储器单元、以及形成在沟道层CH的两端处的第一选择晶体管和第二选择晶体管，存储器单元被插入在第一选择晶体管和第二选择晶体管之间。沟道层CH与以上参照图1A至图3描述的沟道层10相对应。在U形沟道层CH中，直的第一柱体部分CH1可以连接至公共源极线CSL，直的第二柱体部分CH2可以连接至位线BL，且管道部分CH3连接第一柱体部分CH1和第二柱体部分CH2。
源极侧导线CP1_S至CP5_S可以包围第一柱体部分CH1。源极侧导线CP1_S至CP5_S可以沿着第一柱体部分CH1彼此间隔开。源极侧导线CP1_S至CP5_S之中的从最上层起的一个或更多个导线(例如，CP5_S)可以用作连接至第一选择晶体管的栅极的第一选择线SSL，且其余的导线CP1_S至CP4_S可以用作字线WL。
漏极侧导线CP1_D至CP5_D可以包围第二柱体部分CH2。漏极侧导线CP1_D至CP5_D可以沿着第二柱体部分CH2彼此间隔开。漏极侧导线CP1_D至CP5_D之中的从最上层起的一个或更多个导线(例如，CP5_D)可以用作连接至第二选择晶体管的栅极的第二选择线DSL，且其余的导线CP1_D至CP4_D可以用作字线WL。
在以上的描述中，字线WL与以上参照图1A至图3描述的栅图案50相对应。源极侧导线CP1_S至CP5_S和漏极侧导线CP1_D至CP5_D可以沿着与位线BL相交叉的方向以线图案形成。EM图案EM可以如以上参照图5A所描述的形成在字线WL中，且沟道层CH可以如以上参照图5A所描述的被栅绝缘层GI_C包围。如以上参照图5B所描述的，栅绝缘层GI_S可以被形成在第一选择线SSL和沟道层CH之间，以及在第二选择线DSL和沟道层CH之间。如以上参照图5B所描述的，第一选择线SSL和第二选择线DSL可以被形成为与字线WL不同的结构。作为本发明的另一个示例性实施例，第一选择线SSL和第二选择线DSL可以包括与以上参照图5A描述的EM图案EM相同的结构，以及与字线WL相同的结构。
管道部分CH3可以在源极侧导线CP1_S至CP5_S和漏极侧导线CP1_D至CP5_D之下连接第一柱体部分CH1和第二柱体部分CH2。管道部分CH3可以被管道栅PG包围，管道栅绝缘层(未示出)插入在管道部分CH3和管道栅PG之间。管道栅PG可以包括：第一管道栅PG1，其包围管道部分CH3的下表面和侧表面；以及第二管道栅PG2，其覆盖管道部分CH3的上表面。
第一选择晶体管可以被限定在沟道层CH和第一选择线SSL之间的交叉部分处，第二选择晶体管可以被限定在沟道层CH和第二选择线SSL之间的交叉部分处，存储器单元可以被限定在沟道层CH和字线WL之间的交叉部分处，管道晶体管可以被限定在沟道层CH和管道栅PG之间的交叉部分处。因此，配置存储串ST的第一选择晶体管、存储器单元、管道晶体管以及第二选择晶体管可以经由沟道层CH而串联连接。
包括图8中所示的结构的存储串的操作可以与以上参照图1至图5B描述的存储串的操作类似。
此外，在形成管道栅PG和管道部分CH3之后，制造包括图8中所示的结构的存储串的方法可以与以上参照图6A至图6I描述的方法类似。
图9是说明根据本发明的示例性实施例的半导体器件的截面图。具体地，图9说明作为半导体衬底SUB的部分区域的沟道层CH，以及布置成2D结构的存储器单元。
参见图9，根据本发明的示例性实施例的半导体器件或非易失性存储器件可以包括在半导体衬底SUB上平行地形成的第一选择线SSL、字线WL和第二选择线DSL。栅绝缘层GI可以形成在半导体衬底SUB与包括第一选择线SSL、字线WL和第二选择线DSL的导线之间。EM图案EM可以形成在字线WL中。字线WL可以包括第一导电图案P1和第二导电图案P2。第一导电图案P1和第二导电图案P2可以形成为以上参照图1A和图1B描述的结构之一。
半导体衬底SUB的与第一选择线SSL、字线WL和第二选择线DSL重叠的区域可以用作沟道层CH。注入杂质的结区JS、JC和JD可以在沟道层CH的两侧形成在半导体衬底SUB内。结区JS、JC和JD可以包括形成在每个字线WL两侧的单元结区JC、形成在第一选择线SSL一侧的源极区JS、以及形成在第二选择线DSL一侧的漏极区JD。源极区JS可以与源极接触线SCT连接。漏极区JD可以经由漏极接触插塞DCT与位线BL连接。
根据上述结构，通过结区JS、JC和JD而串联连接的第一选择晶体管、存储器单元和第二选择晶体管可以配置一个存储串，且可以被二维地布置在半导体衬底SUB上。
包括图9中示出的结构的存储串的操作可以与以上参照图1至图5B描述的存储串的操作类似。
以下将描述制造包括图9中示出的结构的存储串的方法的实例。
首先，用于栅绝缘层GI的绝缘层可以被形成在半导体衬底SUB上。然后，在用于EM图案EM的金属层被形成在绝缘层上之后，可以通过将金属层图案化来形成EM图案EM。金属层可以包括易遭受EM现象的铝或铜。
然后，可以沿着EM图案EM的侧壁来形成第一导电图案P1。作为另一个实施例，可以沿着EM图案EM的侧壁和上表面来形成第一导电图案P1。第一导电图案P1可以包括与第二导电图案P2相同的导电材料，或包括Ti、TiN、Ta和TaN中的一种或更多种。
接下来，可以形成第二导电层，且可以通过将第二导电层图案化来形成第一选择线SSL、字线WL以及第二选择线DSL。第二导电层可以由不响应于EM现象的金属例如钨来形成。栅绝缘层GI可以在第二导电层图案化的工艺期间被图案化。然后，可以通过利用第一选择线SSL、字线WL以及第二选择线DSL作为掩模而将杂质注入半导体衬底SUB来形成结区JS、JC和JD。
接下来，可以形成漏极接触插塞DCT、源极接触线SCT和位线BL。
图10是说明根据本发明的示例性实施例的半导体器件的截面图。图10中示出的半导体器件与以上参照图9描述的半导体器件相同，除了第一选择线SSL和第二选择线DSL的结构之外。
参见图10，第一选择线SSL和第二选择线DSL可以以字线WL插入在其间的方式来设置。第一选择线SSL和第二选择线DSL可以包括与字线WL相同的结构，所述字线WL包括第一导电图案P1和第二导电图案P2且EM图案EM被设置在其中。在这种情况下，可以与字线WL同时形成第一选择线SSL和第二选择线DSL。可以利用以上参照图9描述的工艺来形成图10中所示的非易失性存储器件。
图11是说明根据本发明的示例性实施例的存储系统的框图。
参见图11，根据本发明的实施例的存储系统1100可以包括存储器件1120和存储器控制器1110。
存储器件1120可以包括根据参照图1A至图10描述的示例性实施例的非易失性存储器件。此外，存储器件1120可以是由多个快闪存储器芯片形成的多芯片封装件。
存储控制器1110可以控制存储器件1120，且可以包括SRAM1111、CPU1112、主机接口1113、ECC1114和存储器接口1115。SRAM1111可以用作CPU1112的操作存储器，CPU1112可以执行用于存储器控制器1110的数据交换的一般控制操作，主机接口1113可以包括与存储系统1100连接的主机的数据交换协议。此外，ECC1114可以对从存储器件1120读取的数据中的错误进行检测和校正，存储器接口1115可以执行与存储器件1120的接口。另外，存储器控制器1110还可以包括储存用于与主机进行接口的代码数据的ROM。
如上所述，包括上述结构的存储系统1100可以是存储卡或固态盘(SSD)，其中存储器件1120与存储器控制器1110结合。例如，当存储系统1100是SSD时，存储器控制器1110可以经由诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE的各种接口协议之一与外部设备(例如，主机)进行通信。
图12是说明根据本发明的示例性实施例的计算系统的框图。
参见图12，根据本发明的示例性实施例的计算系统1200可以包括与系统总线1260电连接的CPU1220、RAM1230、用户接口1240、调制解调器1250以及存储系统1210。此外，在计算系统1200是移动设备的情况下，计算系统1200还可以包括用于将操作电压供应至计算系统1200的电池，以及还可以包括应用芯片组、CMOS图像传感器CIS、移动DRAM等。
存储系统1210可以由先前参照图11描述的存储器件1212和存储器控制器1211形成。
已将实施例公开在如上述的附图和说明书中。本文中使用的特定术语是出于说明的目的，而不是限制如权利要求限定的本发明的范围。因此，本领域技术人员将理解的是，在不脱离本公开的范围和主旨的情况下，可以进行各种修改且可以得出其他等效的实例。因此，本发明的唯一技术保护范围将由所附权利要求的技术主旨来限定。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
沟道层；
栅绝缘层，其形成在所述沟道层的表面上；
单元栅图案，其沿着所述栅绝缘层形成；以及
电迁移图案，其形成在所述单元栅图案中，并且能够根据所述单元栅图案和所述沟道层之间形成的电场来移动。
技术方案2.如技术方案1所述的半导体器件，其中，所述单元栅图案被形成为将所述电迁移图案的与所述栅绝缘层相邻的一个表面开放。
技术方案3.如技术方案1所述的半导体器件，其中，所述单元栅图案包括：
第一导电图案，其将所述电迁移图案的与所述栅绝缘层相邻的第一表面开放，且形成在所述电迁移图案的表面上；以及
第二导电图案，其面向所述栅绝缘层，所述电迁移图案和所述第一导电图案插入在所述第二导电图案和所述栅绝缘层之间。
技术方案4.如技术方案3所述的半导体器件，其中，所述第一导电图案包围所述电迁移图案的除了所述第一表面之外的其余表面。
技术方案5.如技术方案3所述的半导体器件，其中，所述第一导电图案包围所述电迁移图案的除了所述第一表面和所述电迁移图案面向所述第一表面的第二表面之外的其余表面。
技术方案6.如技术方案3所述的半导体器件，其中，所述第一导电图案由与所述第二导电图案相同的导电材料或不同的导电材料形成。
技术方案7.如技术方案3所述的半导体器件，其中，所述第一导电图案包括Ti、TiN、Ta、TaN和钨中的至少一种。
技术方案8.如技术方案3所述的半导体器件，其中，所述第二导电图案包括钨。
技术方案9.如技术方案1所述的半导体器件，其中，所述沟道层被形成为直的柱体结构，所述直的柱体结构被所述栅绝缘层、所述单元栅图案和所述电迁移图案包围。
技术方案10.如技术方案1所述的半导体器件，其中，所述沟道层包括：
两个或更多个直的柱体部分；以及
管道部分，其连接所述直的柱体部分。
技术方案11.如技术方案10所述的半导体器件，还包括包围所述管道部分的管道栅。
技术方案12.如技术方案1所述的半导体器件，其中，所述沟道层是半导体衬底。
技术方案13.如技术方案12所述的半导体器件，还包括单元结区，所述单元结区在所述单元栅图案的两侧形成在所述半导体衬底内，且包括杂质。
技术方案14.如技术方案1所述的半导体器件，还包括第一选择线和第二选择线，所述第一选择线和所述第二选择线形成为与所述单元栅图案不同的结构，且形成在所述沟道层的两端，所述单元栅图案插入在所述第一选择线和所述第二选择线之间。
技术方案15.如技术方案1所述的半导体器件，还包括第一选择线和第二选择线，所述第一选择线和所述第二选择线具有与所述单元栅图案和所述电迁移图案相同的结构，且形成在所述沟道层的两端，所述单元栅图案插入在所述第一选择线和所述第二选择线之间。
技术方案16.如技术方案1所述的半导体器件，其中，所述电迁移图案包括铝和铜中的一种或更多种。
技术方案17.一种操作半导体器件的方法，包括以下步骤：
对存储器单元执行编程操作，所述存储器单元包括沟道层、形成在所述沟道层的表面上的栅绝缘层、沿着所述栅绝缘层形成的栅图案、以及形成在所述栅图案中的电迁移图案，通过将第一电压施加至所述沟道层以及将第二电压施加至所述栅图案来对所述存储器单元执行所述编程操作，使得在所述电迁移图案和所述栅绝缘层之间形成气隙。
技术方案18.如技术方案17所述的方法，其中，所述第二电压比所述第一电压高。
技术方案19.一种操作半导体器件的方法，包括以下步骤：
对存储器单元执行擦除操作，所述存储器单元包括沟道层、形成在所述沟道层的表面上的栅绝缘层、沿着所述栅绝缘层形成的栅图案、以及在所述栅图案中形成的电迁移图案，通过将第三电压施加至所述沟道层以及将第四电压施加至所述栅图案来对所述存储器单元执行所述擦除操作，使得在所述电迁移图案和所述栅图案之间形成气隙，且所述电迁移图案与所述栅绝缘层接触。
技术方案20.如技术方案19所述的方法，其中，所述第三电压比所述第四电压高。

Claims (10)

1.一种半导体器件，包括：
沟道层；
栅绝缘层，其形成在所述沟道层的表面上；
单元栅图案，其沿着所述栅绝缘层形成；以及
电迁移图案，其形成在所述单元栅图案中，并且能够根据所述单元栅图案和所述沟道层之间形成的电场来移动。
2.如权利要求1所述的半导体器件，其中，所述单元栅图案被形成为将所述电迁移图案的与所述栅绝缘层相邻的一个表面开放。
3.如权利要求1所述的半导体器件，其中，所述单元栅图案包括：
第一导电图案，其将所述电迁移图案的与所述栅绝缘层相邻的第一表面开放，且形成在所述电迁移图案的表面上；以及
第二导电图案，其面向所述栅绝缘层，所述电迁移图案和所述第一导电图案插入在所述第二导电图案和所述栅绝缘层之间。
4.如权利要求3所述的半导体器件，其中，所述第一导电图案包围所述电迁移图案的除了所述第一表面之外的其余表面。
5.如权利要求3所述的半导体器件，其中，所述第一导电图案包围所述电迁移图案的除了所述第一表面和所述电迁移图案面向所述第一表面的第二表面之外的其余表面。
6.如权利要求3所述的半导体器件，其中，所述第一导电图案由与所述第二导电图案相同的导电材料或不同的导电材料形成。
7.如权利要求3所述的半导体器件，其中，所述第一导电图案包括Ti、TiN、Ta、TaN和钨中的至少一种。
8.如权利要求3所述的半导体器件，其中，所述第二导电图案包括钨。
9.一种操作半导体器件的方法，包括以下步骤：
对存储器单元执行编程操作，所述存储器单元包括沟道层、形成在所述沟道层的表面上的栅绝缘层、沿着所述栅绝缘层形成的栅图案、以及形成在所述栅图案中的电迁移图案，通过将第一电压施加至所述沟道层以及将第二电压施加至所述栅图案来对所述存储器单元执行所述编程操作，使得在所述电迁移图案和所述栅绝缘层之间形成气隙。
10.一种操作半导体器件的方法，包括以下步骤：
对存储器单元执行擦除操作，所述存储器单元包括沟道层、形成在所述沟道层的表面上的栅绝缘层、沿着所述栅绝缘层形成的栅图案、以及在所述栅图案中形成的电迁移图案，通过将第三电压施加至所述沟道层以及将第四电压施加至所述栅图案来对所述存储器单元执行所述擦除操作，使得在所述电迁移图案和所述栅图案之间形成气隙，且所述电迁移图案与所述栅绝缘层接触。
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